KR20130055941A - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

적층 세라믹 전자부품 및 이의 제조방법 Download PDF

Info

Publication number
KR20130055941A
KR20130055941A KR1020110121628A KR20110121628A KR20130055941A KR 20130055941 A KR20130055941 A KR 20130055941A KR 1020110121628 A KR1020110121628 A KR 1020110121628A KR 20110121628 A KR20110121628 A KR 20110121628A KR 20130055941 A KR20130055941 A KR 20130055941A
Authority
KR
South Korea
Prior art keywords
ceramic
powder
internal electrode
electrode layers
ceramic powder
Prior art date
Application number
KR1020110121628A
Other languages
English (en)
Other versions
KR101933403B1 (ko
Inventor
김태혁
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020110121628A priority Critical patent/KR101933403B1/ko
Publication of KR20130055941A publication Critical patent/KR20130055941A/ko
Application granted granted Critical
Publication of KR101933403B1 publication Critical patent/KR101933403B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Abstract

본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 본 발명은 세라믹 본체; 및 상기 세라믹 본체 내부에 적층되는 복수의 내부전극층;을 포함하며, 상기 복수의 내부전극층을 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 중앙부 영역의 내부전극층은 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역의 내부전극층은 세라믹 분말을 포함하는 적층 세라믹 전자부품을 제공한다.
본 발명에 따르면 적층 세라믹 전자부품의 크랙 발생을 방지함으로써, 고용량 및 소형화의 구현이 가능하다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Laminated ceramic electronic parts and fabrication method thereof}
본 발명은 크랙 발생을 방지함으로써, 고용량 및 소형화가 가능한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
한편, 적층 세라믹 전자 부품 특히, 적층 세라믹 커패시터는 유전체 층과 내부 전극층이 교대로 적층되어 있는 구조로 세라믹과 금속이 동시에 소성될 경우 두 재료의 수축율 차이로 인해 크랙이 발생할 가능성이 높다.
이때, 상기 소성 수축을 억제시켜 주기 위하여 내부전극층에는 세라믹 분말을 공재로 첨가하게 된다.
상기 소성 수축을 억제시켜 주기 위하여 내부전극층에 첨가되는 세라믹 분말은 세라믹 분말 자체로 첨가되거나 초고용량 구현을 위해 금속 입경이 작아짐에 따라 세라믹 분말을 금속 표면에 코팅하는 방식으로 첨가될 수도 있다.
현재 세라믹 분말을 표면에 코팅한 금속 분말을 포함하는 페이스트를 이용하여 적층 세라믹 커패시터를 제작하는 방식은 상기 페이스트가 인쇄된 그린시트를 하부커버층부터 상부커버층까지 모든 층에 적층한 후 소성하여 수행된다.
그러나, 상기 세라믹 분말을 금속 표면에 코팅하는 방식은 소성 단계에서 금속 입자 사이의 공극을 채워주는 공재가 없기 때문에 충진 밀도가 낮아 상부 및 하부 커버층 영역에서 단차 크랙이 발생할 수 있는 문제가 있다.
본 발명은 크랙 발생을 방지함으로써, 고용량 및 소형화가 가능한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 세라믹 본체; 및 상기 세라믹 본체 내부에 적층되는 복수의 내부전극층;을 포함하며, 상기 복수의 내부전극층을 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 중앙부 영역의 내부전극층은 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역의 내부전극층은 세라믹 분말을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 상부 및 하부 영역의 내부전극층은 금속 분말을 더 포함할 수 있으며, 상기 세라믹 분말은 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 상부 및 하부 영역의 내부전극층의 적층수는 각각 5 내지 20층일 수 있다.
또한, 상기 금속은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 세라믹 본체; 및 상기 세라믹 본체 내부에 적층되는 복수의 내부전극층;을 포함하며, 상기 복수의 내부전극층은 세라믹 분말이 코팅된 금속 분말을 포함하는 층과 세라믹 분말을 포함하는 층이 교대로 적층된 적층 세라믹 전자부품을 제공한다.
상기 상부 및 하부 영역의 내부전극층은 금속 분말을 더 포함할 수 있으며, 상기 세라믹 분말은 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 상부 및 하부 영역의 내부전극층의 적층수는 각각 5 내지 20층일 수 있다.
또한, 상기 금속은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트 상에 세라믹 분말이 코팅된 금속 분말을 포함하는 제1 도전성 페이스트 및 세라믹 분말을 포함하는 제2 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계; 및 상기 세라믹 그린시트를 적층하고 소결하여, 복수의 내부전극층을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 세라믹 그린시트를 적층하는 단계는 상기 복수의 내부전극층을 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 중앙부 영역의 내부전극층이 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역의 내부전극층이 세라믹 분말을 포함하도록 수행되는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 상부 및 하부 영역의 내부전극층은 금속 분말을 더 포함할 수 있으며, 상기 세라믹 분말은 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 상부 및 하부 영역의 내부전극층의 적층수는 각각 5 내지 20층일 수 있다.
또한, 상기 금속은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트 상에 세라믹 분말이 코팅된 금속 분말을 포함하는 제1 도전성 페이스트 및 세라믹 분말을 포함하는 제2 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계; 및 상기 세라믹 그린시트를 적층하고 소결하여, 복수의 내부전극층을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 세라믹 그린시트를 적층하는 단계는 세라믹 분말이 코팅된 금속 분말을 포함하는 내부전극층과 세라믹 분말을 포함하는 내부전극층이 교대로 적층되도록 수행되는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 상부 및 하부 영역의 내부전극층은 금속 분말을 더 포함할 수 있으며, 상기 세라믹 분말은 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 상부 및 하부 영역의 내부전극층의 적층수는 각각 5 내지 20층일 수 있다.
또한, 상기 금속은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명에 따르면 적층 세라믹 전자부품의 크랙 발생을 방지함으로써, 고용량 및 소형화의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 도 1의 B-B' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 세라믹 본체(10); 및 상기 세라믹 본체(10) 내부에 적층되는 복수의 내부전극층(21, 22);을 포함하며, 상기 복수의 내부전극층(21, 22)을 상기 세라믹 본체(10)의 두께 방향으로 3개 영역으로 나눌 때, 중앙부 영역(a)의 내부전극층(21)은 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역(b, b')의 내부전극층(22)은 세라믹 분말을 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 특별히 제한되지 않으며, 예를 들어 직육면체 형상을 가질 수 있다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 본체(10); 및 상기 세라믹 본체(10) 내부에 적층되는 복수의 내부전극층(21, 22);을 포함할 수 있다.
상기 복수의 내부전극층(21, 22)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
정전 용량 형성을 위해 제1 및 제2 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 복수의 내부전극층(21, 22)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 복수의 내부전극층(21, 22)을 상기 세라믹 본체(10)의 두께 방향으로 3개 영역으로 나눌 때, 중앙부 영역(a)의 내부전극층(21)은 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역(b, b')의 내부전극층(22)은 세라믹 분말을 포함할 수 있다.
상기 복수의 내부전극층(21, 22)을 상기 세라믹 본체(10)의 두께 방향으로 3개 영역으로 나누는 방법은 특별히 제한되지 않으며, 상부 및 하부 영역(b, b')의 내부전극층(22)의 적층수에 따라 결정될 수 있다.
상기 3개 영역 중 중앙부 영역(a)의 내부전극층(21)은 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역(b, b')의 내부전극층(22)은 세라믹 분말을 포함할 수 있다.
상술한 바와 같이 상기 세라믹 본체(10) 내부에 적층되는 복수의 내부전극층(21, 22)에 있어서, 상기 중앙부 영역(a)과 상부 및 하부 영역(b, b')의 내부전극층이 서로 다른 형태로 세라믹 분말을 포함함으로써, 소성 후 적층 세라믹 커패시터의 크랙을 방지할 수 있다.
구체적으로, 적층 세라믹 커패시터는 유전체 층과 내부 전극층이 교대로 적층되어 있는 구조로 세라믹과 금속이 동시에 소성될 경우 두 재료의 수축율 차이로 인해 크랙이 발생할 가능성이 높다.
이때, 상기 소성 수축을 억제시켜 주기 위하여 내부전극층에는 세라믹 분말 특히, 티탄산바륨(BaTiO3)을 공재로 첨가할 수 있다.
한편, 상기 소성 수축을 억제시켜 주기 위하여 내부전극층에 첨가되는 세라믹 분말은 세라믹 분말 자체로 첨가될 수도 있으나, 초고용량 구현을 위해 금속 입경이 작아지는 추세에 따라 세라믹 분말을 금속 표면에 코팅하는 방식으로 첨가될 수도 있다.
그러나, 상기 세라믹 분말을 금속 표면에 코팅하는 방식은 소성 단계에서 금속 입자 사이의 공극을 채워주는 공재가 없기 때문에 충진 밀도가 낮아 상부 및 하부 커버층 영역에서 단차 크랙이 발생할 수 있는 문제가 있을 수 있다.
본 발명의 일 실시형태에 따르면, 중앙부 영역(a)의 내부전극층(21)은 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역(b, b')의 내부전극층(22)은 세라믹 분말을 포함함으로써, 상기 단차 크랙이 발생할 수 있는 문제를 해결할 수 있다.
즉, 상기 상부 및 하부 영역(b, b')의 내부전극층(22)에는 소성 수축을 억제시켜 주기 위하여 세라믹 분말을 분말 형태로 첨가하고, 상기 중앙부 영역(a)의 내부전극층(21)은 세라믹 분말이 코팅된 금속 분말을 포함함으로써, 크랙 발생을 막을 수 있고, 초소형 및 고용량 적층 세라믹 커패시터를 구현할 수 있다.
구체적으로, 상기 상부 및 하부 영역(b, b')의 내부전극층(22)에는 소성 수축을 억제시켜 주기 위하여 세라믹 분말을 분말 형태로 첨가할 경우 금속 분말에 세라믹 분말을 코팅한 형태로 첨가할 경우와는 달리 세라믹 분말이 금속 입자 사이의 공극을 채워주기 때문에 크랙 발생을 막을 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 상부 및 하부 영역(b, b')의 내부전극층(22)의 적층수는 각각 5 내지 20층일 수 있다.
상기 상부 및 하부 영역(b, b')의 내부전극층(22)의 적층수는 동일할 수 있으나, 이에 제한되는 것은 아니다.
세라믹 분말이 분말 형태로 첨가되는 상기 상부 및 하부 영역(b, b')의 내부전극층(22)이 각각 5 내지 20층 적층됨으로써, 상술한 바와 같이 크랙 발생이 집중되는 적층 세라믹 커패시터의 상부 및 하부 영역의 크랙 발생을 막을 수 있다.
또한, 상기 중앙부 영역(a)의 내부전극층(21)은 세라믹 분말이 코팅된 금속 분말을 포함함으로써, 초소형 및 고용량 적층 세라믹 커패시터를 구현할 수도 있다.
상기 상부 및 하부 영역(b, b')의 내부전극층(22)의 적층수가 5층 미만일 경우에는 세라믹 분말을 포함하는 내부전극층의 적층수가 너무 적어 적층 세라믹 커패시터의 상부 및 하부 영역의 크랙 발생을 막을 수 없다.
한편, 상기 상부 및 하부 영역(b, b')의 내부전극층(22)의 적층수가 20층을 초과하는 하는 경우에는 세라믹 분말을 포함하는 내부전극층의 적층수가 너무 많아 초소형 및 고용량 적층 세라믹 커패시터를 구현할 수 없다.
상기 상부 및 하부 영역(b, b')의 내부전극층(22)은 금속 분말을 더 포함할 수 있으며, 상기 중앙부 영역(a)과 상부 및 하부 영역(b, b')의 내부전극층이 포함하는 세라믹 분말은 티탄산바륨(BaTiO3) 분말일 수 있으나, 이제 제한되는 것은 아니다.
도 3은 본 발명의 다른 실시형태에 따른 도 1의 B-B' 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 세라믹 본체(10); 및 상기 세라믹 본체(10) 내부에 적층되는 복수의 내부전극층(21, 22);을 포함하며, 상기 복수의 내부전극층은 세라믹 분말이 코팅된 금속 분말을 포함하는 층(21)과 세라믹 분말을 포함하는 층(22)이 교대로 적층될 수 있다.
이하에서는 상기 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품, 특히 적층 세라믹 커패시터에 대하여 설명하되, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 설명과 동일한 부분은 생략하도록 한다.
본 발명의 다른 실시형태에 따르면, 상기 복수의 내부전극층은 세라믹 분말이 코팅된 금속 분말을 포함하는 층(21)과 세라믹 분말을 포함하는 층(22)이 교대로 적층될 수 있다.
본 발명의 일 실시형태와는 달리, 세라믹 분말이 코팅된 금속 분말을 포함하는 내부전극층(21)과 세라믹 분말을 분말 형태로 첨가된 내부전극층(22)을 교대로 적층함으로써, 세라믹 분말이 금속 간의 공극을 채워줄 수 있는 내부전극층이 교대로 형성되어, 크랙 발생을 막을 수 있다.
더 나아가, 상기 적층 세라믹 커패시터의 크랙 발생을 막을 수 있을 뿐만 아니라 세라믹 분말이 코팅된 금속 분말을 포함하는 내부전극층이 교대로 형성되어, 초소형 및 고용량 적층 세라믹 커패시터를 구현할 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트 상에 세라믹 분말이 코팅된 금속 분말을 포함하는 제1 도전성 페이스트 및 세라믹 분말을 포함하는 제2 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계; 및 상기 세라믹 그린시트를 적층하고 소결하여, 복수의 내부전극층을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 세라믹 그린시트를 적층하는 단계는 상기 복수의 내부전극층을 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 중앙부 영역의 내부전극층이 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역의 내부전극층이 세라믹 분말을 포함하도록 수행될 수 있다.
본 발명의 또 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트 상에 세라믹 분말이 코팅된 금속 분말을 포함하는 제1 도전성 페이스트 및 세라믹 분말을 포함하는 제2 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계; 및 상기 세라믹 그린시트를 적층하고 소결하여, 복수의 내부전극층을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 세라믹 그린시트를 적층하는 단계는 세라믹 분말이 코팅된 금속 분말을 포함하는 내부전극층과 세라믹 분말을 포함하는 내부전극층이 교대로 적층되도록 수행될 수 있다.
상기 적층 세라믹 전자부품의 제조방법은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징을 제외하고는 일반적인 제조방법과 동일하므로, 이하에서는 본 발명의 특징부를 중심으로 설명하도록 한다.
상기 도전성 페이스트는 특별히 제한되지 않으며, 예를 들어 금속 분말 40 내지 50 중량부를 포함할 수 있으며, 상기 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 도전성 페이스트는 세라믹 분말이 코팅된 금속 분말을 포함할 수 있으며, 상기 제2 도전성 페이스트는 상기 금속 분말 외에 세라믹 분말을 더 포함할 수 있다.
상기 세라믹 그린시트 상에 내부전극 패턴의 형성은 세라믹 분말이 코팅된 금속 분말을 포함하는 제1 도전성 페이스트를 이용하여 내부전극 패턴을 형성한 세라믹 그린시트 및 세라믹 분말을 포함하는 제2 도전성 페이스트를 이용하여 내부전극 패턴을 형성한 세라믹 그린시트를 별개로 제작함으로써 수행될 수 있다.
이하 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 이에 제한되는 것은 아니다.
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05μm 및 0.95μm의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 내부전극용 도전성 페이스트는 제1 및 제2 도전성 페이스트를 별개로 제작하였으며, 제1 도전성 페이스트는 니켈 분말 표면을 티탄산바륨(BaTiO3) 분말로 코팅하였으며, 제2 도전성 페이스트는 니켈 분말과 별개로 티탄산바륨(BaTiO3) 분말 을 첨가하여 제작하였다.
상기 그린시트 상에 상기 제1 및 제2 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 400 내지 500층 적층하여 적층체를 만들었다.
여기서, 상기 복수의 내부전극층을 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 중앙부 영역의 내부전극층이 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역의 내부전극층이 세라믹 분말을 포함하도록 적층하였으며, 상부 및 하부 영역의 내부전극층은 각각 10층을 적층하였다.
이후 압착, 절단하여 1005 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체
21: 세라믹 분말이 코팅된 금속 분말을 포함하는 내부전극층
22: 세라믹 분말을 포함하는 내부전극층
31, 32: 외부 전극

Claims (18)

  1. 세라믹 본체; 및
    상기 세라믹 본체 내부에 적층되는 복수의 내부전극층;을 포함하며,
    상기 복수의 내부전극층을 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 중앙부 영역의 내부전극층은 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역의 내부전극층은 세라믹 분말을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 상부 및 하부 영역의 내부전극층은 금속 분말을 더 포함하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 세라믹 분말은 티탄산바륨(BaTiO3) 분말인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 상부 및 하부 영역의 내부전극층의 적층수는 각각 5 내지 20층인 적층 세라믹 전자부품.
  5. 제1항 또는 제2항에 있어서,
    상기 금속은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  6. 세라믹 본체; 및
    상기 세라믹 본체 내부에 적층되는 복수의 내부전극층;을 포함하며,
    상기 복수의 내부전극층은 세라믹 분말이 코팅된 금속 분말을 포함하는 층과 세라믹 분말을 포함하는 층이 교대로 적층된 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 세라믹 분말을 포함하는 내부전극층은 금속 분말을 더 포함하는 적층 세라믹 전자부품.
  8. 제6항에 있어서,
    상기 세라믹 분말은 티탄산바륨(BaTiO3) 분말인 적층 세라믹 전자부품.
  9. 제6항 또는 제7항에 있어서,
    상기 금속은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  10. 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계;
    상기 세라믹 그린시트 상에 세라믹 분말이 코팅된 금속 분말을 포함하는 제1 도전성 페이스트 및 세라믹 분말을 포함하는 제2 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계; 및
    상기 세라믹 그린시트를 적층하고 소결하여, 복수의 내부전극층을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며,
    상기 세라믹 그린시트를 적층하는 단계는 상기 복수의 내부전극층을 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 중앙부 영역의 내부전극층이 세라믹 분말이 코팅된 금속 분말을 포함하며, 상부 및 하부 영역의 내부전극층이 세라믹 분말을 포함하도록 수행되는 적층 세라믹 전자부품의 제조 방법.
  11. 제10항에 있어서,
    상기 상부 및 하부 영역의 내부전극층은 금속 분말을 더 포함하는 적층 세라믹 전자부품의 제조 방법.
  12. 제10항에 있어서,
    상기 세라믹 분말은 티탄산바륨(BaTiO3) 분말인 적층 세라믹 전자부품의 제조 방법.
  13. 제10항에 있어서,
    상기 상부 및 하부 영역의 내부전극층의 적층수는 각각 5 내지 20층인 적층 세라믹 전자부품의 제조 방법.
  14. 제10항 또는 제11항에 있어서,
    상기 금속은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조 방법.
  15. 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계;
    상기 세라믹 그린시트 상에 세라믹 분말이 코팅된 금속 분말을 포함하는 제1 도전성 페이스트 및 세라믹 분말을 포함하는 제2 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계; 및
    상기 세라믹 그린시트를 적층하고 소결하여, 복수의 내부전극층을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며,
    상기 세라믹 그린시트를 적층하는 단계는 세라믹 분말이 코팅된 금속 분말을 포함하는 내부전극층과 세라믹 분말을 포함하는 내부전극층이 교대로 적층되도록 수행되는 적층 세라믹 전자부품의 제조 방법.
  16. 제15항에 있어서,
    상기 세라믹 분말을 포함하는 내부전극층은 금속 분말을 더 포함하는 적층 세라믹 전자부품의 제조 방법.
  17. 제15항에 있어서,
    상기 세라믹 분말은 티탄산바륨(BaTiO3) 분말인 적층 세라믹 전자부품의 제조 방법.
  18. 제15항 또는 제16항에 있어서,
    상기 금속은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조 방법.
KR1020110121628A 2011-11-21 2011-11-21 적층 세라믹 전자부품 및 이의 제조방법 KR101933403B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110121628A KR101933403B1 (ko) 2011-11-21 2011-11-21 적층 세라믹 전자부품 및 이의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110121628A KR101933403B1 (ko) 2011-11-21 2011-11-21 적층 세라믹 전자부품 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20130055941A true KR20130055941A (ko) 2013-05-29
KR101933403B1 KR101933403B1 (ko) 2018-12-31

Family

ID=48664208

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110121628A KR101933403B1 (ko) 2011-11-21 2011-11-21 적층 세라믹 전자부품 및 이의 제조방법

Country Status (1)

Country Link
KR (1) KR101933403B1 (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198250A (ja) * 2000-12-26 2002-07-12 Kyocera Corp 積層型電子部品
JP2005209721A (ja) * 2004-01-20 2005-08-04 Murata Mfg Co Ltd 積層セラミック電子部品およびその製造方法
JP5056950B2 (ja) * 2008-09-10 2012-10-24 株式会社村田製作所 導体パターン形成用荷電性粉末およびそれを用いた積層セラミック電子部品

Also Published As

Publication number Publication date
KR101933403B1 (ko) 2018-12-31

Similar Documents

Publication Publication Date Title
KR101141434B1 (ko) 적층 세라믹 콘덴서 및 그 제조방법
JP5825322B2 (ja) 積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタの実装基板
KR101444536B1 (ko) 적층 세라믹 전자 부품 및 그 제조방법
JP2022008697A (ja) 積層セラミック電子部品及びその実装基板
CN103887067B (zh) 多层陶瓷电子部件及其制造方法
JP2022062281A (ja) キャパシタ部品
US9287043B2 (en) Multilayer ceramic electronic component having controlled difference in continuity between internal electrodes and method of manufacturing the same
JP2014003328A (ja) 積層セラミックコンデンサ及びその製造方法
JP2012253337A (ja) 積層セラミック電子部品
US11574773B2 (en) Multilayer electronic component
US8947849B2 (en) Multilayer ceramic electronic component and manufacturing method thereof
JP2014049435A (ja) 外部電極用導電性ペースト組成物、これを含む積層セラミック電子部品及びその製造方法
JP2022034017A (ja) 積層セラミック電子部品の製造方法
JP2022116342A (ja) 積層型キャパシタ及びその製造方法
JP2014053584A (ja) 積層セラミック電子部品及びその製造方法
JP2013115422A (ja) 積層セラミック電子部品
JP7043718B2 (ja) キャパシタ部品
US9025307B2 (en) Multilayer ceramic electronic component and method of manufacturing the same
KR102097328B1 (ko) 적층 세라믹 전자부품 및 그 제조방법
JP5694464B2 (ja) 積層セラミック電子部品及び積層セラミック電子部品の実装基板
JP2022101469A (ja) 積層型電子部品
US8630082B2 (en) Multilayer ceramic electronic component and method of manufacturing the same
KR101933403B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR101630077B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP6992944B2 (ja) 積層セラミック電子部品の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right