KR102127807B1 - 전자 부품 및 이의 제작 방법 - Google Patents

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Abstract

본 발명의 실시예에 따르면, 전자 부품 및 전자 부품의 제작 방법이 공개된다. 본 발명의 실시예에 따른 전자 부품은 기판, 상기 기판의 상부에 배치되며, 제1 방향으로 연장되는 도전체 패턴부, 상기 도전체 패턴부의 상기 제1 방향의 양단에 각각 배치되되, 상기 도전체 패턴부의 상부에 배치되는 제1 전극 패턴과 제2 전극 패턴, 및 상기 제1 전극 패턴 및 상기 제2 전극 패턴과 이격되어 배치되되, 상기 기판의 상부에 배치되는 적어도 하나의 더미 전극 패턴을 포함하고, 상기 제1 전극 패턴의 폭은 상기 도전체 패턴부의 상기 제1 전극 패턴과 접촉하는 부분의 폭과 실질적으로 동일하고, 상기 제2 전극 패턴의 폭은 상기 도전체 패턴부의 상기 제2 전극 패턴과 접촉하는 부분의 폭과 실질적으로 동일하다.

Description

전자 부품 및 이의 제작 방법{An electronic component and manufacturing method thereof}
본 출원은 박막 전자 부품 및 박막 전자 부품을 제작하는 방법에 관한 것이다.
전자 기기에 대한 소형화 및 제작 비용 절감은 지속적으로 요구되고 있다. 이에 따라, 전자 기기에 적용되는 다양한 전자 부품들도 소형화, 박형화, 및 제작 비용 절감 등에 대해 지속적으로 요구되고 있다.
전자 부품의 소형화 및 박형화를 위해, 전자 부품에 포함되는 전극이나 다양한 패턴 등을 얇게 형성하는 박막 전자 부품이 많이 개발되고 있다. 그러나, 종래의 박형 전자 부품의 경우 고가의 장비가 필요한 등 제작 비용이 많아지게 된다.
일본 공개특허공보 제2002-64002호
본 발명의 실시예에 따르면, 전자 부품의 소형화 및 박형화와 함께, 제작 비용도 절감할 수 있는 전자 부품의 제작 방법이 제공된다.
본 발명의 다른 실시예에 따르면, 상기 전자 부품의 제작 방법에 따라 제작된 전자 부품이 제공된다.
본 발명의 실시예에 따른 전자 부품은 기판, 상기 기판의 상부에 배치되며, 제1 방향으로 연장되는 도전체 패턴부, 상기 도전체 패턴부의 상기 제1 방향의 양단에 각각 배치되되, 상기 도전체 패턴부의 상부에 배치되는 제1 전극 패턴과 제2 전극 패턴, 및 상기 제1 전극 패턴 및 상기 제2 전극 패턴과 이격되어 배치되되, 상기 기판의 상부에 배치되는 적어도 하나의 더미 전극 패턴을 포함하고, 상기 제1 전극 패턴의 폭은 상기 도전체 패턴부의 상기 제1 전극 패턴과 접촉하는 부분의 폭과 실질적으로 동일하고, 상기 제2 전극 패턴의 폭은 상기 도전체 패턴부의 상기 제2 전극 패턴과 접촉하는 부분의 폭과 실질적으로 동일하다.
본 발명의 다른 실시예에 따른 전자 부품의 제작 방법은 기판에 제1 방향으로 연장되는 적어도 하나의 제1 페이스트를 형성하는 단계, 상기 제1 페이스트가 형성된 상기 기판에 도전체 막을 형성하는 단계, 상기 제1 페이스트를 제거하여 상기 기판에 상기 제1 방향으로 연장되는 적어도 하나의 1차 도전체 패턴을 형성하는 단계, 및 상기 1차 도전체 패턴과 적어도 일부분이 중첩되는 복수개의 1차 전극 패턴들을 형성하는 단계를 포함한다.
따라서, 본 발명의 실시예에 따른 전자 부품 및 이의 제작 방법에 따르면, 전자 부품의 소형화 및 박형화와 함께, 제작 비용도 절감할 수 있다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 전자 부품의 제작 방법을 설명하기 위한 도면이다.
도 2는 도 1a 내지 도 1i에 나타낸 본 발명의 일실시예에 따른 전자 부품 제작 방법에 따라 제작된 전자 부품을 개략적으로 나타낸 도면이다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 전자 부품의 제작 방법을 설명하기 위한 도면이다.
도 4는 도 3a 내지 도 3d와 도 1e 내지 도 1j에 나타낸 본 발명의 일실시예에 따른 전자 부품 제작 방법에 따라 제작된 전자 부품을 개략적으로 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 전자 부품의 제작 방법을 설명하기 위한 도면이다.
도 6은 도 1a 내지 도 1g와 도 5a 및 도 5b에 나타낸 본 발명의 일실시예에 따른 전자 부품 제작 방법에 따라 제작된 전자 부품을 개략적으로 나타낸 도면이다.
도 7a 내지 도 7c는 본 발명의 일실시예에 따른 전자 부품의 제작 방법을 설명하기 위한 도면이다.
도 8은 도 1a 내지 도 1g, 도 5a와 도 5b, 및 도 7a 내지 도 7c에 나타낸 본 발명의 일실시예에 따른 전자 부품 제작 방법에 따라 제작된 전자 부품을 개략적으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
또한, 이하에서는 본 발명의 전자 부품의 일실시예로서 박막 칩 저항기를 예를 들어 설명한다. 그러나, 본 발명의 전자 부품은 저항기에 한정되지 않으며, 칩 인덕터, 칩 커패시터 등 기타 다양한 형태의 전자 부품을 포함한다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 전자 부품의 제작 방법을 설명하기 위한 도면이다.
먼저, 기판(100)을 준비한다(도 1a). 도면에서, t는 두께 방향, l은 길이 방향, w는 폭 방향을 의미한다. (이하, 모든 도면에서 동일하게 적용된다.)
다음으로, 기판(100)에 1차 저항 패턴을 형성하는 제1 페이스트(111)를 형성한다(도 1b). 이때, 제1 페이스트(111)는 스크린 인쇄(screen print) 방식을 통해 형성될 수 있다. 제1 페이스트(111)는 제1 방향으로 연장되는 적어도 하나의 라인 형태일 수 있다. 제1 방향은 기판(100)의 길이 방향일 수 있다. 또한, 제1 페이스트(111)는 유기물과 무기물이 혼합된 것일 수 있으며, 유기물 제거제를 통해 제거될 수 있다.
다음으로, 제1 페이스트(111)가 형성된 기판(100)에 저항막(112)을 성막한다(도 1c). 예를 들면, 박막 증착(sputtering) 방식을 통해 저항막(112)을 성막할 수 있다. 이 때, 저항막(112)은 제1 페이스트(111)가 형성된 기판(100)의 전면에 형성될 수 있다. 또한, 저항막(112)은 니켈크롬(NiCr)계 합금 또는 니켈(Ni) 또는 크롬(Cr)이 포함된 다양한 합금 물질일 수 있다. 저항막(112)은 기판 전체에서 실질적으로 동일한 두께를 가질 수 있다.
다음으로, 제1 페이스트(111)를 제거한다(도 1d). 제1 페이스트(111)가 제거되면, 제1 페이스트(111)가 존재했던 부분을 제외한 나머지 부분에 1차 저항 패턴(110)이 형성된다. 따라서, 1차 저항 패턴(110)은 제1 방향으로 연장되는 적어도 하나의 라인 형태일 수 있다. 제1 방향은 기판의 길이 방향일 수 있다. 상술한 바와 같이, 제1 페이스트(111)는 유기물 제거제(예를 들면, 유기물 제거 용액)을 이용하여 제거될 수 있다.
다음으로, 1차 저항 패턴(110)이 형성된 기판(100)에, 1차 전극 패턴을 형성하는 제2 페이스트(121)를 형성한다(도 1e). 이때, 제2 페이스트(121)는 스크린 인쇄(screen print) 방식을 통해 형성될 수 있다. 또한, 제2 페이스트(121)는 제1 방향과 다른 제2 방향으로 연장되는 적어도 하나의 라인 형태일 수 있다. 제2 방향은 기판(100)의 폭방향일 수 있다. 또한, 제2 페이스트(121)는 유기물과 무기물이 혼합된 것일 수 있으며, 유기물 제거제를 통해 제거될 수 있다.
다음으로, 1차 저항 패턴(111)과 제2 페이스트(121)가 형성된 기판(100)에 전극막(122)을 성막한다(도 1f). 예를 들면, 박막 증착(sputtering) 방식을 통해 전극막(122)을 성막할 수 있다. 이 때, 전극막(122)은 1차 저항 패턴(110)과 제2 페이스트(121)가 형성된 기판(100)의 전면에 형성될 수 있다. 또한, 전극막(122)은 니켈(Ni), 크롬(Cr), 및/또는 니켈크롬(NiCr) 등을 포함하는 하지막층과 구리(Cu), 은(Ag), 금(Au), 및/또는 백금(Pt) 등 전기전도도가 우수한 금속을 포함하는 전극층을 포함할 수 있다. 하지막층은 밀착력을 확보할 수 있고, 전극층은 실질적으로 전극의 역할을 할 수 있다. 전극막(122)은 기판 전체에서 실질적으로 동일한 두께를 가질 수 있다. 또한, 전극막(122)은 저항막(112)보다 더 두껍게 형성될 수 있다. 따라서, 전자 부품에서 전극 패턴의 두께가 저항 패턴의 두께보다 더 두꺼울 수 있다.
다음으로, 제2 페이스트(121)를 제거한다(도 1g). 제2 페이스트(121)가 제거되면, 제2 페이스트(121)가 존재했던 부분을 제외한 나머지 부분에 1차 전극 패턴(120)이 형성된다. 1차 전극 패턴(120)은 적어도 일부분이 1차 저항 패턴과 중첩되며, 제2 방향으로 연장되는 적어도 하나의 라인 형태일 수 있다. 제2 방향은 기판(100)의 폭방향일 수 있다. 상술한 바와 같이, 제2 페이스트(121)는 유기물 제거제(예를 들면, 유기물 제거 용액)을 이용하여 제거될 수 있다. 즉, 유기물과 무기물이 혼합된 제2 페이스트를, 유기물 제거제를 이용하여 제거함으로써, 하부에 형성된 1차 저항 패턴(110)의 손상 없이 제2 페이스트(121)를 선택적으로 제거할 수 있다.
다음으로, 1차 저항 패턴(110)의 폭을 조정한다(도 1h). (이하, 도 1h 및 도 1i는 도 1g에서 A 영역을, 즉, 하나의 칩 저항기를 도시한 것이다. 본 발명의 일실시예에 따르면, 도 1h에 도시된 1차 저항 패턴(110)과 1차 전극 패턴(120)이 형성된 기판(100)을 점선을 따라 절단함으로써, 복수개의 칩 저항기를 제작할 수 있다.) 예를 들면, 레이저를 이용하여 1차 저항 패턴(110)의 폭을 조정하여 2차 저항 패턴(21)을 형성할 수 있다. 보다 구체적으로, 레이저를 이용하여 제1 방향(예를 들면, 기판(10)의 길이 방향)으로 연장되는 1차 저항 패턴의 면 중 적어도 일부를 제거함으로써, 2차 저항 패턴(21)을 형성할 수 있다. 이때, 레이저를 이용하여 1차 저항 패턴의 폭을 조정하면서, 1차 전극 패턴(120)의 일부분을 제거한다. 이로 인하여, 본 발명의 일실시예의 칩 저항기는 칩 저항기의 제1 방향의 양단(예를 들면, 기판(10)의 길이 방향의 양단)에 배치된 제1 전극 패턴(31)과 제2 전극 패턴(32) 이외에, 제1 전극 패턴(31)의 제2 방향(예를 들면, 기판(10)의 폭 방향)의 양측에 제1 전극 패턴(31)과 분리된 제1 더미 전극 패턴(41) 및 제2 더미 전극 패턴(42)과, 제2 전극 패턴(32)의 제2 방향(예를 들면, 기판(10)의 폭 방향)의 양측에 제2 전극 패턴(32)와 분리된 제3 더미 전극 패턴(43) 및 제4 더미 전극 패턴(44)을 포함한다.
다음으로, 2차 저항 패턴(21)에 적어도 하나의 패턴 홈을 형성하여 칩 저항기의 저항부(20)를 형성한다(도 1i). 즉, 2차 저항 패턴(21)에 적어도 하나의 패턴 홈을 형성하여 칩 저항기의 저항값을 조정한다. 상기 패턴 홈은 I 컷(I cut), L 컷(L cut), 더블 컷(couble cut), 또는 I 컷을 지그재그 형태로 하는 것 등 다양한 형태로 구현될 수 있다.
1차 저항 패턴의 폭을 조정할 때 사용하는 레이저는 스팟의 크기가 상대적으로 크거나, 하이 파워(high power) 계열이 적용될 수 있다. 또한, 2차 저항 패턴(21)에 패턴 홈을 형성할 때 사용하는 레이저는 스팟의 크기가 상대적으로 작을 수 있다.
도 2는 도 1a 내지 도 1i에 나타낸 본 발명의 일실시예에 따른 전자 부품 제작 방법에 따라 제작된 전자 부품을 개략적으로 나타낸 도면으로서, 도 2의 (a)는 폭 방향에서 바라본 정면도를, (b)는 길이 방향에서 바라본 측면도를, (c)는 두께 방향에서 바라본 평면도를 각각 나타낸다.
도 2에 나타낸 바와 같이, 본 발명의 일실시예에 따른 전자 부품은 기판(10), 기판(10)의 상부에 배치되며, 제1 방향(예를 들면, 기판의 길이 방향)으로 연장되는 저항부(20), 저항부(20)의 제1 방향의 양단에 각각 배치되되, 저항부(20)의 상부에 배치되는 제1 전극 패턴(31)과 제2 전극 패턴(32), 제1 전극 패턴(31)의 제1 방향과 다른 제2 방향(예를 들면, 기판의 폭 방향)의 양측에 상기 제1 전극 패턴(31)과 이격되어 배치되되, 기판(10)의 상부에 배치되는 제1 더미 전극 패턴(41) 및 제2 더미 전극 패턴(42), 및 제2 전극 패턴(32)의 제2 방향(예를 들면, 기판의 폭 방향)의 양측에 상기 제2 전극 패턴(32)과 이격되어 배치되되, 기판(10)의 상부에 배치되는 제3 더미 전극 패턴(43) 및 제4 더미 전극 패턴(44)을 포함할 수 있다.
상술한 바와 같이, 제1 전극 패턴(31) 및 제2 전극 패턴(32)은 1차 전극 패턴이 1차 저항 패턴 상에 형성된 후, 1차 저항 패턴 중 일부를 제거하여 2차 저항 패턴을 형성하는 과정에서 만들어진다. 따라서, 제1 전극 패턴(31)의 폭은 저항부(20)의 제1 전극 패턴(31)이 형성된 부분의 폭과 실질적으로 동일할 수 있다. 마찬가지로, 제2 전극 패턴(32)의 폭은 저항부(20)의 제2 전극 패턴(32)이 형성된 부분의 폭과 실질적으로 동일할 수 있다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 전자 부품의 제작 방법을 설명하기 위한 도면이다. 본 발명의 일실시예에 따른 전자 부품의 제작 방법에 따르면, 저항막을 성막하기 이전에 코팅층이 형성될 수 있다.
먼저, 기판(200)에 제1 페이스트(211)가 형성된다. 제1 페이스트가 형성되는 과정은 도 1a 및 도 1b에서 설명한 것과 동일할 수 있다.
도 3a에 나타낸 바와 같이, 제1 페이스트(211)를 형성하는 과정에서 기판(200)에 파티클들(P1)이 기판(200)에 부착될 수도 있고, 페이스트 유동에 의해 원하지 않는 위치에 잔존 페이스트들(P2)이 기판에 부착될 수도 있다. 이러한 파티클들(P1)이나 잔존 페이스트들(P2)은 추후 저항막을 형성하고 제1 페이스트를 제거하는 과정 등에서 저항막에 핀홀 등이 생기게 하는 등 완성된 칩 저항기에서 성능을 열화시키는 원인을 제공할 수 있다.
본 발명의 일실시예에 따르면, 제1 페이스트(211)가 형성된 이후에 코팅막(251)을 형성한다(도 3b). 코팅막(251)은 화학 증착(chemical vapor deposition: CVD) 공법을 통해 형성될 수 있다. 코팅막(251)은 이산화규소(SiO2) 및/또는 산화 알루미늄(Al2O3)을 포함하는 산화막일 수 있다. 코팅막(251)이 형성됨으로써, 파티클들(P1)이나 잔존 페이스트들(P2) 및 기타 이물질에 의해 저항 패턴의 밀착력이 약화되거나, 기타 스트레스가 발생되는 것을 감소시킴으로써 전자 부품(예를 들면, 칩 저항기)의 신뢰성을 향상시킬 수 있다.
다음으로, 제1 페이스트(211)와 코팅막(251)가 형성된 기판(200)에 저항막(212)을 성막한다(도 3c). 저항막을 성막하는 과정은 도 1c에서 설명한 것과 동일할 수 있다.
다음으로, 제1 페이스트(211)를 제거한다(도 3d). 제1 페이스트(211)를 제거하는 공정은 도 1d에서 설명한 것과 동일할 수 있다. 이때, 코팅막(251)이 존재함으로써 파티클들(P1)이나 잔존 페이스트들(P2) 등이 저항막(212)에 의해 완전히 둘러싸이게 되고, 따라서 제1 페이스트(211)를 제거하는 과정에서 파티클들(P1)이나 잔존 페이스트들(P2) 등이 제거되지 않는다. 즉, 코팅막(251)이 형성됨으로써, 제1 페이스트(211)의 길이 방향의 단부는 제거제에 노출되지만 파티클들(P1)이나 잔존 페이스트들(P2) 등은 제거제에 노출되지 않기 때문에, 제1 페이스트(211)만 선택적으로 제거될 수 있다.
결과적으로, 본 발명의 일실시예에 따르면, 제1 저항 패턴(210)과 기판(200) 사에에 코팅막(250)이 존재하게 된다.
이후, 도 1e 내지 도 1j에서 설명한 과정들이 추가적으로 수행될 수 있다.
도시하지는 않았지만, 도 1e에서 설명한 것과 같이 제2 페이스트가 형성된 후, 도 1f에서 설명한 것과 같이 전극막이 형성되기 전에, 코팅막이 추가적으로 형성될 수도 있다.
도 4는 도 3a 내지 도 3d와 도 1e 내지 도 1j에 나타낸 본 발명의 일실시예에 따른 전자 부품 제작 방법에 따라 제작된 전자 부품을 개략적으로 나타낸 도면으로서, 도 4의 (a)는 폭 방향에서 바라본 정면도를, (b)는 길이 방향에서 바라본 측면도를, (c)는 두께 방향에서 바라본 평면도를 각각 나타낸다.
도 4에 나타낸 바와 같이, 본 발명의 일실시예에 따른 전자 부품은 기판(10), 기판(10)의 상부에 배치되며, 제1 방향(예를 들면, 기판의 길이 방향)으로 연장되는 저항부(20), 기판(10)과 저항부(20) 사이에 배치되는 코팅막(50), 저항부(20)의 제1 방향의 양단에 각각 배치되되, 저항부(20)의 상부에 배치되는 제1 전극 패턴(31)과 제2 전극 패턴(32), 제1 전극 패턴(31)의 제1 방향과 다른 제2 방향(예를 들면, 기판의 폭 방향)의 양측에 상기 제1 전극 패턴(31)과 이격되어 배치되되, 기판(10)의 상부에 배치되는 제1 더미 전극 패턴(41) 및 제2 더미 전극 패턴(42), 및 제2 전극 패턴(32)의 제1 방향과 다른 제2 방향(예를 들면, 기판의 폭 방향)의 양측에 상기 제2 전극 패턴(32)과 이격되어 배치되되, 기판(10)의 상부에 배치되는 제3 더미 전극 패턴(43) 및 제4 더미 전극 패턴(44)을 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 전자 부품의 제작 방법을 설명하기 위한 도면이다.
본 발명의 일실시예에 따른 전자 부품의 제작 방법에 따르면, 1차 저항 패턴과 1차 전극 패턴을 형성한 후, 즉, 도 1 a 내지 도 1g에서 설명한 과정이 종료된 이후에, 1차 저항 패턴(도 1g의 110)이 노출된 부분에 무기 보호막(예를 들면, 절연층)(61)이 형성될 수 있다. 무기 보호막은 이산화규소(SiO2) 및/또는 산화 알루미늄(Al2O3)을 포함하는 산화물이나, 질화물 등을 포함할 수 있다. 무기 보호막은 저항 패턴 또는 전극과 비교할 때, 기계적 강도가 더 클 수 있다. 또한, 절연체일 수 있다.
무기 보호막(61)이 형성된 이후에, 1차 저항 패턴의 폭을 조정하여 2차 저항 패턴(21)을 형성한다(도 5a). 1차 저항 패턴의 폭을 조정하는 과정은 도 1h에서 설명한 것과 동일할 수 있다.
다음으로, 상부에 무기 보호막(61)이 형성된 2차 저항 패턴(21)에 적어도 하나의 패턴 홈을 형성하여 칩 저항기의 저항부(20)를 형성한다(도 5b). 이 과정은 도 1i에서 설명한 것과 동일할 수 있다.
도 6은 도 1a 내지 도 1g와 도 5a 및 도 5b에 나타낸 본 발명의 일실시예에 따른 전자 부품 제작 방법에 따라 제작된 전자 부품을 개략적으로 나타낸 도면으로서, 도 6의 (a)는 폭 방향에서 바라본 정면도를, (b)는 길이 방향에서 바라본 측면도를, (c)는 두께 방향에서 바라본 평면도를 각각 나타낸다.
도 6에 나타낸 바와 같이, 본 발명의 일실시예에 따른 전자 부품은 기판(10), 기판(10)의 상부에 배치되며, 제1 방향(예를 들면, 기판의 길이 방향)으로 연장되는 저항부(20), 저항부(20)의 상부 중 제1 전극 패턴(31)과 제2 전극 패턴(32) 사이의 공간에 배치되는 무기 보호막(60), 저항부(20)의 제1 방향의 양단에 각각 배치되되, 저항부(20)의 상부에 배치되는 제1 전극 패턴(31)과 제2 전극 패턴(32), 제1 전극 패턴(31)의 제1 방향과 다른 제2 방향(예를 들면, 기판의 폭 방향)의 양측에 상기 제1 전극 패턴(31)과 이격되어 배치되되, 기판(10)의 상부에 배치되는 제1 더미 전극 패턴(41) 및 제2 더미 전극 패턴(42), 및 제2 전극 패턴(32)의 제1 방향과 다른 제2 방향(예를 들면, 기판의 폭 방향)의 양측에 상기 제2 전극 패턴(32)과 이격되어 배치되되, 기판(10)의 상부에 배치되는 제3 더미 전극 패턴(43) 및 제4 더미 전극 패턴(44)을 포함할 수 있다.
상술한 바와 같이, 1차 저항 패턴이 형성되고, 1차 저항 패턴의 상부에 무기 보호막이 형성된 상태에서 1차 저항 패턴의 폭을 조정하여 2차 저항 패턴을 형성한다. 따라서, 무기 보호막(61)의 폭은 저항부(20)의 폭과 실질적으로 동일할 수 있다. 또한, 무기 보호막이 형성된 상태에서 2차 저항 패턴에 패턴 홈을 형성하여 저항부가 형성된다. 따라서, 무기 보호막(61)에는 저항부에 형성된 패턴 홈과 실질적으로 동일한 패턴 홈이 형성된다.
도 6에 도시하지는 않았지만, 본 발명의 일실시예에 따른 전자 부품은 기판(10)과 저항부(20) 사이에 배치되는 코팅막(도 4의 50)을 추가적으로 포함할 수도 있다.
도 5a 내지 도 6에 나타는 본 발명의 일실시예에 따르면, 저항막 위에 무기 보호막을 형성한 후, 레이저 공정을 적용한다. 따라서, 레이저로 저항막(또는 저항 패턴)을 가공할 때 저항막의 도전성 비산물 및/또는 전극의 도전성 비산물이 발생하는 것을 방지할 수 있다. 또한, 상기 저항막의 도전성 비산물, 전극의 도전성 비산물, 또는 기판에 남아있을 수 있는 박막 잔류물로 인해 최종 제품인 칩 저항기에서의 전기적 특성 불안정 문제, 즉, 제품의 신뢰성을 개선할 수도 있다.
또한, 도 5a 내지 도 6에는 저항부(20, 21)의 폭 방향의 양단에 무기 보호막이 형성된 것이 도시되어 있으나, 무기 보호막은 저항부(20, 21)의 상면에만 형성될 수도 있다.
도 7a 내지 도 7c는 본 발명의 일실시예에 따른 전자 부품의 제작 방법을 설명하기 위한 도면이다. 도 7a 내지 도 7c는 본 발명의 일실시예에 따른 전자 부품의 폭 방향의 중간 부분을 길이 방향으로 절단한 단면을 나타낸 것이다.
본 발명의 일실시예에 따른 전자 부품의 제작 방법에 따르면, 전극 패턴을 제외한 나머지 부분에 추가적인 2차 보호막이 형성될 수 있다.
구체적으로, 도 1a 내지 도 1g와, 도 5a 및 도 5b의 과정을 통해, 기판(10), 저항부(20), 제1 전극 패턴(31), 제2 전극 패턴(32), 및 무기 보호막(60)이 형성된 이후, 제1 전극 패턴(31)과 제2 전극 패턴(32) 각각에 제3 페이스트(71, 72)를 형성한다(도 7a). 제3 페이스트(71, 72)는 스크린 인쇄(screen print) 방식을 통해 형성될 수 있다. 제3 페이스트(71, 72)는 유기물과 무기물이 혼합된 것일 수 있다.
다음으로, 2차 보호막(80)을 형성한다(도 7b). 2차 보호막은 CVD 공법을 통해 형성될 수 있다. 도 7b에 나타낸 바와 같이, 2차 보호막(80)은 무기 보호막(60)의 상부 뿐만 아니라, 저항부(20)와 기판(10) 중 노출된 부분(즉, 패턴 홈이 형성된 부분)에 형성될 수 있다.
다음으로, 제3 페이스트(71, 72)를 제거한다(도 7c). 제3 페이스트(71, 72)는 유기물 제거제 등에 의해 제거될 수 있다.
도 8은 도 1a 내지 도 1g, 도 5a와 도 5b, 및 도 7a 내지 도 7c에 나타낸 본 발명의 일실시예에 따른 전자 부품 제작 방법에 따라 제작된 전자 부품을 개략적으로 나타낸 도면으로서, 도 8의 (a)는 폭 방향에서 바라본 정면도를, (b)는 길이 방향에서 바라본 측면도를, (c)는 두께 방향에서 바라본 평면도를 각각 나타낸다.
도 8에 나타낸 바와 같이, 본 발명의 일실시예에 따른 전자 부품은 기판(10), 기판(10)의 상부에 배치되며, 제1 방향(예를 들면, 기판의 길이 방향)으로 연장되는 저항부(20), 저항부(20)의 상부 중 제1 전극 패턴(31)과 제2 전극 패턴(32) 사이의 공간에 배치되는 무기 보호막(60), 무기 보호막(60)의 상부와 저항부(20) 및 기판(10)이 노출된 부분(즉, 패턴 홈이 형성된 부분)에 형성된 2차 보호막(80), 저항부(20)의 제1 방향의 양단에 각각 배치되되, 저항부(20)의 상부에 배치되는 제1 전극 패턴(31)과 제2 전극 패턴(32), 제1 전극 패턴(31)의 제1 방향과 다른 제2 방향(예를 들면, 기판의 폭 방향)의 양측에 상기 제1 전극 패턴(31)과 이격되어 배치되되, 기판(10)의 상부에 배치되는 제1 더미 전극 패턴(41) 및 제2 더미 전극 패턴(42), 및 제2 전극 패턴(32)의 제1 방향과 다른 제2 방향(예를 들면, 기판의 폭 방향)의 양측에 상기 제2 전극 패턴(32)과 이격되어 배치되되, 기판(10)의 상부에 배치되는 제3 더미 전극 패턴(43) 및 제4 더미 전극 패턴(44)을 포함할 수 있다.
도 8에 도시하지는 않았지만, 본 발명의 일실시예에 따른 전자 부품은 기판(10)과 저항부(20) 사이에 배치되는 코팅막(도 4의 50)을 추가적으로 포함할 수도 있다.
도 7a 내지 도 8에서는 본 발명의 일실시예에 따른 전자 부품이 2개의 보호막(즉, 무기 보호막(60)과 2차 보호막(80))을 모두 포함하는 것을 예시하였으나, 본 발명의 일실시예에 따른 전자 부품은 2차 보호막(80)만 포함할 수도 있다.
도 2, 도 4, 도 6, 및 도 8 등에 도시하지 않았지만, 본 발명의 일실시예에 따른 전자 부품은 저항부(20)에 적어도 하나의 패턴 홈이 형성되어 있을 수 있다.
또한, 도 2, 도 4, 도 6, 및 도 8 등에 도시하지 않았지만, 본 발명의 일실시예에 따른 전자 부품은 저항부(20)의 상부에 배치되는 보호막을 더 포함할 수도 있다. 또한, 상기 제1 전극 패턴(31)과 상기 제2 전극 패턴(32)의 적어도 일측에, 예를 들면, 제1 전극 패턴(31)과 제2 전극 패턴(32)의 상부에 형성되는 도금층을 더 포함할 수도 있다.
또한, 상기에서는 본 발명의 전자 부품의 일실시예로서 박막 칩 저항기를 예를 들어 설명하였으나, 본 발명의 전자 부품은 저항기에 한정되지 않는다. 따라서, 상기의 저항막, 저항 패턴, 및 저항부 각각은 도전체 막 및 도전체 패턴 및 도전체 패턴부로 치환될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10, 100, 200 : 기판 111, 121, 211 : 페이스트
112, 212 : 저항막 20 : 저항부
31 : 제1 전극 패턴 32 : 제2 전극 패턴
41 : 제1 더미 전극 패턴 42 : 제2 더미 전극 패턴
43 : 제3 더미 전극 패턴 44 : 제4 더미 전극 패턴

Claims (14)

  1. 기판;
    상기 기판의 상부에 배치되며, 제1 방향으로 연장되며 적어도 하나의 패턴 홈을 갖는 도전체 패턴부;
    상기 도전체 패턴부의 상기 제1 방향의 양단에 각각 배치되되, 상기 도전체 패턴부의 상부에 배치되는 제1 전극 패턴과 제2 전극 패턴;
    상기 제1 전극 패턴 및 상기 제2 전극 패턴과 이격되어 배치되되, 상기 기판의 상부에 배치되는 적어도 하나의 더미 전극 패턴; 및
    상기 도전체 패턴부의 상부에 배치된 제1 보호막을 포함하고,
    상기 제1 보호막은 상기 도전체 패턴부에 형성된 적어도 하나의 패턴 홈과 동일한 패턴 홈을 포함하며,
    상기 제1 보호막의 상부와 상기 적어도 하나의 패턴 홈에 형성되어 상기 패턴 홈, 상기 기판, 상기 도전체 패턴부, 및 상기 제1 전극 패턴 및 제2 전극 패턴의 외면을 모두 커버하도록 배치되는 2차 보호막을 더 포함하는 전자 부품.
  2. 제1항에 있어서, 상기 적어도 하나의 더미 전극 패턴은
    상기 제1 전극 패턴의 상기 제1 방향과 상이한 제2 방향의 양측에 각각 배치되되, 상기 기판의 상부에 형성된 제1 더미 전극 패턴과 제2 더미 전극 패턴; 및
    상기 제2 전극 패턴의 상기 제2 방향의 양측에 각각 배치되되, 상기 기판의 상부에 형성된 제3 더미 전극 패턴과 제4 더미 전극 패턴을 포함하는 전자 부품.
  3. 제1항에 있어서, 상기 전자 부품은
    상기 기판과 상기 도전체 패턴부 사이에 배치되는 코팅막을 더 포함하는 전자 부품.
  4. 제1항에 있어서,
    상기 제1 전극 패턴의 폭은 상기 도전체 패턴부의 상기 제1 전극 패턴과 접촉하는 부분의 폭과 대응되고, 상기 제2 전극 패턴의 폭은 상기 도전체 패턴부의 상기 제2 전극 패턴과 접촉하는 부분의 폭과 대응되는 전자 부품.
  5. 제1항에 있어서,
    상기 제1 보호막의 폭은 상기 도전체 패턴부의 폭과 대응되는 전자 부품.
  6. 기판에 제1 방향으로 연장되는 적어도 하나의 제1 페이스트를 형성하는 단계;
    상기 적어도 하나의 제1 페이스트가 형성된 상기 기판에 도전체 막을 형성하는 단계;
    상기 적어도 하나의 제1 페이스트를 제거하여 상기 기판에 상기 제1 방향으로 연장되는 적어도 하나의 1차 도전체 패턴을 형성하고,
    상기 1차 도전체 패턴의 일부를 제거하여 2차 도전체 패턴을 형성하고, 상기 2차 도전체 패턴에 적어도 하나의 패턴 홈을 형성하여 도전체 패턴부를 형성하는 단계; 및
    상기 적어도 하나의 1차 도전체 패턴과 적어도 일부분이 중첩되는 복수개의 1차 전극 패턴들을 형성하는 단계를 포함하고,
    상기 도전체 패턴부의 상부에 배치되고 상기 도전체 패턴부에 형성된 적어도 하나의 패턴 홈과 동일한 패턴 홈을 포함하는 제1 보호막, 및
    상기 제1 보호막의 상부와 상기 적어도 하나의 패턴 홈에 형성되어 상기 패턴 홈, 상기 기판, 및 상기 도전체 패턴부의 외면을 모두 커버하도록 배치된 2차 보호막을 더 포함하는 전자 부품 제작 방법.
  7. 제6항에 있어서, 상기 복수개의 1차 전극 패턴을 형성하는 단계는
    상기 기판에 상기 제1 방향과 상이한 제2 방향으로 연장되는 적어도 하나의 제2 페이스트를 형성하는 단계;
    상기 적어도 하나의 1차 도전체 패턴과 상기 적어도 하나의 제2 페이스트가 형성된 기판에 전극막을 형성하는 단계; 및
    상기 적어도 하나의 제2 페이스트를 제거하여 상기 복수개의 1차 전극 패턴들 형성하는 단계를 포함하는 전자 부품 제작 방법.
  8. 제6항에 있어서,
    상기 적어도 하나의 제1 페이스트는 프린트 인쇄 방식으로 형성하고,
    상기 도전체 막은 막증착 방식으로 형성하는 전자 부품 제작 방법.
  9. 제6항에 있어서, 상기 전자 부품 제작 방법은
    상기 적어도 하나의 제1 페이스트를 형성한 후 상기 도전체 막을 형성하기 전에, 상기 적어도 하나의 제1 페이스트가 형성된 상기 기판 상에 코팅막을 형성하는 단계를 더 포함하는 전자 부품 제작 방법.
  10. 제6항에 있어서, 상기 전자 부품 제작 방법은
    상기 1차 도전체 패턴의 일부를 제거하여 2차 도전체 패턴을 형성함과 동시에, 상기 복수의 1차 전극 패턴들 중 일부를 제거하여 상기 2차 도전체 패턴의 상기 제1 방향의 양단에 각각 배치되는 제1 전극 패턴 및 제2 전극 패턴과 적어도 하나의 더미 전극 패턴을 형성하는 단계를 더 포함하는 전자 부품 제작 방법.
  11. 제6항에 있어서, 상기 전자 부품 제작 방법은
    상기 적어도 하나의 제1 도전체 패턴의 상부 중 상기 복수개의 1차 전극 패턴들 사이 부분에 제1 보호막을 형성하는 단계; 및
    상기 제1 보호막이 형성된 상기 1차 도전체 패턴의 일부를 제거하여 2차 도전체 패턴을 형성함과 동시에, 상기 복수의 1차 전극 패턴들 중 일부를 제거하여 상기 2차 도전체 패턴의 상기 제1 방향의 양단에 각각 배치되는 제1 전극 패턴 및 제2 전극 패턴과 상기 적어도 하나의 더미 전극 패턴을 형성하는 단계를 더 포함하는 전자 부품 제작 방법.
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  13. 삭제
  14. 삭제
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