JP2001345205A

JP2001345205A - プリント基板における薄膜抵抗体素子の形成方法、薄膜抵抗体素子及び薄膜コンデンサ素子

Info

Publication number: JP2001345205A
Application number: JP2001102412A
Authority: JP
Inventors: Motoshi Shindo; 素志真道; Keishi Segawa; 恵嗣瀬川; Mitsuru Otsuki; 充大槻; Shigeru Michiwaki; 茂道脇; Koichi Kamiyama; 孝一神山; Hisanori Yoshimizu; 久典吉水
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2000-03-30
Filing date: 2001-03-30
Publication date: 2001-12-14

Abstract

(57)【要約】【課題】寸法や厚さが高精度にコントロールされた薄
膜抵抗体を形成することができるプリント基板における
薄膜抵抗体の形成方法を提供する。【解決手段】プリント基板１２における薄膜抵抗体素
子１０の形成方法において、前記プリント基板上の絶縁
層１４の上に半導体プロセス等に用いられるドライプロ
セスにより所定の厚さの薄膜抵抗層２６を形成する薄膜
抵抗層形成工程と、前記薄膜抵抗層の上に導電層２８を
形成する導電層形成工程と、前記導電層を選択的にエッ
チングして少なくとも２つの導電層パッド１８を形成す
ることにより前記導電層パッド間に所定の抵抗値の薄膜
抵抗体１６を形成する薄膜抵抗体形成工程とを有する。
これにより、寸法や厚さが高精度にコントロールされた
薄膜抵抗体を形成することが可能となる。同様な手法を
用いて、誘電体層を中に介在させて薄膜の上部及び下部
電極層を形成して薄膜コンデンサも形成可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリント基板にお
ける薄膜抵抗体素子の形成方法、薄膜抵抗体素子及び薄
膜コンデンサ素子に関する。

【０００２】

【従来の技術】一般に、各種電子機器等に用いられるプ
リント基板は、更なる小型化及び軽量化が求められてお
り、その中でも抵抗体をどのように組み込むかは、その
抵抗値の精度を維持しつつ小型化する要請と相まって、
重要なことである。このような抵抗体を形成する方法の
一例として、例えばセラミック基板を用いた場合には、
このセラミック基板の表面の配線上に抵抗ペーストを印
刷法によって塗布し、抵抗体を形成することは広く一般
的に行われている。この印刷法によって形成した抵抗体
を、印刷抵抗体と呼ぶ。

【０００３】このような印刷抵抗体の製造方法について
図２０を参照して説明する。図２０において、２はセラ
ミック基板であり、その表面は絶縁層（絶縁状態）とな
っている。まず、このセラミック基板２上にＡｇ−Ｐｄ
ペースト等よりなる導電ペーストを印刷法によって塗布
することによって所定の間隔だけ離間された導電層パッ
ド４を形成する（図２０（Ａ））。次に、上記離間され
た導電層パッド４間をつなぐようにして抵抗ペーストを
印刷法によって塗布することによって、印刷抵抗体６を
形成する。

【０００４】

【発明が解決しようとする課題】ところで、上記印刷抵
抗体６の抵抗値は、上記抵抗ペーストの塗布形成サイ
ズ、すなわち抵抗長Ｌ、抵抗幅Ｗ（図示せず）、膜厚ｔ
に依存する。このように印刷抵抗体６の寸法サイズによ
り抵抗値が変化するので、次のような問題があった。ま
ず、上記導電ペーストや抵抗ペーストをスクリーン印刷
する際に、このニジミ、印刷ズレ等が発生することは避
け難く、印刷抵抗体６の抵抗値がばらついてしまう、と
いう問題があった。また、特に上記抵抗ペーストの膜厚
は、スキージ圧、スキージ角度等の印刷条件や抵抗ペー
ストの粘度等の管理が難しいことからバラツキが大き
く、その結果、印刷抵抗体６の抵抗値のバラツキを更に
助長してしまう、といった問題もあった。

【０００５】また、導電層パッド４が銅の場合には、こ
れとのオーミックコンタクトが取りにくく、導電層パッ
ド４の接点部で余計な抵抗を持ってしまうため、印刷抵
抗体６の形成後、設計値通りの抵抗値を得にくい、とい
った問題もある。このため、この抵抗値が設定値に対し
±３０％程度とバラツキが大きくなるのが一般的である
ので、そのため最終段階でトリミング等による抵抗値の
調整が必要になる不都合もあった。また、上述のような
小型、薄膜化の要請は、抵抗のみならず、コンデンサ素
子にもあった。この要請に対応したコンデンサ素子とし
て、例えば特開平９−１１６２４７号公報に開示された
ものが知られている。ここで開示されているものは、絶
縁層に開口部を設けてここに誘電体ペーストを埋め込
み、このペーストを上下電極で挟むことによってコンデ
ンサを形成するものである。しかしながら、通常、絶縁
層の厚みは数十μｍ以上あるため、誘電体の膜厚が厚
く、高容量には不利である。本発明は、以上のような問
題点に着目し、これを有効に解決すべく創案されたもの
であり、その目的は寸法や厚さが高精度にコントロール
された薄膜抵抗体を形成することができるプリント基板
における薄膜抵抗体の形成方法、薄膜抵抗体及び薄膜コ
ンデンサ素子を提供することにある。

【０００６】

【課題を解決するための手段】請求項１に係る発明によ
れば、プリント基板における薄膜抵抗体素子の形成方法
において、前記プリント基板上の絶縁層の上に半導体プ
ロセス等に用いられるドライプロセスにより所定の厚さ
の薄膜抵抗層を形成する薄膜抵抗層形成工程と、前記薄
膜抵抗層の上に導電層を形成する導電層形成工程と、前
記導電層を選択的にエッチングして少なくとも２つの導
電層パッドを形成することにより前記導電層パッド間に
所定の抵抗値の薄膜抵抗体を形成する薄膜抵抗体形成工
程とを有するようにしたものである。これにより、膜厚
の精度の高い薄膜抵抗層を形成でき、しかもフォトリソ
法により導電層パッドを形成しているのでその平面的な
寸法精度も高くでき、結果的に、薄膜抵抗体の抵抗値の
バラツキを抑えて、これを高い精度で制御することが可
能となる。

【０００７】この場合、請求項２に規定するように、前
記薄膜抵抗体は、コア材上に絶縁層とパターン化された
導電層とを順次積層するビルドアップ基板またはビルド
アップ多層基板の形成時に作られるようにしてもよい。
請求項３に係る発明は、上記請求項１の方法発明により
製造された薄膜抵抗体を規定したものであり、すなわ
ち、プリント基板における薄膜抵抗体素子において、前
記プリント基板上の絶縁層の上に半導体プロセス等に用
いられるドライプロセスにより形成された所定の厚さの
薄膜抵抗層と、前記薄膜抵抗体を形成するために前記薄
膜抵抗層の上に離間させて形成された少なくとも２つの
導電層パッドとを備える。この場合、請求項４に規定す
るように、前記薄膜抵抗体が、内層に設けられた薄膜抵
抗体の場合には、この薄膜抵抗体の上部、またはこの近
傍の導電層の上部の絶縁層には、放熱用の凹部が形成さ
れるようしてもよい。これによれば、薄膜抵抗体より発
生する熱の放熱性を高めることが可能となる。請求項５
に係る発明によれば、プリント基板における薄膜コンデ
ンサ素子において、前記プリント基板上の絶縁層の上に
半導体プロセス等に用いられるドライプロセスにより形
成された所定の厚さの下部電極層と、前記下部電極層上
に前記ドライプロセスにより形成された誘電体層と、前
記誘電体層上に前記ドライプロセスにより形成された上
部電極層とを備え、前記下部電極層は前記上部電極層よ
りも水平方向に延ばされて下部電極引き出し用パッドに
接続されていることを特徴とするプリント基板における
薄膜コンデンサ素子である。これにより、薄膜や平面的
な寸法精度の高い上部、下部電極層や誘電体層を形成で
き、結果的に、容量値のバラツキを抑えて、これを高い
精度で制御することが可能となる。この場合、例えば請
求項６に規定するように、前記上部電極層の上面と前記
下部電極引き出し用パッドの上面は実質的に同一高さに
なされている。また、例えば請求項７に規定するよう
に、前記プリント基板上の絶縁層は、請求項３または４
に規定される薄膜抵抗体素子が形成されている絶縁層と
同一であり、前記薄膜抵抗体素子と同一面側に設けられ
ている。

【０００８】

【発明の実施の形態】以下に、本発明に係るプリント基
板における薄膜抵抗体素子の形成方法、薄膜抵抗体素子
及び薄膜コンデンサ素子の一実施例を添付図面に基づい
て詳述する。図１は本発明に係る薄膜抵抗体素子の第１
実施例を示す斜視図、図２は本発明に係る薄膜抵抗体素
子の第２実施例を示す斜視図、図３は本発明に係る薄膜
抵抗体素子の第３実施例を示す断面図である。本発明
は、スクリーン印刷方法を用いた従来の方法とは全く異
なる方法を用いて薄膜抵抗体を形成するものである。図
１（Ａ）に示すように、この薄膜抵抗体素子１０は、プ
リント基板１２の表面にある絶縁層１４上に形成され
る。この場合、この絶縁層１４はプリント基板１２自体
の表面の絶縁層の場合もあるし、プリント基板１２上に
複数層に亘ってビルドアップ層の形成を行なった後の絶
縁層の場合もあり、いずれの絶縁層の場合でも適用でき
る。尚、実際のプリント基板１２の基本構成は、コア材
上に、例えば銅よりなる層パターンが形成されている
が、図示例ではこの層パターンの記載を省略している。
この場合、絶縁層１４は、上記層パターンよりも上層に
形成されている。

【０００９】上記薄膜抵抗体素子１０は、この絶縁層１
４の上面に、図示例では所定の厚さｔで例えば長方形状
にパターン形成された薄膜抵抗体１６と、この薄膜抵抗
体１６の両端部上に形成された例えばＣｕよりなる一対
の導電層パッド１８とにより主に構成されている。この
薄膜抵抗体素子１０の抵抗値は、薄膜抵抗体１６の厚さ
ｔ及びパターンサイズ、詳しくは抵抗幅Ｗと抵抗長Ｌ
（一対の導電層パッド１８の対向面間の距離）とに依存
する。上記薄膜抵抗体１６を形成するには、半導体プロ
セス等に用いられるドライプロセスが使用される。この
ドライプロセスによる成膜方法には、スパッタ法、イオ
ンプレーティング法、蒸着法、ＣＶＤ法等がある。ドラ
イプロセスによる成膜の特長は、従来用いていたスクリ
ーン印刷法に比べて、膜厚のコントロールがし易いた
め、所定の膜厚に精度良く成膜することが可能である。
また、ドライプロセスでは、パターニング方法にフォト
リソがあるが、これもスクリーン印刷法に比べて、パタ
ーン精度がよい。

【００１０】また、一対の導電層パッド１８を形成する
には、表面全体に導電層を形成し、この導電層のみを選
択的（薄膜抵抗体１６の層を残して導電層のみをエッチ
ング）、かつ所定サイズ（抵抗長Ｌ×抵抗幅Ｗ）にエッ
チングすることで、下層の薄膜抵抗体１６の層を露出さ
せて薄膜抵抗体１６を形成し、これにより任意の抵抗値
に設定することができる。以上により、ドライプロセス
によってスクリーン印刷法よりも精度の高い薄膜抵抗体
１６を形成することができる。尚、上記薄膜抵抗体１６
等は、絶縁層例えば樹脂と導電層パッド１８を形成する
導電層例えばＣｕとの密着性をとるためのコンタクト層
を利用して形成することができる。

【００１１】本出願人が、先の出願（特願平１１−９５
４６９号）でも触れたように、ファインパターン化によ
り導電層と絶縁層の密着性が落ちるため、従来の表面処
理方法では十分な密着性がとれないので、絶縁層と導電
層の間にドライプロセスによるコンタクト層を形成する
ことを提案した。このコンタクト層にパターニングを施
してこれを薄膜抵抗体１６とする。この薄膜抵抗体１６
の材料としては、Ｎｉ、Ｎｉ−Ｃｒ、Ｎｉ−Ｃｕなど様
々な抵抗材料を適用することが可能である。このよう
に、図１（Ａ）に示す第１実施例の薄膜抵抗体素子１０
は基本モデルを示しており、図１（Ｂ）に示す薄膜抵抗
体素子１０Ａは、例えば薄膜抵抗体１６の幅Ｗ２を変え
た実施例を示している。図２に示す第２実施例は、中央
の導電層パッド１８Ａを共通にして例えば図１（Ａ）に
示す形状の薄膜抵抗体素子１０と図１（Ｂ）に示す形状
の薄膜抵抗体素子１０Ａとを直列に接続した実施例を示
している。それぞれの抵抗長さを、Ｌ１及びＬ２として
表している。

【００１２】また、図３に示す第３実施例は、例えばコ
ア材上に絶縁層とパターン化された導電層とを順次積層
するようにして形成されたビルドアップ基板（ビルドア
ップ多層基板を含む）に本発明を適用したものである。
すなわち、下層の薄膜抵抗体１６Ａと上層の薄膜抵抗体
１６Ｂとが、その間に絶縁層１４Ａを介在して積層され
ており、上記両薄膜抵抗体１６Ａ、１６Ｂの両側は、そ
れぞれ例えばＣｕよりなる導電層パッド１８Ｂにより接
続されている。これにより、両薄膜抵抗体１６Ａ、１６
Ｂは、並列接続されている。ここでは各薄膜抵抗体１６
Ａ、１６Ｂの抵抗長さをそれぞれＬ３及びＬ４として表
している。

【００１３】次に、上記した薄膜抵抗体素子の製造方法
について図４も参照して説明する。ここではプリント基
板として、例えば板状のコアの表面に銅張を形成してな
るビルドアップ多層基板としてのコア材を用いた場合を
例にとって説明する。図４（Ａ）において２０は、樹脂
板等よりなるコア２２の表面に銅張２４がなされたコア
材（プリント基板）であり、この銅張２４は例えばフォ
トリソによるウェットエッチングがなされて内層パター
ン２４Ａとなっている。この内層パターン２４Ａの表面
は、黒化処理やソフトエッチング等の表面処理が施され
て、その上にスクリーン印刷等によって、絶縁層１４が
形成されている。そして、この絶縁層１４に対してドラ
イ、或いはウェットプロセスにより表面処理（粗化或い
は活性化処理）を施す。

【００１４】次に、図４（Ｂ）に示すように、この絶縁
層１４上に抵抗体となる材料（例えばＮｉ：９９．９％
を使用）をドライプロセス、例えばスパッタ法により成
膜し、所定の厚さ、例えば０．１５μｍ程度の薄膜抵抗
層２６を堆積する。この時の成膜条件は、例えば使用ガ
ス＝Ａｒ、ガス圧＝０．４Ｐａ（３ｍＴｏｒｒ）、ＤＣ
電源出力＝４００Ｗ、温度＝常温である。この時、上記
スパッタ法による薄膜抵抗層２６の膜厚のバラツキは±
５％程度であり、従来の印刷法による抵抗ペーストの膜
厚のバラツキである±２０％に比べて、膜厚精度ははる
かに良好である。また、薄膜抵抗層２６のパターン形成
における寸法精度は±５％程度である。次に、この薄膜
抵抗層２６でメッキ導通をとり、図４（Ｃ）に示すよう
にこの薄膜抵抗層２６の上に例えばＣｕよりなる導電層
２８を電気メッキにより形成し、更にフォトリソによっ
て外層となるパターンを形成する。特に、抵抗率の高い
抵抗材料を用いる場合、メッキ導通がとりにくいため、
薄膜抵抗層２６の形成後に、薄膜Ｃｕ層をスパッタ等で
形成することで、銅メッキが可能となる。この時のパタ
ーニングは、導電層２８及び薄膜抵抗層２６の両方をエ
ッチングする。例えば導電層Ｃｕ／薄膜抵抗層Ｎｉの場
合には、塩化第二銅溶液を使用すればこれらを同時にエ
ッチングすることができる。また、導電層２８と薄膜抵
抗層２６は設計仕様によって別々にエッチングしても良
いし、同時にエッチングしても良い。

【００１５】次に、図４（Ｄ）に示すように選択エッチ
ングのマスク材として、例えば通常は保護膜として使わ
れているフォトソルダーレジスト３０をスクリーン印刷
で塗布し、露光・現像を行なうことで薄膜抵抗体となる
パターンを形成する。このフォトソルダーレジスト３０
は、次工程のアルカリエッチング溶液に対応するため、
耐アルカリ性の性質を持つものを使用するのがよい。次
に、図４（Ｅ）に示すように、上記フォトソルダーレジ
スト３０をマスクとして、上記導電層２８のみをエッチ
ングする。通常、Ｃｕをエッチングする溶液は酸系のも
のであるが、下地の薄膜抵抗層２６を残すためにここで
はアルカリ性の溶液を使用し、選択性を持たせる。エッ
チング液として、例えばメルテックス社製のＡプロセス
溶液を使用できる。また、エッチング条件は、温度＝４
５℃・時間＝６０秒にてスプレー方式で行えばよい。こ
の結果、導電層２８を形成するＣｕはマスク部分を残し
て完全にエッチアウトされ、下地の薄膜抵抗層２６が表
面に露出される。露出した薄膜抵抗層の表面をＥＳＣＡ
（アルバックファイ社製）にて表面分析した結果、スパ
ッタ後の表面状態と比較してＮｉのピーク量には差がな
かった。また、Ｎｉよりなる薄膜抵抗層２６の厚みを測
定したが、スパッタ後との差はなかった。

【００１６】次に、マスクとなったフォトソルダーレジ
スト３０を剥離することにより、図４（Ｆ）に示すよう
に、残留した導電層２８が導電層パッド１８として露出
形成されることになる。この時、フォトソルダーレジス
ト３０の剥離は専用液、例えば日本マクダーミッド社製
のレジストストリッパー９２９６を使用した。このよう
に、図４（Ｄ）、図４（Ｅ）及び図４（Ｆ）に示すパタ
ーニングをフォトリソプロセス等を用いることで薄膜抵
抗体１６のサイズの寸法精度を±５％にすることができ
るため、従来用いたスクリーン印刷法の抵抗ペーストの
寸法精度±１０％に比べて精度良く寸法を管理すること
ができる。また、上述したような薄膜抵抗体１６に限ら
ず、抵抗体は通電することによって発熱する。この発熱
の程度は、電流密度、抵抗材料、設置状態などによる。
例えば内層抵抗体は外層抵抗体に比べて上下に絶縁層
（樹脂）によってサンドイッチされているため放熱性が
悪く、このため発熱による温度上昇が大きくなるなどの
特性を有する。そこで、下記に示すように薄膜抵抗体１
６の放熱性を向上させるようにしてもよい。

【００１７】まず、抵抗長Ｌ５の短い薄膜抵抗体１６
を、図５（Ａ）に示すように直列に配置することで、図
５（Ｂ）に示す抵抗長の長い薄膜抵抗体１６よりも大き
な電力を印加することが可能となる。この際、抵抗長Ｌ
５、Ｌ６は以下に示す式の関係になる。抵抗長Ｌ５×ｎ
（正の整数）＝抵抗長Ｌ６また、図６（Ａ）及び図６
（Ｂ）に示すように、薄膜抵抗体１６が絶縁層３２によ
り覆われて内層されている場合には、この薄膜抵抗体１
６の上部、またはこの近傍の導電層（導電層パッド１
８）の上部の絶縁層３２に、放熱用の凹部３４となる、
例えば穴や溝を形成し、放熱を促進させるようにしても
よい。この図示例では導電層パッド１８の上方において
絶縁層３２に凹部３４を形成している場合を示してい
る。また、この場合、図７（Ａ）及び図７（Ｂ）に示す
ように、上記放熱用の凹部３４の内面に、例えば導電性
材料よりなる熱伝導層３６を設けて放熱効率を促進させ
るようにしてもよい。また更に、この場合、図８に示す
ように、上記熱伝導層３６にフォトリソ、レーザ加工、
粗化処理等によって凹凸状のフィン３８を形成してその
表面積を増加することにより、より一層放熱効率を向上
させるようにしてもよい。

【００１８】また、ここでは同一平面上において薄膜抵
抗体を形成した場合を例にとって説明したが、これに限
定されず、絶縁層に形成したビアホールを介して同一平
面上の回路パターン間、或いは異なる層の回路パターン
間に薄膜抵抗体を接合する場合にも本発明を適用できる
のは勿論である。例えば図９は内層回路パターンの間に
薄膜抵抗体を形成する場合を示す断面図である。図９
（Ａ）に示すように例えばコア材２０の表面の内層回路
パターン４０上に形成された絶縁層４２にビアホール４
４を形成して上記内層回路パターン４０を露出させてお
き、この表面全体に薄膜抵抗層４６と例えばＣｕよりな
る導電層４８とを順次積層する。

【００１９】次に、図９（Ｂ）に示すように、上記導電
層４８と上記薄膜抵抗層４６とを一体的にエッチングす
ることによりパターンニングする（図４（Ｃ）参照）。
次に、図９（Ｃ）に示すように、最上層のＣｕ導電層４
８のみを選択的にパターンエッチングすることによって
下地の薄膜抵抗層４６を表面に露出させるようにしてい
る（図４（Ｅ）及び（Ｆ）参照）。これによれば、ビア
ホール４４を形成して任意の箇所に薄膜抵抗体を形成す
ることができる。

【００２０】上記実施例にあっては、能動素子として薄
膜抵抗体素子を形成する場合について説明したが、これ
に限定されず、能動素子として例えばコンデンサ素子、
或いはコイル素子を上述したような方法を用いて作成し
てもよい。ここで、上述した方法を用いて作成される薄
膜コンデンサ素子について説明する。ここでは、前述し
た薄膜抵抗体素子の製造方法と同様に、半導体プロセス
等で用いられる成膜技術（ドライプロセス）を用い、薄
膜コンデンサ素子をプリント基板に形成したり、或いは
内蔵することを特徴とする。詳しくは、下部電極層、誘
電体層、上部電極層をスパッタなどのドライプロセス
（または、メッキ等のウェットプロセスの併用）により
形成する。このドライプロセスによる成膜方法は他に、
スパッタ、イオンプレーティング、蒸着、ＣＶＤ等を用
いることもできる。このドライプロセスによる成膜の特
長は、膜厚のコントロールがし易いため、所定の膜厚
に、且つ精度良く成膜でき、しかも薄膜化が容易なため
に高容量が得られることである。また、フォトリソ法に
より精度のよい電極パターンを形成することができる。
その結果、容量のバラツキが小さく精度の良いコンデン
サが得られる。

【００２１】ここで、上記薄膜コンデンサ素子の製造方
法について添付図面を参照して説明する。図１０及び図
１１は本発明の薄膜コンデンサ素子を作る製造方法を示
す図、図１２は図１０（Ｇ）中の薄膜コンデンサ素子を
示す斜視図、図１３は図１２に示す薄膜コンデンサ素子
の平面図である。まず、図１０（Ａ）において、図１に
おいて説明したと同様なプリント基板１２上に、スクリ
ーン印刷等により絶縁層１４を形成する。この点は、図
１に示す構造と同じである。尚、これ以降の図１０
（Ｂ）〜（Ｇ）、及び図１１においてはプリント基板１
２の記載を省略する。次に、図１０（Ｂ）に示すよう
に、逆スパッタなどのドライプロセスにより絶縁層１４
の表面を活性化処理する。この時、この表面は分子レベ
ルで活性化するのみならず、ある程度、表面粗化もされ
る。この時の表面粗さＲａは１μｍ以下である。次に、
下部電極層５０となる材料をドライプロセスにより成膜
する。この下部電極層５０はコンタクト層５２（例えば
ＮｉＣｒ）と導電層５４（例えばＣｕ）とから成る。こ
こではコンタクト層５２の膜厚を０．１μm，導電層５
４の膜厚を０．３μmとし、それぞれ順次スパッタによ
り形成した。尚、このＮｉＣｒのコンタクト層５２は、
後述する薄膜抵抗体としても機能することになる。

【００２２】次に、図１０（Ｃ）に示すように、メタル
マスク（図示せず）をセットし、コンデンサ素子を作る
必要な部分のみに、下部コンタクト層５６、誘電体層５
８及び上部コンタクト層６０を順次スパッタでそれぞれ
成膜して積層する。ここでは下部及び上部コンタクト層
５６、６０は共にそれぞれ、ＮｉＣｒよりなり、それぞ
れの膜厚は共に０．１μm であり、誘電体層５８はアル
ミナよりなり、その膜厚は０．１〜１．０μmである。
これらのコンタクト層の他の材料としてはＰｔ、Ｎｉ，
Ｔｉなどがある。また、誘電体層５８の他の材料として
はＢＳＴ，ＰＺＴ，ＳＴＯ，ＴｉＯ_２などがある。次
に、図１０（Ｄ）に示すように、メタルマスクを取り外
して上部電極層６２となる材料をスパッタし、導電層６
４を全面に形成する。ここでは導電層６４の材料として
Ｃｕを用い、膜厚を０．３μmとした。次に、図１０
（Ｅ）に示すように、電気Ｃｕメッキを行い、Ｃｕメッ
キ層６６を形成する。ここではＣｕメッキ層６６の厚さ
は２５μmとした。

【００２３】次に、図１０（Ｆ）に示すように、スクリ
ーン印刷法、または電着法でフォトレジスト６８を形成
し、これをパターニングする。この時、上部電極層６２
に対応する部分となるフォトレジスト６８の面積は、下
層の誘電体層５８の面積よりも少し大きく設定してお
き、また、下部電極引き出し用パッド７０（図１０
（Ｇ）参照）に対応する部分にもフォトレジスト６８の
パターンを形成しておく。次に、図１０（Ｇ）に示すよ
うに、プリント基板で一般的に用いられるエッチング液
（塩化第二銅溶液、塩化第二鉄溶液など）により、上記
パターン化されたフォトレジスト６８をマスクとして、
パターンエッチングを行う。尚、このエッチング液とし
ては、銅やＮｉＣｒはエッチングするが、誘電体層５８
はエッチングできないものを用いる。そして、その後に
レジスト６８を剥離する。この工程でのポイントは、同
時に上部電極層６２と下部電極層５０をエッチングして
パターニング形成するため、上下の電極層６２、５０の
位置ズレが生じない点である。これにより、下部電極層
５０と誘電体層５８と上部電極層５０とよりなる薄膜コ
ンデンサ素子７２を形成することができる。この場合、
下部電極層５０は、誘電体層５８の端部よりも更に水平
方向に延びており、そして、その先端側は下部電極引き
出し用パッド７０に接続されて、そのパッド７０の上端
は上記上部電極層６２の上端と略同一高さになってい
る。

【００２４】この時の薄膜コンデンサ素子７２の部分の
みの斜視図は図１２に示され、また、この平面図は図１
３に示されている。尚、図１０（Ｇ）においては、後述
するように薄膜抵抗体素子を形成するためのランド部７
４が形成されており、これはコンタクト層５２、導電層
５４、導電層６４及びＣｕメッキ層６６の積層構造とな
っている。以上により薄い誘電体膜を使った薄膜コンデ
ンサ素子７２を絶縁層１４上に形成することができる。
そして、さらにこのコンデンサ素子７２が形成されてい
る絶縁層と同じ絶縁層１４上に薄膜抵抗体素子を形成す
る場合には、次の工程を追加することで可能となる。こ
の薄膜抵抗体素子を形成するには、図１０（Ｇ）にて示
したランド部７４を用いる。

【００２５】まず、図１０（Ｇ）に示す構造の絶縁層１
４の上面側に、図１１（Ａ）に示すように、スクリーン
印刷法、または電着法でフォトレジスト７６を形成し、
抵抗体素子形成用のパターニングを施す。次に、図１１
（Ｂ）に示すように、アルカリ性エッチング液（例えば
メルテックス社製Ａプロセス）や蟻酸系エッチング液
（例えばメック社製ＣＺ８１００）により、Ｃｕ膜のみ
を選択的にエッチングして、Ｎｉ−Ｃｒのコンタクト層
５２よりなる薄膜抵抗体素子７８を形成する。次に、以
上のように形成した薄膜抵抗体素子７８や薄膜コンデン
サ素子７２などの受動素子の内蔵化を図る。まず、Ｃｕ
膜の表面処理を行った後、図１１（Ｃ）に示すようにス
クリーン印刷等により絶縁層８０を全面に形成する。

【００２６】次に、図１１（Ｄ）に示すように、レーザ
加工等によりコンタクトをとるためのＶＩＡホール８２
をそれぞれの電極に向けて形成し、逆スパッタなどのド
ライプロセスにより絶縁層８０の表面を活性化処理し、
この表面にコンタクト層８４（例えばＮｉＣｒ）と導電
層８６（例えばＣｕ）を順次積層して形成する。ここで
は、コンタクト層８４の膜厚を０．１μm、導電層８６
の膜厚を０．３μmにそれぞれ設定し、順次スパッタに
て形成した。次に、図１１（Ｅ）に示すように、プリン
ト基板の表面全体に電気Ｃｕメッキを行い、Ｃｕメッキ
層８８を形成する。ここではメッキ層８８の厚さを２５
μmとした。次に、図１１（Ｆ）に示すように、絶縁層
８０上のコンタクト層８４、導電層８６及びＣｕメッキ
層８８を図１０（Ｆ）及び図１０（Ｇ）で説明したと同
様な方法でパターニングする。以上により、プリント基
板上に薄膜コンデンサ素子７２と薄膜抵抗体素子７８と
を内蔵させることができる。

【００２７】ここで以上のように形成した薄膜コンデン
サ素子７２の電気的特性を図１４及び図１５に示す。図
１４は誘電体層の厚さと絶縁抵抗との関係を示すグラ
フ、図１５は誘電体層の厚さと容量値との関係を示すグ
ラフである。図１４及び図１５に示すグラフから明らか
なように、誘電体層５８であるアルミナの膜厚が厚いほ
ど、絶縁抵抗が大きくなり、更にキャパシタンス容量が
小さくなることを確認することができた。尚、上部電極
層６２の面積と誘電体層５８の厚さの設定で所望のコン
デンサ容量値を得ることができる。このように、本実施
例では、半導体プロセス等で用いられるドライプロセス
により薄膜コンデンサ素子を絶縁層上に形成することが
できるので、電極や誘電体のパターンの寸法精度を上げ
て、コンデンサ容量のバラツキを抑制して精度を高くす
ることができる。

【００２８】また、下地の絶縁層の表面を逆スパッタな
どのドライプロセスで活性化して上層との密着性を向上
させているので、ショートが多発するといった問題があ
る従来の表面粗化手法を用いた場合と異なり、耐電圧の
向上を図ることができると共に、薄膜化が可能なため高
容量化に有利である。また、上部電極層と下部電極層
（誘電体層膜をエッチングマスクとする）と下部電極引
き出し用パッドを同時にパターンエッチングするので、
これにより、工程数の削減を図ることができる。また、
それらを同時にパターンエッチングするため、上下間の
電極位置ズレが生ずることもない。また、上部電極を電
気メッキにより形成するため、上部電極層の膜厚を厚く
することができ、その結果、上部電極層の引き出しパッ
ドを設けることなく、薄膜コンデンサ素子の直上にＶＩ
Ａホールを形成することが可能である。また、絶縁層形
成前の表面処理による上部電極層及び誘電体層のダメー
ジもない。また、上部電極層の上端と下部電極引き出し
用パッドの上端が略同一水平レベルなので、ＶＩＡホー
ルを形成する際に、加工レーザのパワーを同じに設定で
き、煩わしいパワー調整を行う必要がない。

【００２９】また、ここでは能動素子として薄膜抵抗体
素子や薄膜コンデンサ素子を形成した場合を例にとって
説明したが、これに限定されず、例えば薄膜コイル素子
も形成することができる。この場合には、図１０（Ｇ）
に示すグランド部７４に、例えば図１６及び図１７に示
すように、Ｃｕメッキ層６６、導電層６４、５４及びコ
ンタクト層５２を螺旋状にエッチング形成し、その両端
を電極とすればよい。ここで図１６は薄膜コイル素子９
０の平面図を示し、図１７は図１６中のＡ−Ａ線矢視断
面図である。

【００３０】上記実施例では薄膜コンデンサ素子７２の
誘電体層５８をスパッタで形成したが、これをペースト
印刷等で形成するようにしてもよい。ここで、上述のよ
うに形成される本発明の他の変形例を図１８及び図１９
を参照して説明する。図１８及び図１９は、本発明の他
の変形例の薄膜コンデンサ素子の製造方法を示す図であ
る。尚、ここではプリント基板の一面（上面）にペース
トコンデンサ素子を形成し、他の一面（下面）に薄膜抵
抗体素子を形成する場合を例にとって説明するが、両者
をいずれか一面側に並設するようにして形成してもよい
のは勿論である。まず、図１８（Ａ）に示すように、プ
リント基板１２の表面に形成されている例えばＣｕより
なる導電層９２を所定のパターンにエッチング形成し、
更に、密着強度を図るためにこの表面を、例えばメック
社製のＣＺ−８１００等を用いてマイクロエッチングす
る。図示例では下面の導電層は除去されている。尚、上
記導電層９２としては、プリント基板１２の表面に予め
形成されている銅膜を用いてもよいし、積層途中に形成
した銅膜を用いてもよいのは勿論である。

【００３１】次に、図１８（Ｂ）に示すように、プリン
ト基板１２の両面全体にエポキシ樹脂等からなる誘電率
の低い有機樹脂をコーティングして絶縁層９４を形成す
る。次に、図１８（Ｃ）に示すように、外層との導通を
取るために、ＣＯ_２レーザ或いはＹＡＧレーザ等を用
いてブラインド状のＶＩＡホール９６とコンデンサを形
成するためのザグリ孔９８を、上記導電層９２に対応さ
せて絶縁層９４に形成する。この場合、絶縁層９４にキ
ャパシタ相当面積の凹部をレーザで形成する際、１ショ
ットで開口できる径の１／２〜１／１の間隔でレーザビ
ームを移動させ、パルスショットで凹部を形成するのが
よい。これによれば、絶縁層９４に蓄積される熱による
影響を小さく抑えることができ、精度の良い面積を得る
ことができる。

【００３２】次に、コンデンサを形成するために上記ザ
グリ孔９８にのみ対応する印刷マスク９９をマスクとし
て用い、チタン酸バリウム等の誘電率の高いフィラーを
含有するペーストをスキージ１０２で印刷し、上記ザグ
リ孔９８内に高誘電率ペースト１００を充填する。この
時に充填するペースト１００の量は、硬化後に絶縁層９
４のザグリ孔９８の深さと同じ、もしくは若干低くなる
ように印刷マスク９９の厚み等の印刷条件を設定する。
また、ペーストの粘度によってはディスペンサを用いて
もよい。次に、図１８（Ｅ）に示すように、上記充填し
たペースト１００が平坦にレベリングされるまでホール
ドした後、このペースト１００を硬化させる。次に、図
１９（Ａ）に示すように、上下両面の絶縁層９４の表面
及び上記ペースト１００の表面を、アルゴン等のプラズ
マエッチングを用いて活性化（マイクロエッチング）さ
せる。この時の表面粗さＲａは、例えば０．０１〜１μ
ｍ程度の範囲内である。

【００３３】次に、図１９（Ｂ）に示すように、プリン
ト基板１２の両面全面に、無電解メッキ、またはスパッ
タ法でニッケル、またはニッケル合金を薄く形成してコ
ンタクト層１０４を形成する。このコンタクト層１０４
は、下面側では抵抗パターンになるので、その厚さは必
要とされる抵抗値に応じて調整する。例えば要求抵抗値
に応じて、その厚さは０．０１０〜２．０μｍの範囲内
で調整可能である。次に、図１９（Ｃ）に示すように、
プリント基板１２の両面に上記コンタクト層１０４を下
地として電気メッキによりＣｕメッキ層１０６を形成す
る。

【００３４】次に、図１９（Ｄ）に示すように、外層導
通パターン、抵抗、コンデンサとなる各パターンを、ド
ライフィルムレジストやＥＤレジストとエッチング液を
用いてパターン形成する。このエッチング液としては、
ニッケルまたはニッケル合金と銅の両方を溶解するエッ
チング液、例えば塩化第２銅溶液等を用いる。この場
合、ペーストコンデンサ素子１１２の上部電極層１０６
Ａの大きさは、この下部のザグリ孔１８の径よりもひと
回り以上大きく設定するのがよい。これによれば、上部
電極層１０６Ａの下層との密着強度の向上及び耐湿性の
向上を図ることができる。

【００３５】次に、図１９（Ｅ）に示すように、抵抗と
なるパターンに抵抗パターンレジストをのせて、ニッケ
ルまたはニッケル合金には溶解せずに銅のみを溶解する
選択エッチング液を用いて下面側をエッチングすること
により、抵抗パターン１０８を形成する。ここでは、例
えばドライフィルムレジストを用い、エッチング液とし
て蟻酸をベースとしたメック社製のＣＺ−８１００やア
ルカリ現像型レジストを用い、エッチング液としてアン
モニアをベースとしたＡプロセス（メルテックス社製）
等を用いることができる。これにより、下面側の薄膜抵
抗体素子１１０と上面側のペーストコンデンサ素子１１
２を形成することができる。その後は、必要に応じては
んだ付けランド用のソルダーレジストやシルク印刷、表
面処理（金メッキや耐熱フラックス等）を行う。

【００３６】本実施例では、ペースト１００の表面をプ
ラズマエッチングすることで表面にサブミクロンのアン
カー（凹凸）をつける効果と表面を活性化させる効果を
利用し、且つコンタクト層１０４として銅より結合力の
強いニッケルまたはニッケル合金を用い、その上に銅メ
ッキを行うことで密着強度の高い電極が形成できる。ま
た、高誘電率ペースト１００の充填に際して、印刷マス
ク９９の開口径を充填面積よりも小さくすることで、高
誘電率ペースト１００のザグリ開口径からのはみ出しを
抑え、且つペースト高さを絶縁層９４の厚みと同一、も
しくはそれより低くすることで、ペースト除去するため
の研磨工程を省くことができ、しかも研磨しないことで
絶縁層９４の表面の粗さを抑えることができる。

【００３７】

【発明の効果】以上説明したように、本発明のプリント
基板における薄膜抵抗体素子の形成方法、薄膜抵抗体素
子及び薄膜コンデンサ素子によれば、次のように優れた
作用効果を発揮することができる。請求項１乃至３に規
定する発明によれば、寸法や厚さが高精度にコントロー
ルされた薄膜抵抗体を形成することができ、例えば従来
のペースト抵抗では設定値に対して±３０％程度のばら
つきだったのに対し、本発明の薄膜抵抗体では設定値に
対して±１０％程度のばらつきに抑えることができる。
この結果、高精度でかつオーミックコンタクトの良好な
薄膜抵抗体を形成することができる。請求項４に規定す
る発明によれば、薄膜抵抗体、或いはその近傍の構造設
計によって導通時に薄膜抵抗体から発生する熱を効率よ
く放熱することができる。請求項５〜７に規定する発明
によれば、薄膜や平面的な寸法精度の高い上部、下部電
極層や誘電体層を形成でき、結果的に、容量値のバラツ
キを抑えて、これを高い精度で制御することができる。

【図面の簡単な説明】

【図１】本発明に係る薄膜抵抗体素子の第１実施例を示
す斜視図である。

【図２】本発明に係る薄膜抵抗体素子の第２実施例を示
す斜視図である。

【図３】本発明に係る薄膜抵抗体素子の第３実施例を示
す断面図である。

【図４】薄膜抵抗体素子の製造方法を示す工程図であ
る。

【図５】本発明の変形例を説明する説明図である。

【図６】放熱用の凹部を有する薄膜抵抗体素子を示す断
面図である。

【図７】放熱用の凹部を有する他の薄膜抵抗体素子を示
す断面図である。

【図８】放熱用の凹部を有する更に他の薄膜抵抗体素子
を示す断面図である。

【図９】内層回路パターンの間に薄膜抵抗体を形成する
場合を示す断面図である。

【図１０】本発明の薄膜コンデンサ素子を作る製造方法
を示す図である。

【図１１】本発明の薄膜コンデンサ素子を作る製造方法
を示す図である。

【図１２】図１０（Ｇ）中の薄膜コンデンサ素子を示す
斜視図である。

【図１３】図１２に示す薄膜コンデンサ素子の平面図で
ある。

【図１４】誘電体層の厚さと絶縁抵抗との関係を示すグ
ラフである。

【図１５】誘電体層の厚さと容量値との関係を示すグラ
フである。

【図１６】薄膜コイル素子を示す平面図である。

【図１７】図１６中のＡ−Ａ線矢視断面図である。

【図１８】本発明の他の変形例の薄膜コンデンサ素子の
製造方法を示す図である。

【図１９】本発明の他の変形例の薄膜コンデンサ素子の
製造方法を示す図である。

【図２０】従来の印刷抵抗体の製造方法を示す工程図で
ある。

【符号の説明】

１０…薄膜抵抗体素子、１２…プリント基板、１４…絶
縁層、１６…薄膜抵抗体、１８…導電層パッド、２０…
コア材、２６…薄膜抵抗層、２８…導電層、３２…絶縁
層、３４…放熱用の凹部、５０…下部電極層、５８…誘
電体層、６２…上部電極層、７０…下部電極引き出し用
パッド、７２…薄膜コンデンサ素子、７８…薄膜抵抗体
素子、１１０…薄膜抵抗体素子、１１２…薄膜（ペース
ト）コンデンサ素子。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０５Ｋ 3/46 Ｈ０５Ｋ 3/46 Ｂ (72)発明者大槻充神奈川県横浜市神奈川区守屋町３丁目12番地日本ビクター株式会社内 (72)発明者道脇茂神奈川県横浜市神奈川区守屋町３丁目12番地日本ビクター株式会社内 (72)発明者神山孝一神奈川県横浜市神奈川区守屋町３丁目12番地日本ビクター株式会社内 (72)発明者吉水久典神奈川県横浜市神奈川区守屋町３丁目12番地日本ビクター株式会社内

Claims

【特許請求の範囲】

【請求項１】プリント基板における薄膜抵抗体素子の
形成方法において、前記プリント基板上の絶縁層の上に
半導体プロセス等に用いられるドライプロセスにより所
定の厚さの薄膜抵抗層を形成する薄膜抵抗層形成工程
と、前記薄膜抵抗層の上に導電層を形成する導電層形成
工程と、前記導電層を選択的にエッチングして少なくと
も２つの導電層パッドを形成することにより前記導電層
パッド間に所定の抵抗値の薄膜抵抗体を形成する薄膜抵
抗体形成工程とを有するようにしたことを特徴とするプ
リント基板における抵抗体素子の形成方法。
【請求項２】前記薄膜抵抗体は、コア材上に絶縁層と
パターン化された導電層とを順次積層するビルドアップ
基板またはビルドアップ多層基板の形成時に作られるこ
とを特徴とする請求項１記載の抵抗体素子の形成方法。
【請求項３】プリント基板における薄膜抵抗体素子に
おいて、前記プリント基板上の絶縁層の上に半導体プロ
セス等に用いられるドライプロセスにより形成された所
定の厚さの薄膜抵抗層と、前記薄膜抵抗体を形成するた
めに前記薄膜抵抗層の上に離間させて形成された少なく
とも２つの導電層パッドとを備えたことを特徴とするプ
リント基板における薄膜抵抗体素子。
【請求項４】前記薄膜抵抗体が、内層に設けられた薄
膜抵抗体の場合には、この薄膜抵抗体の上部、またはこ
の近傍の導電層の上部の絶縁層には、放熱用の凹部が形
成されることを特徴とする請求項３記載の薄膜抵抗体素
子。
【請求項５】プリント基板における薄膜コンデンサ素
子において、前記プリント基板上の絶縁層の上に半導体
プロセス等に用いられるドライプロセスにより形成され
た所定の厚さの下部電極層と、前記下部電極層上に前記
ドライプロセスにより形成された誘電体層と、前記誘電
体層上に前記ドライプロセスにより形成された上部電極
層とを備え、前記下部電極層は前記上部電極層よりも水
平方向に延ばされて下部電極引き出し用パッドに接続さ
れていることを特徴とするプリント基板における薄膜コ
ンデンサ素子。
【請求項６】前記上部電極層の上面と前記下部電極引
き出し用パッドの上面は実質的に同一高さになされてい
ることを特徴とする請求項５記載のプリント基板におけ
る薄膜コンデンサ素子。
【請求項７】前記プリント基板上の絶縁層は、請求項
３または４に規定される薄膜抵抗体素子が形成されてい
る絶縁層と同一であり、前記薄膜抵抗体素子と同一面側
に設けられていることを特徴とする請求項５または６記
載のプリント基板における薄膜コンデンサ素子。