KR100273499B1 - 배선기판에전기접속된반도체칩을갖는반도체장치 - Google Patents

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이사오 쓰까고시
히로시 마쓰오까
유끼히사 히로사와
요시까쓰 미까미
히사시 도우꼬우찌
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우찌가사끼 이사오
히다찌 가세이 고오교 가부시끼가이샤
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Abstract

반도체 칩과, 배선기판과, 바람직하게는 이들 사이에 개재된 도전입자를 함유하는 접착제와, 상기 접착제 층의 위 또는 아래에 위치한 스페이서 소자로서 둘러싸는 돌출된 전극과 거의 동일한 높이를 가지며 접속전극에 의해 둘러싸인 영역내에 상면에서 볼 때 원형상 및 다변형상으로부터 선택된 하나 이상의 형상을 갖는 복수의 스페이서 소자를 포함하는 반도체 장치는 높은 휨 강도와 높은 신뢰성을 가지며 정보 카드 등에 사용될 수 있다.

Description

배선기판에 전기접속된 반도체 칩을 갖는 반도체 장치{SEMICONDUCTOR DEVICE HAVING A SEMICONDUCTOR CHIP ELECTRICALLY CONNECTED TO A WIRING SUBSTRATE}
반도체 칩과 배선기판을 접속하는 방법으로서는, 접착제를 개재시켜 가압 또는 가열가압함으로써 반도체 칩과 이 반도체 칩에 상응하는 전극을 가지는 배선기판을 접착하여 전극들간의 전기접속을 얻는 방법이 공지되어 있다. 상기 경우의 접착제로서는, 양 전극과의 직접적인 접촉에 의해 도전성을 부여하는 절연성 접착제나, 또는 양 전극간에 도전입자를 개재시킬때에 가압에 의해 두께방향으로 도전성을 부여하는 도전입자를 갖는 이방 도전성 접착제가 사용된다.
최근, 반도체 칩의 두께를 얇게함으로써, 예컨대 IC 카드나 액정표시장치 등의 전자부품의 두께를 박형화함으로써 휴대성이나 조작성 등을 향상시키려는 시험이 실시되고 있다. 예컨대, 전자부품으로서, 프리페이드 카드의 두께는 0.25 mm 정도이고, 바코드 라벨의 두께는 0.15 mm 정도이다. 이들 전자부품은 점점 더 얇아지고 있는 추세이다. 즉, 반도체 칩의 두께는, 종래의 0.6 ㎜ 정도에서 예컨대 0.3 ㎜ 정도로 반감시키거나 극단적인 경우 0.02 ㎜ 정도의 두께도 검토되는 상황에 있다.
이 경우, 반도체 칩과 배선기판 사이에 접착제를 개재시켜 가압 또는 가열가압하면, 칩의 휨이 발생하여 접속 신뢰도가 현저하게 저하한다. 또한, 접속시에 반도체 칩의 중앙부가 변형되기 쉽고 잔류응력에 의해 접착강도가 저하되고 휨 강도가 부족하게 되어, 박형 전자부품으로서는 휴대하기 어려운 결점이 있다.
다른 한편으로, 반도체 칩의 두께를 줄이면, 가요성이 증가하여 휴대중에 칩의 변형이 더 쉬워지기는 하지만, 예컨대 기판에 접속된 부분에서의 기포발생에 의해 접착 결점이 발생하게 되면, 전술한 바와 같이 휨 강도 및 신뢰도가 저하하게 된다. 또한, 접착제의 유동성이 불충분하면, 양 전극들간의 접촉 또는 전극과 도전입자간의 접촉이 불충분하게되어, 접속저항이 낮아진다.
본 발명은 배선기판에 전기접속된 반도체 칩을 포함하는 반도체 장치 및 그에 사용하는 배선기판에 관한 것이다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 개략 단면도이다.
도 2 는 본 발명의 다른 실시예에 따른 반도체 장치의 개략 단면도이다.
도 3 은 본 발명의 다른 실시예에 따른 반도체 장치의 개략 단면도이다.
도 4 는 본 발명의 다른 실시예에 따른 반도체 장치의 개략 단면도이다.
도 5a 내지 5d 는 배선기판에 장착된 더미 전극의 평면도이다.
도 6a 내지 6f 는 본 발명의 실시예에 따른 더미 전극의 평면도이다.
도 7a 내지 7e 는 본 발명의 실시예에 따른 더미 전극의 개략 단면도이다.
도 8a 내지 8e 는 본 발명에 적용이 가능한 여러 가지 접착제 층의 단면도이다.
도 9 는 본 발명에 따른 반도체 장치의 다른 실시예의 개략 단면도이다.
본 발명은 반도체 칩의 두께가 얇은 경우에도 우수한 접속 신뢰성을 얻을 수 있는, 배선기판에 전기접속된 반도체 칩을 포함하는 반도체 장치 및 그에 사용하는 배선기판을 제공함으로써 종래기술의 결점을 극복하는데 그 목적이 있다.
본 발명은, 가장자리부에 복수의 전극을 가지며 두께가 0.3 mm 이하인 반도체 칩과, 상기 반도체 칩의 전극에 상응하는 복수의 전극을 가지는 배선기판과, 상기 반도체 칩과 상기 배선기판 사이에 개재되어 있는 접착제 층과, 절연면에서 돌기하여 이루어진 상기 반도체 칩 및 배선기판중의 하나 이상의 전극들과, 접속후 반도체 칩의 가장자리부상의 전극에 의해 둘러싸인 영역내에 존재하고, 상기 돌출된 전극과 거의 동등한 높이를 가지며, 평면에서 볼 때 원형상 및 다변형상으로부터 선택된 하나 이상의 형상을 갖는 복수의 스페이서 소자 (spacer elements) 를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은, 기판과, 이 기판에 접속되는 반도체 칩의 가장자리부상의 전극에 대응하여 상기 기판에 형성되는 복수의 돌출된 전극과, 기판상의 상기 돌출된 전극에 의해 둘러싸인 영역내에 형성되고, 평면에서 볼 때 원형상 및 다변형상으로부터 선택된 하나 이상의 형상을 가지며, 상기 돌출된 전극과 거의 동등한 높이를 갖는 복수의 스페이서 소자를 포함하는 배선기판을 제공한다.
또한, 본 발명은, 기판과, 이 기판에 접속되는 반도체 칩의 가장자리부상의 돌출된 전극에 대응하여 상기 기판에 형성되는 복수의 전극과, 기판상의 상기 전극에 의해 둘러싸인 영역내에 형성되고, 평면에서 볼 때 원형상 및 다변형상으로부터 선택된 하나 이상의 형상을 가지며, 반도체 칩상의 상기 돌출된 전극과 거의 동등한 높이를 갖는 복수의 스페이서 소자를 포함하는 배선기판을 제공한다.
본 발명에 따르면, 칩의 가장자리부상에 복수의 전극을 가지며 두께가 0.3 mm 이하인 반도체 칩과, 상기 반도체 칩의 전극에 상응하는 복수의 전극을 가지는 배선기판과, 상기 반도체 칩과 상기 배선기판 사이에 개재되어 있는 접착제 층과, 절연면으로부터 외측으로 신장하여 돌출된 전극을 형성하고 있는 상기 반도체 칩 및 배선기판중의 하나 이상의 전극들과, 접속후 반도체 칩의 가장자리부상의 전극에 의해 둘러싸인 영역내에 존재하고, 상기 돌출된 전극과 거의 동등한 높이를 가지며, 상면에서 볼 때 원형상 및 다변형상으로부터 선택된 하나 이상의 형상을 갖는 복수의 스페이서 소자를 포함하는 반도체 장치가 제공된다.
본 발명의 스페이서 소자의 형상에 관해 말하자면, "원형상" 은 원형상, 타원형상, 계란형상, 반원형상, 아치형상 등을 의미하며, "다변형상" 은 삼각형상, 정사각형상, 직사각형상, 마름모형상, 오각형상, 육각형상, 직선형상, L자형상, U자형상, V자형상 등을 의미한다.
바람직한 실시예에 있어서, 스페이서 소자는 삼각형상, L자형상, 반원형상, 및 U자형상로부터 선택된 하나 이상의 형상 또는 두 개 이상의 형상을 갖는다. 스페이서 소자는 각부 (angle), 폐쇄측, 또는 각부 및 폐쇄측이 접속영역의 중심을 향하도록 배치되는 것이 바람직하다. 접속영역이란, 접착제에 의해 접속되고 반도체 칩의 가장자리부상의 전극에 대응하는 기판상의 전극에 의해 둘러싸인 영역을 의미한다. 배치로서는, 스페이서 소자가 접속영역의 중심으로부터 그의 가장자리부로 방사상으로 배치되거나, 또는 상기 영역의 중심에 대해 대칭적으로 배치되는 것이 바람직하다. 또한, 스페이서 소자는 요철 접속표면을 가질 수도 있으며 도전성 또는 절연성의 소자일 수 있다.
더욱이, 접속용의 접착제는 바람직하게는 가압시에 두께방향으로만 도전성을 부여하는 도전입자를 포함하며, 필요하다면, 상기 도전입자보다도 입경이 작으며 충전 소자 (filler elements) 로서 작용하는 경질입자를 더 포함할 수도 있다.
본 발명에 따르면, 반도체 장치와 같은 전기 접속구조에 사용되는 배선기판으로서, 기판과, 이 기판에 접속되는 반도체 칩의 가장자리부상의 전극에 대응하여 상기 기판에 형성되는 복수의 전극과, 기판상의 상기 전극에 의해 둘러싸인 영역내에 형성되며, 상면에서 볼 때 원형상 및 다변형상로부터 선택된 하나 이상의 형상을 가지는 복수의 스페이서 소자를 포함하는 배선기판이 제공된다. 상기 형상의 각부 또는 폐쇄측이 접속영역의 중심을 향하도록 배치하는 것이 바람직하다. 스페이서 소자 (또는 더미전극) 의 높이는 기판상의 돌출된 전극 또는 접속되는 반도체 칩상의 돌출된 전극과 거의 동등한 높이를 갖는다.
이하, 본 발명을 도면을 참조하면서 설명한다.
도 1 내지 4 는 본 발명의 일 실시예를 설명하는, 배선기판에 전기접속된 반도체 칩을 포함하는 반도체 장치의 개략 단면도이다. 도 1 내지 4 에 있어서, 도면부호 1 은 반도체 칩, 도면부호 2 는 칩상의 전극, 도면부호 3 은 절연층, 도면부호 4 는 기판, 도면부호 5 는 기판상의 도전회로, 도면부호 6 또는 6' 는 스페이서 소자 (예컨대, 더미전극), 도면부호 7 은 돌출된 전극, 도면부호 11 은 접착제, 도면부호 12 는 도전입자를 나타낸다.
도 1 및 2 에서는 반도체 칩 (1) 으로서 범프레스 칩 (bumpless chip) 을 사용하고 있다. 도 3 및 4 에서는 반도체 칩 (1) 으로서 범프 (즉, 돌출된 전극 7') 가 장착된 칩을 사용하고 있다.
반도체 칩 (1) 에 대해서는, 전술한 바와 같이, 두께를 얇게 하려는 경향이 있다. 본 발명에 있어서는 반도체 칩이 얇아서 칩의 가요성이 증가하는 경우에 특히 효과적이다.
반도체 칩 (1) 으로서는, 실리콘 또는 갈륨 비소화물로 제조된 칩을 전형적으로 사용할 수가 있으나, 기타 다른 적절한 전자부품으로 제조된 칩류를 사용하는 것도 가능하다.
전극 (2) 으로서는, 일반적으로 반도체 칩 (1) 의 배선으로서 사용되는 알루미늄 (Al)을 사용할 수가 있으나, Cu, Au, 납, Cr, Ni, Ag, Mo, Ta, Sn, ITO (산화 인듐), 도전성 잉크류 등을 사용하는 것도 가능하며, 이들 금속은 단독으로 또는 혼합물로서 또는 적층구조로 사용될 수 있다.
전극 (2) 의 표면측에는, 두께가 통상 5 ㎛ 이하인, 바람직하게는 1∼2 ㎛ 정도인 질화 규소, 산화 실리콘, 폴리이미드류 등으로 제조된 절연층 (3) 이 전극 (2) 이 소정부분에서 노출되도록 형성된다. 전극 (2) 의 노출부에는, 도 3 및 4 에 나타난 바와 같이, 통칭 범프 (bumps) 라고 불리는 돌출된 전극 (7)을 형성할 수가 있다. 통상, 절연층 (3) 의 표면으로부터의 돌출된 전극(7) 의 높이는 0.1∼5 ㎛ 이다. 본 발명에서는, 범프가 없는 칩을 범프레스 칩 (bumpless chip) 이라 한다 (도 1 및 2 참조). 노출전극을 반도체 칩 (1) 의 가장자리부상에 갖는 범프레스 칩은 접속기판으로의 입출력이 용이하기 때문에 자주 사용된다. 반도체 칩은 정사각형상 또는 직사각형상의 형상을 가지며, "가장자리부" 는 적어도 칩의 2 변의 근방 부분을 의미한다.
돌출된 전극 (7) 은 기판 (4) 측 (도 2 참조) 에 형성되어도 좋고, 반도체 칩 (1) 측 (도 3 및 4 참조) 에 또는 상기 반도체 칩 (1) 과 기판 (4) 쌍방에 형성되어도 좋으며 (도시생략), 또는 돌출된 전극은 회로 (즉, 도 1 의 회로 (5)) 및 단자 등으로서 기판상에 형성될 수 있다. 기판 (4) 상에 돌출된 전극을 형성하는 경우, 전극의 높이는 10∼35 ㎛ 가 바람직하다. 범프레스 칩을 사용하게 되면 제조공정의 수가 줄어들므로 바람직하다.
기판 (4) 으로서는, 예컨대 폴리이미드나 폴리에스테르 등의 플라스틱 필름, 유리·에폭시 등의 복합체, 실리콘 등의 반도체, 유리나 세라믹 등의 무기재료가 사용되고, 기판 (4) 은, 필요에 따라, 접착제를 통하여 회로 (5)를 가진다 (도시 생략).
회로 (5) 의 재질은 특별히 한정되지 않으며, 전극 (2) 용으로 예시한 것과 동일한 것을 적용할 수가 있다. 회로의 두께는 일반적으로 0.1∼50 ㎛ 정도이다. 일반적으로, 두께가 4 또는 5 ㎛ 이상인 경우에는 회로가 구리 도금이나 도전성 페인트를 이용하여 보통 형성된다.
또한, 기판 (4) 또는 절연층 (3) 으로부터의 요철이 없거나, 또는 있더라도 4 또는 5 ㎛ 이하인 경우에는, 어디티브법 (additive method) 이나 박막법으로 전극류를 얻는 것이 대표적이다. 이들의 재질이나 두께는 도전성 및 내부식성 등의 특성이나 제조비용 등의 경제성을 고려하여 선택한다.
복수의 스페이서 소자 (6) 는 기판 (4) (도 1 및 2) 의, 또는 반도체 칩 (1) (도 4) 의, 또는 쌍방 (도 3) 의 접속면측에 형성된다. 스페이서 소자는 반도체 칩 (1) 의 가장자리부상의 전극 (2) 에 의해 적어도 둘러싸인 영역내에 형성되며, 돌출된 전극 (즉, 도 2 내지 4 의 돌출된 전극 (7), 도 1 의 회로 (5)) 과 거의 동등한 높이를 갖는다. "거의 동등한 높이" 란, 일반적으로 돌출된 전극 높이의 ±20%, 바람직하게는 ±10% 라는 의미이다. 더미 전극 (6) 높이의 바람직한 한계는 돌출된 전극 높이의 ±5 ㎛, 더 바람직하게는 ±2 ㎛ 이다. 기판 (4) 측에 스페이서 소자 (6)를 형성하면 (도 1 및 2), 회로가공시의 도금이나 에칭에 의해 회로 (5) 및/또는 돌출된 전극 (7) 의 형성과 동시에 스페이서 소자를 금속으로 형성할 수 있기 때문에 특히 바람직하다.
이하, 복수의 스페이서 소자 (6) 의 배치에 대하여 도 5a∼5d 및 6a∼6f 의 접속전의 반도체 칩의 평면도를 이용하여 상세히 서술한다. 스페이서 소자 (6) 는, 상면에서 보면, 접속영역내에서 복수개로 원형상과 다변형상중의 하나 이상의 형상으로 개별적으로 존재한다. 스페이서 소자의 형상은 직선형상 (도 5a 및 5b), L자형상 또는 U자형상 (도 5a 및 5b 의 일부분), 삼각형상 (도 5d) 또는 원형상 (도 5c) 등의 형상으로 임의적인 형성이 가능하다. 이들 형상은 각각 임의로 조합하거나 복합하여 적용할 수가 있다.
이때, 접속시의 접착제의 유동성을 고려하여 중앙부로부터 조립체의 가장자리부로 기포가 제거되도록 하는 것이 중요하다. 즉, 복수의 스페이서 소자의 배치는 기포가 내부에서 형성되기 어려운 형상의 배치로 하는 것이 중요하다. 환언하면, 접착수순중에 반도체 칩 (1) 의 중앙으로부터 단부에 걸쳐서 접착제의 유동이 원활하게 되도록 스페이서 소자를 배치하는 것이 중요하다.
접착제를 원활하게 유동시키기 위한, 상면에서 바라본 (주변전극내 접속면 (8) 에 돌기되는) 스페이서 소자의 바람직한 배치의 예는 삼각형상 (도 6a), L자형상 (도 6b), 반원형상 (아치) (도 6c), U자형상 (도 6d) 이다. 상이한 형상의 이들 소자는 단독으로 또는 두 개 이상의 조합형태로 배치될 수 있다. 또한, 이들 형상은 개개의 각부 (도 6a, 6b, 6c, 6e 및 6f 참조) 및 폐쇄측 (도 6d 참조) 이 접속영역의 중심을 향하도록 배치된다. 더욱이, 이들 형상은 개별 부분에서의 접착제의 유동을 더욱더 가속화하기 위해 바람직하게는 복수로 개별적으로 형성될 수도 있다. 또한, 스페이서 소자 (6) 는 전술한 이유로 도 6a, 6b, 6e 및 6f 에 나타난 바와 같이 접속영역의 중심으로부터 주변을 향해 방사상으로 배치된다. 도 6a 에 나타난 바와 같이, 접착제를 원활하게 유동시키기 위해 각부 (angled portions) 를 적절히 라운딩하는 것이 더 바람직하다.
이 경우, 접속영역의 중심으로부터 주변으로 접착제가 원활하게 유동하기 때문에, 접속부에서 기포가 완전히 제거되어 전극들 자체간의 또는 전극과 도전입자간의 접촉이 일어나 접속저항이 충분히 낮아진다.
접속시에 접착제를 가열가압하면, 상부 전극과 하부 전극간의 접착제의 일부가 인접 전극간의 공간으로 흘러, 공간을 충전시키고 칩의 접속영역의 외측부로 충분히 유동한다. 따라서, 본 발명에서는 유동중의 공간 충전공정을 제공하는 것이 중요하다. 스페이서 소자는 이러한 외측유동을 방해하지 않도록 배치된다.
스페이서 소자 (6) 의 단면을 도 7 에 나타낸 바와 같이 전극의 접속면에서 요철표면을 갖게 하면, 도전입자 및 경질입자가 소자위에 쉽게 유지된다. 요철표면을 예컨대 홈 (도 7a) 또는 웨이브형 (도 7b 및 7c) 으로 만들면, 접착제의 유동이 더욱더 원활하게 되어 본 발명을 더 바람직하게 실시할 수 있게 된다. 이러한 경우, 중공부의 깊이는 바람직하게는 0.5 ㎛ 이상, 더 바람직하게는 1 ㎛ ∼ 20 ㎛ 이다. 중공부의 깊이는 평균조도 (JIS BO601, 10 포인트로부터의 평균조도) 로 나타낼 수가 있다. 또한, 사다리꼴 단면 (7d) 과 역-사다리꼴 단면 (7e) 도 바람직하게는 접착제의 유동을 향상시킬 수가 있다.
상기 설명에서는, 스페이서 소자 (6) 를 반도체 칩의 주변 전극내의 영역에 형성하였지만, 주변 전극과의 혼합체로 주변 전극의 영역에 스페이서 소자를 형성하는 것도 가능하다. 또한, 접착제의 유동을 균일하게 하여 기포를 거의 완전히 제거하기 위해 및/또는 접착강도를 유지하여 양호한 접속을 얻기 위해, 스페이서 소자 (6) 를 접속영역의 중심에 대해 좌우대칭 및/또는 상하대칭 방식 (도 6a∼6f) 으로 배치하는 것이 바람직하다.
스페이서 소자 (6) 의 재료로서는, 전술한 전극 (2) 이나 회로 (5) 에서 예시한 도전성 재료 이외에, 절연층 (3) 에서 예시한 바와 같은 절연성 재료를 적용하는 것도 가능하다. 즉, 스페이서 소자 (6) 는 접속시 가압 또는 가열가압할 때에 큰 변형을 일으키지 않고 접속할 수 있으면 된다는 것이다. 따라서, 스페이서 소자는 전술한 기판 및 반도체 칩의 구성재료의 내열성과 동등하거나 그 이상인 내열성을 가지면 된다.
본 발명에서 스페이서 소자 (6) 의 높이는 돌출된 전극 (7) (도 1 의 회로 (5) 포함) 의 높이와 거의 동등한 높이이다. 이 부분에 대해서 추가로 설명을 하자면, 도 1 의 회로 (5) 가 돌출된 전극으로서 기능하는 경우에는 스페이서 소자 (6) 의 높이가 회로 (5) 의 높이와 동등하여도 되지만, 도 2∼4 의 경우에 있어서는, 스페이서 소자의 높이를 회로 (5) 와 돌출된 전극 (7) 의 합 (도 2) 으로 하거나, 또는 절연층 (3) 으로부터의 돌출된 전극 (7) 의 높이 (도 3 및 4) 로 한다 .
접착제 (11) 로서는, 기판과 칩을 직접 접착하여 양 전극의 직접 접촉에 의해 반도체 칩과 배선기판간에 도전성을 제공하는 절연성 접착제 (도 8a) 를 사용하는 것이 가능하다. 또한, 가압에 의해 두께방향으로만 도전성이 얻어지는 정도의 도전입자 (12) 를 함유하여 이루어지는 이방 도전성 접착제 (도 8b) 를 사용하여 이 도전입자를 통해 양 전극간에 도전성을 부여하는 방법도 가능하다 (도 1∼4 에 적용가능). 접착제는 액상 또는 필름의 형태이어도 되지만, 일정한 두께를 갖는 연속상의 필름형태의 접착제를 사용하는 것이 바람직하다.
또한, 도 8b 와 같은 도전입자를 함유하는 이방 도전성 접착제를 사용하면, 도 1 과 같이 새로운 돌출된 전극 (7) 을 형성할 필요가 없어서 공정 또는 공정들이 생략되므로 자원절약과 제조비용면에서 유리하게 되어 바람직하다고 할 수 있다. 가압에 의해 두께방향으로만 도전성이 얻어지는 정도의 도전입자의 함유량은, 절연성 접착제에 대하여 0.1∼15 체적% 정도이고, 바람직하게는 0.3∼10 체적% 이다. 도전입자의 함유량은 접속 피치나 접속전극 면적을 고려하여 결정한다.
하나 이상의 절연성 접착제 (11) 와 이방 도전성 접착제를 포함하는 적층 접착필름 (도 8c 및 8d) 을 사용하는 것도 가능하다. 이러한 적층 접착필름은 절연성과 도전성 기능을 분리하여 접속할 수 있으므로, 특히 고 피치 접속에 유용하다. 도 9 는 도 1 의 구조에 도 8c 의 접착제 (2층 접착제) 를 적용하여 얻어진 반도체 칩 및 기판의 접속구조를 나타낸 것이다. 도 9 에 나타난 바와 같이, 기판 (4) 측의 접착제는 도전입자를 함유하지 않는 접착제 층 (11') 에 의해 주로 이루어지므로 절연성이 향상된다.
절연성 접착제 (11) 로서는, 열가소성 수지 접착제를 포함하는 전자부품용의 종래의 접착제들을 사용할 수 있지만, 이들중 반응성 접착제를 사용하는 것이 바람직하다. 반응성 접착제의 예로서는 열 및 빛에 의해 경화성을 나타내는 재료를 광범위하게 적용할 수 있다. 이들중, 접속후의 내열성 및 내습성이 우수한 점에서, 세팅 수지 재료를 사용하는 것이 바람직하다. 그 중에서도, 에폭시계 접착제는 단시간 경화가 가능하고 접속 작업성이 우수하며 분자 구조의 견지에서 볼 때 접착성이 우수하므로 바람직하게 적용할 수 있다.
에폭시계 접착제는, 예컨대 고분자량의 에폭시, 고형 에폭시, 액상 에폭시, 우레탄이나 폴리에스테르, 아크릴 고무, 아크릴로니트릴레-부타디엔-고무 (NBR), 나이론 등으로 변성한 에폭시 수지를 포함한다. 또한, 에폭시계 접착제는 하나 이상의 경화제나 촉매, 커플링제, 충전제 등을 포함할 수도 있다.
본 발명의 에폭시계 접착제용의 경화제로서는, 접속부재의 보존성을 유지하기 위하여 잠재성의 경화제를 사용하는 것이 바람직하다. 본 발명에서 말하는 "잠재성" 이란, 경화제가 반응성 수지 (예컨대 에폭시 수지) 와의 공존하에서 30℃ 이하로 2 개월 이상의 보존성을 갖고, 가열하에서 반응성 수지의 급속 경화가 얻어지는 것을 말한다.
도전입자 (12) 로서는, Au, Ag, Pt, Ni, Cu, W, Sb, Sn, 납 등의 금속입자 또는 카본 입자가 있다. 이들 도전입자는 핵재 (core materials) 로서 사용될 수 있다. 또다르게는, 유리, 세라믹 등의 비도전성 핵재, 플라스틱 등의 고 폴리머에 상기한 바와 같은 도전재료를 피복하여 비도전성 입자의 표면에 도전층을 형성한 것이라도 된다. 또한, 도전입자 (12) 를 절연층으로 피복하여 이루어지는 절연 필름 피복 입자를 사용하거나, 또는 도전입자와 절연입자를 병용하는 것도 가능하다.
입경의 상한은, 미소한 전극상에 1 개 이상의 입자수를 확보하도록, 바람직하게는 미소한 전극상에 5 개 이상으로 입자수를 확보하도록 결정한다. 구체적으로 입경의 상한은 바람직하게는 50 ㎛ 이하, 보다 바람직하게는 20 ㎛ 이하이다. 다른 한편으로, 입경의 하한은 절연층 (3) 의 두께보다 큰 것 및 전극면의 요철에 대한 적용가능성을 고려하여 결정한다. 입자의 과도한 응집성을 방지하기 위하여, 하한은 바람직하게는 0.5 ㎛ 이상, 보다 바람직하게는 1 ㎛ 이상으로 한다.
이들 도전입자 (12) 중에서는, 납 등의 열용접 금속으로 만든 것이나 플라스틱 등의 고 폴리머의 핵 입자 모드에 도전층을 형성하여 만든 것이, 가열가압 또는 가압에 대해 양호한 변형성을 갖고 적층시에 회로와의 접촉면적이 증가하여 신뢰성이 향상되므로 바람직하다. 특히, 고 폴리머를 핵재로서 포함하는 도전입자를 사용하는 경우에는, 납 입자를 사용하는 경우와는 대조적으로 융점을 나타내지 않아 연화상태를 접촉온도에서 광범위하게 억제할 수 있기 때문에, 전극의 두께나 평탄성의 분산에 대응하기 쉬운 접속부재를 얻는 것이 특히 바람직하다.
또한, 예컨대 Ni 나 W 등의 경질 금속입자나 표면에 복수의 돌기를 가지는 입자를 도전입자로서 사용하는 경우, 도전입자가 전극과 배선 패턴에 꽂히므로, 산화막이나 오염층이 존재하는 경우에도 낮은 접속저항이 얻어져서 신뢰성이 향상되므로 바람직하다.
이들 도전입자 (12) 는 입경의 분포가 적은 거의 균일한 입경을 갖는 것이 바람직하다. 입경의 분포가 적으면, 접속시의 가압에 의해 대부분의 입자가 전극간에서 유지되므로 유출량이 적다. 입경의 분포폭은, 접속표면의 요철을 고려하여, 최대입경의 1/2 이하로 하는 것이 바람직하다. 예컨대, 고 폴리머로 만든 핵재에 도전층을 피복하여 형성한 변형성 입자의 경우, 중심계 ± 0.2 ㎛ 이하의 고정밀도의 입경을 갖는 입자도 얻을 수 있어서, 특히 바람직하게 적용할 수 있다. 또한, 경질 금속입자의 경우, 이들 입자가 전극에 꽂히므로, 입경의 분포폭은 예컨대 최대 입경의 1/2 이하로 비교적 넓어도 된다.
도전입자와 다른 경질입자를 혼합하여 병용하는 것도 가능하다 (도 8e). 경질 입자로서는, 충전재로서 작용하는 절연입자와 다른 작은 도전입자를 사용할 수 있다. 이러한 입자의 혼합체는 접속되는 전극간의 갭을 조절하는 기능을 나타낸다. 또한, 가열가압시에 접착제의 두께를 일정하게 억제할 수 있으므로, 소망하는 접착강도를 안정되게 얻을 수 있다. 갭 조절의 경우, 경질입자의 입경을 도전입자의 입경보다 작게 하고 경질입자의 경도를 도전입자의 경도보다 크게 하는 것이 바람직하다. 절연입자를 경질입자로서 사용한 경우, 인접 전극과의 절연성 향상도 얻어진다.
절연입자로서는, 유리, 실리카, 세라믹 등의 무기물이나, 폴리스티렌, 에폭시 수지, 벤조구아나민 수지 등의 유기물이 있다. 이들 절연입자는, 또한, 구형상, 섬유상 등의 형상이어도 된다. 이들 절연입자는 단독으로 또는 복합해서 사용할 수 있다.
본 발명에 의하면, 반도체 칩의 두께가 0.3 mm 이하로 얇은 경우에도, 반도체 칩의 가장자리부 전극에 의해 둘러싸인 영역내에 돌출된 전극과 거의 동등한 높이의 스페이서 소자가 존재하기 때문에, 반도체 칩과 배선기판 사이에 접착제를 개재시켜서 가압 또는 가열가압하여도 칩의 휨이 발생하지 않으므로 접속 신뢰성이 현저하게 향상된다. 또한, 반도체 칩의 중앙부가 변형되기 어려우므로 접촉후에 잔류응력이 남지 않아, 박형 전자부품으로서의 휴대에 있어 충분히 견딜 수 있는 휨 강도를 가진다.
더욱이, 스페이서 소자가 중심부로부터 단부에 걸쳐 기포를 제거함으로써 내부에 기포가 남아 있지 않게 하는 형상으로 배치되기 때문에, 접속부에 기포가 존재하지 않고, 낮은 접속저항과 높은 접속 신뢰성이 얻어진다.
더욱 바람직한 양태로서, 배선기판상의 스페이서 소자의 높이와 배선기판상에서 돌기되는 회로전극의 높이가 거의 동등한 경우, 회로가공시의 도금이나 에칭이 동시에 적용가능하기 때문에 특별한 공정을 부가하지 않아도 되어, 제조비용이 저감된다.
이하, 실시예에서 더욱 상세하게 설명하겠지만, 본 발명은 이에 한정되지 않는다.
실시예 1
(1) 반도체 칩
반도체 칩으로서, 크기 2 mm × 10 ㎜, 두께 100 ㎛ 이고 접속면은 두께 1.5 ㎛ 의 질화 규소로 피복되고 4 변의 가장자리부 주위에 100 ㎛2의 노출 알루미늄 전극인 패드 (pads) 가 200 개 형성되어 있는 테스트용 IC 칩을 사용했다.
(2) 배선기판
두께가 0.1 ㎜ 인 유리-에폭시 기판에, 두께 15 ㎛ 의 구리 도금으로 이루어진 회로단자를 상기 IC 칩의 전극 패드의 사이즈에 대응하도록 설치했다. 이 회로단자에 의해 둘러싸인 영역내에, 상기 회로 (돌출된 전극) 와 거의 동등한 높이를 가지며 1 변의 길이가 500 ㎛ 인 정삼각형상의 스페이서 소자를 도 5d 와 같이 영역의 중심에 삼각형의 각 정점이 오도록 에칭법으로 배치했다. 둘러싸인 영역내에서 스페이서 전극이 차지하는 면적비는 약 24 % 였다. 스페이서 소자 표면의 평균 조도 (JIS BO601) 는 1.4 ㎛ 였다.
(3) 이방 도전 필름
고분자량 에폭시 수지 (Mn = ca 25000, 비스페놀 A 에서 유도된 페녹시 수지) 와 마이크로 캡슐로 캡슐화된 잠재성 경화제 (30 중량% 의 마이크로 캡슐을 함유하는 액상 비스페놀 F타입 에폭시 수지, 마이크로 캡슐은 2 ㎛ 의 평균직경을 갖고 폴리우레탄으로 피복된 이미다졸 유도체 입자임) 를 함유하는 액상의 비스페놀 A타입 에폭시 수지 (에폭시 당량 185) 의 중량비율을 20/80 으로 혼합하여 30% 에틸 아세테이트 용액을 수득했다. 도전입자로서는, 입경 8 ± 0.2 ㎛ 의 폴리스티렌계 입자에 Ni 및 Au (Ni : 두께 0.2 ㎛ / Au : 두께 0.02 ㎛) 를 피복하여 형성한 도전입자를 사용했다. 에틸 아세테이트 용액에 도전입자를 5 체적% 첨가하여 혼합 및 분산시켰다. 이 분산액을 로울 워터 (roll water) 를 이용하여 세퍼레이터 (실리콘-처리된 폴리에틸렌 테레프탈레이트 필름, 두께 40 ㎛) 에 도포하고, 110℃ 에서 20 분간 건조하여 두께 15 ㎛ 의 이방 도전성 필름을 얻었다.
(4) 접속
상기 이방 도전 필름을 반도체 칩의 크기보다도 약간 큰 3 mm × 12 ㎜ 크기로 절단하여 배선기판에 점착시켰다. 그 후, 세퍼레이터를 박리하고 반도체 칩의 패드와 배선기판의 회로 단자를 인덱싱 (indexing) 하여, 170℃ 에서 20 kgf/mm2의 압력으로 15 초간 가압하여 접속했다.
(5) 평가
서로 대면하는 전극간의 저항을 접속저항으로서 평가하고, 인접하는 전극간의 저항을 절연저항으로서 평가하였다.
접속저항은 0.1 Ω 이하였고, 절연저항은 108Ω 이상이었다. 이들 값은 85℃, 85% RH 에서 1000 시간동안 처리한 후에도 변화가 거의 없었고, 장기간동안 양호한 신뢰성을 나타내었다.
얻어진 반도체 장치를 절단 연마하여 현미경으로 관찰한 결과, 도 1 에 나타낸 바와 같은 단면이었다. 또한, 반도체 칩의 휨은 거의 보이지 않았고, 접속부에 기포도 없었다.
실시예 2
실시예 1 과 동일하나, 배선기판의 구성을 바꾸었다. 즉, 15 ㎛ 두께의 회로를 갖는 두께 250 ㎛ 의 폴리에틸렌 테레프탈레이트 필름에 Ag 페이스트 (paste) 를 이용하여 인쇄법에 의해 15 ㎛ 두께의 스페이서 소자 (평균조도 2.3 ㎛) 를 형성한 것만 빼고는 실시예 1 의 절차를 반복했다.
동일하게 평가한 결과, 이 경우에도 도 1 에 상당한 구조의 접속구조가 얻어졌다. 반도체 칩의 휨은 보이지 않았고, 약간의 기포가 발견되긴 했지만 장기간동안 양호한 신뢰성을 나타내었다.
회로가 Ag 페이스트로 만들어져, 접속저항이 실시예 1 에 비해서 약간 높기는 했지만 1 Ω 이하였고 절연저항은 108Ω 이상이었다.
비교예 1 및 2
각각 실시예 1 과 2 의 절차와 동일하나, 스페이서 소자를 형성하지 않았다.
유리-에폭시 기판 (비교예 1) 및 필름 기판 (비교예 2) 을 이용한 경우, 접속저항이 최대 100 Ω 정도로 높았다.
85℃, 85% RH 로 1000 시간동안 처리한 후에, 오프닝 (opening) (와이어 브레이킹 : wire breaking) 의 발생이 관찰되었다. 또한, 반도체 칩의 중앙부에 오목한 형태의, 즉 중공형상의 휨이 관찰되었다.
실시예 3 및 4
각각 실시예 1 과 2 의 절차와 동일하나, 입경 3 ± 0.1 ㎛ 의 Ni 입자를 2 체적% 더 첨가한 이방 도전 접착제를 사용했다.
실시예 1 에서와 같이 동일하게 접속구조를 평가한 결과, 양 실시예 (실시예 3 : 유리-에폭시 기판, 실시예 4 : 필름 기판) 모두에서, 접속부의 두께는 Ni 입자의 입경인 3 ㎛ 가까이에서 일정하였다. 또한, 폴리스티렌계 입자가 변형하여 전극과의 접촉면적이 증가하였으며, 전극에 접속되어 장기간동안 양호한 신뢰성을 나타내었다.
실시예 5
더미전극의 형상을 0.5 ㎜ 의 길이와 0.1 mm 의 폭을 가지며 외측이 열린 L자형상으로 하고, 둘러싸인 영역내에서 스페이서 소자가 차지하는 면적비를 약 40% 로 한 것을 빼고는 실시예 1 과 동일하게 하였다.
이 경우에도, 반도체 칩의 휨은 보이지 않았고, 장기간동안 양호한 신뢰성을 나타내었다. 스페이서 소자를 중앙부로부터 단부에 걸쳐서 기포가 압출되어 내부에 남기가 어려운 구성으로 하였기 때문에, 접속부에 기포가 없는 양호한 접속을 얻을 수 있었다.
실시예 6
반도체 칩의 패드상에 Au 범프 (질화 규소면으로부터의 높이 3 ㎛) 를 형성한 것을 빼고는 실시예 3 과 동일하게 하였다.
이 경우에도 장기간동안 양호한 신뢰성을 나타냈다.
스페이서 소자는 배선기판측 (15 ㎛ 두께의 동층에 무전해 도금에 의해 3 ㎛ 두께의 Ni 층이 형성됨) 에만 형성하고 반도체 칩에는 형성하지 않았지만, Ni 입자의 입경인 3 ㎛ 가까이에서 접속이 행해져 양호한 결과를 나타내었다.
실시예 7 내지 9 및 비교예 3
실시예 1 과 동일하나, 반도체 칩과 배선기판상의 스페이서 소자의 형상을 변경하였다.
반도체 칩의 크기를 0.05 mm 두께의 5 mm2(실시예 7), 0.1 mm 두께의 5 mm2(실시예 8), 0.3 mm 두께의 5 mm2(실시예 9), 0.6 mm 두께의 5 mm2(비교예 3) 로 변경하였다. 또한, 접속면이 두께 1.5 ㎛ 의 질화 규소로 피복되고 4 변의 가장자리부 주위에 100 ㎛2의 노출 알루미늄 전극인 패드가 100 개 형성되어 있는 테스트용 칩을 사용했다.
배선기판은 실시예 1 과 동일하게 하였다. 즉, 두께가 0.1 ㎜ 인 유리-에폭시 기판에, 상기 IC 칩의 전극 패드의 사이즈에 대응하는 두께 15 ㎛ 의 회로단자를 설치했다. 이 회로단자에 의해 둘러싸인 영역내에, 상기 회로 단자 (돌출된 전극) 와 거의 동등한 높이를 가지며 1 mm 의 폭 피치로 외측이 열린 L자형상 (도 6b) 을 갖는 스페이서 소자를 형성했다. 둘러싸인 영역내에서 스페이서 전극이 차지하는 면적비는 약 60% 였다.
실시예 7 내지 9 에 있어서도, 반도체 칩의 휨은 보이지 않았고, 장기간동안 양호한 신뢰성을 나타내었다. 접속부에 기포가 없어 양호한 접속을 얻을 수 있었다.
반도체 칩과 접속된 배선기판을 축선으로서 로드를 이용하여 구부렸을때, 로드의 반경이 10 mm (실시예 7), 25 mm (실시예 8), 40 mm (실시예 9) 로 변형되기까지 전기접속이 유지되었다. 이는, 반도체 칩이 얇을수록 가요성이 더 많아지는 것을 의미한다. 이들 반도체 장치는 실제적으로 사용가능하다.
다른 한편으로, 종래의 두께 (실시예 8 과 9 의 것보다 두꺼움) 를 갖는 반도체 칩을 이용한 비교예 3 에 따르면, 반도체 칩의 가요성이 부족하기 때문에, 100 mm 에서 쉽게 단로가 발생하였고 휨 강도도 좋지 않았다.
실시예 10 내지 12
실시예 7 과 동일하나, 스페이서 소자의 형상을 반원형상 (도 6c, 실시예 10), U자형상 (도 6d, 실시예 11), 방사상의 삼각형상 (도 6e, 실시예 12) 으로 변경하였다. 둘러싸인 영역내를 차지하는 스페이서 소자의 점유 면적비는 약 50% 였다 (실시예 10, 11 및 12).
초기 접속저항은 0.15 Ω (실시예 10), 0.022 Ω (실시예 11), 0.12 Ω (실시예 12) 이었다. 실시예 10 내지 12 에 있어서 반도체 칩의 휨은 보이지 않았고, 실시예 10 내지 12 에 있어서 장기간동안 양호한 신뢰성을 나타내었다. 또한, 실시예 10 내지 12 에 있어서, 접속부에서 기포가 없는 양호한 접속을 얻을 수 있었다.
비교예 4
실시예 7 과 동일하나, 스페이서 소자의 크기를 접속영역의 중심에서 1 변의 길이가 3 mm 인 스퀘어로 하였다.
그 결과, 접속구조는 실시예 7 의 접속저항치 0.010 Ω 보다도 높고 실시예 7 과 비교하여 현격히 높게 변한 값인 12 Ω 을 평균적으로 나타내었다.
비교예 4 의 경우, 접속시에 접착제가 거의 제거되기 때문에, 스페이서 소자 주위에 많은 기포가 관찰되었다. 또한, 스페이서 소자가 접속영역의 중심에 수에 있어서 하나만 형성되어 있기 때문에, 휨 테스트에 있어서 플렉시블 접속이 50 mm 로 줄었다.
이상 전술한 바와 같이 본 발명에 의하면, 반도체 칩의 두께가 0.3 mm 이하 정도로 얇은 경우에도, 반도체 칩의 가장자리부 전극에 의해 둘러싸인 영역내에 돌출된 전극의 높이와 거의 동등한 높이의 복수의 스페이서 소자가 존재하여 접속부에서의 기포가 제거되도록 배치되어 있기 때문에, 칩의 휨이 없는 플렉시블 접속과 우수한 접속 신뢰성을 얻을 수 있다.
본 발명의 배선기판에 전기접속된 반도체 칩을 포함하는 반도체 장치 및 접속구조 또는 조립체는 IC 카드, 프리페이드 카드 등과 같은 여러 가지의 정보 카드에 적용될 수 있다.

Claims (15)

  1. 배선기판에 전기접속되고 가장자리부에 복수의 전극을 가지며 두께가 0.3 mm 이하인 반도체 칩과, 상기 반도체 칩의 전극에 대응하는 복수의 전극을 가지는 배선기판과, 상기 반도체 칩과 상기 배선기판 사이에 개재되어 있는 접착제층을 포함하고, 상기 반도체 칩과 상기 배선 기판중의 하나이상의 상기 전극이 절연면으로부터 소정 높이로 돌출되며, 상기 절연면으로부터 돌출된 상기 전극의 소정 높이와 거의 동등한 높이를 가지며 평면에서 볼 때 원형상 및 다변형상으로부터 선택된 하나 이상의 형상을 갖는 복수의 스페이서 소자가, 접속후 반도체 칩의 가장자리부상의 전극에 의해 둘러싸인 영역내에 존재하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 스페이서 소자는, 위에서 볼 때, 삼각형상, L자형상, 반원형상, 및 U자형상로부터 선택된 하나 이상의 형상을 가지며, 그의 각부, 폐쇄측, 또는 각부 및 폐쇄측은 상기 영역의 중심을 향하여 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 스페이서 소자는 상기 영역의 중심에 대하여 대칭적으로 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 접착제층은, 도전입자보다 입경이 작고 도전입자보다 경도가 큰 입자와 함께 또는 상기 입자없이 가압에 의해 두께방향으로만 도전성을 제공하는 도전입자를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 스페이서 소자는 상기 영역의 중심으로부터 방사상으로 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 배선기판만이 돌출된 전극과 더미 전극을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 반도체 칩만이 돌출된 전극과 스페이서 소자를 갖는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 배선기판 및 상기 반도체 칩 모두가 돌출된 전극과 스페이서 소자를 갖는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 배선기판 또는 상기 반도체 칩중의 하나가 돌출된 전극을 갖고 다른 하나는 스페이서 소자를 갖는 것을 특징으로 하는 반도체 장치.
  10. 기판과, 상기 기판상에 형성되고 접속될 반도체 칩의 가장자리부상의 전극에 대응하는 복수의 전극과, 상기 기판상의 전극에 의해 둘러싸인 영역내에 형성되고 위에서 볼때 원형상 및 다변형상으로부터 선택된 하나이상의 형상을 갖는 복수의 스페이서를 포함하고, 상기 기판상의 전극과 상기 반도체 칩상의 전극중의 하나이상이 절연면으로부터 소정 높이로 돌출되고 상기 스페이서 소자는 상기 절연면으로부터 돌출된 전극의 소정 높이와 거의 동등한 높이를 갖는 것을 특징으로 하는 배선기판.
  11. 제 10 항에 있어서, 상기 스페이서 소자는, 위에서 볼 때, 삼각형상, L자형상, 반원형상, 및 U자형상로부터 선택된 하나 이상의 형상을 가지며, 상기 기판을 상기 반도체 칩에 접속하는 동안 상기 영역의 중심으로부터 에지부로 유연하게 흐르는 접착제를 향해 배치된 것을 특징으로 하는 배선기판.
  12. 제 10 항에 있어서, 상기 스페이서 소자는 상기 영역의 중심에 대하여 대칭적으로 배치되는 것을 특징으로 하는 배선기판.
  13. 제 10 항에 있어서, 상기 스페이서 소자는 상기 영역의 중심으로부터 방사상으로 배치되는 것을 특징으로 하는 배선기판.
  14. 기판과, 그 위에 형성되고 소정 높이로 돌출된 전극을 포함하는 회로와, 상기 돌출된 전극의 소정 높이와 거의 동등한 높이를 가지며 상기 돌출된 전극에 의해 둘러싸인 영역내에서 위에서 볼 때 원형상 및 다변형상으로부터 선택된 하나이상의 형상을 갖는 복수의 스페이서 소자를 구비하는 배선기판상에 도전입자를 포함하는 이방 도전성 접착제를 배치하고, 상기 배선기판상의 돌출된 전극에 대응하는 소정 위치에서 전극을 노출시키고 상기 배선기판의 상기 돌출된 전극에 상기 칩의 노출된 전극을 대면하도록, 지지부와, 상기 지지부상에 형성된 전극과, 상기 전극상에 형성된 절연층을 구비하는 반도체 칩을 배치하고, 가압 또는 가열가압하여 얻어진 것을 특징으로 하는 전기접속구조.
  15. 기판과, 그위에 형성되고 전극을 갖는 회로와, 상기 전극에 의해 둘러사인 영역내에 위에서 볼 때 원형상 및 다변형상으로부터 선택된 하나의 형상을 갖는 복수의 스페이서를 구비하는 배선기판상에 도전입자를 포함하는 이방 도전성 접착제를 배치하고, 상기 배선기판상의 전극에 대응하는 소정 위치에서 절연층으로부터 소정 높이 돌출된 전극을 노출시키기 위하여 지지부와, 상기 지지부상에 형성된 돌출된 전극과, 절연층을 구비하는 반도체 칩을 제공하고, 상기 칩의 돌출된 전극을 상기 배선기판의 전극에 대면하도록 상기 반도체 칩을 배치하고, 가압 또는 가열가압에 의해 얻어지며, 상기 스페이서 소자는 상기 돌출된 전극의 소정 높이와 거의 동등한 높이를 갖는 것을 특징으로 하는 전기 접속구조.
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