JPS63275128A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63275128A JPS63275128A JP62111306A JP11130687A JPS63275128A JP S63275128 A JPS63275128 A JP S63275128A JP 62111306 A JP62111306 A JP 62111306A JP 11130687 A JP11130687 A JP 11130687A JP S63275128 A JPS63275128 A JP S63275128A
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- semiconductor element
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基板上の配線に半導体素子の半導体素子上の
バンプ電極を融着させることにより半導体素子を実装し
た半導体装置に関する。
バンプ電極を融着させることにより半導体素子を実装し
た半導体装置に関する。
半導体素子の半導体素子上にはんだバンプ形成し、この
半導体片を配線基板上の予備はんだを施した配線導体部
にフェースダウンで位置合わせをし、はんだを融着させ
る方式は、フリップチップ方式としてよく知られている
。
半導体片を配線基板上の予備はんだを施した配線導体部
にフェースダウンで位置合わせをし、はんだを融着させ
る方式は、フリップチップ方式としてよく知られている
。
しかし、フリップチップ方式で半導体素子を実装した半
導体装置において、バンプが半導体素子に均等に配置さ
れない場合、融着による配線基板へのボンディング時に
一部のバンプに加わる荷重が他のバンプにくらべて太き
（なり、極端な場合は荷重によってバンプがつぶれて半
導体素子が配線基板面に対して傾き、つぶれたバンプが
隣接配線やるいは隣接バンプと接触して短絡を起こす欠
点があった。
導体装置において、バンプが半導体素子に均等に配置さ
れない場合、融着による配線基板へのボンディング時に
一部のバンプに加わる荷重が他のバンプにくらべて太き
（なり、極端な場合は荷重によってバンプがつぶれて半
導体素子が配線基板面に対して傾き、つぶれたバンプが
隣接配線やるいは隣接バンプと接触して短絡を起こす欠
点があった。
本発明の目的は、このような欠点を除いて、半導体素子
が半導体素子を配線基板面に平行を保ったまま実装され
る半導体装置を提供することにある。
が半導体素子を配線基板面に平行を保ったまま実装され
る半導体装置を提供することにある。
上記の目的を達成するために、本発明は、半導体素子が
フリップチップ方式で配線基板上に実装される半導体装
置において、配線基板の表面上に配線を形成する金属層
のほかに配線と接触しない複数の金属層領域がほぼ均一
に分散して設けられ、その金属層領域の面積の合計は、
半導体素子のバンプの配線との接触面積の合計より大き
く、その金属層領域と半導体素子表面の絶縁膜との間に
はんだからなる支持体が介在するものとする。
フリップチップ方式で配線基板上に実装される半導体装
置において、配線基板の表面上に配線を形成する金属層
のほかに配線と接触しない複数の金属層領域がほぼ均一
に分散して設けられ、その金属層領域の面積の合計は、
半導体素子のバンプの配線との接触面積の合計より大き
く、その金属層領域と半導体素子表面の絶縁膜との間に
はんだからなる支持体が介在するものとする。
半導体素子の絶縁膜と配線基板上の金属層との間に介在
する複数の支持体は、バンプの配線との接触面積の合計
より大きい総面積を有し、かつ半導体素子の真下の基板
面にほぼ均一に分散して設けられるので半導体素子の基
板に及ぼす荷重を均等に受け、半導体素子の半男体素子
と基板面とを平行に保ち、またバンプに加わる荷重を小
さくして、バンプのつぶれの起きるのを阻止する。
する複数の支持体は、バンプの配線との接触面積の合計
より大きい総面積を有し、かつ半導体素子の真下の基板
面にほぼ均一に分散して設けられるので半導体素子の基
板に及ぼす荷重を均等に受け、半導体素子の半男体素子
と基板面とを平行に保ち、またバンプに加わる荷重を小
さくして、バンプのつぶれの起きるのを阻止する。
〔実施例〕
以下、図を引用して本発明の実施例について述べる。第
１図は本発明の一実施例に用いられる配線基板を示し、
絶縁基板Ｉの上には半導体素子のバンプに対応する位置
にボンディング部２を有する配線導体３が被着している
。基板１はセラミックあるいはガラス布エポキシからな
り、配線導体３はｗ、 Ｎｉ、 Ａｕなどの金属のめっ
き、蒸着あるいはペースト印刷により形成される。さら
に本発明に基づき、配線導体３と同一材料で金属層領域
４が複数個所、基板１上に設けられる。この金属層領域
４はできるだけ均一に分散して設けられていて、その面
積の合計がボンディング部２の面積の合計より大きくさ
れている。また個々の面積もポンディング部個々の面積
より大きい。この配線基板１を、従来と同様にはんだ浴
中に浸漬してボンディング部２に予備はんだを施すが、
その際、金属層領域４の上にもはんだが付着する。金属
層領域４はボンディング部２に比して面積が大きいので
、付着するはんだが厚（なる。次いで第２図に示すよう
に半導体素子５をフェースダウンで位置合わせして加熱
することにより、はんだバンプ６をボンディング部に融
着させる。金属Ｎ領域４に付着したはんだ７は厚いので
、半導体素子５の半導体素子上の窒化膜などの絶縁膜８
に全面で接触し、素子５から加わる荷重を受ける。金属
層領域４の総面積は、バンプ６の融着面積より大きいの
で、素子５を支持する役目をし、バンプ６が荷重により
変形することはない。
１図は本発明の一実施例に用いられる配線基板を示し、
絶縁基板Ｉの上には半導体素子のバンプに対応する位置
にボンディング部２を有する配線導体３が被着している
。基板１はセラミックあるいはガラス布エポキシからな
り、配線導体３はｗ、 Ｎｉ、 Ａｕなどの金属のめっ
き、蒸着あるいはペースト印刷により形成される。さら
に本発明に基づき、配線導体３と同一材料で金属層領域
４が複数個所、基板１上に設けられる。この金属層領域
４はできるだけ均一に分散して設けられていて、その面
積の合計がボンディング部２の面積の合計より大きくさ
れている。また個々の面積もポンディング部個々の面積
より大きい。この配線基板１を、従来と同様にはんだ浴
中に浸漬してボンディング部２に予備はんだを施すが、
その際、金属層領域４の上にもはんだが付着する。金属
層領域４はボンディング部２に比して面積が大きいので
、付着するはんだが厚（なる。次いで第２図に示すよう
に半導体素子５をフェースダウンで位置合わせして加熱
することにより、はんだバンプ６をボンディング部に融
着させる。金属Ｎ領域４に付着したはんだ７は厚いので
、半導体素子５の半導体素子上の窒化膜などの絶縁膜８
に全面で接触し、素子５から加わる荷重を受ける。金属
層領域４の総面積は、バンプ６の融着面積より大きいの
で、素子５を支持する役目をし、バンプ６が荷重により
変形することはない。
金属層領域４の大きさ１位置上、半導体素子５の大きさ
、バンプ６の数や位置などによって異なるが、個々の面
積も大きいためそれ自体の変形はバンプはど容易でなく
、基板１の材料と半導体との熱膨張係数の差により温度
変動時に絶縁膜８を介して半導体素子５に応力を及ぼす
おそれがあるので、相互間の距離を余り大きくしない方
が望ましい。
、バンプ６の数や位置などによって異なるが、個々の面
積も大きいためそれ自体の変形はバンプはど容易でなく
、基板１の材料と半導体との熱膨張係数の差により温度
変動時に絶縁膜８を介して半導体素子５に応力を及ぼす
おそれがあるので、相互間の距離を余り大きくしない方
が望ましい。
本発明によれば、フリップチップ方式で実装される半導
体素子と配線基板の間にボンディング時に素子を支持す
る働きをするはんだの支持体を介在させるもので、この
支持体は基板上の配線形成時に同時に設けることのでき
る金属Ｎ領域にボンディング部への予備はんだの際に同
時にはメ、だを被着させて形成できるので、工程の追加
を必要とせず、短絡の発生のおそれのない半導体装置を
容易に得ることができる。
体素子と配線基板の間にボンディング時に素子を支持す
る働きをするはんだの支持体を介在させるもので、この
支持体は基板上の配線形成時に同時に設けることのでき
る金属Ｎ領域にボンディング部への予備はんだの際に同
時にはメ、だを被着させて形成できるので、工程の追加
を必要とせず、短絡の発生のおそれのない半導体装置を
容易に得ることができる。
第１図は本発明の一実施例の配線基板の平面図、第２図
は本発明の一実施例の半導体装置の断面図である。
は本発明の一実施例の半導体装置の断面図である。
Claims (1)
- １）半導体素子がフリップチップ方式で配線基板上に実
装されるものにおいて、配線基板の表面上に配線を形成
する金属層のほかに配線に接触しない複数の金属層領域
がほぼ均一に分散して設けられ、該金属層領域の面積の
合計は半導体素子のバンプの配線との接触面積の合計よ
り大きく、該金属層領域と半導体素子の表面の絶縁膜と
の間にはんだからなる支持体が介在することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111306A JPS63275128A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111306A JPS63275128A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275128A true JPS63275128A (ja) | 1988-11-11 |
Family
ID=14557880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111306A Pending JPS63275128A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275128A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02127060U (ja) * | 1989-03-30 | 1990-10-19 | ||
| US5804882A (en) * | 1995-05-22 | 1998-09-08 | Hitachi Chemical Company, Ltd. | Semiconductor device having a semiconductor chip electrically connected to a wiring substrate |
-
1987
- 1987-05-07 JP JP62111306A patent/JPS63275128A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02127060U (ja) * | 1989-03-30 | 1990-10-19 | ||
| US5804882A (en) * | 1995-05-22 | 1998-09-08 | Hitachi Chemical Company, Ltd. | Semiconductor device having a semiconductor chip electrically connected to a wiring substrate |
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