DE10133959B4 - Elektronisches Bauteil mit Halbleiterchip - Google Patents

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Abstract

Elektronisches Bauteil mit einem Halbleiterchip (2), das auf seiner aktiven Oberseite (3) Kontaktflächen (4) aufweist, wobei die Kontaktflächen (4) mit Kontaktanschlußflächen (5) einer Umverdrahtungsplatte (6) über eine Schicht eines anisotropen Lötklebstoffs (7) mit Lotpartikeln (17) verbunden sind, dadurch gekennzeichnet, dass die Schicht eine monopartikellagige Schicht ist und die Lotpartikel eine durch Aufschmelzen erreichte Lotverbindung (8) von einander gegenüberliegenden metallischen Flächen aufweist.

Description

  • Die Erfindung betrifft ein elektronisches Bauteil mit einem Halbleiterchip und ein Verfahren zu dessen Herstellung gemäß der Gattung der unabhängigen Ansprüche.
  • Mit zunehmender Größe der Halbleiterchips von elektronischen Bauteilen und damit mit zunehmender Anzahl der Kontaktflächen auf der aktiven Oberseite der Halbleiterchips nehmen die Probleme der Bonddrahttechnologie ständig zu. Deshalb wird in einigen Anwendungsfällen auf Flip-Chip-Technologie übergegangen, bei der auf den Kontaktanschlußflächen Kontakthöcker aufgebracht werden. Diese Kontakthöcker können dann unmittelbar auf Kontaktanschlußflächen einer Umverdrahtungsplatte, einer Leiterplatte oder eines mehrlagigen keramischen Substrats aufgebracht und mit den darauf befindlichen Kontaktanschlußflächen elektrisch verbunden werden. Für das Verbinden wird ein anisotrop leitender Klebstoff eingesetzt, jedoch zeigt es sich, dass sich bei derart hergestellten Strukturen und elektronischen Bauteilen die Ausfallhäufigkeit vergrößert und der isotrop leitende Kleber nicht immer zuverlässig die gewünschten Verbindungen zwischen Kontaktflächen des Halbleiterchips und Kontaktanschlußflächen einer Umverdrahtungsplatte oder einer Leiterplatte oder eines keramischen Substrats zuverlässig herstellt.
  • Die Lothöcker führen dazu, dass die leitenden Partikel zwischen Löthöcker und Kontaktanschlußflächen zusammengequetscht werden. Dieses Zusammenquetschen kann bei den verschiedensten leitenden Partikeln zwischen Kontakthöcker und Kontaktan schlußfläche eines anisotrop leitenden Klebstoffs zu unterschiedlichen Fehlfunktionen und Defekten führen.
  • Besteht beispielsweise das leitende Partikel aus einer Primärkugel, die mit einer Metallhülle beschichtet ist, so kann die Metallhülle beim Zusammenquetschen des anisotrop leitenden Klebstoffs unter dem Druck des Höckers aufbrechen und somit eine Verbindung unterbrechen. Besteht der leitende Partikel aus einer mit Epoxidharz beschichteten Metallkugel, so kann der erforderliche Druck auf die Metallkugel, der nötig ist, um die Epoxidharzhülle beiseite zu drängen, dazu führen, dass die Kontaktanschlußfläche mechanisch beschädigt wird. Beide Fehlerquellen haben eine erhöhte Ausfallrate beim Funktionstest zur Folge.
  • Es sind Verbindungsverfahren bekannt, die ohne Löthöcker arbeiten, also das sogenannte Solder-Bumping vermeiden.
  • Die US 5,001,542 zeigt eine Kontaktierung eines Chips mit einer Leiterplatte mit Hilfe von elektrisch leitenden Teilchen, eingebettet in ein Epoxidharz, die zur Herstellung des Kontaktes durch Druck so lange verformt werden, bis die elektrische Verbindung erzielt ist. Bei Anwendung der hierbei erforderlichen hohen Drücke besteht die Gefahr, dass die Kontaktanschlußflächen mechanisch beschädigt werden, ähnlich wie bei Löthöckern.
  • Die US 5,136,365 verwendet für die Kontaktgabe Lotteilchen, die in einem Kleber eingebettet sind. Zur Herstellung des Kontaktes wird gleichzeitig Erhitzen und Druck angewandt, wodurch die Lotteilchen an Kontaktanschlussflächen der elektrisch zu verbindenden Teile angelötet sowie miteinander verbunden werden. Dabei wird gleichzeitig der Kleber ausgehär tet. Es kann sich um anisotropisch leitenden Kleber handeln oder auch um isotropisch leitenden Kleber, wie er etwa aus IEEE Transactions on Electronics Packaging Manufacturing, Band 23, Nr., Juli 2000, Seite 185 beschrieben ist. Auch bei dieser bekannten Anordnung werden neben der Erhitzung noch erhebliche Drücke angewandt, z.B. 50 kg/qcm.
  • Anisotrope Kleber mit eingebetteten elektrisch leitenden Teilchen, auch Lotteilchen, werden auch bei der WO 96/37913 A1 angewandt, um einen Chip mit einer Leiterplatte zu verbinden. Die Verbindung wird wieder durch Druck herbeigeführt, wobei Abstandshalter zur Erhöhung der mechanischen Festigkeit dienen.
    •
  • Aufgabe der Erfindung ist es, ein elektronisches Bauteil mit einem Halbleiterchip anzugeben, das eine verminderte Ausfallwahrscheinlichkeit bei Funktionstests aufweist, indem die bei den bekannten Verfahren angewendeten Drücke entscheidend verringert werden.
  • Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Gemäß der Erfindung wird ein elektronisches Bauteil mit einem Halbleiterchip geschaffen, das auf seiner aktiven Oberseite Kontaktflächen aufweist. Die Kontaktflächen sind mit Kontaktanschlußflächen einer Umverdrahtungsplatte über eine Schicht eines anisotropen Lötklebstoffs verbunden. Erfindungsgemäß ist diese Schicht monopartikellagig und die Partikel weisen eine durch Aufschmelzen erreichte Lotverbindung von einander gegenüberliegenden metallischen Flächen auf.
  • Während die Lotpartikel in einer Ausführungsform der Erfindung eine hohe Benetzbarkeit von metallischen Oberflächen aufweisen, ist diese Benetzbarkeit gegenüber nichtmetallischen Oberflächen bei dem anisotropen Lötklebstoff stark vermindert. Auch innerhalb des Lötklebstoffs ist die Benetzbarkeit der Lotpartikel gegenüber dem umgebenden Kunststoff stark eingeschränkt, so dass die Lotpartikel durch das Anschmelzen beim Tempern eine Kugel einnehmen. Im Gegensatz zu anderen Verbindungsverfahren, bei denen auf die zu verbindenden Komponenten eines elektronischen Bauteils ein hoher Druck ausgeübt wird, werden die Komponenten des erfindungsgemäßen elektronischen Bauteils durch den Einsatz von anisotropem Lötklebstoff und unter Weglassen von Kontakthöckern keiner hohen Belastung ausgesetzt. Dieses bewirkt vorteilhaft eine höhere Ausbeute an funktionsfähigen elektronischen Bauteilen beim Funktionstest.
  • Bei einer Ausführungsform der Erfindung sind die Kontaktflächen in einer Passivierungsschicht angeordnet, wobei die Passivierungsschicht die Kontaktflächen auf der aktiven Oberseite des Halbleiterchips überragt. Eine derartige Passivierungsschicht hat auf die Lotpartikel in dem anisotropen Lötklebstoff eine Lötstopwirkung. Das hat den Vorteil, dass der Lotpartikel lediglich die Kontaktfläche des Bauteil benetzt und somit eine vorbestimmte Fläche kontaktiert.
  • In einer weiteren Ausführungsform der Erfindung weist die Umverdrahtungsplatte eine isolierende Trägerplatte auf, auf deren Oberseite die Kontaktanschlußflächen und auf deren Unterseite Außenkontakte des elektronischen Bauteils angeordnet sind. Diese Umverdrahtungsplatte kann eine Leiterplatte oder ein mit Leiterbahnen, Kontaktanschlußflächen und Außenkontakten versehenes Keramiksubstrat sein. Da die Außenkontakte auf der Rückseite der Umverdrahtungsplatte angeordnet werden, sind sie leicht zugänglich, um das erfindungsgemäße elektronische Bauteil in eine größere Schaltungseinheit zu integrieren.
  • Der Übergang von den Kontaktanschlußflächen auf der Oberseite der Trägerplatte zu den Außenkontakten auf der Unterseite der Trägerplatte wird in einer Ausführungsform der Erfindung mittels Durchkontakten erreicht, die mit den Außenkontakten über Umverdrahtungsleitungen auf der von dem Halbleiterchip abgewandten Rückseite der Umverdrahtungsplatte angeordnet sind. Durch diese Anordnung der Komponenten in dem erfindungsgemäßen elektronischen Bauteil wird eine optimale Raumausnutzung erreicht, so dass die Größe des elektronischen Bauteils im wesentlichen von der Größe des Halbleiterchips bestimmt wird.
  • Sowohl die Kontaktflächen auf dem Halbleiterchip als auch die Kontaktanschlußflächen auf der Umverdrahtungsplatte weisen Fertigungstoleranzen auf. Somit ist der Abstand zwischen der Umverdrahtungsplatte und dem elektronischen Bauteil nicht für alle Verbindungen gleich groß.
  • In einer bevorzugten Ausführungsform der Erfindung weist der anisotrope Lötklebstoff plastisch verformbare Lotpartikel auf. Diese plastisch verformbaren Lotpartikel sind in ihrer Größe den Abständen und den Fertigungstoleranzen zwischen Kontaktflächen des Halbleiterchip und Kontaktanschlußflächen der Umverdrahtungsplatte anpaßbar. Durch ihre plastische Verformbarkeit decken sie einen größeren Fertigungstoleranzbereich ab als anisotrope Klebstoffe.
  • Der anisotrope Lötklebstoff weist in einer Ausführungsform der Erfindung als Lotpartikel eine Zinn/Wismut-Legierung auf.
  • Eine derartige Legierung zeichnet sich durch einen niedrigen Erweichungspunkt aus, bei dem eine plastische Verformbarkeit einsetzt und hat einen niedrigen Schmelzpunkt im Bereich von 120 und 140°. Sowohl der Erweichungspunkt als auch der Schmelzpunkt können durch das Verhältnis zwischen Zinn und Wismut in der Legierung eingestellt werden.
  • In einer weiteren Ausführungsform der Erfindung weist der anisotrope Lötklebstoff eine mittlere Partikelgröße für die Lotpartikel zwischen 5 und 50 μm auf. Mit dieser Spannbreite der wählbaren Partikelgröße kann ein großer Fertigungstoleranzbereich abgedeckt werden. Ein bevorzugter Bereich für die Partikelgröße der Lotpartikel liegt zwischen 12 und 24 μm. Auch hier kann die mittlere Partikelgröße stufenweise bei geringer Streubreite in Stufen von 1 bis 2 μm gewählt werden, um die Lotpartikelgröße dem Abstand zwischen Kontaktfläche des Halbleiterchips und Kontaktanschlußflächen der Umverdrahtungsplatte anzupassen.
  • Der die Lotpartikel umgebende Klebstoff weist in einer Ausführungsform der Erfindung einen wärmehärtbaren einkomponentigen Epoxidharzklebstoff auf. In diesem wärmehärtbaren einkomponentigen Epoxidharzklebstoff sind die Lotpartikel eingebettet. Die Dicke der anisotropen Lötklebstoffschicht entspricht im wesentlichen der mittleren Partikelgrößezwischen 5 μm bis 50 μm in Stufen von 1 μm bis 2 μm. Dadurch wird vorteilhaft beim Eindrücken der aktiven Oberseite des Halbleiterchips in den anisotropen Lötklebstoff eine monopartikellagige Schicht erreicht, die ausschließlich nebeneinander angeordnete Lotpartikel aufweist. Die Flächendichte der Lotpartikel ist in der anisotropen monopartikellagigen Lötklebstoffschicht 1 × 104 bis 3 × 106 Lotpartikel pro Quadratzentimeter.
  • Ein Verfahren zur Herstellung eines elektronischen Bauteils weist folgende Verfahrensschritte auf:
    • – Bereitstellen einer Umverdrahtungsplatte mit mehreren Bauteilpositionen, an denen die Rückseite der Umverdrahtungsplatte Außenkontakte und Umverdrahtungsleitungen und die Oberseite Kontaktanschlußflächen aufweist, die derart angeordnet sind, dass ihre Anordnung den Kontaktflächen eines Halbleiterchips entspricht,
    • – Aufbringen einer Schicht aus anisotropem Lötklebstoff in jeder Bauteilposition auf der Oberseite der Umverdrahtungsplatte mindestens in einer Dicke, die der mittleren Größe der Lotpartikel entspricht,
    • – Ausrichten des Halbleiterchips über der Schicht aus isotropem Lötklebstoff und Aufbringen eines ausgerichteten Halbleiterchips in jeder Bauteilposition unter Eindrücken des Halbleiterchips in den Klebstoff, bis die Lötklebstoffschicht eine monopartikellagige Schicht ist,
    • – Tempern der Umverdrahtungsplatte mit der Schicht aus anisotropem Lötklebstoff und aufgebrachten Halbleiterchips, bei einer Temperatur von 140 bis 200 Grad Celsius für 30–300 Sekunden, bevorzugt 150–175 Grad Celsius für 90–300 Sekunden, ohne Anwendung von Druck,
    • – Auftrennen der Umverdrahtungsplatte für mehrere Bauteile in Umverdrahtungsplatten für einzelne elektronische Bauteile.
  • Dieses Verfahren hat den Vorteil, dass weder Bonddrahtverbindungen hergestellt werden müssen noch auf den Kontaktflächen des Halbleiterchips Bondhöcker anzubringen sind. Ferner hat das Verfahren den Vorteil, dass keine Bondhöcker leitende Partikel zusammenquetschen müssen. Vielmehr benetzen die Lotpartikel im aufgeschmolzenen Zustand einander gegenüberliegende Metalloberflächen der Kontaktflächen des Halbleiterchips und der Kontaktanschlußflächen der Umverdrahtungsplatte, so dass eine zuverlässige elektrische Verbindung zwischen beiden Flächen entsteht.
  • Somit ergibt sich durch dieses Verfahren eine verminderte Ausschußanzahl funktionsfähiger elektronischer Bauteile. Ein Durchführungsbeispiel des Verfahrens sieht vor, dass die Schicht aus anisotropem Lötklebstoff auf eine Dicke einer monopartikellagigen Schicht aufgebracht wird, so dass innerhalb der Schichtdicke die Lotpartikel ausschließlich nebeneinander angeordnet werden. Aufgrund der plastischen und schmelzflüssigen Verformbarkeit der Lotpartikel können größere Produktionstoleranzen, insbesondere in bezug auf den Abstand zwischen Kontaktflächen und Kontaktanschlußflächen mit diesem Verfahren ausgeglichen werden.
  • In einem weiteren Durchführungsbeispiel des Verfahrens werden vor dem Auftrennen der Umverdrahtungsplatte die Halbleiterchips in jeder Bauteilposition in einer Kunststoffgehäusemasse einseitig verpackt, während die Rückseite der Umverdrahtungsplatte die Gehäuseunterseite bildet.
  • Ein weiteres Durchführungsbeispiel der Erfindung sieht vor, dass vor dem Auftrennen der Umverdrahtungsplatte die Halbleiterchips in jeder Bauteilposition mit einem Kantenschutz versehen werden. Dieser Kantenschutz kann einseitig auf der Oberseite der Umverdrahtungsplatte jeder Bauteilposition um ein jedes Halbleiterchip gelegt werden. Der Kantenschutz kann mit einer Dispensionsanlage aufgebracht werden. Alternativ kann der Kantenschutz mit einem Werkzeug mit entsprechend vorgeformten Kavitäten durch ein Kunststoffpreßverfahren hergestellt werden. Dieses Kunststoffpreßverfahren ist ein Spritzgußverfahren, bei dem die obere Form die Kavitäten für den Kantenschutz aufweist und die untere Form lediglich die Unterseite der Umverdrahtungsplatte stützt. Die untere Form ist somit eine einfache Stützplatte, die mit einer weichen Folie bedeckt ist, um die Unebenheiten der Außenkontakte der Umverdrahtungsplatte aufzunehmen.
  • Das Aufbringen der Kontaktanschlußflächen auf der Oberseite der Umverdrahtungsplatte und der Umverdrahtungsleitungen sowie der Außenkontakte auf der Rückseite der Umverdrahtungsplatte erfolgt in einer weiteren Ausführungsform der Erfindung mittels Drucktechnik auf einer isolierenden Trägerplatte. Die isolierende Trägerplatte kann an den Stellen, an denen die Kontaktanschlußflächen auf der Oberseite der Umverdrahtungsplatte mit den Umverdrahtungsleitungen auf der Rückseite der Umverdrahtungsplatte zu verbinden sind, mit Durchkontakten versehen werden.
  • Eine Umverdrahtungsplatte kann auch durch Strukturierung einer doppelseitig metallkaschierten isolierenden Trägerplatte erfolgen. Die Kaschierung kann dafür aus einer Kupferlegierung bestehen und die Strukturierung kann mit Hilfe von Photomasken erfolgen. Nach der Strukturierung können die Außenkontakte mit einer Nickelbeschichtung und anschließend mit einer Goldbeschichtung versehen werden, um eine Oxidation und eine Sulfidation der Kupferstruktur zu verhindern. Mit der Goldbeschichtung wird ferner für eine zuverlässige Kontaktga be bei geringem Kontaktwiderstand der Außenkontakte gesorgt. Außerdem kann die Beschichtung ein Einlöten des elektronischen Bauteils in eine größere elektronische Schaltung erleichtern. Das Herstellen von Durchkontakten durch die isolierende Trägerplatte kann mittels Stanztechnik und anschließender Metallisierung der ausgestanzten Durchgangslöcher erfolgen.
  • Eine geeignete Drucktechnik, um die Kontaktanschlußflächen auf der Oberseite sowie die Umverdrahtungsleitungen und Außenkontakte auf der Rückseite der Umverdrahtungsplatte zu realisieren, ist der Schablonendruck oder der Siebdruck. Mit dem Verfahren wird zwar nicht die Feinstrukturierung einer Photolithographietechnik erreicht, jedoch kann es für viele Bauteile die preiswerteste Lösung sein, zumal wenn die Schrittweite der Kontaktanschlußflächen oder das Rastermaß der Kontaktanschlußflächen auf dem Halbleiterchip eine entsprechende Größe aufweist.
  • Nach dem Herstellen der Kontaktanschlußflächen wird in den Bauteilpositionen der Umverdrahtungsplatte für jedes Halbleiterchip eine Schicht aus anisotropem Lötklebstoff aufgebracht. Diese Schicht aus anisotropem Lötklebstoff wird mindestens in einer Dicke, die einer Monopartikellage entspricht, aufgebracht. Nach einem Ausrichten und Aufbringen der Halbleiterchips in jeder Bauteilposition auf den anisotropen Lötklebstoff, wird die Umverdrahtungsplatte bei einer Temperatur von 140 und 200 Grad Celsius für 30 bis 300 Sekunden getempert.
  • Bei niedrigen Tempertemperaturen wird die Temperzeit vergrößert und bei hohen Tempertemperaturen wird die Temperzeit entsprechend verringert. Dabei ist eine niedrige Temperzeit für die Bauteile von Vorteil, so dass in einer weiteren Ausführungsform der Erfindung eine Temperatur von 150 bis 175 Grad Celsius für 90 bis 300 Sekunden beim Tempern eingehalten wird. Nach dem Tempern steht praktisch an jeder Bauteilposition ein funktionsfähiges elektronisches Bauteil zur Verfügung, das unmittelbar auf der Umverdrahtungsplatte getestet werden kann. Erst nach erfolgreichem Funktionstest ist es dann sinnvoll, die einzelnen Halbleiterchips in entsprechende Kunststoffpreßmassen oder Kunststoffspritzmassen zu verpacken und anschließend die Umverdrahtungsplatte in mehrere Umverdrahtungsplatten für einzelne elektronische Bauteile zu trennen.
  • Zusammenfassend ist festzustellen, dass anisotrop leitende Klebstoffe darauf beruhen, dass die leitenden Partikel in dem leitenden Klebstoff mittels einer Kompressionskraft auf den Halbleiterchip gequetscht werden müssen. Dabei besteht eine erhöhte Gefahr der Fehlfunktion derartig gequetschter Partikel. Zumal die Quetschung zwischen einem Kontakthöcker und dem Substrat oder der Umverdrahtungsplatte stattfindet.
  • Abweichend von den Halbleiterchips mit Höckern, wie sie für die anisotrop leitenden Klebstoffe Voraussetzung sind, wird ein System ohne Löthöcker vorgetragen. Außerdem werden Partikel eingesetzt, welche aufschmelzen. Während des Aufschmelzens gehen die Partikel eine Lotverbindung mit den Kontaktanschlußflächen der Umverdrahtungsplatte beziehungsweise auf dem Substrat und den Kontaktflächen beziehungsweise Chippads auf dem Halbleiterchip ein. Für die erfindungsgemäßen Bauteile wird beim Herstellen dieser Verbindung kein Druck eingesetzt. Der Halbleiterchip wird lediglich zum Substrat beziehungsweise zur Umverdrahtungsplatte hin ausgerichtet und eventuell fixiert, um beim Ausrichten von mehreren Halblei terchips auf einer Umverdrahtungsplatte für mehrere elektronische Bauteile die Position einzelner Halbleiterchips zu gewährleisten.
  • Eine Verformung der Lotpartikel wird rein durch die Temperatur und damit durch ein Tempern eingeleitet. Aufgrund des guten Verformungsvermögens der schmelzflüssigen Lotpartikel können große Höhendifferenzen ausgeglichen beziehungsweise aufgefüllt werden. Diese Höhendifferenzen entstehen bei der Herstellung des Halbleiterchips, das beispielsweise eine Polyimidschicht auf dem Chip aufweisen kann. Die Aluminiumkontaktflächen auf dem Halbleiterchip liegen dabei tiefer als die passivierende Schicht aus Polyimid. Trotzdem kann bei dem erfindungsgemäßen Verfahren auf einen Kontakthöcker verzichtet werden.
  • Zusätzlich hat das erfindungsgemäße Verfahren den Vorteil, dass das Fertigungsfenster erweitert wird, weil größere Toleranzen in den Abständen zwischen dem Halbleiterchip und der Umverdrahtungsplatte durch die schmelzflüssigen Lotpartikel zugelassen werden können. Die Lotpartikel liefern weiterhin den Vorteil, dass sie in Ihrer Zusammensetzung jeder Metalloberfläche angepaßt werden können. Somit ist es möglich, Aluminiumkontaktflächen und Kupferkontaktanschlußflächen miteinander zu verbinden. Zur Unterstützung der Verbindungsmöglichkeit können diese Kontaktflächen und Kontaktanschlußflächen mit Zink oder Nickel beschichtet sein.
    •
  • Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die anliegenden Figuren näher erläutert.
  • 1 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil einer ersten Ausführungsform der Erfindung.
  • 2 zeigt einen schematischen Querschnitt durch eine Bauteilposition einer Umverdrahtungsplatte mit einem ausgerichteten Halbleiterchip vor einem Tempern einer Schicht aus anisotropem Lötklebstoff zwischen Halbleiterchip und Umverdrahtungsplatte.
  • 3 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil einer zweiten Ausführungsform der Erfindung.
  • 4 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil einer dritten Ausführungsform der Erfindung.
  • 1 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 1 einer ersten Ausführungsform der Erfindung. Das Bezugszeichen 2 kennzeichnet einen Halbleiterchip. Das Bezugszeichen 3 kennzeichnet die aktive Oberfläche des Halbleiterchips 2 und das Bezugszeichen 4 kennzeichnet Kontaktflächen auf der aktiven Oberseite 3 des Halbleiterchips 2. Diese Kontaktflächen 4 stehen mit nicht gezeigten Leiterbahnen auf der aktiven Oberseite 3 des Halbleiterchips in Verbindung, wobei die Leiterbahnen mit den Elektroden einer integrierten Schaltung auf der aktiven Oberseite des _ Halbleiterchips in Verbindung stehen.
  • Das Bezugszeichen 7 kennzeichnet einen anisotropen Lötklebstoff. Dieser anisotrope Lötklebstoff ist zwischen dem Halbleiterchip 2 und einer Umverdrahtungsplatte 6 angeordnet. Die Schicht 18 aus anisotropem Lötklebstoff 7 entspricht in ihrer Dicke einer monopartikellagigen Schicht. Bei einer derartigen monopartikellagigen sind die Lotpartikel ausschließlich nebeneinander in der Schicht angeordnet und in dieser Ausführungsform in einem einkomponentigen, wärmeaushärtbaren Epoxidharz eingebettet. Die Lotpartikel 17 benetzen im schmelzflüssigen Zustand metallische Oberflächen, wie die Kontaktflächen 4 des Halbleiterchips 2. Gegenüber diesen Kontaktflächen 4 des Halbleiterchips 2 sind Kontaktanschlußflächen 5 der Umverdrahtungsplatte 6 angeordnet, die ebenfalls von dem schmelzflüssigen Lotpartikel 17 benetzt werden.
  • Die Umverdrahtungsplatte 6 weist eine isolierende Trägerplatte 10 auf, die an ihrer Oberseite 11 die Kontaktanschlußflächen 5 trägt. In der Ausführungsform, die in 1 gezeigt wird, weist die Unterseite 12 der isolierenden Trägerplatte 10 Umverdrahtungsleitungen 15 und Außenkontakte 13 auf. Die elektrische Verbindung zwischen Kontaktanschlußflächen 5 und Außenkontakten 13 wird über Durchkontakte 14 durch die isolierende Trägerplatte 10 hindurch hergestellt.
  • Das isolierende Material der Trägerplatte 10 kann ein PEN (Polyethylennaphthalat), PET (Polyethylenterephthalat) oder ein PI (Polyimid)-Material aufweisen. Die Ebenheit der Trägerplatten unterliegt Fertigungstoleranzen. Auch die Dicke der Kontaktanschlußfläche auf der Trägerplatte unterliegt Fertigungstoleranzen und ebenso unterliegt Fertigungstoleranzen die Ebenheit des Halbleiterchips 2. Somit können die Abstände a, b an unterschiedlichen Positionen der Kontaktanschlußflächen 5 zu den Kontaktflächen 4 in einem vorgegebenen Prozeßfenster variieren und müssen durch die Schicht 18 aus anisotropem Lötklebstoff ausgeglichen werden.
  • 2 zeigt einen schematischen Querschnitt durch eine Bauteilposition einer Umverdrahtungsplatte 6 mit einem ausgerichteten Halbleiterchip 2 vor einem Tempern einer Schicht aus anisotropem Lötklebstoff 7 zwischen dem Halbleiterchip 2 und der Umverdrahtungsplatte 6. Komponenten mit gleichen Funktionen wie in 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erläutert.
  • Das Bezugszeichen 17 kennzeichnet einen Lotpartikel vor dem Aufschmelzen während des Temperns. Die drei abgebildeten Lotpartikel 17 zeigen nur das Prinzip. In Wirklichkeit sind auf einem Quadratzentimeter nebeneinander mehr als 5 × 104 Partikel verteilt. Je kleiner die Partikel sind, umso mehr Partikel werden pro Quadratzentimeter in der anisotropen Schicht vorgesehen. Zunächst wird dazu auf der Umverdrahtungsplatte 6 im Bereich einer Bauteilposition ein anisotroper Lötklebstoff 7 aufgebracht, dessen Dicke ein Mehrfaches einer Partikelgröße sein kann. Anschließend wird der Halbleiterchip 2 ausgerichtet auf die Kontaktflächen der Umverdrahtungsplatte 6 in die anisotrope Schicht 18 aus Lötklebstoff eingedrückt. Dabei wird überschüssiger anisotroper Lötklebstoff 7 zu den Seiten abgedrängt und eine monopartikellagige Schicht zwischen Halbleiterchip erreicht. Bei dieser monopartikellagigen Schicht zwischen Halbleiterchip 2 und Umverdrahtungsplatte 6 sind die Lotpartikel 17 nebeneinander angeordnet und werden in den Bereichen, in denen sie zwischen einer Kontaktanschlußfläche 5 und einer Kontaktfläche 4 liegen, mit diesen in Berührung gebracht, während Lotpartikel 17, die nicht zwischen einer Kontaktfläche 4 und einer Kontaktanschlußfläche 5 angeordnet sind, frei in dem anisotropen Lötklebstoff schweben. Dadurch wird gewährleistet, dass keine Leitungsbrücken zwischen den Kontaktanschlußflächen 5 entstehen und die Lotpartikel 17 i soliert voneinander in dem anisotropen Lötklebstoff 7 angeordnet bleiben.
  • Eine Trägerplatte 10 der Umverdrahtungsplatte 6 kann in der Ausführungsform nach 1 und 2 ein Endlosband sein, auf dem mehrere Bauteilpositionen in Zeilen angeordnet sind.
  • 3 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil einer zweiten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erläutert.
  • Zusätzlich zu der ersten Ausführungsform der Erfindung, wie sie in 1 gezeigt wird, weist die zweite Ausführungsform, die in 3 gezeigt wird, einen Kantenschutz 20 für den Halbleiterchip 2 auf. Dieser Kantenschutz 20 erstreckt sich von den Kanten der Rückseite 23 des Halbleiterchips 2 bis zu der Oberseite 11 der Trägerplatte 10. Der Kantenschutz kann aus einer Kunststoffpreßmasse gebildet sein oder durch ein Umspritzen der Seitenränder des Halbleiterchips 2 in einer Dispensionsanlage hergestellt sein. Beim Aufbringen einer Kunststoffpreßmasse kann der Kantenschutz gleichzeitig auf mehreren Positionen aufgebracht werden.
  • In der zweiten Ausführungsform der Erfindung erstreckt sich der Kantenschutz 20 auch über die Randbereiche des anisotropen Lötklebstoffs 7. Ferner sorgt der Kantenschutz 20 des elektronischen Bauteils 1 dafür, dass keine der Kontaktanschlußflächen der Umverdrahtungsplatte 6 freiliegt. Ein derartiges Bauteil kann in Chipkartenmodulen eingebaut werden, bei denen vergleichsweise geringe Anforderungen an die Lotpartikeldichte in dem anisotropen Lötklebstoff 7 gestellt werden. Auch die Rückseite 23 des Halbleiterchips 2 muß bei dieser Anwendung nicht durch eine Kunststoffpreßmasse geschützt sein, da dieser Schutz durch die Chipkarte erfolgt. Die Rückseite 23 des Halbleiterchips 2 kann bei dieser Ausführungsform der Erfindung eine metallische Beschichtung 24 aufweisen, die eine Kontaktierung der Rückseite in der Chipkarte ermöglicht.
  • 4 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil einer dritten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erläutert.
  • Die dritte Ausführungsform der Erfindung unterscheidet sich von der zweiten Ausführungsform der Erfindung dadurch, dass die Rückseite des Halbleiterchips 2 vollständig von einer Kunststoffgehäusemasse 19 eingeschlossen ist. Diese Kunststoffgehäusemasse 19 kann einseitig auf die Umverdrahtungsplatte 6 in den jeweiligen Bauteilpositionen aufgebracht werden. Dazu wird ein Formteil mit entsprechend vorbereiteten Kavitäten oder Spritzgußhohlräumen auf die Bauteilpositionen einer Umverdrahtungsplatte 6 aufgesetzt. Bei dem Spritzgußvorgang wird die Unterseite 21 der Umverdrahtungsplatte 6 durch ein entsprechendes zweites Werkzeug gestützt, das zum Schutz der Außenkontakte 13 eine Folie aufweist. In diese Folie können sich die Außenkontakte 13 des Halbleiterchips 2 beim Spitzgießvorgang einprägen. Nach dem Spritzgießen der Kunststoffgehäusemasse 19 kann jedes Bauteil in den Bauteilpositionen der Umverdrahtungsplatte 6 getestet werden, bevor die Umverdrahtungsplatte 6 für mehrere elektronische Bauteile in Umverdrahtungsplatten 6 einzelner Bauteile 1 getrennt wird.
    • 1
    elektronisches Bauteil
    2
    Halbleiterchip
    3
    aktive Oberseite
    4
    Kontaktflächen
    5
    Kontaktanschlußflächen
    6
    Umverdrahtungsplatte
    7
    anisotroper Klebstoff
    8
    Verbindungskontakte
    9
    Passivierungsschicht
    10
    isolierende Trägerplatte
    11
    Oberseite der Trägerplatte
    12
    Unterseite der Trägerplatte
    13
    Außenkontakte
    14
    Durchgangskontakte
    15
    Umverdrahtungsleitungen
    17
    Lotpartikel
    18
    Schicht aus anisotropem Lötklebstoff
    19
    Kunststoffgehäusemasse
    20
    Kantenschutz
    21
    Rückseite der Umverdrahtungsplatte
    22
    Oberseite der Umverdrahtungsplatte
    23
    Systemträgerrahmen
    a, b
    Abstände

Claims (16)

  1. Elektronisches Bauteil mit einem Halbleiterchip (2), das auf seiner aktiven Oberseite (3) Kontaktflächen (4) aufweist, wobei die Kontaktflächen (4) mit Kontaktanschlußflächen (5) einer Umverdrahtungsplatte (6) über eine Schicht eines anisotropen Lötklebstoffs (7) mit Lotpartikeln (17) verbunden sind, dadurch gekennzeichnet, dass die Schicht eine monopartikellagige Schicht ist und die Lotpartikel eine durch Aufschmelzen erreichte Lotverbindung (8) von einander gegenüberliegenden metallischen Flächen aufweist.
  2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass die Kontaktflächen (4) in einer Passivierungsschicht (9) angeordnet sind, wobei die Passivierungsschicht (9) die Kontaktflächen (4) auf der aktiven Oberseite (3) des Halbleiterchips (2) überragt.
  3. Elektronisches Bauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Umverdrahtungsplatte (6) eine isolierende Trägerplatte (10) aufweist, auf deren Oberseite (11) die Kontaktanschlußflächen (5) und auf deren Unterseite (12) Außenkontakte (13) des elektronischen Bauteils (1) angeordnet sind.
  4. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Umverdrahtungsplatte (6) Durchgangskontakte (14) aufweist, die mit den Außenkontakten (13) über Umverdrahtungsleitungen (15) auf der von dem Halbleiterchip (2) abgewandten Rückseite (21) der Umverdrahtungsplatte (6) angeordnet sind.
  5. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der anisotrope Lötklebstoff (7) plastisch verformbare Lotpartikel (17) aufweist, die der Größe der Abstände (a, b) und ihren Fertigungstoleranz zwischen Kontaktflächen (4) des Halbleiterchips (2) und Kontaktanschlußflächen (5) der Umverdrahtungsplatte (6) angepaßt sind.
  6. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der anisotrope Lötklebstoff (7) Lotpartikel (17) aus einer Zinn/Wismut-Legierung aufweist.
  7. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der anisotrope Lötklebstoff (7) eine mittlere Partikelgröße zwischen 5 und 50 Mikrometern, vorzugsweise zwischen 12 und 24 Mikrometern aufweist.
  8. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem anisotropen Lötklebstoff (7) die Lotpartikel (17) in einen wärmehärtbaren einkomponentigen Epoxidharzklebstoff eingebettet sind.
  9. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der anisotrope Lötklebstoff (7) 1 × 104 bis 3 × 106 Lotpartikel (17) pro Quadratzentimeter, vorzugsweise 15 × 104 bis 50 × 104 Lotpartikel (17) pro Quadratzentimeter aufweist.
  10. Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiterchip (2), dessen Kontaktflächen (4) über Lotpartikel eines Lotklebstoffs mit Kontaktanschlußflächen (5) eines Substrats in Verbindung stehen, mit folgenden Verfahrensschritten: – Bereitstellen einer Umverdrahtungsplatte (6) mit mehreren Bauteilpositionen, an denen die Rückseite (21) der Umverdrahtungsplatte (6) Außenkontakte (13) und Umverdrahtungsleitungen (15) und die Oberseite (22) Kontaktanschlußflächen (5) aufweist, die derart angeordnet sind, daß ihre Anordnung den Kontaktflächen (4) eines Halbleiterchips (2) entspricht, – Aufbringen einer Schicht (18) aus anisotropem Lötklebstoff (7) in jeder Bauteilposition auf der Oberseite (22) der Umverdrahtungsplatte (6) in einer Dicke, die mindestens der mittleren Größe der Lotpartikel (17) entspricht, – Ausrichten des Halbleiterchips (2) über der Schicht (18) aus anisotropem Lötklebstoff (7) und Aufbringen eines ausgerichteten Halbleiterchips (2) in jeder Bauteilposition unter Eindrücken des Halblei terchips (2) in den Lötklebstoff (7), bis die Schicht eine monopartikellagige Schicht ist, – Tempern der Umverdrahtungsplatte (6) mit der Schicht (18) aus anisotropem Lötklebstoff (7) und aufgebrachten Halbleiterchips (2), bei einer Temperatur von 140 bis 200 Grad Celsius für 30–300 Sekunden, bevorzugt 150–175 Grad Celsius für 90–300 Sekunden, ohne Anwendung von Druck, – Auftrennen der Umverdrahtungsplatte (6) für mehrere elektronische Bauteile (1) in Umverdrahtungsplatten (6) für einzelne elektronische Bauteile (1).
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Schicht (18) aus anisotropem Lötklebstoff (7) in einer Dicke einer monopartikellagigen Schicht aufgebracht wird, so daß innerhalb der Schichtdicke die Lotpartikel (17) ausschließlich nebeneinander angeordnet werden.
  12. Verfahren nach Anspruch 10 oder Anspruch 11, dadurch gekennzeichnet, dass vor dem Auftrennen der Umverdrahtungsplatte (6) die Halbleiterchips (2) in jeder Bauteilposition in einer Kunststoffgehäusemasse (19) eingebettet werden.
  13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass vor dem Auftrennen der Umverdrahtungsplatte (6) die Halbleiterchips (2) in jeder Bauteilposition mit einem Kantenschutz (20) versehen werden.
  14. Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass die Kontaktanschlußflächen (5) auf der Oberseite (22) der Umverdrahtungsplatte (6) und die Umverdrahtungsleitungen (15) sowie die Außenkontakte (13) auf der Rückseite (21) der Umverdrahtungsplatte (6) mittels Drucktechnik auf einer isolierenden Trägerplatte (10) aufgebracht werden.
  15. Verfahren nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass die Kontaktanschlußflächen (5) auf der Oberseite (22) der Umverdrahtungsplatte (6) und die Umverdrahtungsleitungen (15) sowie die Außenkontakte (13) auf der Rückseite (21) der Umverdrahtungsplatte (6) mittels Schablonendruck oder Siebdruck auf einer isolierenden Trägerplatte (10) aufgebracht werden.
  16. Verfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass zum Verbinden der Umverdrahtungsleitungen (15) auf der Unterseite (12) der isolierenden Trägerplatte (10) mit den Kontaktanschlußflächen (5) auf der Oberseite (11) der isolierenden Trägerplatte (10) Durchkontakte (10) in der isolierenden Trägerschicht (10) angeordnet werden.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008030843B4 (de) * 2008-06-30 2021-08-19 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronische Anordnung sowie Verfahren zur Herstellung einer optoelektronischen Anordnung
DE102014005142A1 (de) * 2014-04-07 2015-10-08 Giesecke & Devrient Gmbh Chipmodul mit Umverdrahtungsschicht

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4747968A (en) * 1985-05-08 1988-05-31 Sheldahl, Inc. Low temperature cure having single component conductive adhesive
US5001542A (en) * 1988-12-05 1991-03-19 Hitachi Chemical Company Composition for circuit connection, method for connection using the same, and connected structure of semiconductor chips
US5136365A (en) * 1990-09-27 1992-08-04 Motorola, Inc. Anisotropic conductive adhesive and encapsulant material
US5328087A (en) * 1993-03-29 1994-07-12 Microelectronics And Computer Technology Corporation Thermally and electrically conductive adhesive material and method of bonding with same
WO1996037913A1 (en) * 1995-05-22 1996-11-28 Hitachi Chemical Company, Ltd. Semiconductor device having a semiconductor chip electrically connected to a wiring substrate
WO2000041219A1 (de) * 1999-01-07 2000-07-13 Alphasem Ag Verfahren und vorrichtung zum behandeln von auf einem substrat angeordneten bauteilen, insbesondere von halbleiterchips
DE19630593C2 (de) * 1996-07-30 2001-07-05 Fraunhofer Ges Forschung Verfahren zum Verbinden einer integrierten Schatung mit einem Substrat und elektronische Schaltungsanordnung

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4747968A (en) * 1985-05-08 1988-05-31 Sheldahl, Inc. Low temperature cure having single component conductive adhesive
US5001542A (en) * 1988-12-05 1991-03-19 Hitachi Chemical Company Composition for circuit connection, method for connection using the same, and connected structure of semiconductor chips
US5136365A (en) * 1990-09-27 1992-08-04 Motorola, Inc. Anisotropic conductive adhesive and encapsulant material
US5328087A (en) * 1993-03-29 1994-07-12 Microelectronics And Computer Technology Corporation Thermally and electrically conductive adhesive material and method of bonding with same
WO1996037913A1 (en) * 1995-05-22 1996-11-28 Hitachi Chemical Company, Ltd. Semiconductor device having a semiconductor chip electrically connected to a wiring substrate
DE19630593C2 (de) * 1996-07-30 2001-07-05 Fraunhofer Ges Forschung Verfahren zum Verbinden einer integrierten Schatung mit einem Substrat und elektronische Schaltungsanordnung
WO2000041219A1 (de) * 1999-01-07 2000-07-13 Alphasem Ag Verfahren und vorrichtung zum behandeln von auf einem substrat angeordneten bauteilen, insbesondere von halbleiterchips

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
LU D., WONG C.P.: Isotropic Adhesives Filled with Low-Melting-Point Alloy Fillers. In: IEEE Transac- tions on Electronics Packaging Manufacturing. ISSN 1521-334X. 2000, Vol. 23, No. 3, S. 185-190
LU D., WONG C.P.: Isotropic Adhesives Filled with Low-Melting-Point Alloy Fillers. In: IEEE Transac-tions on Electronics Packaging Manufacturing. ISSN 1521-334X. 2000, Vol. 23, No. 3, S. 185-190 *

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