KR20140106021A - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 서로 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상부 및 하부에 각각 형성된 상부 및 하부 커버층; 상기 세라믹 본체의 양 단면에 각각 형성되며, 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 상기 제1 및 제2 내부 전극과 각각 대향되도록 상기 제1 및 제2 외부 전극으로부터 상기 액티브층의 길이 방향의 마진부로 각각 연장되어 형성된 복수의 제1 및 제2 더미 패턴; 및 상기 상부 및 하부 커버층에 상기 제1 및 제2 외부 전극으로부터 상기 상부 및 하부 커버층의 내측으로 각각 연장되어 길이 방향으로 서로 대향되도록 형성된 복수의 제1 및 제2 더미 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND MANUFACTURING METHOD OF THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여, 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층되는 구조를 가질 수 있다.
이때, 상기 내부 전극은 상기 유전체층의 둘레를 따라 길이 방향으로 소정 길이의 마진부가 구비되는 구조로 인쇄되는데, 이에 상기 길이 방향의 마진부와 내부 전극이 형성된 영역 간의 단차가 발생하게 된다.
제조 과정에서 내부 전극이 인쇄된 복수의 세라믹 그린 시트를 적층한 후 동일 압력으로 압착할 때, 단차가 있는 마진부를 수축하는데 한계가 발생할 수 있으며, 이에 제조된 제품 중 일부는 적층된 유전체층 중에서 일부가 서로 박리되는 디라미네이션(delamination)이 발생할 수 있다.
따라서, 도금 및 구동 환경에서 상기 디라미네이션이 발생된 부분을 통해 습기, 이온 및 도전성 이물질 등이 내부 전극의 노출되는 면으로 침투하는 현상이 심화되어 신뢰성이 열화될 수 있다.
이러한 문제는 특히 많은 수의 시트를 적층하여 구성되는 초고용량의 제품에서 더욱 심화될 수 있다.
하기 특허문헌 1은 더미 패턴을 가지는 적층 세라믹 커패시터를 개시하나, 특허문헌 1의 더미 패턴은 내부 전극과 엇갈리게 형성되는 구조이며, 특허문헌 1은 세라믹 본체의 상하부에 더미 전극이 형성되는 구조는 개시하지 않는다.
한국특허공개공보 제10-2011-0027321호
당 기술 분야에서는, 적층 세라믹 커패시터의 디라미네이션 발생을 억제하거나 디라미네이션이 발생하더라도 칩의 신뢰성에 영향을 주지 않는 부분에 발생되도록 하기 위한 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 서로 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상부 및 하부에 각각 형성된 상부 및 하부 커버층; 상기 세라믹 본체의 양 단면에 각각 형성되며, 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 상기 제1 및 제2 내부 전극과 각각 대향되도록 상기 제1 및 제2 외부 전극으로부터 상기 액티브층의 길이 방향의 마진부로 각각 연장되어 형성된 복수의 제1 및 제2 더미 패턴; 및 상기 상부 및 하부 커버층에 상기 제1 및 제2 외부 전극으로부터 상기 상부 및 하부 커버층의 내측으로 각각 연장되어 길이 방향으로 서로 대향되도록 형성된 복수의 제1 및 제2 더미 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 더미 패턴의 길이를 a로, 상기 제1 또는 제2 더미 패턴과 상기 제1 또는 제2 내부 전극 사이의 간격을 b로 규정할 때, a/(a+b)는 0.2 ≤ a/(a+b) ≤ 0.8의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미 패턴는 그 길이(a)가 동일하게 형성되거나, 그 중 일부가 상이한 길이로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미 전극은 그 길이가 모두 동일하게 형성되거나, 그 중 일부가 상이한 길이로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 상부 및 하부 커버층에 형성된 제1 및 제2 더미 전극은 상기 세라믹 본체의 두께 방향에 대해 서로 대칭이 되도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 하부 커버층의 두께는 상기 상부 커버층의 두께에 비해 두껍게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 양 단면에 상기 제1 및 제2 외부 전극을 덮도록 형성된 제1 및 제2 도금층을 더 포함할 수 있다.
본 발명의 다른 측면은, 복수의 제1 및 제2 더미 전극이 형성된 제1 세라믹 그린 시트를 복수 개 적층하고, 그 위에 제1 내부 전극과 제1 더미 패턴이 형성된 제2 세라믹 그린 시트와 제2 내부 전극과 제2 더미 패턴이 형성된 제3 세라믹 그린 시트를 번갈아 복수 개 적층하여 형성된 액티브층을 적층하고, 그 위에 복수의 제1 및 제2 더미 전극이 형성된 제4 세라믹 그린 시트를 복수 개 적층하여 적층체를 형성하는 단계; 상기 적층체를 상하부의 제1 및 제2 더미 전극과 제1 및 제2 내부 전극과 제1 및 제2 더미 패턴이 각각 적층체의 양 단면을 통해 노출되도록 각각 하나의 세라믹 본체로 절단하는 단계; 상기 세라믹 본체를 소성하는 단계; 및 상기 세라믹 본체의 양 단면에 상기 제1 및 제2 더미 전극과 제1 및 제2 내부 전극과 제1 및 제2 더미 패턴의 노출된 부분을 덮도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 적층체를 형성하는 단계는, 상기 제1 또는 제2 더미 패턴의 길이를 a로, 상기 제1 또는 제2 더미 패턴과 상기 제1 또는 제2 내부 전극 사이의 간격을 b로 규정할 때, 0.2 ≤ a/(a+b) ≤ 0.8의 범위를 만족하도록 제1 및 제2 더미 패턴과 제1 및 제2 내부 전극을 제2 및 제3 세라믹 그린 시트 상에 각각 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 형성하는 단계는, 상기 제1 및 제2 더미 패턴을 그 길이(a)가 동일하도록 상기 제2 및 제3 세라믹 그린 시트 상에 각각 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 형성하는 단계는, 상기 제1 및 제2 더미 패턴을 그 중 일부를 길이(a)가 상이하도록 상기 제2 및 제3 세라믹 그린 시트 상에 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 형성하는 단계는, 상기 제1 및 제2 더미 전극을 길이가 모두 동일하도록 상기 제1 및 제4 세라믹 그린 시트 상에 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 형성하는 단계는, 상기 제1 및 제2 더미 전극을 그 중 일부를 길이가 상이하도록 상기 제1 및 제4 세라믹 그린 시트 상에 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 형성하는 단계는, 상기 제1 및 제2 더미 전극을 상기 세라믹 본체의 두께 방향에 대해 서로 대칭이 되도록 상기 제1 및 제4 세라믹 그린 시트 상에 각각 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 형성하는 단계는, 상기 제1 세라믹 그린 시트를 상기 제4 세라믹 그린 시트에 비해 복수 개 더 적층하여 상기 적층체의 하부가 상부에 비해 두꺼워지도록 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극을 형성하는 단계 이후에, 상기 세라믹 본체의 양 단면에 상기 제1 및 제2 외부 전극을 덮도록 제1 및 제2 도금층을 형성하는 단계를 더 수행할 수 있다.
본 발명의 일 실시 형태에 따르면, 액티브층의 길이 방향의 마진부에 더미 패턴을 삽입하고, 세라믹 본체의 상하 커버층에 더미 전극을 형성하여 단차를 해소함으로써, 디라미네이션의 발생을 억제하거나 디라미네이션이 발생하더라도 상하 커버층의 더미 전극에서 발생하도록 하여, 도금 및 구동 환경에서 세라믹 본체의 코너 부분을 통해 습기, 이온 및 도전성 이물질 등이 내부 전극의 노출되는 면으로 침투하는 것을 최소화하고, 적층 세라믹 커패시터의 절연 저항 열화 및 신뢰성 저하를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 도시한 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 세라믹 본체를 분해하여 도시한 분해사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 세라믹 본체의 일 단면을 도시한 사시도이다.
도 5는 도 2의 상부 또는 하부 커버층에 형성된 제1 및 제2 더미 전극을 도시한 사시도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 공정 중 칩 절단 공정을 설명하기 위한 단면도이다..
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 좌우 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 좌우 측면으로 설정하여 함께 설명하기로 한다.
적층 세라믹 커패시터
도 1 내지 도 4를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브층, 상기 액티브층의 상부 및 하부에 각각 형성되는 상부 및 하부 커버층(114, 115) 및 세라믹 본체(110)의 양 단면을 덮도록 형성되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
상기 액티브층에는 제1 및 제2 내부 전극(121, 122)과 각각 대향되도록 제1 및 제2 더미 패턴(161, 162)이 형성되고, 상부 및 하부 커버층(114, 115)에는 서로 대향하도록 복수의 더미 전극(140, 150)이 형성될 수 있다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 후 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 상기 액티브층의 상부 및 하부에 각각 형성되는 상부 및 하부 커버층(114, 115)으로 구성될 수 있다.
상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 서로 번갈아 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층(114, 115)은 내부 전극막을 포함하지 않는 것을 제외하고는 상기 액티브층의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상부 및 하부 커버층(114, 115)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 상하 면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
또한, 상부 및 하부 커버층(114, 115)은 각각의 유전체층(114, 115)의 적층되는 수를 동일하게 할 수 있으나, 본 발명은 이에 한정되지 않으며, 필요시 하부 커버층(115)은 상부 커버층(114) 보다 유전체층의 적층 수를 더 늘림으로써 상부 커버층(114)에 비해 더 두꺼운 두께를 갖도록 구성할 수 있다.
이때, 세라믹 본체(110)의 최외곽면, 즉 도면 상으로 상부 및 하부 커버층(114, 115)의 상부 및 하부에는 필요시 적어도 하나의 전극막이 미형성된 세라믹 커버층(112, 113)을 더 형성할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 형성되는 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 더미 패턴(161, 162)은 상기 액티브층의 내부에서 바람직하게 제1 및 제2 내부 전극(121, 122)과 동일한 수평면 상에 위치하며, 제1 및 제2 내부 전극(121, 122)과 동일한 방법으로 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 제1 및 제2 내부 전극(121, 122)이 노출되는 일면과 반대의 단면을 통해 번갈아 노출되어 제1 및 제2 외부 전극(131, 132)과 연결되도록 형성될 수 있다.
이때, 제1 내부 전극(121)과 제1 더미 패턴(161) 사이의 간격과 제2 내부 전극(122)과 제2 더미 패턴(162) 사이의 간격은 적층 방향을 따라 오프셋 되도록 형성될 수 있다.
또한, 제1 및 제2 더미 패턴(161, 162)의 길이(a)는 모두 동일하게 형성되거나 그 중 일부가 상이한 길이로 형성될 수 있다.
이러한 제1 및 제2 더미 패턴(161, 162)은 유전층(11)에 제1 및 제2 내부 전극(121, 122)과 동일한 물질, 즉 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다.
이때, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
위와 같이 구성된 제1 및 제2 더미 패턴(161, 162)은 적층 세라믹 커패시터(100)의 길이 방향의 단차를 해소하여 디라미네이션의 발생을 억제하는 것으로서, 바람직하게 제1 또는 제2 더미 패턴(161, 162)의 길이를 a로, 제1 또는 제2 더미 패턴(161, 162)과 제1 또는 제2 내부 전극(121, 122) 사이의 간격을 b로 규정할 때, a/(a+b)는 0.2 ≤ a/(a+b) ≤ 0.8의 범위를 만족하도록 할 수 있다.
아래 표 1은 디라미네이션 및 쇼트의 발생 여부와, 약 85 ℃의 온도, 상대 습도 85 % 및 6.3 V에서 1시간 정도 부하를 가하는 도중, IR이 1개 이상이라도 1e4 Ω 미만으로 열화되는 경우 NG 판정을 하는 8585 평가결과를 나타낸 것이다.
a [㎛] b [㎛] a/(a+b) Delam Short, % 8585 Test
비교예 1 5 95 0.05 16/50 37 NG
비교예 2 10 90 0.1 4/50 12 NG
실시예 1 20 80 0.2 0/50 0 OK
실시예 2 30 70 0.3 0/50 2 OK
실시예 3 50 50 0.5 0/50 0 OK
실시예 4 60 40 0.6 0/50 1 OK
실시예 5 80 20 0.8 0/50 0 OK
비교예 3 90 10 0.9 0/50 83 NG
비교예 4 95 5 0.95 0/50 100 NG
상기 표 1을 참조하면, 비교 예 1 및 비교 예 2의 경우 a/(a+b)의 값이 0.2 미만이면 단차를 해소하는 역할이 부족하여 디라미네이션의 발생 억제 효과가 저하되어 디라미네이션이 발생하며, a/(a+b)의 값이 0.8을 초과하는 비교 예 3 및 비교 예 4의 경우 오히려 b 부분의 단차가 급격하게 발생하여 신뢰성이 열화되는 문제점이 발생함을 알 수 있다.
도 5를 참조하여, 본 실시 형태의 더미 전극(140, 150)에 대해 설명하기로 한다.
본 실시 형태에서 제1 및 제2 더미 전극(151, 152)를 가지며 하부 커버층(115)에 형성된 더미 전극(150)은 상부 커버층(114)에 형성된 더미 전극(140)과 세라믹 본체(110)의 두께 방향에 대해 서로 대칭이 되도록 형성될 수 있으며, 그 구성 또한 유사하므로 이하에서는 중복을 피하기 위하여 상부 커버층(114)에 형성된 더미 전극(140)에 대해서만 설명하기로 한다.
상부 커버층(114)의 더미 전극(140)은 좌우 한 쌍의 제1 및 제2 더미 전극(141, 142)으로 이루어질 수 있으며, 이때 제1 및 제2 더미 전극(141, 142)은 모두 동일한 길이로 형성되거나 필요시 그 중 일부가 상이한 길이로 형성될 수 있다.
즉, 본 실시 형태에서는 제1 및 제2 더미 전극(141, 142)을 서로 동일한 길이로 하여 세라믹 본체(110)의 중앙을 기준으로 좌우 대칭 구조로 구성하였으나, 본 발명이 이에 한정되는 것은 아니며, 제1 더미 전극(141)과 제2 더미 전극(142)은 그 길이를 서로 달리하거나, 같은 방향의 더미 전극에서도 그 중 일부의 길이를 상이하게 하여 구성될 수 있다.
제1 및 제2 더미 전극(141, 142)는 세라믹 본체(110)의 양 단면을 통해 노출되며, 그 노출된 부분은 제1 및 제2 외부 전극(131, 132)과 각각 접속하여 전기적으로 연결될 수 있다.
이러한 제1 및 제2 더미 전극(141, 142)은 세라믹 본체(110)의 단차를 줄여 디라미네이션의 발생을 억제하거나, 디라미네이션이 발생하더라도 제1 및 제2 내부 전극(121, 122)이 아닌 제1 및 제2 더미 전극(141, 142)에 발생하도록 하는 보호층의 역할을 수행할 수 있다.
이때, 더미 전극(140, 150)은 너무 많은 수를 세라믹 본체(110)의 상하에 적층하게 되면 칩의 크기가 지나치게 커지는 문제점이 있을 수 있다.
따라서, 더미 전극(140, 150)를 갖는 유전체층(114, 115)은 단차 발생을 억제할 수 있는 범위 내에서, 예컨대 제1 및 제2 내부전극(121, 122)이 형성된 유전체층(111)의 두께 대비 10 내지 20 % 정도의 두께로 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 더미 전극(140, 150)은 상부 및 하부 커버층(114, 115)에 제1 및 제2 내부 전극(121, 122)과 동일한 물질, 즉 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다.
이때, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
이때, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 세라믹 본체(110)의 양 단면에는 필요시 제1 및 제2 외부 전극(131, 132)을 덮도록 니켈 또는 주석으로 된 제1 및 제2 도금층(미도시)이 더 형성될 수 있다.
위와 같이 구성된 본 실시 형태의 적층 세라믹 커패시터(100)의 작용에 대해 설명한다.
유전체층(111)은 제1 및 제2 내부 전극(121, 122)과의 사이에 소정의 마진부를 갖는다.
이러한 마진부는 각각의 유전체층(111)을 적층하여 세라믹 본체(110)를 형성한 후 제1 및 제2 내부 전극(121, 122)으로 이물질이 침투하는 것을 방지하는 역할을 하며, 제1 및 제2 내부 전극(121, 122)을 외부 충격으로부터 보호하여 전기적인 단락을 방지하는 역할 등을 할 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)과 마진부 사이의 단차에 의해 세라믹 그린 시트를 적층한 후 압착하게 되면, 세라믹 본체(110)의 코너 부분에서 다리미네이션이 발생하여 이 부분을 통해 습기, 이온 및 도전성 이물질이 제1 및 제2 내부 전극(121, 122)의 노출된 부분으로 침투하여 절연 저항 열화 및 신뢰성 저하 등의 문제점이 발생할 수 있다.
이때, 모든 유전체층(111)에 제1 및 제2 내부 전극(121, 122)을 형성하면 마진부의 폭이 커져서 이러한 문제는 개선될 수 있다.
그러나, 세라믹 본체(110)의 코너 부분에 대한 단차 영향성이 커지고 압착 단계에서 단차부로의 물질 이동이 부족해져 마진부의 밀도가 저하되어 크랙이 발생할 수 있다.
또한, 비어있는 단차부를 메워주기 위해 내부 전극이 늘어나면서 내부 전극의 끊김이 심화되어 신뢰성이 저하될 수 있다.
그러나, 본 실시 형태의 적층 세라믹 커패시터(100)는 세라믹 본체(110) 중에서 상하 커버층(114, 115) 상에 더미 전극(140, 150)을 형성하여 세라믹 본체(110)의 코너 부분에 마진부를 갖도록 하게 함으로써, 실제 전기적 접속 역할을 하는 제1 및 제2 내부 전극(121, 122)은 이물질의 주된 침투 경로가 되는 이러한 코너 부분으로부터 일정 간격 이격된 위치에 형성되도록 하고 디라미네이션이 발생하더라도 더미 전극(140, 150)에 발생하도록 하여 이물질이 제1 및 제2 내부 전극(121, 122)으로 침투하는 것을 방지함으로써, 제품의 신뢰성을 향상시킬 수 있다.
따라서, 이러한 구조에 의해 전극의 연결성을 유지하면서 마진이 좁고 커버가 얇은 초고용량 기종에 외부 전극 도포 두께가 얇은 코너 부분으로의 도전성 이물질의 침투 확률을 낮춰주어 신뢰성을 향상시킬 수 있다.
적층 세라믹 커패시터의 제조 방법
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 제조 방법을 설명한다.
먼저, 복수의 세라믹 그린 시트를 마련한다.
상기 세라믹 그린 시트는 세라믹 본체(110)의 유전체층(111, 112, 113, 114, 115)을 형성하기 위한 것으로, 티탄산바륨(BaTiO3) 등의 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조한 후, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름(carrier film) 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작하여 마련할 수 있다.
이하, 설명의 편의를 위해, 상기 세라믹 그린 시트를 세라믹 본체(110)를 구성하는 위치에 따라, 하부 커버층(115)를 구성하는 것을 제1 세라믹 그린 시트로, 액티브층을 구성하는 것을 제2 및 제3 세라믹 그린 시트로, 상부 커버층(114)을 구성하는 것을 제4 세라믹 그린 시트로 구분하여 설명하기로 한다.
다음으로, 상기 각각의 제1 내지 제4 세라믹 그린 시트 상에 소정의 두께로 도전성 페이스트를 인쇄한다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 상기 제1 및 제4 세라믹 그린 시트 상에 인쇄된 도전성 페이스트는 각각 상기 제1 및 제4 세라믹 그린 시트의 양 단면을 통해 노출되는 복수의 더미 전극(140, 150)을 형성하며, 상기 제2 및 제3 세라믹 그린 시트 상에 인쇄된 도전성 페이스트는 각각 상기 제2 및 제3 세라믹 그린 시트의 양 단면을 통해 노출되는 복수의 제1 및 제2 내부 전극(121, 122)과 복수의 제1 및 제2 더미 패턴(161, 162)을 형성한다.
이러한 더미 전극(140, 150), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 더미 패턴(161, 162)은 각각의 세라믹 그린 시트 상에 도전성 페이스트를 두께 방향에 대해 오프셋(off-set)을 갖도록 인쇄하여 서로 구분되도록 형성할 수 있다.
또한, 더미 전극(140, 150)은 하기 세라믹 적층체 절단 공정 후 좌우 한 쌍의 제1 및 제2 더미 전극(141, 142, 151, 152)이 상기 제1 및 제4 세라믹 그린 시트의 중앙을 기준으로 길이 방향에 대해 서로 대칭형이 되도록 상기 제1 및 제4 세라믹 그린 시트 상에 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
예컨대, 제1 및 제2 더미 전극(141, 142, 151, 152)은 필요시 하기 세라믹 적층체 절단 공정 후 상기 제1 및 제4 세라믹 그린 시트의 중앙을 기준으로 길이 방향에 대해 서로 비대칭형이 되도록 상기 제1 및 제4 세라믹 그린 시트 상에 형성할 수 있다.
제1 또는 제2 더미 패턴(161, 162)은 그 길이를 a로 규정하고, 제1 또는 제2 내부 전극(121, 122) 사이의 간격을 b로 규정할 때, 바람직하게 0.2 ≤ a/(a+b)≤ 0.8의 범위를 만족하도록 형성할 수 있다.
만약, a/(a+b)가 0.2 미만인 경우 단차를 해소하는 역할이 미비할 수 있어 디라미네이션이 발생할 수 있으며, a/(a+b)가 0.8을 초과하게 되면 오히려 b 부분의 단차가 급격하게 발생되어 신뢰성이 열화되는 문제점이 발생할 수 있다.
또한, 제1 및 제2 더미 패턴(161, 162)은 그 길이가 동일하도록 상기 제2 및 제3 세라믹 그린 시트 상에 형성할 수 있으나, 본 발명은 이에 한정되는 것은 아니다.
예컨대, 제1 및 제2 더미 패턴(161, 162)은 필요시 그 중 일부의 길이가 상이하도록 상기 제2 및 제3 세라믹 그린 시트 상에 형성할 수 있다.
다음으로, 복수의 제1 세라믹 그린 시트를 적층하여 하부 커버층(115)을 형성하고, 하부 커버층(115) 위에 복수의 제2 및 제3 세라믹 그린 시트를 번갈아 복수 개 적층하여 액티브층을 형성하도록 하고, 상기 액티브층 위에 복수의 제4 세라믹 그린 시트를 적층하여 상부 커버층(114)을 형성하도록 한다.
이후, 약 85 ℃ 및 약 1,000 kgf/cm2의 압력 조건으로 등압압축성형(isostatic pressing)하여 세라믹 적층체를 형성한다.
이때, 상기 제1 세라믹 그린 시트와 상기 제4 세라믹 그린 시트를 동일한 수로 적층하여 상부 및 하부 커버층(114, 115)에 형성된 더미 전극(140, 150)이 세라믹 적층체의 두께 방향에 대해 서로 대칭이 되도록 할 수 있으나, 본 발명은 이에 한정되는 것은 아니다.
예컨대, 상기 제1 세라믹 그린 시트를 상기 제4 세라믹 그린 시트에 비해 더 많이 적층하여 상기 세라믹 적층체의 하부가 상부에 비해 두꺼우면서 하부의 더미 전극(150)의 개수가 상부의 더미 전극(140)의 개수에 비해 많도록 할 수 있다.
또한, 상기 세라믹 적층체의 상하 면에는 전극막이 미포함된 적어도 하나의 유전체층을 각각 더 적층하여 세라믹 커버층(112, 113)을 각각 형성할 수 있다.
다음으로, 상기 세라믹 적층체를 각각의 적층 세라믹 커패시터에 대응하는 영역마다 절단하여 칩화한다.
이때, 상기 세라믹 적층체가 하부 커버층(115), 액티브층 및 상부 커버층(114)의 싱글 패턴의 적층에 의해 형성되므로, 도 6에 도시된 바와 같이, 상기 세라믹 적층체는 양 단면의 절단선(C)을 따라 한번씩만 절단하면 각각의 적층 세라믹 커패시터 사이즈로 칩화할 수 있다.
다음으로, 칩화된 세라믹 적층체를 약 1,200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소 분압하 환원 분위기에서 소성하여 세라믹 본체(110)를 완성한다.
다음으로, 세라믹 본체(110)의 양 단면에 제1 및 제2 내부 전극(121, 122), 제1 및 제2 더미 패턴(161, 162) 및 제1 및 제2 더미 전극(141, 142, 151, 152)의 노출된 부분을 덮어 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성하여 적층 세라믹 커패시터(100)를 완성한다.
이때, 세라믹 본체(110)의 양 단면에는 필요시 제1 및 제2 외부 전극(131, 132)을 덮도록 니켈(Ni) 또는 주석(Sn) 등을 도금 처리하여 소정 두께의 제1 및 제2 도금층(미도시)을 더 형성할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112, 113 ; 세라믹 커버층
114 ; 상부 커버층 115 ; 하부 커버층
121, 122 ; 제1 및 제2 내부 전극 131, 132 ; 제1 및 제2 외부 전극
140, 150 ; 더미 전극 141, 151 ; 제1 더미 전극
142, 152 ; 제2 더미 전극 161, 162 ; 제1 및 제2 더미 패턴

Claims (18)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 서로 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층;
    상기 액티브층의 상부 및 하부에 각각 형성된 상부 및 하부 커버층;
    상기 세라믹 본체의 양 단면에 각각 형성되며, 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결된 제1 및 제2 외부 전극;
    상기 제1 및 제2 내부 전극과 각각 대향되도록 상기 제1 및 제2 외부 전극으로부터 상기 액티브층의 길이 방향의 마진부로 각각 연장되어 형성된 복수의 제1 및 제2 더미 패턴; 및
    상기 상부 및 하부 커버층에 상기 제1 및 제2 외부 전극으로부터 상기 상부 및 하부 커버층의 내측으로 각각 연장되어 길이 방향으로 서로 대향되도록 형성된 복수의 제1 및 제2 더미 전극; 을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 또는 제2 더미 패턴의 길이를 a로, 상기 제1 또는 제2 더미 패턴과 상기 제1 또는 제2 내부 전극 사이의 간격을 b로 규정할 때,
    0.2 ≤ a/(a+b) ≤ 0.8의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 더미 패턴의 길이(a)가 동일하게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 더미 패턴 중 일부는 그 길이(a)가 상이하게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 더미 전극의 길이가 모두 동일하게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 더미 전극 중 일부는 그 길이가 상이하게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 상부 및 하부 커버층에 형성된 제1 및 제2 더미 전극은 상기 세라믹 본체의 두께 방향에 대해 서로 대칭이 되도록 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 하부 커버층의 두께가 상기 상부 커버층의 두께에 비해 두껍게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 세라믹 본체의 양 단면에 상기 제1 및 제2 외부 전극을 덮도록 형성된 제1 및 제2 도금층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  10. 복수의 제1 및 제2 더미 전극이 형성된 제1 세라믹 그린 시트를 복수 개 적층하고, 그 위에 제1 내부 전극과 제1 더미 패턴이 형성된 제2 세라믹 그린 시트와 제2 내부 전극과 제2 더미 패턴이 형성된 제3 세라믹 그린 시트를 번갈아 복수 개 적층하여 형성된 액티브층을 적층하고, 그 위에 복수의 제1 및 제2 더미 전극이 형성된 제4 세라믹 그린 시트를 복수 개 적층하여 적층체를 형성하는 단계;
    상기 적층체를 상하부의 제1 및 제2 더미 전극과 제1 및 제2 내부 전극과 제1 및 제2 더미 패턴이 각각 적층체의 양 단면을 통해 노출되도록 각각 하나의 세라믹 본체로 절단하는 단계;
    상기 세라믹 본체를 소성하는 단계; 및
    상기 세라믹 본체의 양 단면에 상기 제1 및 제2 더미 전극과 제1 및 제2 내부 전극과 제1 및 제2 더미 패턴의 노출된 부분을 덮도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법.
  11. 제10항에 있어서,
    상기 적층체를 형성하는 단계는,
    상기 제1 또는 제2 더미 패턴의 길이를 a로, 상기 제1 또는 제2 더미 패턴과 상기 제1 또는 제2 내부 전극 사이의 간격을 b로 규정할 때,
    0.2 ≤ a/(a+b) ≤ 0.8의 범위를 만족하도록 제1 및 제2 더미 패턴과 제1 및 제2 내부 전극을 제2 및 제3 세라믹 그린 시트 상에 각각 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  12. 제10항에 있어서,
    상기 적층체를 형성하는 단계는,
    상기 제1 및 제2 더미 패턴을 그 길이(a)가 동일하도록 상기 제2 및 제3 세라믹 그린 시트 상에 각각 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  13. 제10항에 있어서,
    상기 적층체를 형성하는 단계는,
    상기 제1 및 제2 더미 패턴을 그 중 일부를 길이(a)가 상이하도록 상기 제2 및 제3 세라믹 그린 시트 상에 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  14. 제10항에 있어서,
    상기 적층체를 형성하는 단계는,
    상기 제1 및 제2 더미 전극을 길이가 모두 동일하도록 상기 제1 및 제4 세라믹 그린 시트 상에 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  15. 제10항에 있어서,
    상기 적층체를 형성하는 단계는,
    상기 제1 및 제2 더미 전극을 그 중 일부를 길이가 상이하도록 상기 제1 및 제4 세라믹 그린 시트 상에 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  16. 제10항에 있어서,
    상기 적층체를 형성하는 단계는,
    상기 제1 및 제2 더미 전극을 상기 세라믹 본체의 두께 방향에 대해 서로 대칭이 되도록 상기 제1 및 제4 세라믹 그린 시트 상에 각각 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  17. 제10항에 있어서,
    상기 적층체를 형성하는 단계는,
    상기 제1 세라믹 그린 시트를 상기 제4 세라믹 그린 시트에 비해 복수 개 더 적층하여 상기 적층체의 하부가 상부에 비해 두꺼워지도록 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  18. 제10항에 있어서,
    상기 제1 및 제2 외부 전극을 형성하는 단계 이후에, 상기 세라믹 본체의 양 단면에 상기 제1 및 제2 외부 전극을 덮도록 제1 및 제2 도금층을 형성하는 단계를 더 수행하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
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