JPH09190946A - 積層セラミック電子部品 - Google Patents
積層セラミック電子部品Info
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- JPH09190946A JPH09190946A JP8022055A JP2205596A JPH09190946A JP H09190946 A JPH09190946 A JP H09190946A JP 8022055 A JP8022055 A JP 8022055A JP 2205596 A JP2205596 A JP 2205596A JP H09190946 A JPH09190946 A JP H09190946A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【課題】 内部電極の積層数が多くなった場合にも、大
きな歪みが発生せず、デラミネーションなどの内部欠陥
や製品の寿命低下などを引き起こすことのない積層セラ
ミック電子部品を提供する。 【解決手段】 セラミック１中に第１及び第２の内部電
極２ａ，２ｂ及び第１及び第２のダミー電極５ａ，５ｂ
を交互に配設するとともに、各電極２ａ，２ｂ，５ａ，
５ｂが、積み重ね方向から見た場合に同じ位置に重複し
て配設されないように、第１及び第２の内部電極２ａ，
２ｂと、第１及び第２のダミー電極５ａ，５ｂの位置
を、一層ごと又は複数層ごとに、第１及び第２の内部電
極２ａ，２ｂの引出し方向に平行な方向に所定距離だけ
ずらせて配設する。
きな歪みが発生せず、デラミネーションなどの内部欠陥
や製品の寿命低下などを引き起こすことのない積層セラ
ミック電子部品を提供する。 【解決手段】 セラミック１中に第１及び第２の内部電
極２ａ，２ｂ及び第１及び第２のダミー電極５ａ，５ｂ
を交互に配設するとともに、各電極２ａ，２ｂ，５ａ，
５ｂが、積み重ね方向から見た場合に同じ位置に重複し
て配設されないように、第１及び第２の内部電極２ａ，
２ｂと、第１及び第２のダミー電極５ａ，５ｂの位置
を、一層ごと又は複数層ごとに、第１及び第２の内部電
極２ａ，２ｂの引出し方向に平行な方向に所定距離だけ
ずらせて配設する。
Description
【０００１】
【発明の属する技術分野】本発明は、積層セラミック電
子部品に関し、詳しくは、セラミック中に内部電極とダ
ミー電極を配設してなる積層セラミック電子部品に関す
る。
子部品に関し、詳しくは、セラミック中に内部電極とダ
ミー電極を配設してなる積層セラミック電子部品に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】例え
ば、代表的な積層セラミック電子部品の一つである積層
セラミックコンデンサは、図４に示すように、セラミッ
ク１中に、複数の内部電極２を配設することにより形成
された素子（積層コンデンサ素子）３の両端側に、内部
電極２と導通する外部電極４を配設することにより形成
されている。
ば、代表的な積層セラミック電子部品の一つである積層
セラミックコンデンサは、図４に示すように、セラミッ
ク１中に、複数の内部電極２を配設することにより形成
された素子（積層コンデンサ素子）３の両端側に、内部
電極２と導通する外部電極４を配設することにより形成
されている。
【０００３】ところで、図４に示すような構造の積層セ
ラミック電子部品の場合、内部電極２が一層ごとに素子
３の互いに逆側の端面に引き出されている電極引出部Ａ
の厚みは、各内部電極２が重なっている部分Ｂに比べ
て、内部電極の厚み×０．５Ｎ（Ｎ＝積層数）だけ小さ
くなり、積層数が５０層以上になると、積層ブロックを
プレスする際に歪みが生じて内部電極２が湾曲したり、
積層ブロックをカットする際や焼成後にデラミネーショ
ンが発生したりして、製品の寿命低下を招くという問題
点がある。
ラミック電子部品の場合、内部電極２が一層ごとに素子
３の互いに逆側の端面に引き出されている電極引出部Ａ
の厚みは、各内部電極２が重なっている部分Ｂに比べ
て、内部電極の厚み×０．５Ｎ（Ｎ＝積層数）だけ小さ
くなり、積層数が５０層以上になると、積層ブロックを
プレスする際に歪みが生じて内部電極２が湾曲したり、
積層ブロックをカットする際や焼成後にデラミネーショ
ンが発生したりして、製品の寿命低下を招くという問題
点がある。
【０００４】また、このような歪みを低減するために、
図５に示すように、ダミー電極５を上下の外層シートに
配設するようにした積層セラミック電子部品が提案され
ているが、内部電極２の積層数が多くなるとダミー電極
５をそれだけ多く積層しなければならず、必ずしも上記
問題点に対して十分に対応することができないのが実情
である。
図５に示すように、ダミー電極５を上下の外層シートに
配設するようにした積層セラミック電子部品が提案され
ているが、内部電極２の積層数が多くなるとダミー電極
５をそれだけ多く積層しなければならず、必ずしも上記
問題点に対して十分に対応することができないのが実情
である。
【０００５】また、図６に示すように、内部電極２と同
一の面に静電容量の形成には寄与しないダミー電極５を
配設した積層セラミック電子部品も提案されているが、
内部電極２の積層数が多くなると、積み重ね方向から見
た場合の内部電極２とダミー電極５の位置がそろってい
るため、この部分で、歪みや段差が発生し、図４の積層
セラミック電子部品の場合と同様にデラミネーションや
寿命の低下が発生するという問題点がある。
一の面に静電容量の形成には寄与しないダミー電極５を
配設した積層セラミック電子部品も提案されているが、
内部電極２の積層数が多くなると、積み重ね方向から見
た場合の内部電極２とダミー電極５の位置がそろってい
るため、この部分で、歪みや段差が発生し、図４の積層
セラミック電子部品の場合と同様にデラミネーションや
寿命の低下が発生するという問題点がある。
【０００６】本発明は、上記問題点を解決するものであ
り、内部電極の積層数が多くなった場合にも、大きな歪
みが発生せず、デラミネーションなどの内部欠陥や製品
の寿命低下などを引き起こすことのない積層セラミック
電子部品を提供することを目的とする。
り、内部電極の積層数が多くなった場合にも、大きな歪
みが発生せず、デラミネーションなどの内部欠陥や製品
の寿命低下などを引き起こすことのない積層セラミック
電子部品を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の積層セラミック電子部品は、セラミック中
に配設され、一端側が素子の一方の端面に引き出された
容量形成用の第１の内部電極と、前記第１の内部電極と
セラミック層を介して対向する、一端側が素子の前記第
１の内部電極が引き出された端面とは逆側の端面に引き
出された容量形成用の第２の内部電極と、前記第１の内
部電極の素子の端面に引き出されていない方の端部側
に、該端部と所定の距離Ｇをおいて配設された第１のダ
ミー電極と、前記第２の内部電極の素子の端面に引き出
されていない方の端部側に、該端部と所定の距離Ｇをお
いて配設された第２のダミー電極とがセラミック層を介
して交互に積み重ねられた構造を有する積層セラミック
電子部品であって、第１及び第２の内部電極、及び第１
及び第２のダミー電極の各電極が、積み重ね方向から見
た場合に同じ位置に重複して配設されないように、第１
及び第２の内部電極と、第１及び第２のダミー電極の位
置を、一層ごと又は複数層ごとに、第１及び第２の内部
電極の引出し方向に平行な方向に所定距離Ｌだけずらせ
たことを特徴としている。
に、本発明の積層セラミック電子部品は、セラミック中
に配設され、一端側が素子の一方の端面に引き出された
容量形成用の第１の内部電極と、前記第１の内部電極と
セラミック層を介して対向する、一端側が素子の前記第
１の内部電極が引き出された端面とは逆側の端面に引き
出された容量形成用の第２の内部電極と、前記第１の内
部電極の素子の端面に引き出されていない方の端部側
に、該端部と所定の距離Ｇをおいて配設された第１のダ
ミー電極と、前記第２の内部電極の素子の端面に引き出
されていない方の端部側に、該端部と所定の距離Ｇをお
いて配設された第２のダミー電極とがセラミック層を介
して交互に積み重ねられた構造を有する積層セラミック
電子部品であって、第１及び第２の内部電極、及び第１
及び第２のダミー電極の各電極が、積み重ね方向から見
た場合に同じ位置に重複して配設されないように、第１
及び第２の内部電極と、第１及び第２のダミー電極の位
置を、一層ごと又は複数層ごとに、第１及び第２の内部
電極の引出し方向に平行な方向に所定距離Ｌだけずらせ
たことを特徴としている。
【０００８】また、前記各電極の、対応する電極との位
置ずれ量Ｌが、前記内部電極と前記ダミー電極の間の距
離Ｇの５０％以上であることを特徴としている。
置ずれ量Ｌが、前記内部電極と前記ダミー電極の間の距
離Ｇの５０％以上であることを特徴としている。
【０００９】また、前記内部電極と、前記ダミー電極の
各電極のうち、積み重ね方向から見た場合に同じ位置に
重複して配設される電極の数が電極全体の６０％を越え
ないことを特徴としている。
各電極のうち、積み重ね方向から見た場合に同じ位置に
重複して配設される電極の数が電極全体の６０％を越え
ないことを特徴としている。
【００１０】また、前記内部電極と前記ダミー電極の間
の距離Ｇを、積み重ね方向にとなり合う電極間に介在す
るセラミック層の厚みよりも大きくしたことを特徴とし
ている。
の距離Ｇを、積み重ね方向にとなり合う電極間に介在す
るセラミック層の厚みよりも大きくしたことを特徴とし
ている。
【００１１】
【作用】本発明の積層セラミック電子部品においては、
セラミックを介して積み重ねられる第１及び第２の内部
電極と、第１及び第２のダミー電極の位置を、一層ごと
又は複数層ごとに、第１及び第２の内部電極の引出し方
向に平行な方向に所定距離Ｌだけずらせるようにしてい
るので、第１及び第２の内部電極と、第１及び第２のダ
ミー電極の各電極のすべてが、積み重ね方向から見た場
合に同じ位置に重複して配設されることを抑制して、内
部電極の湾曲やそれによるデラミネーションなどの内部
欠陥の発生を防止することが可能になる。
セラミックを介して積み重ねられる第１及び第２の内部
電極と、第１及び第２のダミー電極の位置を、一層ごと
又は複数層ごとに、第１及び第２の内部電極の引出し方
向に平行な方向に所定距離Ｌだけずらせるようにしてい
るので、第１及び第２の内部電極と、第１及び第２のダ
ミー電極の各電極のすべてが、積み重ね方向から見た場
合に同じ位置に重複して配設されることを抑制して、内
部電極の湾曲やそれによるデラミネーションなどの内部
欠陥の発生を防止することが可能になる。
【００１２】また、各電極の位置ずれ量Ｌを、内部電極
とダミー電極の間の距離Ｇの５０％以上にすることによ
り、歪みの発生を抑制して、デラミネーションなどの内
部欠陥の発生を確実に防止することができるようにな
る。
とダミー電極の間の距離Ｇの５０％以上にすることによ
り、歪みの発生を抑制して、デラミネーションなどの内
部欠陥の発生を確実に防止することができるようにな
る。
【００１３】さらに、各電極のうち、積み重ね方向から
見た場合に同じ位置に重複して配設される電極が６０％
を越えないようにすることにより、また、各電極の位置
ずれ量Ｌを、積み重ね方向にとなり合う電極間に介在す
るセラミック層の厚みより大きくすることにより、内部
電極の積層数が増えた場合にも、歪みやそれによるデラ
ミネーションの発生を確実に防止することが可能にな
り、本発明をより実効あらしめることができる。
見た場合に同じ位置に重複して配設される電極が６０％
を越えないようにすることにより、また、各電極の位置
ずれ量Ｌを、積み重ね方向にとなり合う電極間に介在す
るセラミック層の厚みより大きくすることにより、内部
電極の積層数が増えた場合にも、歪みやそれによるデラ
ミネーションの発生を確実に防止することが可能にな
り、本発明をより実効あらしめることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を示し
てその特徴とするところをさらに詳しく説明する。
てその特徴とするところをさらに詳しく説明する。
【００１５】なお、ここでは、セラミックを誘電体とす
る積層セラミックコンデンサを例にとって説明する。
る積層セラミックコンデンサを例にとって説明する。
【００１６】［製造方法］まず、セラミック原料粉末を
バインダーと混合してなるスラリーを用意し、これを厚
み１０μmのセラミックグリーンシートに成形する。そ
して、このセラミックグリーンシート上に導電ペースト
を印刷した後、これを複数枚積み重ねることにより積層
素子を作成した。それからこの積層素子のバインダーを
分解、除去した後、所定の温度で焼成した。
バインダーと混合してなるスラリーを用意し、これを厚
み１０μmのセラミックグリーンシートに成形する。そ
して、このセラミックグリーンシート上に導電ペースト
を印刷した後、これを複数枚積み重ねることにより積層
素子を作成した。それからこの積層素子のバインダーを
分解、除去した後、所定の温度で焼成した。
【００１７】それから、外部電極形成用の金属ペースト
を塗布、焼付けすることにより図１，図２及び図３に示
すように、セラミック１中に、第１及び第２の内部電極
２（２ａ，２ｂ）、第１及び第２のダミー電極５（５
ａ，５ｂ）が配設され、かつ、素子（積層コンデンサ素
子）３の両側端面に引き出された第１及び第２の内部電
極２（２ａ，２ｂ）と導通する外部電極４が配設された
構造を有する積層セラミックコンデンサを得た。このと
きの内部電極の有効積層枚数は１５０枚とした。
を塗布、焼付けすることにより図１，図２及び図３に示
すように、セラミック１中に、第１及び第２の内部電極
２（２ａ，２ｂ）、第１及び第２のダミー電極５（５
ａ，５ｂ）が配設され、かつ、素子（積層コンデンサ素
子）３の両側端面に引き出された第１及び第２の内部電
極２（２ａ，２ｂ）と導通する外部電極４が配設された
構造を有する積層セラミックコンデンサを得た。このと
きの内部電極の有効積層枚数は１５０枚とした。
【００１８】また、比較例として、上記と同様の方法に
より、セラミック１中に複数の内部電極２のみが配設さ
れ、ダミー電極の配設されていない積層セラミックコン
デンサ（図４）及び、セラミック１中に内部電極２とダ
ミー電極５が、積み重ね方向から見た場合に同じ位置に
重複して配設された構造を有する積層セラミックコンデ
ンサ（図６）を製造した。
より、セラミック１中に複数の内部電極２のみが配設さ
れ、ダミー電極の配設されていない積層セラミックコン
デンサ（図４）及び、セラミック１中に内部電極２とダ
ミー電極５が、積み重ね方向から見た場合に同じ位置に
重複して配設された構造を有する積層セラミックコンデ
ンサ（図６）を製造した。
【００１９】［積層セラミックコンデンサの構造］図１
の積層セラミックコンデンサは、積み重ね方向に互いに
となり合う、内部電極２（２ａ，２ｂ）とダミー電極５
（５ａ，５ｂ）の間の隙間（ギャップ）１０（１０ａ，
１０ｂ）の位置が距離Ｌだけずれるように構成されてい
る。なお、この例では、位置ずれ量Ｌが、ギャップ１０
の距離Ｇと等しくなるように構成されている。
の積層セラミックコンデンサは、積み重ね方向に互いに
となり合う、内部電極２（２ａ，２ｂ）とダミー電極５
（５ａ，５ｂ）の間の隙間（ギャップ）１０（１０ａ，
１０ｂ）の位置が距離Ｌだけずれるように構成されてい
る。なお、この例では、位置ずれ量Ｌが、ギャップ１０
の距離Ｇと等しくなるように構成されている。
【００２０】また、図２の積層セラミックコンデンサ
は、４層の第１の内部電極２ａと４層の第２の内部電極
２ｂからなるコンデンサ部６ａと、積み重ね方向に互い
にとなり合う、同じく４層の第１の内部電極２ａと４層
の第２の内部電極２ｂからなるコンデンサ部６ｂとの関
係において、内部電極２とダミー電極５の間のギャップ
１０（１０ａ，１０ｂ）の位置がＬだけずれるように構
成されている。なお、この例では、位置ずれ量Ｌが、ギ
ャップ１０の距離Ｇと等しくなるように構成されてい
る。
は、４層の第１の内部電極２ａと４層の第２の内部電極
２ｂからなるコンデンサ部６ａと、積み重ね方向に互い
にとなり合う、同じく４層の第１の内部電極２ａと４層
の第２の内部電極２ｂからなるコンデンサ部６ｂとの関
係において、内部電極２とダミー電極５の間のギャップ
１０（１０ａ，１０ｂ）の位置がＬだけずれるように構
成されている。なお、この例では、位置ずれ量Ｌが、ギ
ャップ１０の距離Ｇと等しくなるように構成されてい
る。
【００２１】また、図３の積層セラミックコンデンサに
おいては、図１の積層セラミックコンデンサと同様に、
積み重ね方向に互いにとなり合う、内部電極２（２ａ，
２ｂ）とダミー電極５（５ａ，５ｂ）の間のギャップ１
０（１０ａ，１０ｂ）の位置が距離Ｌだけずれるように
構成されており、かつ、位置ずれ量Ｌが、ギャップ１０
の距離Ｇよりも大きくなるように構成されている。
おいては、図１の積層セラミックコンデンサと同様に、
積み重ね方向に互いにとなり合う、内部電極２（２ａ，
２ｂ）とダミー電極５（５ａ，５ｂ）の間のギャップ１
０（１０ａ，１０ｂ）の位置が距離Ｌだけずれるように
構成されており、かつ、位置ずれ量Ｌが、ギャップ１０
の距離Ｇよりも大きくなるように構成されている。
【００２２】［構造欠陥など観察結果］上記のようにし
て製造した積層セラミックコンデンサについて、脱バイ
ンダーの前後でのデラミネーションの発生状態、及び焼
成後におけるデラミネーション及びショート不良の発生
状態を調べた。その結果を表１に示す。
て製造した積層セラミックコンデンサについて、脱バイ
ンダーの前後でのデラミネーションの発生状態、及び焼
成後におけるデラミネーション及びショート不良の発生
状態を調べた。その結果を表１に示す。
【００２３】
【表１】
【００２４】表１において、No.１〜９の試料は、いず
れも本発明の構造を有する積層セラミックコンデンサで
あるが、そのうちのNo.８及び９の試料は、素子厚（セ
ラミック層の厚さ）＝７μm、ギャップ１０の距離Ｇ＝
５μmという条件のものである。なお、その他のNo.１〜
７の試料は、素子厚＝１０μmであり、ギャップ１０の
距離Ｇを、表１に示すように、１００〜１０μmの間で
変化させている。なお、No.１〜９の試料において、No.
５は図２に示す構造、No.６は図３に示す構造、その他
は図１に示す構造を有するものである。
れも本発明の構造を有する積層セラミックコンデンサで
あるが、そのうちのNo.８及び９の試料は、素子厚（セ
ラミック層の厚さ）＝７μm、ギャップ１０の距離Ｇ＝
５μmという条件のものである。なお、その他のNo.１〜
７の試料は、素子厚＝１０μmであり、ギャップ１０の
距離Ｇを、表１に示すように、１００〜１０μmの間で
変化させている。なお、No.１〜９の試料において、No.
５は図２に示す構造、No.６は図３に示す構造、その他
は図１に示す構造を有するものである。
【００２５】また、No.１０の試料はダミー電極を備え
ていない前述の図４に示すような構造を有する従来の積
層セラミックコンデンサであり、No.１１の試料は、前
述の図６に示すような、積み重ね方向から見た場合に電
極全体が同じ位置に重複して配設された構造を有する従
来の積層セラミックコンデンサである。なお、このNo.
１０，１１の積層セラミックコンデンサにおいても、素
子厚＝１０μmであり、また、ギャップの距離Ｇは１０
０μmである。
ていない前述の図４に示すような構造を有する従来の積
層セラミックコンデンサであり、No.１１の試料は、前
述の図６に示すような、積み重ね方向から見た場合に電
極全体が同じ位置に重複して配設された構造を有する従
来の積層セラミックコンデンサである。なお、このNo.
１０，１１の積層セラミックコンデンサにおいても、素
子厚＝１０μmであり、また、ギャップの距離Ｇは１０
０μmである。
【００２６】なお、表１の、Ｇ，Ｄ1，Ｄ2，及びＬ1は
（例えば、図３のモデルを参照）、それぞれ、 Ｇ ＝内部電極２とダミー電極の間の距離 Ｄ1＝短い方のダミー電極５ａの長さ Ｄ2＝長い方のダミー電極５ｂの長さ Ｌ1＝電極の位置ずれ量（Ｌ）−ギャップ１０の距離
（Ｇ） を示している。なお、上記より、位置ずれ量ＬはＬ1
＋Ｇとなる。すなわち、Ｌ1は、電極の位置がギャップ
１０の距離Ｇよりどれだけ多くずれているかを示してお
り、Ｌ1＝０のとき、電極がギャップ１０の距離Ｇと同
じだけずれていることを意味している。
（例えば、図３のモデルを参照）、それぞれ、 Ｇ ＝内部電極２とダミー電極の間の距離 Ｄ1＝短い方のダミー電極５ａの長さ Ｄ2＝長い方のダミー電極５ｂの長さ Ｌ1＝電極の位置ずれ量（Ｌ）−ギャップ１０の距離
（Ｇ） を示している。なお、上記より、位置ずれ量ＬはＬ1
＋Ｇとなる。すなわち、Ｌ1は、電極の位置がギャップ
１０の距離Ｇよりどれだけ多くずれているかを示してお
り、Ｌ1＝０のとき、電極がギャップ１０の距離Ｇと同
じだけずれていることを意味している。
【００２７】表１に示すように、No.１０及び１１の試
料（従来例）の場合には、脱バインダーを行う前の時点
で、すでに素子に歪みが生じて、内部電極に湾曲がみら
れ、積層ブロックをカットして素子を切り出した時点で
デラミネーションの発生が認められた。
料（従来例）の場合には、脱バインダーを行う前の時点
で、すでに素子に歪みが生じて、内部電極に湾曲がみら
れ、積層ブロックをカットして素子を切り出した時点で
デラミネーションの発生が認められた。
【００２８】これに対して、ギャップ幅Ｇを１００〜１
０μm、Ｄ1を１００μm、Ｄ2を２００〜１１０μm、Ｌ1
を０又は５０μm（No.６のみ）としたNo.１〜７の試料
の場合には、デラミネーションが発生せず、ショート不
良のない積層セラミックコンデンサが得られた。但し、
ギャップ幅Ｇが１０μmと小さいNo.７の試料において
は、印刷精度の問題からわずかにショート不良の発生
（発生率２％）が認められた。
０μm、Ｄ1を１００μm、Ｄ2を２００〜１１０μm、Ｌ1
を０又は５０μm（No.６のみ）としたNo.１〜７の試料
の場合には、デラミネーションが発生せず、ショート不
良のない積層セラミックコンデンサが得られた。但し、
ギャップ幅Ｇが１０μmと小さいNo.７の試料において
は、印刷精度の問題からわずかにショート不良の発生
（発生率２％）が認められた。
【００２９】また、No.８及び９の試料については、デ
ラミネーションの発生は認められなかったが、素子厚
（７μm）に対して、ギャップの距離Ｇが５μmと小さい
ことからショート不良が発生している。このように、本
発明の積層セラミック電子部品においては、素子厚とギ
ャップの距離の関係も考慮することが望ましい。なお、
一般的には、各電極の、対応する電極との位置ずれ量Ｌ
を、ギャップの距離Ｇの５０％以上とすることが望まし
い。
ラミネーションの発生は認められなかったが、素子厚
（７μm）に対して、ギャップの距離Ｇが５μmと小さい
ことからショート不良が発生している。このように、本
発明の積層セラミック電子部品においては、素子厚とギ
ャップの距離の関係も考慮することが望ましい。なお、
一般的には、各電極の、対応する電極との位置ずれ量Ｌ
を、ギャップの距離Ｇの５０％以上とすることが望まし
い。
【００３０】また、上記実施の形態では、積層セラミッ
クコンデンサを例にとって説明したが、本発明は、その
他にも、積層ＬＣ複合部品や積層アクチュエータ、積層
バリスタなどの、セラミック中に内部電極が配設された
種々のセラミック電子部品に適用することが可能であ
る。
クコンデンサを例にとって説明したが、本発明は、その
他にも、積層ＬＣ複合部品や積層アクチュエータ、積層
バリスタなどの、セラミック中に内部電極が配設された
種々のセラミック電子部品に適用することが可能であ
る。
【００３１】また、上記実施の形態では、特に示してい
ないが、第１及び第２の内部電極と、第１及び第２のダ
ミー電極の各電極のうち、積み重ね方向から見た場合に
重複した位置に配設される電極の数が電極全体の６０％
を越えると、内部電極の湾曲や、それに伴うデラミネー
ションなどが生じやすくなる傾向があるため、積み重ね
方向から見た場合に同じ位置に重複して配設される電極
の数が全体の６０％以下になるようにすることが望まし
い。
ないが、第１及び第２の内部電極と、第１及び第２のダ
ミー電極の各電極のうち、積み重ね方向から見た場合に
重複した位置に配設される電極の数が電極全体の６０％
を越えると、内部電極の湾曲や、それに伴うデラミネー
ションなどが生じやすくなる傾向があるため、積み重ね
方向から見た場合に同じ位置に重複して配設される電極
の数が全体の６０％以下になるようにすることが望まし
い。
【００３２】本発明はさらにその他の点においても上記
の実施の形態に限定されるものではなく、内部電極の積
層数や内部電極を構成する材料の種類、セラミック層の
厚みやセラミック層を構成する材料の種類などに関し、
発明の要旨の範囲内において種々の応用、変形を加える
ことが可能である。
の実施の形態に限定されるものではなく、内部電極の積
層数や内部電極を構成する材料の種類、セラミック層の
厚みやセラミック層を構成する材料の種類などに関し、
発明の要旨の範囲内において種々の応用、変形を加える
ことが可能である。
【００３３】
【発明の効果】上述のように、本発明の積層セラミック
電子部品は、セラミックを介して積み重ねられる第１及
び第２の内部電極と、第１及び第２のダミー電極の位置
を、一層ごと又は複数層ごとに、第１及び第２の内部電
極の引出し方向に平行な方向に所定距離Ｌだけずらせる
ようにしているので、第１及び第２の内部電極と、第１
及び第２のダミー電極の各電極のすべてが、積み重ね方
向から見た場合に同じ位置に重複して配設されることを
抑制して、内部電極の湾曲やそれによるデラミネーショ
ンなどの内部欠陥の発生を防止することができる。
電子部品は、セラミックを介して積み重ねられる第１及
び第２の内部電極と、第１及び第２のダミー電極の位置
を、一層ごと又は複数層ごとに、第１及び第２の内部電
極の引出し方向に平行な方向に所定距離Ｌだけずらせる
ようにしているので、第１及び第２の内部電極と、第１
及び第２のダミー電極の各電極のすべてが、積み重ね方
向から見た場合に同じ位置に重複して配設されることを
抑制して、内部電極の湾曲やそれによるデラミネーショ
ンなどの内部欠陥の発生を防止することができる。
【００３４】また、各電極の位置ずれ量Ｌを、内部電極
とダミー電極の間の距離Ｇの５０％以上にすることによ
り、歪みの発生を抑制して、デラミネーションなどの内
部欠陥の発生を確実に防止することができる。
とダミー電極の間の距離Ｇの５０％以上にすることによ
り、歪みの発生を抑制して、デラミネーションなどの内
部欠陥の発生を確実に防止することができる。
【００３５】さらに、各電極のうち、積み重ね方向から
見た場合に同じ位置に重複して配設される電極が６０％
を越えないようにすることにより、また、各電極の位置
ずれ量Ｌを、積み重ね方向にとなり合う電極間に介在す
るセラミック層の厚みより大きくすることにより、内部
電極の積層数が増えた場合にも、歪みやそれによるデラ
ミネーションの発生を確実に防止することが可能にな
り、本発明をより実効あらしめることができる。
見た場合に同じ位置に重複して配設される電極が６０％
を越えないようにすることにより、また、各電極の位置
ずれ量Ｌを、積み重ね方向にとなり合う電極間に介在す
るセラミック層の厚みより大きくすることにより、内部
電極の積層数が増えた場合にも、歪みやそれによるデラ
ミネーションの発生を確実に防止することが可能にな
り、本発明をより実効あらしめることができる。
【図１】本発明の実施の形態にかかる積層セラミック電
子部品の構造を示す断面図である。
子部品の構造を示す断面図である。
【図２】本発明の実施の形態にかかる積層セラミック電
子部品の構造の他の例を示す断面図である。
子部品の構造の他の例を示す断面図である。
【図３】本発明の実施の形態にかかる積層セラミック電
子部品の構造のさらに他の例を示す断面図である。
子部品の構造のさらに他の例を示す断面図である。
【図４】従来の積層セラミックコンデンサを示す断面図
である。
である。
【図５】従来の積層セラミックコンデンサの他の例を示
す断面図である。
す断面図である。
【図６】従来の積層セラミックコンデンサのさらに他の
例を示す断面図である。
例を示す断面図である。
１ セラミック ２（２ａ，２ｂ） 内部電極 ３ 素子 ４ 外部電極 ５（５ａ，５ｂ） ダミー電極 ６ａ，６ｂ コンデンサ部 １０（１０ａ，１０ｂ） ギャップ Ｇ 内部電極とダミー電極の距離 Ｄ1 短い方のダミー電極の長さ Ｄ2 長い方のダミー電極の長さ Ｌ 電極の位置ずれ量 Ｌ1 電極の位置ずれ量（Ｌ）−ギ
ャップの距離（Ｇ）
ャップの距離（Ｇ）
Claims (4)
- 【請求項１】 セラミック中に配設され、一端側が素子
の一方の端面に引き出された容量形成用の第１の内部電
極と、 前記第１の内部電極とセラミック層を介して対向する、
一端側が素子の前記第１の内部電極が引き出された端面
とは逆側の端面に引き出された容量形成用の第２の内部
電極と、 前記第１の内部電極の素子の端面に引き出されていない
方の端部側に、該端部と所定の距離Ｇをおいて配設され
た第１のダミー電極と、 前記第２の内部電極の素子の端面に引き出されていない
方の端部側に、該端部と所定の距離Ｇをおいて配設され
た第２のダミー電極とがセラミック層を介して交互に積
み重ねられた構造を有する積層セラミック電子部品であ
って、 第１及び第２の内部電極、及び第１及び第２のダミー電
極の各電極が、積み重ね方向から見た場合に同じ位置に
重複して配設されないように、第１及び第２の内部電極
と、第１及び第２のダミー電極の位置を、一層ごと又は
複数層ごとに、第１及び第２の内部電極の引出し方向に
平行な方向に所定距離Ｌだけずらせたことを特徴とする
積層セラミック電子部品。 - 【請求項２】 前記各電極の、対応する電極との位置ず
れ量Ｌが、前記内部電極と前記ダミー電極の間の距離Ｇ
の５０％以上であることを特徴とする請求項１記載の積
層セラミック電子部品。 - 【請求項３】 前記内部電極と、前記ダミー電極の各電
極のうち、積み重ね方向から見た場合に同じ位置に重複
して配設される電極の数が電極全体の６０％を越えない
ことを特徴とする請求項１又は記載の積層セラミック電
子部品。 - 【請求項４】 前記内部電極と前記ダミー電極の間の距
離Ｇを、積み重ね方向にとなり合う電極間に介在するセ
ラミック層の厚みよりも大きくしたことを特徴とする請
求項１，２又は３記載の積層セラミック電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02205596A JP3316731B2 (ja) | 1996-01-11 | 1996-01-11 | 積層セラミック電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02205596A JP3316731B2 (ja) | 1996-01-11 | 1996-01-11 | 積層セラミック電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09190946A true JPH09190946A (ja) | 1997-07-22 |
| JP3316731B2 JP3316731B2 (ja) | 2002-08-19 |
Family
ID=12072240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02205596A Expired - Lifetime JP3316731B2 (ja) | 1996-01-11 | 1996-01-11 | 積層セラミック電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316731B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999026259A1 (fr) * | 1997-11-18 | 1999-05-27 | Matsushita Electric Industrial Co., Ltd. | Lamine, condensateur et procede de production du lamine |
| JP2000012377A (ja) * | 1998-06-17 | 2000-01-14 | Murata Mfg Co Ltd | 積層セラミック電子部品及びその製造方法 |
| JP2003017362A (ja) * | 2001-06-28 | 2003-01-17 | Kyocera Corp | セラミック積層体の製法 |
| US7324324B2 (en) | 2004-03-26 | 2008-01-29 | Kyocera Corporation | Multilayer electronic component and manufacturing method thereof |
| US7345868B2 (en) * | 2002-10-07 | 2008-03-18 | Presidio Components, Inc. | Multilayer ceramic capacitor with terminal formed by electroless plating |
| US7394643B2 (en) | 2005-01-31 | 2008-07-01 | Tdk Corporation | Laminated electronic component |
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| US7715171B2 (en) | 2005-08-19 | 2010-05-11 | Murata Manufacturing Co., Ltd. | Multilayer ceramic capacitor |
| US20110002082A1 (en) * | 2009-07-01 | 2011-01-06 | Kemet Electronics Corporation | High capacitance multilayer with high voltage capability |
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| US20140116761A1 (en) * | 2012-10-31 | 2014-05-01 | Samsung Electronics Co., Ltd. | Multilayer ceramic capacitor and printed circuit board including the same |
| US20140240895A1 (en) * | 2013-02-25 | 2014-08-28 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic capacitor and method of manufacturing the same |
| US9196422B2 (en) | 2011-03-09 | 2015-11-24 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic capacitor having high capacity and method of manufacturing the same |
| JP2016111247A (ja) * | 2014-12-09 | 2016-06-20 | Tdk株式会社 | 積層セラミックコンデンサ |
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| US20220028618A1 (en) * | 2020-07-22 | 2022-01-27 | Taiyo Yuden Co., Ltd. | Ceramic electronic device and manufacturing method of the same |
| EP4325538A1 (en) * | 2022-08-12 | 2024-02-21 | Samsung Electro-Mechanics Co., Ltd. | Multilayer capacitor |
-
1996
- 1996-01-11 JP JP02205596A patent/JP3316731B2/ja not_active Expired - Lifetime
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