JP2016111247A - 積層セラミックコンデンサ - Google Patents

Abstract

【課題】所望の静電容量を確保しつつ、クラックを抑制する。【解決手段】積層セラミックコンデンサＣ１は、素体３と、素体３の内部において、互いに対向するように積層方向に同等の間隔で並置された端子電極５，６と、複数の内部電極７〜１０と、を備える。素体３のＸ方向での長さＴが、素体３のＺ方向での長さＬより長く、且つ、素体３のＹ方向での長さＷ以下である。内部電極７〜１０のＹ方向での長さＷ１が、内部電極７〜１０のＺ方向での長さＬ１よりも長い。素体３は、互いに対向する内部電極７，９との間に形成された複数の異極性対向領域２０Ａと、内部電極８を介して互いに対向する内部電極７同士の間と内部電極１０を介して互いに対向する内部電極９同士の間とにそれぞれ形成された複数の同極性対向領域２０Ｂと、を含む。異極性対向領域２０Ａと同極性対向領域２０Ｂとは、積層方向で交互に位置している。【選択図】図３

Description

本発明は、積層セラミックコンデンサに関する。

従来の積層セラミックコンデンサとして、第一方向及び第一方向に交差する第二方向に延び且つ互いに対向する第一及び第二主面と、第一及び第二主面の間を連結するように第二方向と第一及び第二主面の対向方向である第三方向とに延び且つ互いに対向する第一及び第二側面と、第一及び第二主面の間を連結するように第一方向及び第三方向に延び且つ互いに対向する第三及び第四側面と、を有し、誘電体からなる素体と、第一主面に配置された第一端子電極及び第二主面に配置された第二端子電極と、素体の内部において互いに対向するように配置された複数の内部電極と、を備えた積層セラミックコンデンサが知られている（例えば、特許文献１参照）。

特許文献１に記載されている積層セラミックコンデンサにおいて、素体の内部に配置された複数の内部電極は、第一端子電極に接続された複数の第一内部電極と、第二端子電極に接続された複数の第二内部電極とを有している。第一内部電極と第二内部電極とは、互いに隣接するように交互に配置されている。このように、互いに異極性の端子電極に接続された第一内部電極と第二内部電極とが隣接して対向することにより、第一内部電極と第二内部電極との間の対向領域に静電容量が生じる。

特開平１０−２２１６０号公報

上記特許文献１に記載の積層セラミックコンデンサでは、所望の静電容量を確保するために必要な数の第一及び第二内部電極が、素体の内部において第一方向で中心側に偏って配置されている。すなわち、素体において、内部電極が配置された中心側の領域に比べて、内部電極が配置されていない外側の誘電体の領域が多くなっている。このような場合、素体の内部にクラックが生じる可能性がある。

例えば、内部電極材料と誘電体材料とでは焼成工程における加熱後の熱収縮率に差があるため、上記特許文献１に記載の積層セラミックコンデンサのように、内部電極が配置された領域と内部電極が配置されていない誘電体の領域とのバランスが悪いと、この熱収縮率の差を起因とするクラックが生じる可能性がある。また、積層セラミックコンデンサに電圧を印加すると、誘電体材料は電歪現象によって電歪応力を生じるが、上記特許文献１に記載の積層セラミックコンデンサのように静電容量に寄与する内部電極が配置された領域が素体の中心側に偏って配置されていると、この電歪応力が偏って生じ、これによりクラックが生じる可能性がある。

本発明は、所望の静電容量を確保しつつ、クラックを抑制することができる積層セラミック電子部品を提供することを目的とする。

本発明に係る積層セラミックコンデンサは、第一方向及び第一方向に交差する第二方向に延び且つ互いに対向する第一及び第二主面と、第一及び第二主面の間を連結するように第二方向と第一及び第二主面の対向方向である第三方向とに延び且つ互いに対向する第一及び第二側面と、第一及び第二主面の間を連結するように第一方向及び第三方向に延び且つ互いに対向する第三及び第四側面と、を有し、誘電体からなる素体と、第一主面に配置された第一端子電極及び第二主面に配置された第二端子電極と、素体の内部において、互いに対向するように第一方向に同等の間隔で並置された複数の内部電極と、を備え、素体の第一方向での長さが、素体の第三方向での長さより長く、且つ、素体の第二方向での長さ以下であり、複数の内部電極の第二方向での長さが、複数の内部電極の第三方向での長さよりも長く、複数の内部電極は、第一端子電極に接続されていると共に第二端子電極には接続されていない複数の第一内部電極と、第二端子電極に接続されていると共に第一端子電極には接続されていない複数の第二内部電極と、少なくとも第二端子電極には接続されていない複数の第三内部電極と、少なくとも第一端子電極には接続されていない複数の第四内部電極と、を有し、素体は、互いに対向する第一内部電極と第二内部電極との間に形成される複数の第一領域と、第三内部電極を介して互いに対向する第一内部電極同士の間と第四内部電極を介して互いに対向する第二内部電極同士の間とにそれぞれ形成される複数の第二領域と、を含み、各第一領域と各第二領域とは、第一方向で交互に位置している。

本発明に係る積層セラミックコンデンサでは、素体の第一方向での長さが、第三方向での長さより長く、且つ、素体の第二方向での長さ以下であるため、低背である。素体の主面は、端子電極が配置されていることにより、他の電子機器に対する実装面を構成する。この実装面を構成する素体の主面と平行な第一方向に複数の誘電体層を積層することにより素体を構成した場合には、積層数を増加させても低背の積層セラミックコンデンサが実現される。

第一端子電極に接続された第一内部電極と第二端子電極に接続された第二内部電極とは、互いに極性が異なる。よって、互いに対向する第一及び第二内部電極の間に形成される第一領域では、静電容量が生じる。第一内部電極同士は互いに極性が同じであると共に、第二端子電極とは接続されていない第三内部電極は、少なくとも第一内部電極と異なる極性ではない。第二内部電極同士は互いに極性が同じであると共に、第一端子電極とは接続されていない第四内部電極は、少なくとも第二内部電極と異なる極性ではない。よって、第三内部電極を介して互いに対向する第一内部電極同士の間に形成される第二領域、及び、第四内部電極を介して互いに対向する第二内部電極同士の間に形成される第二領域では、静電容量が生じない。

素体は、このような静電容量が生じる複数の第一領域と静電容量が生じない複数の第二領域とを含むので、第一領域により所望の静電容量を確保しつつ、静電容量に寄与しない第二領域によって、同じ大きさの従来の積層セラミックコンデンサの素体に比して、内部電極が配置されていない領域を狭くすることができる。よって、同じ大きさの従来の積層セラミックコンデンサに比して、素体における内部電極が配置された領域と内部電極が配置されていない誘電体の領域とのバランスを良くすることができる。これにより、内部電極材料と誘電体材料との熱収縮率の差を起因とするクラックを抑制することが可能となる。

内部電極は全て互いに対向するように第一方向に同等の間隔で並置されているため、内部電極が配置された領域と内部電極が配置されていない誘電体の領域とが、素体内で一様に分布する。これにより、内部電極材料と誘電体材料との熱収縮率の差を起因とするクラックをより抑制することができる。さらに、第一領域と第二領域とが第一方向で交互に位置しているので、静電容量が生じる領域と静電容量が生じない領域とが素体内において均一に広がって分布する。これにより、電歪現象により生じる電歪応力が素体内に分散されるため、電歪現象を起因とするクラックを抑制することができる。

以上より、所望の静電容量を確保しつつ、クラックを抑制することができる積層セラミック電子部品が提供可能となる。

第三内部電極と第一内部電極との第一方向での間隔と、第四内部電極と第二内部電極との第一方向での間隔とが、同等であってもよい。

素体は、複数の内部電極が配置された内層部と、内層部を第一方向で挟むように配置され且つ複数の内部電極が配置されていない一対の外層部と、を有し、素体の第一方向での長さに対する各外層部の第一方向での長さの比は、０．０５〜０．２であってもよい。この場合、素体の略全体に内部電極が配置され、内部電極が配置されていない誘電体の領域が極力狭められている。よって、素体における内部電極が配置された領域と内部電極が配置されていない誘電体の領域とのバランスをより良くすることができるため、内部電極材料と誘電体材料との熱収縮率の差を起因とするクラックをより確実に抑制することが可能となる。

複数の内部電極は、第一方向で第一内部電極と同層に配置されていると共に第二端子電極に接続されている複数の第一補助電極と、第一方向で第二内部電極と同層に配置されていると共に第一端子電極に接続されている複数の第二補助電極と、第一方向で第三内部電極と同層に配置されていると共に第二端子電極に接続されている複数の第三補助電極と、第一方向で第四内部電極と同層に配置されていると共に第一端子電極に接続されている複数の第四補助電極と、を有してもよい。この場合、第一又は第三補助電極によって第二端子電極の素体に対する接続性を確実にすることができ、あるいは、第二又は第四補助電極によって第一端子電極の素体に対する接続性を確実にすることができる。

第三内部電極又は第四内部電極は、第一端子電極及び第二端子電極の何れにも接続されていない。

第三内部電極又は第四内部電極の第三方向での長さは、第一領域の第三方向での長さよりも長くてもよい。この場合、第三内部電極又は第四内部電極が長いので、電歪応力による機械的歪みを抑制することができ、よりクラックを抑制することが可能となる。

複数の内部電極のうち第一方向で最外層に配置された第一内部電極に対向するように配置され、且つ、第二端子電極に接続されていると共に第一端子電極に接続されていない調整電極を更に備えてもよい。この場合、第一方向で最外層に、静電容量に寄与する調整電極が配置されるので、当該調整電極により、積層段階において静電容量を微調整することができる。

第一方向で最外層において、第一端子電極と第二端子電極との間に直列に接続された複数の容量成分が形成されるように、誘電体を挟んで配置された複数の調整電極を更に備えてもよい。この場合、第一方向で最外層において、直列に接続された複数の容量成分が形成されるので、積層段階における静電容量の微調整をより容易にできる。

本発明によれば、所望の静電容量を確保しつつ、クラックを抑制することができる積層セラミック電子部品を提供することができる。

第１実施形態に係る積層セラミックコンデンサを示す斜視図である。 図１に示すII−II線に沿った断面図である。 図１に示すII−II線に沿った断面図である。 第１実施形態に係る積層セラミックコンデンサの、内部電極を含む断面図である。 第１実施形態に係る積層セラミックコンデンサの、内部電極を含む断面図である。 実施例の測定結果を示す表である。 第２実施形態に係る積層セラミックコンデンサを示す断面図である。 第３実施形態に係る積層セラミックコンデンサを示す断面図である。 第４実施形態に係る積層セラミックコンデンサを示す断面図である。 第５実施形態に係る積層セラミックコンデンサを示す断面図である。

以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

（第１実施形態）
まず、図１〜図５を参照して、第１実施形態に係る積層セラミックコンデンサの構成を説明する。図１は、第１実施形態に係る積層セラミックコンデンサを示す斜視図である。図２及び図３は、図１に示すII−II線に沿った断面図である。図４及び図５は、第１実施形態に係る積層セラミックコンデンサの、内部電極を含む断面図である。なお、図面においては、構成の説明のため、必要に応じてＸＹＺ方向を記載している。

図１〜図５に示すように、積層セラミックコンデンサＣ１は、素体３と、端子電極５，６と、複数の内部電極７，８，９，１０と、を備えている。

素体３は、略直方体形状を呈している。素体３は、Ｘ方向での長さＴがＺ方向での長さＬより長く、且つ、Ｘ方向での長さＴがＹ方向での長さＷ以下である。

素体３は、その外表面として、Ｘ方向及びＹ方向に延び且つ互いに対向する第一主面３ａ及び第二主面３ｂと、Ｙ方向及びＺ方向に延び且つ互いに対向する第一側面３ｃ及び第二側面３ｄと、Ｘ方向及びＺ方向に延び且つ互いに対向する第三側面３ｅ及び第四側面３ｆと、を有している。第一側面３ｃ、第二側面３ｄ、第三側面３ｅ、及び第四側面３ｆは、それぞれ第一主面３ａと第二主面３ｂとの間を連結するように延びている。

素体３は、第一側面３ｃ及び第二側面３ｄの対向方向であるＸ方向に、複数の誘電体層が積層された誘電体４から構成されている。素体３では、複数の誘電体層の積層方向（以下、単に「積層方向」と称する。）が、第一及び第二側面３ｃ，３ｄの対向方向（Ｘ方向）と一致する。各誘電体層は、例えば誘電体材料（ＢａＴｉＯ_３系、Ｂａ（Ｔｉ，Ｚｒ）Ｏ_３系、又は（Ｂａ，Ｃａ）ＴｉＯ_３系などの誘電体セラミック）を含むセラミックグリーンシートの焼結体から構成される。実際の素体３では、各誘電体層は、各誘電体層の間の境界が視認できない程度に一体化されている。

素体３は、複数の内部電極７〜１０と誘電体層とが交互に配置された内層部１１、内層部１１を積層方向で挟むように配置され且つ複数の内部電極７〜１０が配置されていない外層部１２と、を有する（図２参照）。本実施形態では、積層方向において、素体３の長さＴに対する各外層部１２の長さＴ１の比は、０．０５〜０．２（５〜２０％）である。

端子電極５は、第一主面３ａに配置されている。端子電極５は、第一主面３ａと、第一〜第四側面３ｃ，３ｄ，３ｅ，３ｆの各縁部と、を覆うように形成されている。すなわち、端子電極５は、第一主面３ａ上に位置する電極部分と、第一〜第四側面３ｃ，３ｄ，３ｅ，３ｆの一部上に位置する電極部分と、を有している。

端子電極６は、第二主面３ｂに配置されている。端子電極６は、第二主面３ｂと、第一〜第四側面３ｃ，３ｄ，３ｅ，３ｆの各縁部と、を覆うように形成されている。すなわち、端子電極６は、第二主面３ｂ上に位置する電極部分と、第一〜第四側面３ｃ，３ｄ，３ｅ，３ｆの一部上に位置する電極部分と、を有している。

端子電極５，６は、焼付層４０と、めっき層４１，４２とを有する。焼付層４０は、例えば導電性金属粉末及びガラスフリットを含む導電性ペーストを素体３の外表面に付与し、焼き付けることによって形成される。焼付層の導電性金属には、Ｃｕ又はＮｉ等が好ましい。めっき層４１，４２は、焼付層４０の上にめっき法により形成される。めっき層４１，４２は、Ｎｉ、Ｃｕ、Ｓｎ、又はＡｕ等が好ましく、最外表面のめっき層４２は、Ａｕ又はＳｎ等が好ましい。端子電極５，６同士は、素体３の外表面上においては互いに電気的に絶縁されている。

内部電極７の一端部は、素体３の第一主面３ａに露出している。これにより、内部電極７は端子電極５に接続されている。内部電極７の他端部は、素体３内に位置しており、第二主面３ｂには露出していない。すなわち、内部電極７は、端子電極６に接続されていない。内部電極９の一端部は、素体３の第二主面３ｂに露出している。これにより、内部電極９は端子電極６に接続されている。内部電極９の他端部は、素体３内に位置しており、第二主面３ｂには露出していない。すなわち、内部電極９は、端子電極５に接続されていない。

内部電極８の一端部は、素体３の第一主面３ａに露出している。これにより、内部電極８は、端子電極５に接続されている。内部電極８の他端部は、素体３内に位置しており、第二主面３ｂに露出していない。すなわち、内部電極８は、端子電極６に接続されていない。内部電極１０の一端部は、素体３の第二主面３ｂに露出している。これにより、内部電極１０は、端子電極６に接続されている。内部電極１０の他端部は、素体３内に位置しており、第一主面３ａには露出していない。すなわち、内部電極１０は、端子電極５に接続されていない。

内部電極７と内部電極８とは、何れも端子電極５に接続されているので、互いに極性が同じである。内部電極９と内部電極１０とは、何れも端子電極６に接続されているので、互いに極性が同じである。内部電極７，８と内部電極９，１０とは、互いに異なる極性の端子電極に接続されているので、互いに極性が異なる。

内部電極８は、２つの内部電極７の間に挟まれるように配置されている。これにより、端子電極５に接続された内部電極７，８が、積層方向で連続して３つ並置されている。この内部電極７，８は、積層方向で内部電極７、内部電極８、及び内部電極７の順で連続して並んでいる。内部電極１０は、２つの内部電極９の間に挟まれるように配置されている。これにより、端子電極６に接続された内部電極９，１０が、積層方向で連続して３つ並置されている。この内部電極９，１０は、積層方向で内部電極９、内部電極１０、及び内部電極９の順で連続して並んでいる。積層方向で連続して３つ並んだ内部電極７，８の組と、積層方向で連続して３つ並んだ内部電極９，１０の組とは、積層方向で交互に配置されている。

積層方向で互いに隣接する内部電極７及び内部電極８と、積層方向で互いに隣接する内部電極７及び内部電極９と、積層方向で互いに隣接する内部電極９及び内部電極１０とは、何れも互いに対向して積層方向に同等の間隔で並んで配置されている。換言すると、素体３の内部に配置された複数の内部電極７〜１０は全て積層方向に同等の間隔で並置されている。ここで、同等とは、等しいことに加えて、予め設定した範囲での微差又は製造誤差などを含んだ値を同等としてもよい。例えば、隣り合う内部電極７，９の間隔が、当該間隔の平均値から±１０％の範囲内であれば、同等の間隔であるとする。

内部電極７〜１０は、例えば平面視で略矩形形状を呈している。内部電極７〜１０は、Ｙ方向での長さＷ１がＺ方向での長さＬ１よりも大きい（図４及び図５参照）。内部電極７〜１０は、積層型の電気素子の内部電極として通常用いられる導電性材料（例えば、Ｎｉ又はＣｕ等）からなる。内部電極７〜１０は、上記導電性材料を含む導電性ペーストの焼結体として構成される。

素体３は、複数の異極性対向領域２０Ａと、複数の同極性対向領域２０Ｂと、を含んでいる（図３参照）。異極性対向領域２０Ａは、互いに対向する内部電極７と内部電極９との間に形成されている。互いに対向する内部電極７と内部電極９とは互いに極性が異なるので、異極性対向領域２０Ａでは、静電容量が生じる。

同極性対向領域２０Ｂは、内部電極８を介して互いに対向する内部電極７同士の間と、内部電極１０を介して互いに対向する内部電極９同士の間とにそれぞれ形成されている。互いに対向する内部電極７同士は同じ極性であり、内部電極７の間に介在する内部電極８も内部電極７と同じ極性であるので、内部電極８を介して互いに対向する内部電極７同士の間に形成された同極性対向領域２０Ｂでは、静電容量が生じない。同様に、互いに対向する内部電極９同士は同じ極性であり、内部電極９の間に介在する内部電極１０も内部電極９と同じ極性であるので、内部電極１０を介して互いに対向する内部電極９同士の間に形成された同極性対向領域２０Ｂでは、静電容量が生じない。

内部電極８，１０は、同極性対向領域２０Ｂを仕切るように配置されている。内部電極８は、静電容量に寄与することなく、内部電極７同士が対向する同極性対向領域２０Ｂを同等の間隔となるように分割する。内部電極１０は、静電容量に寄与することなく、内部電極９同士が対向する同極性対向領域２０Ｂを同等の間隔となるように分割する。内部電極８と内部電極７との積層方向での間隔と、内部電極１０と内部電極９との積層方向での間隔とが、同等である。よって、素体３内の全ての同極性対向領域２０Ｂは、内部電極８，９により、同等の間隔に分割されている。

異極性対向領域２０Ａと同極性対向領域２０Ｂとは、積層方向で交互に位置している。異極性対向領域２０Ａは、その異極性対向領域２０Ａに隣接する同極性対向領域２０Ｂによって挟まれている。静電容量が生じる異極性対向領域２０Ａと、静電容量が生じない同極性対向領域２０Ｂとが、素体３内に均一に広がって分布している。

積層セラミックコンデンサＣ１は、不図示の電子機器（例えば、回路基板や電子部品等）に実装される。積層セラミックコンデンサＣ１では、素体３の第一及び第二主面３ａ，３ｂが電子機器に対する実装面とされる。例えば、第二主面３ｂに配置された端子電極６が、第二主面３ｂと電子機器とが対向する状態で導電性接着剤又はＡｕ／Ｓｎハンダにより電子機器に接続されると共に、第一主面３ａに配置された端子電極５がワイヤにより電子機器に接続されるワイヤボンディング方式によって実装される。また、第一主面３ａに配置された端子電極５が、第一主面３ａと電子機器とが対向する状態で導電性接着剤又はＡｕ／Ｓｎハンダにより電子機器に接続されると共に、第二主面３ｂに配置された端子電極６がワイヤにより電子機器に接続されるワイヤボンディング方式によって実装されてもよい。

以上、本実施形態に係る積層セラミックコンデンサＣ１によれば、素体３のＸ方向での長さＴが、素体３のＺ方向での長さＬより長く、且つ、素体３のＹ方向での長さＷ以下であるため、低背である。素体３の第一及び第二主面３ａ，３ｂは、端子電極５，６が配置されていることにより、他の電子機器に対する実装面を構成する。この実装面を構成する素体３の第一及び第二主面３ａ，３ｂと平行なＸ方向に複数の誘電体層を積層することにより素体３を構成した場合には、積層数を増加させても低背の積層セラミックコンデンサＣ１が実現される。

端子電極５に接続された内部電極７と端子電極６に接続された内部電極９とは、互いに極性が異なる。よって、互いに対向する内部電極７，９の間に形成される異極性対向領域２０Ａでは、静電容量が生じる。内部電極７と内部電極８とは極性が同じである。内部電極９と内部電極１０とは極性が同じである。よって、内部電極８を介して互いに対向する内部電極７同士の間に形成される同極性対向領域２０Ｂ、及び、内部電極９を介して互いに対向する内部電極９同士の間に形成される同極性対向領域２０Ｂでは、静電容量が生じない。

素体３は、このような静電容量が生じる複数の異極性対向領域２０Ａと静電容量が生じない複数の同極性対向領域２０Ｂとを含むので、異極性対向領域２０Ａにより所望の静電容量を確保しつつ、静電容量に寄与しない同極性対向領域２０Ｂによって、同じ大きさの従来の積層セラミックコンデンサの素体に比して、内部電極７〜１０が配置されていない領域を狭くすることができる。よって、同じ大きさの従来の積層セラミックコンデンサに比して、素体３における内部電極７〜１０が配置された領域と内部電極７〜１０が配置されていない誘電体４の領域とのバランスを良くすることができる。これにより、内部電極材料と誘電体材料との熱収縮率の差により素体３内で生じる内部応力を抑制することができ、当該内部応力によって生じるクラックを抑制することが可能となる。

内部電極７〜１０は全て互いに対向するように積層方向に同等の間隔で並置されているため、内部電極７〜１０が配置された領域と内部電極７〜１０が配置されていない誘電体４の領域とが、素体３内で一様に分布する。これにより、内部電極材料と誘電体材料との熱収縮率の差を起因とするクラックをより抑制することができる。さらに、異極性対向領域２０Ａと同極性対向領域２０Ｂとが積層方向で交互に位置しているので、静電容量が生じる領域と静電容量が生じない領域とが何れも素体３内において均一に広がって分布する。これにより、電歪現象により生じる電歪応力が素体３内に分散されるため、電歪現象を起因とするクラックを抑制することができる。

以上より、所望の静電容量を確保しつつ、クラックを抑制することができる。

本実施形態に係る積層セラミックコンデンサＣ１によれば、上述したように、素体３内で生じる内部応力を抑制することができる。その結果、積層セラミックコンデサＣ１の実装においてハンダが固化する際に、積層セラミックコンデンサＣ１（素体３）に引っ張り応力が加わる場合でも、上記内部応力に起因するクラックの発生を抑制することができる。

さらに本実施形態によれば、積層方向において、素体３の長さＴに対する各外層部１２の長さＴ１の比Ｔ１／Ｔが０．０５〜０．２（５〜２０％）であるので、素体３の略全体に内部電極７〜１０が配置され、内部電極７〜１０が配置されていない誘電体４の領域が極力狭められている。よって、素体３における内部電極７〜１０が配置された領域と内部電極７〜１０が配置されていない誘電体４の領域とのバランスをより良くすることができるため、内部電極材料と誘電体材料との熱収縮率の差を起因とするクラックをより確実に抑制することが可能となる。

ここで、本実施形態において、素体３の長さＴに対する各外層部１２の長さＴ１の比Ｔ１／Ｔが０．０５〜０．２（５〜２０％）である場合が好ましいことを、図６を参照して、実施例１〜６によって、具体的に示す。実施例１〜６では、Ｘ方向の長さＴが１２００μｍ、Ｙ方向の長さＷが２０００μｍ、Ｚ方向の長さＬが５００μｍの寸法の素体の積層セラミックコンデンサにおいて、内部電極が配置されていない外層部の厚みを変化させることにより、素体の長さＴに対する各外層部の長さＴ１の比Ｔ１／Ｔを変化させて、クラックの発生率を測定した。図６は、実施例１〜６の測定結果を示す表である。

実施例１〜６では、上述した積層セラミックコンデンサＣ１を用いた。すなわち、素体３の長さＴに対する各外層部１２の長さＴ１の比Ｔ１／Ｔが０．０５〜０．２（５〜２０％）である積層セラミックコンデンサＣ１を用いた。具体的には、実施例１では比Ｔ１／Ｔが０．０３３（３．３％）、実施例２では比Ｔ１／Ｔが０．０５（５％）、実施例３では比Ｔ１／Ｔが０．１（１０％）、実施例４では比Ｔ１／Ｔが０．１５（１５％）、実施例５では比Ｔ１／Ｔが０．２（２０％）、実施例６では比Ｔ１／Ｔが０．２５（２５％）である積層セラミックコンデンサＣ１をそれぞれ用いた。

測定の結果、実施例１〜６におけるクラック発生率は、それぞれ０．００１％、０．００１％、０．００５％、０．０１９％、０．０７４％、０．２８％であった。特に、比Ｔ１／Ｔが０．２（２０％）以下の場合には、比Ｔ１／Ｔが０．２５（２５％）以上の場合と比べて、クラックの発生をより確実に抑制できることが確認された。なお、比Ｔ１／Ｔが０．０５（５％）未満の場合にも、クラック発生率を低くすることができるものの、素体の外層部が薄過ぎるので、仮にクラックが生じた場合には当該クラックが内部電極に到達し易くなる。クラックが内部電極に到達すると、静電容量の低下を伴い、所望の静電容量を確保することができない。よって、比Ｔ１／Ｔは０．０５（５％）以上であることが好ましい。以上のことから、素体３の長さＴに対する各外層部１２の長さＴ１の比Ｔ１／Ｔが０．０５〜０．２（５〜２０％）であることが好ましいことが確認された。

（第２実施形態）
次に、図７を参照して、第２実施形態に係る積層セラミックコンデンサの構成を説明する。図７は、第２実施形態に係る積層セラミックコンデンサを示す断面図であって、第１実施形態における図３に対応するＸＺ断面図である。

図７に示すように、本実施形態に係る積層セラミックコンデンサＣ２は、上記実施形態に係る積層セラミックコンデンサＣ１と同様、素体３と、端子電極５，６と、複数の内部電極７〜１０と、を備えている。なお、図７では、端子電極５，６が有する焼付層４０及びめっき層４１，４２を省略して示している。

本実施形態に係る積層セラミックコンデンサＣ２が第１実施形態に係る積層セラミックコンデンサＣ１と異なる点は、複数の内部電極として、内部電極７〜１０に加え、複数の補助電極１３，１４，１５，１６を有している点である。

補助電極１３は、積層方向で内部電極７と同層に配置されている。すなわち、補助電極１３は、積層方向で内部電極７と同じ位置に配置されている。補助電極１３の一端部は、素体３の第二主面３ｂに露出している。これにより、補助電極１３は、端子電極６に接続されている。補助電極１３の他端部は、素体３内において、内部電極７における素体３内に位置する端部に対して、Ｚ方向で離間して対向するように位置している。補助電極１３の他端部は、第一主面３ａには露出していない。すなわち、補助電極１３は、端子電極５には接続されていない。

補助電極１５は、積層方向で内部電極９と同層に配置されている。すなわち、補助電極１５は、積層方向で内部電極９と同じ位置に配置されている。補助電極１５の一端部は、素体３の第一主面３ａに露出している。これにより、補助電極１５は、端子電極５に接続されている。補助電極１５の他端部は、素体３内において、内部電極９における素体３内に位置する端部に対し、Ｚ方向で離間して対向するように位置している。補助電極１５の他端部は、第二主面３ｂには露出していない。すなわち、補助電極１５は、端子電極６には接続されていない。

補助電極１４は、積層方向で内部電極８と同層に配置されている。すなわち、補助電極１４は、積層方向で内部電極８と同じ位置に配置されている。補助電極１４の一端部は、素体３の第二主面３ｂに露出している。これにより、補助電極１４は、端子電極６に接続されている。補助電極１４の他端部は、素体３内において、内部電極８における素体３内に位置する端部に対し、Ｚ方向で離間して対向するように位置している。補助電極１４の他端部は、第一主面３ａには露出していない。すなわち、補助電極１４は、端子電極５には接続されていない。

補助電極１６は、積層方向で内部電極１０と同層に配置されている。すなわち、補助電極１６は、積層方向で内部電極１０と同じ位置に配置されている。補助電極１６の一端部は、素体３の第一主面３ａに露出している。これにより、補助電極１６は、端子電極５に接続されている。補助電極１６の他端部は、素体３内において、内部電極１０における素体３内に位置する端部に対し、Ｚ方向で離間して対向するように位置している。補助電極１６の他端部は、第二主面３ｂには露出していない。すなわち、補助電極１６は、端子電極６には接続されていない。

内部電極７，８及び補助電極１５，１６は、何れも端子電極５に接続されているので、互いに極性が同じである。内部電極９，１０及び補助電極１３，１４は、何れも端子電極６に接続されているので、互いに極性が同じである。内部電極７，８及び補助電極１５，１６と、内部電極９，１０及び補助電極１３，１４とは、互いに異なる極性の端子電極に接続されているので、互いに極性が異なる。

補助電極１４は、２つの補助電極１３の間に挟まれるように配置されている。これにより、端子電極６に接続された補助電極１３，１４が、積層方向で連続して３つ並置されている。この補助電極１３，１４は、積層方向で補助電極１３、補助電極１４、及び補助電極１３の順で連続して並んでいる。補助電極１６は、２つの補助電極１５の間に挟まれるように配置されている。これにより、端子電極５に接続された補助電極１５，１６が、積層方向で連続して３つ並置されている。この補助電極１５，１６は、積層方向で補助電極１５、補助電極１６、及び補助電極１５の順で連続して並んでいる。積層方向で連続して３つ並んだ補助電極１３，１４の組と、積層方向で連続して３つ並んだ補助電極１５，１６の組とは、積層方向で交互に配置されている。

互いに隣接する補助電極１３及び補助電極１４と、互いに隣接する補助電極１３及び内部電極９と、互いに隣接する内部電極７及び補助電極１５と、互いに隣接する補助電極１５及び補助電極１６と、互いに隣接する補助電極１５及び内部電極７とは、何れも互いに対向して積層方向に同等の間隔で並んで配置されている。換言すると、素体３の内部に配置された複数の内部電極７〜１０及び補助電極１３〜１６は、全て積層方向に同等の間隔で並置されている。

補助電極１３〜１６の大きさ及び材料は、内部電極７〜１０と同様である。すなわち、補助電極１３〜１６は、例えば平面視で略矩形形状を呈しており、Ｙ方向での長さＷ１がＺ方向での長さＬ１よりも大きい。補助電極１３〜１６は、積層型の電気素子の内部電極として通常用いられる導電性材料（例えば、Ｎｉ又はＣｕ等）からなり、上記導電性材料を含む導電性ペーストの焼結体として構成される。

以上、本実施形態に係る積層セラミックコンデンサＣ２においても、異極性対向領域２０Ａにより所望の静電容量を確保しつつ、静電容量に寄与しない同極性対向領域２０Ｂによって、同じ大きさの従来の積層セラミックコンデンサの素体に比して、内部電極７〜１０及び補助電極１３〜１６が配置されていない領域を狭くすることができる。よって、同じ大きさの従来の積層セラミックコンデンサに比して、素体３における内部電極７〜１０及び補助電極１３〜１６が配置された領域と、内部電極７〜１０及び補助電極１３〜１６が配置されていない誘電体４の領域とのバランスを良くすることができる。これにより、内部電極材料と誘電体材料との熱収縮率の差を起因とするクラックを抑制することが可能となる。これに加え、内部電極７〜１０及び補助電極１３〜１６は全て互いに対向するように積層方向に同等の間隔で並置されているため、内部電極７〜１０及び補助電極１３〜１６が配置された領域と、内部電極７〜１０及び補助電極１３〜１６が配置されていない誘電体４の領域とが、素体３内で一様に分布する。これにより、内部電極材料と誘電体材料との熱収縮率の差を起因とするクラックをより抑制することができる。さらに、異極性対向領域２０Ａと同極性対向領域２０Ｂとが積層方向で交互に位置しているので、静電容量が生じる領域と静電容量が生じない領域とが素体３内において均一に広がって分布する。これにより、電歪現象により生じる電歪応力が素体３内に分散されるため、電歪現象を起因とするクラックを抑制することができる。以上より、所望の静電容量を確保しつつ、クラックを抑制することができる。

さらに、本実施形態に係る積層セラミックコンデンサＣ２によれば、補助電極１３，１４によって端子電極６の素体３に対する接続性を確実にすることができると共に、補助電極１５，１６によって端子電極５の素体３に対する接続性を確実にすることができる。

なお、上記実施形態では、内部電極として、複数の補助電極１３〜１６を有しているとしたが、複数の補助電極１３〜１６の全てを有していなくてもよい。すなわち、補助電極１３〜１６の少なくとも何れかを有していてもよい。

（第３実施形態）
次に、図８を参照して、第３実施形態に係る積層セラミックコンデンサの構成を説明する。図８は、第３実施形態に係る積層セラミックコンデンサを示す断面図であって、第１実施形態における図３に対応するＸＺ断面図である。なお、図８では、端子電極５，６が有する焼付層４０及びめっき層４１，４２を省略して示している。

図８に示すように、本実施形態に係る積層セラミックコンデンサＣ３は、上記実施形態に係る積層セラミックコンデンサＣ１と同様、素体３と、端子電極５，６と、複数の複数の内部電極７〜１０と、を備えている。

本実施形態に係る積層セラミックコンデンサＣ３が第１実施形態に係る積層セラミックコンデンサＣ１と異なる点は、内部電極８，１０が、端子電極５，６の何れにも接続されていない点である。

本実施形態において、内部電極８，１０のＺ方向での長さＬ２は、異極性対向領域２０ＡのＺ方向での長さＬ３よりも長い。内部電極８，１０の両端部は、素体３内に位置しており、素体３の第一及び第二主面３ａ，３ｂに露出していない。すなわち、内部電極８，１０は、端子電極５，６の何れにも接続されていない。端子電極６と接続されていない内部電極８は、少なくとも内部電極７と異なる極性ではない。端子電極５と接続されていない内部電極１０は、少なくとも内部電極９と異なる極性ではない。

互いに対向する内部電極７同士は同じ極性であり、内部電極７の間に介在する内部電極８は少なくとも内部電極７と異なる極性ではないので、内部電極８を介して互いに対向する内部電極７同士の間に形成された同極性対向領域２０Ｂでは、静電容量が生じない。同様に、互いに対向する内部電極９同士は同じ極性であり、内部電極９の間に介在する内部電極１０は少なくとも内部電極９と異なる極性ではないので、内部電極１０を介して互いに対向する内部電極９同士の間に形成された同極性対向領域２０Ｂでは、静電容量が生じない。

以上、本実施形態に係る積層セラミックコンデンサＣ３においても、第１実施形態同様、所望の静電容量を確保しつつ、クラックを抑制することができる。

さらに、本実施形態に係る積層セラミックコンデンサＣ３によれば、内部電極８，１０のＺ方向での長さＬ２は、異極性対向領域２０ＡのＺ方向での長さＬ３よりも長いので、電歪応力による機械的歪みを抑制することができ、よりクラックを抑制することが可能となる。

なお、上記実施形態では、内部電極８，１０のＺ方向での長さＬ２は、異極性対向領域２０ＡのＺ方向での長さＬ３よりも長いとしたが、内部電極８，１０のＺ方向での長さＬ２は、異極性対向領域２０ＡのＺ方向での長さＬ３以下であってもよい。

（第４実施形態）
次に、図９を参照して、第４実施形態に係る積層セラミックコンデンサの構成を説明する。図９は、第４実施形態に係る積層セラミックコンデンサを示す断面図であって、第１実施形態における図３に対応するＸＺ断面図である。なお、図９では、端子電極５，６が有する焼付層４０及びめっき層４１，４２を省略して示している。

図９に示すように、本実施形態に係る積層セラミックコンデンサＣ４は、上記の第２実施形態に係る積層セラミックコンデンサＣ２と同様、素体３と、端子電極５，６と、複数の内部電極７〜１０と、複数の補助電極１３〜１６と、を備えている。

本実施形態に係る積層セラミックコンデンサＣ４が第２実施形態に係る積層セラミックコンデンサＣ２と異なる点は、積層方向で最外層において、調整電極１７と、調整補助電極１８と、を更に備えている点である。

調整電極１７は、複数の内部電極のうち積層方向で最外層に配置された内部電極９に対向するように配置されている。すなわち、調整電極１７は、積層方向で両端において、内部電極９に隣接して配置されている。調整電極１７の一端部は、素体３の第一主面３ａに露出している。これにより、調整電極１７は、端子電極５に接続されている。調整電極１７の他端部は、素体３内に位置しており、第二主面３ｂに露出していない。すなわち、調整電極１７は、端子電極６に接続されていない。

調整補助電極１８は、積層方向で調整電極１７と同層に配置されている。すなわち、調整補助電極１８は、積層方向で両端において、内部電極９に隣接して配置されている。調整補助電極１８の一端部は、素体３の第二主面３ｂに露出している。これにより、調整補助電極１８は、端子電極６に接続されている。調整補助電極１８の他端部は、素体３内において、調整電極１７における素体３内に位置する端部に対し、Ｚ方向で離間して対向するように位置している。調整補助電極１８の他端部は、第一主面３ａには露出していない。すなわち、調整補助電極１８は、端子電極５には接続されていない。

調整電極１７は、内部電極９と極性が異なる。よって、隣接して対向する内部電極９と調整電極１７との間には、静電容量が生じる。すなわち、調整電極１７は、内部電極９と対向することにより、内部電極９と調整電極１７との間に異極性対向領域２０Ａを形成する。調整電極１７は、積層工程の段階において、積層セラミックコンデンサＣ４における静電容量を微調整する機能を有する。

積層方向において、調整電極１７及び調整補助電極１８と、隣接する内部電極９との間隔は、互いに対向して積層方向に同等の間隔で並置された内部電極７〜１０及び補助電極１３〜１６の間隔と同じである。換言すると、素体３の内部に配置された複数の内部電極７〜１０、補助電極１３〜１６、調整電極１７、及び調整補助電極１８は全て積層方向に同等の間隔で並置されている。

以上、本実施形態に係る積層セラミックコンデンサＣ４においても、第１実施形態同様、所望の静電容量を確保しつつ、クラックを抑制することができる。

さらに、本実施形態に係る積層セラミックコンデンサＣ４によれば、積層方向で最外層に、静電容量に寄与する調整電極１７が配置されているので、当該調整電極１７により、積層段階において静電容量を微調整することができる。

なお、調整電極１７に代えて又は加えて、複数の内部電極のうち積層方向で最外層に配置された内部電極７に対向するように配置され、且つ、端子電極６に接続されていると共に端子電極５に接続されていない調整電極を有していてもよい。この場合、当該端子電極６に接続された調整電極は、内部電極７と隣接して対向することにより、静電容量が生じる異極性対向領域２０Ａを形成する。

上記実施形態では、調整電極１７と共に調整補助電極１８を備えるとしたが、これに限られず、調整補助電極１８は備えずに調整電極１７を備えるとしてもよい。また、上記実施形態では、積層方向で両端において調整電極１７が配置されているとしたが、これに限られず積層方向で一端において調整電極１７が配置されていてもよい。

上記実施形態では、素体３の内部に配置された複数の内部電極７〜１０、複数の補助電極１３〜１６、調整電極１７、及び調整補助電極１８が全て積層方向に同等の間隔で並置されているとしたが、これに限られない。例えば、積層方向で最外層にある調整電極１７及び調整補助電極１８と、これと隣接する内部電極９との間隔は、その他の複数の内部電極の間隔と全く同じ間隔でなくてもよい。

（第５実施形態）
次に、図１０を参照して、第５実施形態に係る積層セラミックコンデンサの構成を説明する。図１０は、第５実施形態に係る積層セラミックコンデンサを示す断面図であって、第１実施形態における図３に対応するＸＺ断面図である。なお、図１０では、端子電極５，６が有する焼付層４０及びめっき層４１，４２を省略して示している。

図１０に示すように、本実施形態に係る積層セラミックコンデンサＣ５は、上記の第３実施形態に係る積層セラミックコンデンサＣ３と同様、素体３と、端子電極５，６と、複数の内部電極７〜１０を備えている。なお、第３実施形態では、内部電極８，１０のＺ方向での長さＬ２は、異極性対向領域２０ＡのＺ方向での長さＬ３よりも長いとしたが、本実施形態では、内部電極８，１０のＺ方向での長さＬ２は、異極性対向領域２０ＡのＺ方向での長さＬ３と略同じとしている。

本実施形態に係る積層セラミックコンデンサＣ５が第３実施形態に係る積層セラミックコンデンサＣ３と異なる点は、積層方向で最外層において、端子電極５と端子電極６との間に直列に接続された複数の容量成分が形成されるように、誘電体４を挟んで配置された複数の調整電極３０を更に備えている点である。複数の調整電極３０は、複数の内部電極のうち積層方向で最外層に配置された内部電極７に対向するように配置されている。すなわち、複数の調整電極３０は、積層方向で両端において、内部電極９に隣接して配置されている。

調整電極３０は、主電極２５、主電極２７、及び中間電極２６を含んでいる。主電極２５は、積層方向で最外層において、中間電極２６を介して内部電極７に対向して配置されている。主電極２５の一端部は、素体３の第一主面３ａに露出している。これにより、主電極２５は端子電極５に接続されている。主電極２５の他端部は、素体３内に位置しており、第二主面３ｂには露出していない。すなわち、主電極２５は、端子電極６に接続されていない。

主電極２７は、積層方向で主電極２５と同層に配置されている。すなわち、主電極２７は、積層方向で最外層において、中間電極２６を介して内部電極７に対向して配置されている。主電極２７の一端部は、素体３の第二主面３ｂに露出している。これにより、主電極２７は端子電極６に接続されている。主電極２７の他端部は、素体３内に位置しており、第一主面３ａには露出していない。すなわち、主電極２７は、端子電極５に接続されていない。

中間電極２６は、積層方向で、主電極２５，２７と、主電極２５，２７と対向する内部電極７との間に配置されている。中間電極２６の両端部は、素体３内に位置しており、第一及び第二主面３ａ，３ｂには露出していない。すなわち、中間電極２６は、端子電極５，６の何れにも接続されていない。

主電極２５，２７と中間電極２６とは、それぞれ誘電体４を挟んで対向して配置されている。主電極２５と主電極２７とは、中間電極２６を共用している。主電極２５と中間電極２６とが対向する領域には、第１の容量成分Ｃ_１が形成される。主電極２７と中間電極２６とが対向する領域には、第２の容量成分Ｃ_２が形成される。これにより、主電極２５と主電極２７との間には、直列に接続された第１の容量成分Ｃ_１及び第２の容量成分Ｃ_２が形成されている。すなわち、端子電極５と端子電極６との間に直列に接続された複数の容量成分が形成されている。

以上、本実施形態に係る積層セラミックコンデンサＣ５においても、上記実施形態同様、所望の静電容量を確保しつつ、クラックを抑制することができる。

さらに、本実施形態に係る積層セラミックコンデンサＣ５によれば、積層方向で最外層において、直列に接続された複数の容量成分（第１の容量成分Ｃ_１及び第２の容量成分Ｃ_２）が形成されるので、積層段階における静電容量の微調整をより容易にできる。

以上、本発明の種々の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、各請求項に記載した要旨を変更しない範囲で変形し、又は他のものに適用したものであってもよい。

本発明の効果を奏する限り、各内部電極の積層方向での並び方は、上記実施形態での並び方に限られない。例えば、上記第１実施形態では、連続して三つ並んだ内部電極７，８の組と、連続して三つ並んだ内部電極９，１０の組とが積層方向でそれぞれ交互に並置されているとしたが、例えば連続して四つ以上並んだ内部電極７，８の組と、連続して四つ以上並んだ内部電極９，１０の組とが積層方向でそれぞれ交互に並置されていてもよい。

上記第４実施形態に係る調整電極１７及び調整補助電極１８を有する積層セラミックコンデンサＣ４において、内部電極８は、端子電極５に接続され、内部電極９は端子電極６に接続されているとしたが、これに限られない。例えば、この積層セラミックコンデンサＣ４における内部電極８，９は、端子電極５，６の何れにも接続されていなくてもよい。また、この積層セラミックコンデンサＣ４において、内部電極として補助電極１３〜１６を有するとしたが、内部電極として補助電極１３〜１６を有していなくてもよい。

なお、上記実施形態によれば、素体３のＹ方向での長さＷの方が、素体３のＸ方向での長さＴよりも大きい。このため、通常の積層セラミックコンデンサ、すなわち、素体のＹ方向での長さが素体のＸ方向での長さよりも大きく、且つ、端子電極がＹ方向で対向する第三及び第四側面に配置されているような、通常の積層セラミックコンデンサと実装面積を同じくすることができる。

Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５…積層セラミックコンデンサ、３…素体、３ａ…第一主面、３ｂ…第二主面、３ｃ…第一側面、３ｄ…第二側面、３ｅ…第三側面、３ｆ…第四側面、４…誘電体、５，６…端子電極、７〜１０…内部電極、１１…内層部、１２…外層部、１３〜１６…補助電極、１７，３０…調整電極、２０Ａ…異極性対向領域、２０Ｂ…同極性対向領域、Ｃ_１，Ｃ_２…容量成分。

Claims (8)

1. 第一方向及び前記第一方向に交差する第二方向に延び且つ互いに対向する第一及び第二主面と、前記第一及び第二主面の間を連結するように前記第二方向と前記第一及び第二主面の対向方向である第三方向とに延び且つ互いに対向する第一及び第二側面と、前記第一及び第二主面の間を連結するように前記第一方向及び前記第三方向に延び且つ互いに対向する第三及び第四側面と、を有し、誘電体からなる素体と、
   前記第一主面に配置された第一端子電極及び前記第二主面に配置された第二端子電極と、
   前記素体の内部において、互いに対向するように前記第一方向に同等の間隔で並置された複数の内部電極と、
   を備え、
   前記素体の前記第一方向での長さが、前記素体の前記第三方向での長さより長く、且つ、前記素体の前記第二方向での長さ以下であり、
   前記複数の内部電極の前記第二方向での長さが、前記複数の内部電極の前記第三方向での長さより長く、
   前記複数の内部電極は、前記第一端子電極に接続されていると共に前記第二端子電極には接続されていない複数の第一内部電極と、前記第二端子電極に接続されていると共に前記第一端子電極には接続されていない複数の第二内部電極と、少なくとも前記第二端子電極には接続されていない複数の第三内部電極と、少なくとも前記第一端子電極には接続されていない複数の第四内部電極と、を有し、
   前記素体は、互いに対向する前記第一内部電極と前記第二内部電極との間に形成される複数の第一領域と、前記第三内部電極を介して互いに対向する前記第一内部電極同士の間と前記第四内部電極を介して互いに対向する前記第二内部電極同士の間とにそれぞれ形成される複数の第二領域と、を含み、
   各前記第一領域と各前記第二領域とは、前記第一方向で交互に位置している、積層セラミックコンデンサ。
2. 前記第三内部電極と前記第一内部電極との前記第一方向での間隔と、前記第四内部電極と前記第二内部電極との前記第一方向での間隔とが、同等である、請求項１に記載の積層セラミックコンデンサ。
3. 前記素体は、前記複数の内部電極が配置された内層部と、前記内層部を前記第一方向で挟むように配置され且つ前記複数の内部電極が配置されていない一対の外層部と、を有し、
   前記素体の前記第一方向での長さに対する各前記外層部の前記第一方向での長さの比は、０．０５〜０．２である、請求項１又は２に記載の積層セラミックコンデンサ。
4. 前記複数の内部電極は、前記第一方向で前記第一内部電極と同層に配置されていると共に前記第二端子電極に接続されている複数の第一補助電極と、前記第一方向で前記第二内部電極と同層に配置されていると共に前記第一端子電極に接続されている複数の第二補助電極と、前記第一方向で前記第三内部電極の同層に配置されていると共に前記第二端子電極に接続されている複数の第三補助電極と、前記第一方向で前記第四内部電極と同層に配置されていると共に前記第一端子電極に接続されている複数の第四補助電極と、を有する、請求項１〜３の何れか一項に記載の積層セラミックコンデンサ。
5. 前記第三内部電極又は前記第四内部電極は、前記第一端子電極及び前記第二端子電極の何れにも接続されていない、請求項１〜４の何れか一項に記載の積層セラミックコンデンサ。
6. 前記第三内部電極又は前記第四内部電極の前記第三方向での長さは、前記第一領域の前記第三方向での長さよりも長い、請求項１〜５の何れか一項に記載の積層セラミックコンデンサ。
7. 前記複数の内部電極のうち前記第一方向で最外層に配置された前記第一内部電極に対向するように配置され、且つ、前記第二端子電極に接続されていると共に前記第一端子電極に接続されていない調整電極を更に備える、請求項１〜６の何れか一項に記載の積層セラミックコンデンサ。
8. 前記第一方向で最外層において、前記第一端子電極と前記第二端子電極との間に直列に接続された複数の容量成分が形成されるように、前記誘電体を挟んで配置された複数の調整電極を更に備える、
   請求項１〜７の何れか一項に記載の積層セラミックコンデンサ。

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