KR20140058841A - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명의 일 실시형태는 유전체 층을 포함하는 세라믹 본체; 상기 세라믹 본체 일면에 형성되는 산화막; 상기 세라믹 본체의 일면에서 상기 산화막의 양측에 형성되는 제1 외부전극 및 제2 외부전극; 상기 유전체 층 상에 형성되며 상기 제1 외부전극으로 노출되는 제1 전극 인출부와 상기 산화막으로 노출되며 노출된 단부에 복합금속산화물 영역이 형성된 제1 절연 인출부를 포함하는 제1 내부전극; 및 상기 제2 외부전극으로 노출되는 제2 전극 인출부와 상기 산화막으로 노출되고 노출된 단부에 복합금속산화물 영역이 형성되어 있으며 상기 제1 절연 인출부와 중첩되어 부가 용량을 형성하는 제2 절연 인출부를 포함하며, 상기 제1 내부전극과 상기 유전체 층을 사이에 두고 대향하여 배치되는 제2 내부전극; 을 포함하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 커패시터{Multilayer ceramic capacitor}
본 발명은 우수한 정전용량 및 낮은 ESL을 나타내고, 회로기판에의 실장이 용이한 적층 세라믹 전자부품에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
적층 세라믹 커패시터는 커패시턴스 성분 외에 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분을 함께 가지며, 이러한 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분은 바이패스 커패시터의 기능을 저해하게 된다. 특히, 등가직렬인덕턴스(ESL)는 고주파에서 커패시터의 인던턴스를 높여 고주파 노이즈 제거 특성을 저해하게 된다.
일본 공개 특허 공보 2011-023707 호
본 발명은 우수한 정전용량 및 낮은 ESL을 나타내고, 회로기판에의 실장이 용이한 적층 세라믹 전자부품을 제공하고자 한다.
본 발명의 일 실시형태는 유전체 층을 포함하는 세라믹 본체; 상기 세라믹 본체 일면에 형성되는 산화막; 상기 세라믹 본체의 일면에서 상기 산화막의 양측에 형성되는 제1 외부전극 및 제2 외부전극; 상기 유전체 층 상에 형성되며 상기 제1 외부전극으로 노출되는 제1 전극 인출부와 상기 산화막으로 노출되며 노출된 단부에 복합금속산화물 영역이 형성된 제1 절연 인출부를 포함하는 제1 내부전극; 및 상기 제2 외부전극으로 노출되는 제2 전극 인출부와 상기 산화막으로 노출되고 노출된 단부에 복합금속산화물 영역이 형성되어 있으며 상기 제1 절연 인출부와 중첩되어 부가 용량을 형성하는 제2 절연 인출부를 포함하며, 상기 제1 내부전극과 상기 유전체 층을 사이에 두고 대향하여 배치되는 제2 내부전극; 을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 산화막은 상기 제1 및 제2 절연 인출부의 중첩된 영역을 모두 덮도록 형성될 수 있다.
상기 적층 세라믹 전자부품은 상기 산화막 상에 배치되는 절연층을 더 포함할 수 있다.
상기 절연층은 제1 외부전극 및 제2 외부전극 사이에 형성될 수 있다.
상기 제1 내부전극 및 제2 내부전극은 상기 세라믹 본체의 길이 방향 및 폭 방향의 평면에 형성되며 상기 세라믹 본체의 폭 방향 일면으로 노출될 수 있다.
상기 제1 내부전극 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수직으로 배치될 수 있다.
본 발명의 일 실시형태에 의하면 상기 제1 외부전극 및 제2 외부전극은 상기 세라믹 본체의 폭 방향 일면에 형성되며, 상기 세라믹 본체의 두께 방향의 일면 또는 타면으로 연장되어 형성될 수 있다.
또한 본 실시형태의 적층 세라믹 전자부품은 상기 산화막과 상기 제1 외부전극 및 제2 외부전극의 상기 세라믹 본체의 폭 방향 일면에 형성된 영역을 모두 덮도록 형성되는 절연층을 더 포함할 수 있다.
본 실시형태에서 상기 제1 내부전극 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치될 수 있다.
상기 산화막은 마그네슘(Mg), 망간(Mn), 실리콘(Si) 및 코발트(Co)로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있으며, 상기 산화막은 산화망가니즈(MnO), 이산화망가니즈(MnO2), 삼산화이망가니즈(Mn2O3), 사산화삼망가니즈(Mn3O4) 및 산화마그네슘(MgO)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
상기 복합금속산화물 영역은 Ni-Mg-O, Ni-Mn-O 또는 Ni-Mg-Mn-O를 포함할 수 있다.
상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.
본 발명의 다른 일 실시형태는 유전체 층을 포함하는 세라믹 본체; 서로 중첩된 영역을 가지며, 상기 세라믹 본체의 일면으로 노출되는 제1 및 제2 인출부를 각각 가지는 제1 및 제2 내부전극; 상기 제1 및 제2 인출부의 중첩된 영역을 덮도록 형성되는 산화막; 및 상기 제1 및 제2 인출부와 연결되며, 상기 산화막의 양측에 형성되는 제1 및 제2 외부전극; 을 포함하며, 상기 제1 및 제2 인출부는 산화막으로 덮힌 단부에 복합금속산화물 영역이 형성되어 있는 적층 세라믹 전자부품을 제공한다.
상기 적층 세라믹 전자부품은 산화막 상에 배치되는 절연층을 더 포함할 수 있다.
본 발명의 또 다른 일 실시형태는 유전체 층을 포함하는 세라믹 본체; 상기 유전체 층 상에 형성되며, 상기 세라믹 본체의 길이 방향 일면 및 서로 대향하는 폭 방향 일면 및 타면으로 노출되는 제1 내부전극; 상기 제1 내부전극과 상기 유전체 층을 사이에 두고 대향하여 배치되며 상기 세라믹 본체의 길이 방향 일면에 대향하는 길이 방향 타면 및 폭 방향 일면 및 타면으로 노출되는 제2 내부전극; 상기 세라믹 본체의 폭 방향 일면 및 타면에 배치되는 산화막; 제1 내부전극과 전기적으로 연결되는 제1 외부전극; 및 제2 내부전극과 전기적으로 연결되는 제2 외부전극; 을 포함하며, 상기 제1 및 제2 내부전극은 폭 방향 일면 및 타면으로 노출된 단부에 복합금속산화물 영역이 형성되어 있는 적층 세라믹 전자부품을 제공한다.
상기 적층 세라믹 전자부품은 산화막 상에 배치되는 절연층을 더 포함할 수 있다.
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 상세하게는 우수한 정전용량 및 낮은 ESL을 나타내고, 회로기판에의 실장이 용이한 적층 세라믹 전자부품을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 개략적인 사시도이다.
도 2는 도 1의 세라믹 본체에 대한 분해 사시도이다.
도 3a 및 도3b는 도 1에 도시된 적층 세라믹 전자부품의 내부전극 구조를 나타내는 단면도이다.
도 4a 및 도4b는 도 1의 A-A'에 따른 단면도이다.
도 5는 도 1의 A-A'에 따른 투영 단면도이다.
도 6은 도 1의 B-B' 단면도이다.
도 7은 도 1의 C1-C1' 단면도이다.
도 8은 도 1의 C2-C2' 단면도이다.
도 9는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 10a 및 도 10b는 도 9의 A-A' 단면도이다.
도 11은 도 9의 B-B' 단면도이다.
도 12는 도 9의 C1-C1' 단면도이다.
도 13은 도 9의 C2-C2' 단면도이다.
도 14는 본 발명의 또 다른 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 15는 도 14의 A-A' 단면도이다.
도 16은 도 14의 B-B' 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 개략적인 사시도 이며, 도 2는 도 1의 세라믹 본체(110)에 대한 분해 사시도이다.
도 3a 및 도3b는 도 1에 도시된 적층 세라믹 전자부품의 내부전극 구조를 나타내는 단면도이다.
도 4a 및 도4b는 도 1의 A-A' 단면도이고, 도 5는 도 1의 A-A' 투영 단면도이며 도 6 내지 도 8은 각각 도 1의 B-B', C1-C1' 및 C2-C2'의 단면도에 해당한다.
도 1 내지 도 8을 참조하면, 본 실시 형태에 따른 적층 세라믹 전자부품은 유전체 층(111)을 포함하는 세라믹 본체(110); 상기 유전체 층(111) 상에 형성되는 내부전극(121,122); 상기 세라믹 본체(110)의 일면에 형성되는 산화막(140); 및 외부전극(131,132)을 포함할 수 있다.
상기 세라믹 본체(110)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 x, y 및 z는 각각 길이 방향, 두께 방향, 폭 방향을 나타낸다. 여기서, 두께 방향은 유전체 층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
본 실시형태에서, 세라믹 본체(110)는 폭 방향으로 서로 대향하는 제1면(1) 및 제2면(2), 길이 방향으로 서로 대향하는 제3면(3) 및 제4면(4)과 두께 방향으로 서로 대향하는 제5면(5) 및 제6면(6)을 가질 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)는 복수의 유전체 층(111)이 적층되어 형성될 수 있다. 상기 세라믹 본체(110)를 구성하는 복수의 유전체 층(111)은 소결된 상태로써, 인접하는 유전체 층(111)끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체 층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 본체(110) 내부에는 상기 유전체 층(111) 상에 내부전극(121,122)이 형성될 수 있다. 도 3a 및 도 3b는 세라믹 본체(110)를 구성하는 유전체 층(111)과 상기 유전체 층(111)에 형성된 내부전극(121,122)을 나타내는 단면도이고, 도 4a 및 도 4b는 도 1의 A-A' 단면도이다.
본 발명의 일 실시형태에 따르면, 제1 극성의 제1 내부전극(121)과 제2 극성의 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 일 유전체 층(111)을 사이에 두고 서로 대향하도록 길이 방향 및 폭 방향의 평면에서 두께 방향으로 적층되도록 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, Ni, Cu, Pd, 또는 이들의 합금일 수 있다.
이에 한정되는 것은 아니나, 유전체 층(111)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극층을 인쇄할 수 있다. 내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체(110)를 형성할 수 있다.
도 3a, 도 3b, 도 4a 및 도 4b를 참조하면, 제1 및 제2 내부전극은 세라믹 본체(110)의 제1면으로 노출되는 제1 인출부(121a,121b) 및 제2 인출부(122a,122b)를 각각 포함할 수 있다. 상기 제1 인출부(121a,121b)는 외부전극과 연결되기 위한 제1 전극 인출부(121a)와 외부전극과 연결되지 않는 제1 절연 인출부(121b)를 포함하며, 상기 제2 인출부(122a,122b) 역시 외부전극과 연결되는 제2 전극 인출부(122a)와 제1 절연 인출부(121b)와 중첩되는 영역을 가지며 외부전극과 연결되지 않는 제2 절연 인출부(122b)를 포함한다.
일반적으로, 제1 및 제2 내부전극은 중첩되는 영역에 의하여 정전용량을 형성하며, 서로 다른 극성의 외부전극과 연결되는 인출부는 중첩되는 영역을 갖지 않는다. 그러나, 본 발명의 일 실시형태에 따르면 제1 및 제2 인출부, 좀더 구체적으로 제1 및 제2 절연 인출부(121b,122b)가 서로 중첩되는 영역을 가져 부가 용량을 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 산화막(140)의 양측에는 서로 다른 극성의 제1 및 제2 외부전극(131,132)이 형성될 수 있다.
세라믹 본체(110)의 제1면으로 인출된 제1 내부전극(121)의 제1 전극 인출부(121a)와 연결되도록 제1 외부전극(131)이 형성되고, 세라믹 본체(110)의 제1면으로 인출된 제2 내부전극(122)의 제2 전극 인출부(122a)와 연결되도록 제2 외부전극(132)이 형성될 수 있다.
상기 제1 외부전극(131)은 제1 인출부 중 제2 인출부와 중첩되지 않은 영역과 연결될 수 있고, 제2 외부전극(132)은 제2 인출부 중 제1 인출부와 중첩되지 않은 영역과 연결될 수 있다.
상기 제1 외부전극(131)은 제2 인출부와 접촉되지 않도록 제1 인출부의 일부와 연결될 수 있고, 제2 외부전극(132)은 제1 인출부와 접촉되지 않도록 제2 인출부의 일부와 연결될 수 있다.
상기 세라믹 본체(110)의 제1면에는 제1 인출부(121a,121b) 및 제2 인출부(122a,122b)의 중첩되는 영역을 모두 덮도록 산화막(140)이 형성된다. 제1 및 제2 내부전극(121,122) 간의 전기적 단락을 확실하게 방지하기 위하여 도 5에 도시된 바와 같이 상기 산화막(140)은 중첩되는 영역보다 길이 방향으로 좀더 큰 너비를 가지도록 형성될 수 있다. 즉, 상기 세라믹 본체(110)의 길이 방향에서 제1 및 제2 인출부의 중첩되는 너비를 W1, 산화막(140)의 너비를 W2라고 할 때, W2>W1일 수 있다.
또한 도시되지 않았으나, 본 발명의 일 실시형태에 따르면, 상기 산화막(140)은 제1 및 제2 인출부의 중첩 영역을 덮도록 형성되고, 제1 및 제2 외부전극(131,132)과 소정의 간격을 두고 형성될 수 있다.
상기 산화막(140)을 형성하는 방법으로는 슬러리 도포, 건조막 부착 또는 전사 등의 방법이 있으나 내부전극이 노출된 세라믹 본체(110)의 일면에 부착이 가능하다면 그 방법은 특별히 제한되지 않는다.
상기 산화막(140)은 상기 내부전극에 포함되는 금속에 고용되어 내부전극에 포함된 금속보다 저항이 높은 복합산화물을 형성하는 모든 성분을 포함할 수 있으며, 이에 한정되는 것은 아니나 마그네슘(Mg), 망간(Mn), 실리콘(Si) 및 코발트(Co)로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
나아가 이에 제한되는 것은 아니나, 상기 산화막(140)은 산화망가니즈(MnO), 이산화망가니즈(MnO2), 삼산화이망가니즈(Mn2O3), 사산화삼망가니즈(Mn3O4) 및 산화마그네슘(MgO)로 이루어진 군에서 선택되는 하나 이상으로 형성될 수 있다.
상기 산화막(140)이 제1 및 제2 절연 인출부(121b,122b)의 노출된 단부를 덮음으로 인하여 상기 산화막(140)과 접하고 있는 제1 및 제2 절연 인출부(121b,122b)의 단부에는 복합금속산화물 영역(121c,122c)이 형성된다. 상기 복합금속산화물 영역(121c,122c)은 내부전극을 구성하는 금속에 상기 산화막(140)의 성분이 고용되어 형성된다. 좀 더 구체적으로 제1 절연 인출부(121b)에 형성된 복합금속산화물 영역은 제1 복합금속산화물 영역(121c)으로, 제2 절연 인출부(122b)에 형성된 복합금속산화물 영역)은 제2 복합금속산화물 영역(122c)으로 볼 수 있다.
상기 복합금속산화물 영역(121c,122c)은 Ni-Mg-O, Ni-Mn-O 또는 Ni-Mg-Mn-O로 형성될 수 있으며, 상기 예에 한정되지 않고 내부전극을 구성하는 금속과 산화막(140)에 포함된 성분의 조합으로 다양하게 형성될 수 있다.
상기 복합금속산화물 영역(121c,122c)은 상기 산화막(140) 상에도 형성될 수 있으며, 상기 복합금속산화물 영역(121c,122c)과 상기 산화막(140)은 일체화되어 그 경계가 분명하게 나타나지 않을 수 있다. 상기 산화막(140)은 두껍게 형성될 필요가 없으며 내부전극과 반응하여 복합금속산화물 영역(121c,122c)를 형성할 수 있는 정도의 두께면 충분하다.
상기 산화막(140)이 매우 얇게 도포되는 경우, 상기 산화막(140)과 상기 복합금속산화물 영역(121c,122c)의 성분이 동일하게 형성될 수 있다.
또한 도면에는 산화막(140)이 굴곡 없는 완전한 평면으로 도시되었으나 내부전극과의 반응으로 인하여 연결되지 않은 구간이 존재하거나 표면이 굴곡진 형상으로 형성될 수 있다.
나아가 본 발명의 적층 세라믹 전자부품은 상기 제1 및 제2 외부전극(131,132) 사이에 형성되며, 상기 산화막(140)을 덮는 절연층(150)을 더 포함할 수 있다. 상기 절연층(150)은 이에 한정되는 것은 아니나 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.
본 실시형태와 같이, 제1 및 제2 외부전극(131,132)이 세라믹 본체(110)의 제1면에 형성되고 절연층(150)이 제1 및 제2 외부전극(131,132) 사이에 배치되는 경우 상기 세라믹 본체(110)의 제1면이 실장면이 되며, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 전자부품의 실장면 즉, 제1면(1)에 수직으로 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극은 인출부에도 중첩 영역이 형성되어 적층 세라믹 전자부품의 용량이 증가될 수 있다. 또한, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
상기 산화막은 세라믹 본체의 일면으로 노출되며 서로 중첩되는 내부전극의 인출부를 덮어 내부전극 간의 전기적 단락을 방지할 수 있다. 또한 상기 산화막의 적용으로 인해 형성된 복합금속산화물 영역은 산화막과 함께 내습 특성 저하 등의 내부 결함을 효율적으로 방지하며 노출된 내부전극 단부의 신뢰성 열화를 방지할 수 있다.
나아가 상기 절연층을 추가로 적용함으로서 적층 세라믹 전자부품의 신뢰성을 더욱 향상시킬 수 있으며, 필요한 특성에 따라 상기 절연층의 두께를 적절히 조절할 수 있다.
또한 본 실시예와 같이 적층 세라믹 전자부품의 일면에 외부전극이 형성되는 경우 회로기판의 실장이 더 용이해지고 실장 밀도를 향상시킬 수 있다.
도 9 내지 도 13은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품을 나타낸다. 도 9는 본 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이고, 도 10a 및 도 10b는 도 9의 A-A' 단면도이며, 도 11 내지 13은 각각 도 9의 B-B' 단면도, C1-C1' 단면도 및 C2-C2' 단면도를 나타낸다. 이하에서는 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소 및 효과에 대한 자세한 설명은 생략한다.
도 9 내지 도 13에 나타난 바와 같이 본 실시형태에 의하면, 제1면에 형성된 제1 및 제2 외부전극(131,132)은 상기 세라믹 본체(110)의 두께 방향 일면 또는 타면까지 연장되어 형성될 수 있다.
이 경우, 상기 절연층(150)은 제1 및 제2 외부전극(131,132) 사이에서 상기 산화막(140)을 덮는 형태로 형성될 수도 있으나, 제1 및 제2 외부전극(131,132) 중 상기 세라믹 본체(110)의 제1면에 형성된 영역과 상기 산화막(140)을 모두 덮도록 형성될 수 있다.
상기와 같이 제1 및 제2 외부전극(131,132)이 세라믹 본체(110)의 두께 방향 일면 또는 타면에 연장되어 형성되는 경우, 세라믹 본체(110)의 두께 방향 일면 또는 타면(제5면 또는 제6면)이 실장면이 될 수 있으며, 제1 및 제2 내부전극은 적층 세라믹 전자부품의 실장면에 수평으로 배치될 수 있다. 즉, 수평 실장이 가능하다.
도시되지는 않았지만, 상기의 두 실시형태에서 상기 내부전극(121,122)은 상기 세라믹 본체(110)의 제1면(1) 뿐 아니라 제2면(2), 제3면(3) 또는 제4면(4) 중 하나 이상의 면으로 노출될 수 있으며, 내부전극이 노출된 면에는 산화막이 배치될 수 있다. 또한 노출된 내부전극의 단부에는 복합금속산화물 영역이 형성될 수 있으며 상기 복합금속산화물 영역은 상기 산화막 상에 형성될 수도 있다. 나아가 상기 산화막 상에는 절연층이 추가로 배치될 수 있다.
상기 복합금속산화물 영역, 산화막 및 절연층에 관한 설명은 상술한 내용과 중복되므로 여기에서는 생략하도록 하며, 당업자에 의하여 내부전극이 노출되는 면의 갯수, 위치, 외부전극의 확장구조 및 위치 등도 다양하게 변경될 수 있다.
도 14 내지 도 16은 각각 본 발명의 또 다른 실시형태에 따른 적층 세라믹 전자부품을 나타낸다. 도 14는 본 실시형태에 따른 적층 세라믹 전자부품의 사시도이고, 도 15 및 도 16은 A-A' 단면도 및 B-B' 단면도에 해당한다. 이하에서는 상술한 실시 예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소 및 효과에 대한 자세한 설명은 생략한다.
도 14 내지 도 16을 참고하면, 본 발명의 또 다른 일 실시형태는 유전체 층(111')을 포함하는 세라믹 본체(110'); 상기 유전체 층(111') 상에 형성되며, 상기 세라믹 본체(110')의 길이 방향 일면 및 서로 대향하는 폭 방향 일면 및 타면으로 노출되는 제1 내부전극; 상기 제1 내부전극과 상기 유전체 층(111')을 사이에 두고 대향하여 배치되며 상기 세라믹 본체(110')의 길이 방향 일면에 대향하는 길이 방향 타면 및 폭 방향 일면 및 타면으로 노출되는 제2 내부전극; 상기 세라믹 본체(110')의 폭 방향 일면 및 타면에 배치되는 산화막(140'); 제1 내부전극과 전기적으로 연결되는 제1 외부전극(131'); 및 제2 내부전극과 전기적으로 연결되는 제2 외부전극(132'); 을 포함하는 적층 세라믹 전자 부품을 제공한다.
제1 및 제2 외부전극이 동일면에 형성되는 상기의 실시형태와 달리 본 실시형태는 제1 및 제2 외부전극(131',132')이 서로 다른 면에 형성된다. 즉, 길이 방향으로 대향하는 일면 및 타면에 각각 형성되는 형태의 적층 세라믹 전자부품에 관한 것이다.
본 실시형태에서 제1 내부전극(121')은 제1 전극 인출부(121a')와 제1 절연 인출부(121b')를 포함하며, 제2 내부전극(122')은 제2 전극 인출부(122a')와 제2 절연 인출부(122b')를 포함할 수 있다.
상기 제1 외부전극(131')과 연결되는 제1 전극 인출부(121a')는 상기 세라믹 본체(110')의 길이 방향 일면으로 노출되며, 상기 산화막(140')과 접하는 제1 절연 인출부(121b')는 상기 세라믹 본체(110')의 폭 방향으로 대향하는 일면 및 타면으로 노출된다. 또한 제2 외부전극(132')과 연결되는 제2 전극 인출부(122a')는 상기 세라믹 본체(110')의 길이 방향 일면과 대향하는 타면으로 노출되며, 상기 산화막(140')과 접하는 제2 절연 인출부(122b')는 제1 절연 인출부(121b')와 동일하게 상기 세라믹 본체(110')의 폭 방향으로 대향하는 일면 및 타면으로 노출된다.
상기 산화막(140')과 접하는 제1 및 제2 절연 인출부(121b',122b')의 단부에는 복합금속산화물 영역(121c',122c')이 형성될 수 있다.
또한 상기 산화막(140') 상에는 절연층(150')이 추가로 배치될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110 : 세라믹 본체 111 : 유전체 층
121 : 제1 내부전극 122 : 제2 내부전극
131 : 제1 외부전극 132 : 제2 외부전극
140 : 산화막 150 : 절연층

Claims (17)

  1. 유전체 층을 포함하는 세라믹 본체;
    상기 세라믹 본체 일면에 형성되는 산화막;
    상기 세라믹 본체의 일면에서 상기 산화막의 양측에 형성되는 제1 외부전극 및 제2 외부전극;
    상기 유전체 층 상에 형성되며 상기 제1 외부전극으로 노출되는 제1 전극 인출부와 상기 산화막으로 노출되며 노출된 단부에 복합금속산화물 영역이 형성된 제1 절연 인출부를 포함하는 제1 내부전극; 및
    상기 제2 외부전극으로 노출되는 제2 전극 인출부와 상기 산화막으로 노출되고 노출된 단부에 복합금속산화물 영역이 형성되어 있으며 상기 제1 절연 인출부와 중첩되어 부가 용량을 형성하는 제2 절연 인출부를 포함하며, 상기 제1 내부전극과 상기 유전체 층을 사이에 두고 대향하여 배치되는 제2 내부전극;
    을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 산화막은 상기 제1 및 제2 절연 인출부의 중첩된 영역을 모두 덮도록 형성되는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 산화막 상에 배치되는 절연층을 더 포함하는 적층 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 절연층은 상기 제1 외부전극 및 제2 외부전극 사이에 형성되는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 내부전극 및 제2 내부전극은 상기 세라믹 본체의 길이 방향 및 폭 방향의 평면에 형성되며, 상기 세라믹 본체의 폭 방향 일면으로 노출되는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 내부전극 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수직으로 배치되는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 제1 외부전극 및 제2 외부전극은 상기 세라믹 본체의 폭 방향 일면에 형성되며, 상기 세라믹 본체의 두께 방향의 일면 또는 타면으로 연장되어 형성되는 적층 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 산화막 및 상기 제1 외부전극 및 제2 외부전극 중 상기 세라믹 본체의 폭 방향 일면에 형성된 영역을 모두 덮도록 형성되는 절연층을 더 포함하는 적층 세라믹 전자부품.
  9. 제7항에 있어서,
    상기 제1 내부전극 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치되는 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 산화막은 마그네슘(Mg), 망간(Mn), 실리콘(Si) 및 코발트(Co)로 이루어진 군에서 선택되는 하나 이상을 포함하는 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 산화막은 산화망가니즈(MnO), 이산화망가니즈(MnO2), 삼산화이망가니즈(Mn2O3), 사산화삼망가니즈(Mn3O4) 및 산화마그네슘(MgO)으로 이루어진 군에서 선택되는 하나 이상을 포함하는 적층 세라믹 전자부품.
  12. 제1항에 있어서,
    상기 복합금속산화물 영역은 Ni-Mg-O, Ni-Mn-O 또는 Ni-Mg-Mn-O를 포함하는 적층 세라믹 전자부품.
  13. 제3항 또는 제8항에 있어서,
    상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함하는 적층 세라믹 전자부품.
  14. 유전체 층을 포함하는 세라믹 본체;
    서로 중첩된 영역을 가지며, 상기 세라믹 본체의 일면으로 노출되는 제1 및 제2 인출부를 각각 가지는 제1 및 제2 내부전극;
    상기 제1 및 제2 인출부의 중첩된 영역을 덮도록 형성되는 산화막; 및
    상기 제1 및 제2 인출부와 연결되며, 상기 산화막의 양측에 형성되는 제1 및 제2 외부전극;
    을 포함하며, 상기 제1 및 제2 인출부는 산화막으로 덮힌 단부에 복합금속산화물 영역이 형성되어 있는 적층 세라믹 전자부품.
  15. 제14항에 있어서,
    상기 산화막 상에 배치되는 절연층을 더 포함하는 적층 세라믹 전자부품.
  16. 유전체 층을 포함하는 세라믹 본체;
    상기 유전체 층 상에 형성되며, 상기 세라믹 본체의 길이 방향 일면 및 서로 대향하는 폭 방향 일면 및 타면으로 노출되는 제1 내부전극;
    상기 제1 내부전극과 상기 유전체 층을 사이에 두고 대향하여 배치되며 상기 세라믹 본체의 길이 방향 일면에 대향하는 길이 방향 타면 및 폭 방향 일면 및 타면으로 노출되는 제2 내부전극;
    상기 세라믹 본체의 폭 방향 일면 및 타면에 배치되는 산화막;
    제1 내부전극과 전기적으로 연결되는 제1 외부전극; 및
    제2 내부전극과 전기적으로 연결되는 제2 외부전극; 을 포함하며,
    상기 제1 및 제2 내부전극은 폭 방향 일면 및 타면으로 노출된 단부에 복합금속산화물 영역이 형성되어 있는 적층 세라믹 전자부품.
  17. 제16항에 있어서,
    상기 산화막 상에 배치되는 절연층을 더 포함하는 적층 세라믹 전자부품.
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