KR20150011270A - 어레이형 적층 세라믹 전자 부품, 그 실장 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 복수의 유전체층이 길이 방향으로 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 제1 커패시터부; 상기 제1 커패시터부와 길이 방향으로 이격되게 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제3 및 제4 내부 전극을 포함하는 제2 커패시터부; 상기 세라믹 본체의 일 측면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 일 단부와 연결된 제1 외부 전극; 상기 제1 외부 전극과 길이 방향으로 이격되게 배치되며, 상기 세라믹 본체의 일 측면에 형성되며, 상기 제3 및 제4 내부 전극의 노출된 일 단부와 연결된 제2 외부 전극; 및 상기 세라믹 본체의 타 측면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 타 단부와 상기 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하는 제3 외부 전극; 을 포함하는 어레이형 적층 세라믹 전자 부품을 제공한다.
Description
본 발명은 어레이형 적층 세라믹 전자 부품, 그 실장 기판 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.
상기 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 내부 전극을 교대로 적층하여 적층체를 형성한 다음, 이 적층체를 소성하고 외부 전극을 설치하여 제조되며, 일반적으로 내부 전극의 적층 수에 따라 제품의 용량이 결정된다.
상기 적층 세라믹 커패시터를 인쇄회로기판에 실장하기 위해서는 일정한 면적이 요구된다.
이때, 복수의 적층 세라믹 커패시터를 하나의 인쇄회로기판에 실장하는 경우 각각의 적층 세라믹 커패시터가 제대로 동작하기 위해서는 일정한 공간을 확보해야 한다.
최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
그러나, 전자 제품이 박막 및 소형화되는 경우 적층 세라믹 커패시터를 실장할 수 있는 공간이 한정되어 제품 설계가 곤란하다.
따라서, 복수의 적층 세라믹 커패시터를 하나의 인쇄회로기판에 동시에 실장하기 위해서는 전자 제품의 크기를 소형화하는데 한계가 있었다.
한편, 휨 등 크랙에 의한 불량을 방지하기 위한 세이프티 모드(safety mode)의 적층 세라믹 커패시터가 일부 개시되어 있다.
종래의 세이프티 모드의 적층 세라믹 커패시터는 유전체층의 마진부를 늘리거나, 내부 전극을 플로트 전극 구조로 적용한 제품 등이 있으나, 이러한 구조의 경우 제품의 고용량을 구현하기 어려운 문제점이 있었다.
하기 특허문헌 1 및 2는 어레이형 전자 부품에 관한 것이나, 복수의 유전체층이 두께 방향으로 적층된 구조이며, 고용량을 구현하는 세이프티 모드의 적층 세라믹 커패시터는 개시하지 않는다.
당 기술 분야에서는, 복수의 적층 세라믹 전자 부품을 하나의 기판에 실장할 때 실장에 필요한 면적을 최소화하여 실장 기판의 크기를 줄일 수 있는 새로운 방안이 요구되어 왔다.
또한, 고용량을 구현하면서 휨 등 크랙에 의한 불량을 방지하기 위한 세이프티 모드(safety mode)의 적층 세라믹 커패시터에 대한 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 길이 방향으로 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 제1 커패시터부; 상기 제1 커패시터부와 길이 방향으로 이격되게 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제3 및 제4 내부 전극을 포함하는 제2 커패시터부; 상기 세라믹 본체의 일 측면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 일 단부와 연결된 제1 외부 전극; 상기 제1 외부 전극과 길이 방향으로 이격되게 배치되며, 상기 세라믹 본체의 일 측면에 형성되며, 상기 제3 및 제4 내부 전극의 노출된 일 단부와 연결된 제2 외부 전극; 및 상기 세라믹 본체의 타 측면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 타 단부와 상기 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하는 제3 외부 전극; 을 포함하는 어레이형 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내지 제3 외부 전극은 상기 세라믹 본체의 양 측면에서 일 주면의 일부까지 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제3 외부 전극은 상기 세라믹 본체의 양 측면에서 양 주면의 일부까지 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체에서 상기 제1 및 제2 커패시터부를 구분하는 부분의 유전체층은 상기 커패시터부의 유전체층 보다 저유전율의 재료로 형성될 수 있다.
본 발명의 다른 측면은, 복수의 유전체층이 길이 방향으로 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 제1 커패시터부; 상기 제1 커패시터부와 길이 방향으로 이격되게 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제3 및 제4 내부 전극을 포함하는 제2 커패시터부; 상기 제2 커패시터부와 길이 방향으로 이격되게 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제5 및 제6 내부 전극을 포함하는 제3 커패시터부; 상기 세라믹 본체의 일 측면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 일 단부와 연결된 제1 외부 전극; 상기 제1 외부 전극과 길이 방향으로 이격되게 배치되며, 상기 세라믹 본체의 일 측면에 형성되며, 상기 제3 및 제4 내부 전극의 노출된 일 단부와 상기 제5 및 제6 내부 전극의 노출된 일 단부를 직렬 연결하는 제2 외부 전극; 상기 세라믹 본체의 타 측면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 타 단부와 상기 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하는 제3 외부 전극; 및 상기 제3 외부 전극과 길이 방향으로 이격되게 배치되며, 상기 세라믹 본체의 타 측면에 형성되며, 상기 제5 및 제6 내부 전극의 노출된 타 단부와 연결된 제4 외부 전극; 을 포함하는 어레이형 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 양 측면에서 일 주면의 일부까지 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 양 측면에서 양 주면의 일부까지 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체에서 상기 제1 내지 제3 커패시터부를 각각 구분하는 부분의 유전체층은 상기 커패시터부의 유전체층 보다 저유전율의 재료로 형성될 수 있다.
본 발명의 또 다른 측면은, 상면에 길이 방향을 따라 소정 간격으로 배치된 제1 및 제2 전극 패드와 상기 제1 및 제2 전극 패드와 폭 방향으로 마주보게 배치된 제3 전극 패드를 갖는 인쇄회로기판; 및 상기 제1 내지 제3 전극 패드 위에 실장된 어레이형 적층 세라믹 전자 부품; 을 포함하는 어레이형 적층 세라믹 전자 부품의 실장 기판을 제공한다.
본 발명의 또 다른 측면은, 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향되게 배치되도록 적층하여 제1 커패시터부를 형성하는 단계; 제3 및 제4 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제3 및 제4 내부 전극이 서로 대향되게 배치되도록 적층하여 제2 커패시터부를 형성하는 단계; 상기 제1 및 제2 커패시터부 사이에 복수의 세라믹 시트로 구성된 버퍼층이 배치되도록 상기 제1 및 제2 커패시터부를 길이 방향으로 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 칩에 대응되는 영역으로 절단하고 소성하여 서로 대향되는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 제1 및 제2 내부 전극이 번갈아 노출된 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 제1 측면에 서로 이격되게 형성하며, 상기 제1 및 제2 내부 전극의 노출된 일 단부 및 상기 제3 및 제4 내부 전극의 노출된 일 단부와 각각 연결되도록, 제1 및 제2 외부 전극을 형성하는 단계; 및 상기 세라믹 본체의 제2 측면에, 상기 제1 및 제2 내부 전극의 노출된 타 단부와 상기 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하도록, 제3 외부 전극을 형성하는 단계; 를 포함하는 어레이형 적층 세라믹 전자 부품의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내지 제3 외부 전극을 형성하는 단계는, 상기 제1 내지 제3 외부 전극을 상기 세라믹 본체의 제1 및 제2 측면에서 제1 또는 제2 주면의 일부로 연장하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제3 외부 전극을 형성하는 단계는, 상기 제1 내지 제3 외부 전극을 상기 세라믹 본체의 제1 및 제2 측면에서 제1 및 제2 주면의 일부로 연장하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 마련하는 단계는, 상기 버퍼층의 세라믹 시트를 상기 커패시터부의 세라믹 시트 보다 저유전율의 재료로 형성할 수 있다.
본 발명의 또 다른 측면은, 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향되게 배치되도록 적층하여 제1 커패시터부를 형성하는 단계; 제3 및 제4 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제3 및 제4 내부 전극이 서로 대향되게 배치되도록 적층하여 제2 커패시터부를 형성하는 단계; 제5 및 제6 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제5 및 제6 내부 전극이 서로 대향되게 배치되도록 적층하여 제3 커패시터부를 형성하는 단계; 상기 제1 내지 제3 커패시터부 사이에 복수의 세라믹 시트로 구성된 버퍼층이 각각 배치되도록 상기 제1 내지 제3 커패시터부를 길이 방향으로 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 칩에 대응되는 영역으로 절단하고 소성하여 서로 대향되는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 제1 및 제2 내부 전극이 번갈아 노출된 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 일 측면에, 상기 제1 및 제2 내부 전극의 노출된 일 단부와 연결되도록, 제1 외부 전극을 형성하는 단계; 상기 세라믹 본체의 일 측면에, 상기 제3 및 제4 내부 전극의 노출된 일 단부와 상기 제5 및 제6 내부 전극의 노출된 일 단부를 직렬 연결하도록, 제2 외부 전극을 형성하는 단계; 상기 세라믹 본체의 타 측면에, 상기 제1 및 제2 내부 전극의 노출된 타 단부와 상기 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하도록, 제3 외부 전극을 형성하는 단계; 및 상기 세라믹 본체의 타 측면에, 상기 제5 및 제6 내부 전극의 노출된 타 단부와 연결되도록, 제4 외부 전극을 형성하는 단계; 를 포함하는 어레이형 적층 세라믹 전자 부품의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극을 형성하는 단계는, 상기 제1 내지 제4 외부 전극을 상기 세라믹 본체의 제1 및 제2 측면에서 제1 또는 제2 주면의 일부로 연장하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극을 형성하는 단계는, 상기 제1 내지 제4 외부 전극을 상기 세라믹 본체의 제1 및 제2 측면에서 제1 및 제2 주면의 일부로 연장하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 마련하는 단계는, 상기 버퍼층의 세라믹 시트를 상기 커패시터부의 세라믹 시트 보다 저유전율의 재료로 형성할 수 있다.
본 발명의 일 실시 형태에 따르면, 각각의 커패시터부에 인가되는 전압을 낮춤으로써 고압으로 사용이 가능하며, 부품 수를 절감하여 제조 비용을 줄일 수 있는 효과가 있다.
또한, 하나의 세라믹 본체에 복수의 커패시터부를 병렬 구조로 연결되게 구성함으로써, 복수의 적층 세라믹 전자 부품을 개별적으로 하나의 기판에 실장할 때 차지하던 실장 면적을 감소시켜 실장 기판의 크기를 줄일 수 있다.
또한, 인쇄회로기판 위에 실장할 때 적층 세라믹 전자 부품의 픽업 횟수를 감소시켜 제품 생산성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 세라믹 본체 및 내부 전극을 나타낸 사시도이다.
도 3은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 커패시터부 및 버퍼층의 적층 구조를 나타낸 분해사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5는 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 세라믹 본체 및 내부 전극을 나타낸 사시도이다.
도 6은 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 커패시터부 및 버퍼층의 적층 구조를 나타낸 분해사시도이다.
도 7은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 8은 도 7의 평면도이다.
도 2는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 세라믹 본체 및 내부 전극을 나타낸 사시도이다.
도 3은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 커패시터부 및 버퍼층의 적층 구조를 나타낸 분해사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5는 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 세라믹 본체 및 내부 전극을 나타낸 사시도이다.
도 6은 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 커패시터부 및 버퍼층의 적층 구조를 나타낸 분해사시도이다.
도 7은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 8은 도 7의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
이하에서는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 전자 부품을 설명하되, 특히 어레이형 적층 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.
어레이형
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 세라믹 본체 및 내부 전극을 나타낸 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터(100)는 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 제1 커패시터부, 복수의 제3 및 제4 내부 전극(123, 124)을 포함하는 제2 커패시터부 및 제1 내지 제3 외부 전극(131, 132, 133)을 포함한다.
상기 제1 및 제2 커패시터부 사이에는 내부 전극이 미형성된 버퍼층(113)이 개재되며, 세라믹 본체(110)의 길이 방향으로 양 단부에는 커버층(112, 114)이 배치된다.
세라믹 본체(110)는 복수의 유전체층(111)을 길이 방향으로 적층한 다음 소성한 것으로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 서로 대향되는 두께 방향의 단면을 제1 및 제2 주면으로, 제1 및 제2 주면을 연결하며 서로 대향되는 길이 방향의 단면을 제1 및 제2 단면으로, 서로 대향되는 폭 방향의 단면을 제1 및 제2 측면으로 정의하기로 한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
도 3은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 커패시터부 및 버퍼층 적층 구조를 나타낸 분해사시도이다.
도 3을 참조하면, 상기 제1 및 제2 커패시터부는 상기 제1 및 제2 커패시터부 사이에 복수의 세라믹 시트로 구성된 버퍼층(113)이 개재되어 세라믹 본체(110)의 길이 방향을 따라 소정 간격으로 배치되며, 세라믹 본체(110)의 길이 방향으로 양 단부에는 복수의 세라믹 시트로 구성된 커버층(112, 114)이 배치된다.
버퍼층(113) 및 커버층(112, 114)은 내부 전극이 미형성된 것을 제외하고 상기 제1 및 제2 커패시터부의 유전체층(111)과 동일한 구조로 구성될 수 있다.
그러나, 본 발명은 이에 한정되는 것은 아니며, 버퍼층(113)의 유전체층은 상기 제1 및 제2 커패시터부의 유전체층(111) 보다 상대적으로 저유전율의 재료를 적용하여 형성될 수 있다.
이 경우, 상기 제1 및 제2 커패시터부 간에 발생하는 기생 캐패시턴스(capacitance)를 보다 효과적으로 제거할 수 있다.
상기 제1 및 제2 커패시터부의 제1 및 제3 내부 전극(121, 123) 및 제2 및 제4 내부 전극(122, 124)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 교대로 배치되어 세라믹 본체(110)의 제1 및 제2 측면을 통해 번갈아 노출되도록 형성된다.
이때, 제1 내지 제4 내부 전극(121, 122, 123, 124)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 내지 제4 내부 전극(121, 122, 123, 124)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 외부 전극(131)은 하부 실장 면을 제공하기 위해 세라믹 본체(110)의 제1 측면에서 제2 주면의 일부까지 연장되게 형성될 수 있으며, 제1 및 제2 내부 전극(121, 122)의 제1 측면으로 노출된 일 단부와 접촉되어 전기적으로 연결된다.
제2 외부 전극(132)은 세라믹 본체(110)의 제1 측면에 제1 외부 전극(131)과 길이 방향으로 이격되게 배치되며, 하부 실장 면을 제공하기 위해 세라믹 본체(110)의 제1 측면에서 제2 주면의 일부까지 연장되게 형성될 수 있으며, 제3 및 제4 내부 전극(123, 124)의 제1 측면으로 노출된 일 단부와 접촉되어 전기적으로 연결된다.
제3 외부 전극(133)은 하부 실장 면을 제공하기 위해 세라믹 본체(110)의 제2 측면에서 제2 주면의 일부까지 연장되게 형성될 수 있으며, 제1 및 제2 내부 전극(121, 122)의 제2 측면으로 노출된 타 단부와 제3 및 제4 내부 전극(123, 124)의 제2 측면으로 노출된 타 단부를 직렬 연결한다.
이렇게 제1 및 제2 커패시터부를 직렬 연결하면 전압이 분배되어 실제 전압이 낮춰지면서 고전압 제품으로의 사용이 용이해진다.
이때, 제1 내지 제3 외부 전극(131, 132, 133)은 세라믹 본체(110)의 제1 및 제2 측면에서 제1 주면의 일부까지 연장되게 형성될 수 있다.
제1 내지 제3 외부 전극(131, 132, 133)이 세라믹 본체(110)의 제1 주면으로 연장되게 형성되어 어레이형 적층 세라믹 커패시터(100)의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우, 커패시터의 방향성을 제거할 수 있으므로 커패시터의 표면 실장시 세라믹 본체(110)의 제1 및 제2 주면 중 어느 면도 실장 면으로 제공될 수 있다.
따라서, 어레이형 적층 세라믹 커패시터(100)를 인쇄회로기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
또한, 제1 내지 제3 외부 전극(131, 132, 133)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 니켈(Ni) 및 구리(Cu) 등으로 형성될 수 있다.
이러한 제1 내지 제3 외부 전극(131, 132, 133) 은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 내지 제3 외부 전극(131, 132, 133)의 실장 면, 본 실시 형태에서는 제2 주면 상에는 필요시 도금층(미도시)이 형성될 수 있다.
상기 도금층은 어레이형 적층 세라믹 커패시터(100)를 인쇄회로기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.
상기 도금층은 예를 들어 제1 내지 제3 외부 전극(131, 132, 133)의 제2 주면 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이하, 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저 복수의 세라믹 시트를 준비한다.
상기 세라믹 시트는 세라믹 본체의 유전체층을 형성하기 위한 것으로, 세라믹 분말, 바인더 및 용제 등을 혼합하여 슬러리를 제조하고, 이 슬러리를 닥터 블레이드 등의 공법을 통해 수~수십 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
다음으로, 상기 각각의 세라믹 시트의 일면에 소정 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극을 형성한다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
상기 금속 분말은 은(Ag), 백금(Pt), 팔라듐(Pd) 등의 귀금속 재료 및 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나이거나 이들의 합금을 사용할 수 있다.
다음으로, 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향되게 배치되도록 적층하여 제1 및 제2 커패시터부를 형성한다.
다음으로, 상기 제1 및 제2 커패시터부 사이에 복수의 세라믹 시트로 구성된 버퍼층이 배치되도록 상기 복수의 커패시터부를 길이 방향으로 적층하고 가압하여 길이 방향을 따라 소정 간격으로 배치된 상기 제1 및 제2 커패시터부를 포함하는 적층체를 마련한다.
이때, 상기 버퍼층의 세라믹 시트는 상기 커패시터부의 세라믹 시트 보다 저유전율의 재료로 형성할 수 있다.
다음으로, 상기 적층체를 1개의 칩에 대응되는 영역으로 절단하고 소성하여 서로 대향되는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 상기 제1 및 제2 내부 전극이 번갈아 노출된 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체를 마련한다.
다음으로, 상기 세라믹 본체의 제1 측면에 소정 간격으로 서로 이격되게 제1 및 제2 외부 전극을 형성한다.
상기 제1 및 제2 외부 전극은 상기 제1 커패시터부의 제1 및 제2 내부 전극의 노출된 일 단부 및 상기 제2 커패시터부의 제3 및 제4 내부 전극의 노출된 일 단부와 각각 전기적으로 연결되도록 형성한다.
그리고, 상기 세라믹 본체의 제2 측면에 상기 제1 커패시터부의 제1 및 제2 내부 전극의 노출된 타 단부 및 상기 제2 커패시터부의 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하도록 제3 외부 전극을 형성한다.
이때, 상기 제1 내지 제3 외부 전극은 하면 실장을 위해 상기 세라믹 본체의 제1 및 제2 측면에서 제1 또는 제2 주면의 일부로 연장하여 형성할 수 있다.
또한, 상기 제1 내지 제3 외부 전극은 커패시터의 방향성을 제거하여 실장시 실장 면의 방향을 고려하지 않아도 되도록 상기 세라믹 본체의 제1 및 제2 측면에서 제1 및 제2 주면의 일부까지 연장하여 형성할 수 있다.
변형 예
도 4는 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 5는 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 세라믹 본체 및 내부 전극을 나타낸 사시도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 구조에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분을 위주로 설명한다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터(100')는 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 제1 커패시터부, 복수의 제3 및 제4 내부 전극(123, 124)을 포함하는 제2 커패시터부, 복수의 제5 및 제6 내부 전극(125, 126)을 포함하는 제3 커패시터부 및 제1 내지 제4 외부 전극(135, 136, 137, 138)을 포함한다.
상기 제1 및 제2 커패시터부 사이에는 내부 전극이 미형성된 버퍼층(113)이 개재되며, 상기 제2 및 제3 커패시터부 사이에는 내부 전극이 미형성된 버퍼층(115)가 개재되며, 세라믹 본체(110)의 길이 방향으로 양 단부에는 커버층(112, 114)이 배치된다.
도 6은 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 커패시터부 및 버퍼층 적층 구조를 나타낸 분해사시도이다.
도 6을 참조하면, 상기 제1 내지 제3 커패시터부는 상기 제1 및 제2 커패시터부와 상기 제2 및 제2 커패시터부 사이에 복수의 세라믹 시트로 구성된 버퍼층(113, 115)이 각각 개재되어 세라믹 본체(110)의 길이 방향을 따라 소정 간격으로 배치되며, 세라믹 본체(110)의 길이 방향으로 양 단부에는 복수의 세라믹 시트로 구성된 커버층(112, 114)이 배치된다.
버퍼층(113, 115) 및 커버층(112, 114)은 내부 전극이 미형성된 것을 제외하고 상기 제1 내지 제3 커패시터부의 유전체층(111)과 동일한 구조로 구성될 수 있다.
그러나, 본 발명은 이에 한정되는 것은 아니며, 버퍼층(113)의 유전체층은 상기 제1 내지 제3 커패시터부의 유전체층(111) 보다 상대적으로 저유전율의 재료를 적용하여 형성될 수 있다.
이 경우, 상기 제1 내지 제3 커패시터부 간에 발생하는 기생 캐패시턴스(capacitance)를 보다 효과적으로 제거할 수 있다.
상기 제1 내지 제3 커패시터부의 제1, 제3, 제5 내부 전극(121, 123, 125) 및 제2, 제4, 제6 내부 전극(122, 124, 126)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 교대로 배치되어 세라믹 본체(110)의 제1 및 제2 측면을 통해 번갈아 노출되도록 형성된다.
이때, 제1 내지 제6 내부 전극(121, 122, 123, 124, 125, 126)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 외부 전극(135)은 하부 실장 면을 제공하기 위해 세라믹 본체(110)의 제1 측면에서 제2 주면의 일부까지 연장되게 형성될 수 있으며, 제1 및 제2 내부 전극(121, 122)의 제1 측면으로 노출된 일 단부와 접촉되어 전기적으로 연결된다.
제2 외부 전극(136)은 세라믹 본체(110)의 제1 측면에 제1 외부 전극(135)과 길이 방향으로 이격되게 배치되며, 하부 실장 면을 제공하기 위해 세라믹 본체(110)의 제1 측면에서 제2 주면의 일부까지 연장되게 형성될 수 있으며, 제3 및 제4 내부 전극(123, 124)의 제1 측면으로 노출된 일 단부와 제5 및 제6 내부 전극(125, 126)의 제1 측면으로 노출된 일 단부를 직렬 연결한다.
제3 외부 전극(137)은 하부 실장 면을 제공하기 위해 세라믹 본체(110)의 제2 측면에서 제2 주면의 일부까지 연장되게 형성될 수 있으며, 제1 및 제2 내부 전극(121, 122)의 제2 측면으로 노출된 타 단부와 제3 및 제4 내부 전극(123, 124)의 제2 측면으로 노출된 일 단부를 직렬 연결한다.
제4 외부 전극(138)은 세라믹 본체(110)의 제2 측면에 제3 외부 전극(137)과 길이 방향으로 이격되게 배치되며, 하부 실장 면을 제공하기 위해 세라믹 본체(110)의 제2 측면에서 제2 주면의 일부까지 연장되게 형성될 수 있으며, 제5 및 제6 내부 전극(125, 126)의 제2 측면으로 노출된 타 단부와 접촉되어 전기적으로 연결된다.
이렇게 제1 내지 제3 커패시터부를 직렬 연결하면 전압이 분배되어 실제 전압이 낮춰지면서 고전압 제품으로의 사용이 용이해진다.
특히, 본 실시 형태에서와 같이 3개 이상의 커패시터부를 직렬 연결하게 되면 세라믹 본체(110)의 양단에서 휨 등에 의해 발생하는 크랙(crack)에 의해 제1 또는 제3 커패시터부가 쇼트가 되더라도 세라믹 본체(110)의 가운데 위치한 제2 커패시터부는 정상적으로 작동되는 세이프티 모드(safety mode)를 구현할 수 있다.
이때, 제1 내지 제4 외부 전극(135, 136, 137, 138)은 세라믹 본체(110)의 제1 및 제2 측면에서 제1 주면의 일부까지 연장되게 형성될 수 있다.
즉, 제1 내지 제4 외부 전극(135, 136, 137, 138)이 세라믹 본체(110)의 제1 주면으로 연장되게 형성되어 어레이형 적층 세라믹 커패시터(100')의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우, 커패시터의 방향성을 제거할 수 있으므로 커패시터의 표면 실장시 세라믹 본체(110)의 제1 및 제2 주면 중 어느 면도 실장 면으로 제공될 수 있다.
따라서, 어레이형 적층 세라믹 커패시터(100')를 인쇄회로기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
또한, 제1 내지 제4 외부 전극(135, 136, 137, 138)의 실장 면, 본 실시 형태에서는 제2 주면 상에는 필요시 도금층(미도시)이 형성될 수 있다.
이하, 본 발명의 다른 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저 복수의 세라믹 시트를 준비한다.
상기 세라믹 시트는 세라믹 본체의 유전체층을 형성하기 위한 것으로, 세라믹 분말, 바인더 및 용제 등을 혼합하여 슬러리를 제조하고, 이 슬러리를 닥터 블레이드 등의 공법을 통해 수~수십 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
다음으로, 상기 각각의 세라믹 시트의 일면에 소정 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극을 형성한다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
상기 금속 분말은 은(Ag), 백금(Pt), 팔라듐(Pd) 등의 귀금속 재료 및 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나이거나 이들의 합금을 사용할 수 있다.
다음으로, 제1 및 제2 내부 전극, 제3 및 제4 내부 전극, 제5 및 제6 내부 전극이 각각 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 극성이 다른 내부 전극들이 서로 대향되게 배치되도록 적층하여 제1 내지 제3 커패시터부를 형성한다.
다음으로, 상기 제1 내지 제3 커패시터부 사이에 복수의 세라믹 시트로 구성된 버퍼층이 각각 배치되도록 상기 제1 내지 제3 커패시터부를 길이 방향으로 적층하고 가압하여 길이 방향을 따라 소정 간격으로 배치된 상기 제1 내지 제2 커패시터부를 포함하는 적층체를 마련한다.
이때, 상기 버퍼층의 세라믹 시트는 상기 커패시터부의 세라믹 시트 보다 저유전율의 재료로 형성할 수 있다.
다음으로, 상기 적층체를 1개의 칩에 대응되는 영역으로 절단하고 소성하여 서로 대향되는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 상기 제1 및 제2 내부 전극이 번갈아 노출된 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체를 마련한다.
다음으로, 상기 세라믹 본체의 제1 측면에 소정 간격으로 서로 이격되게 제1 및 제2 외부 전극을 형성한다.
상기 제1 외부 전극은 상기 제1 커패시터부의 제1 및 제2 내부 전극의 노출된 일 단부와 전기적으로 연결되도록 형성한다.
상기 제2 외부 전극은 상기 제2 커패시터부의 제3 및 제4 내부 전극의 노출된 일 단부 및 상기 제3 커패시터부의 제5 및 제6 내부 전극의 노출된 일 단부를 직렬 연결하도록 형성한다.
그리고, 상기 세라믹 본체의 제2 측면에 소정 간격으로 서로 이격되게 제3 및 제4 외부 전극을 형성한다.
상기 제3 외부 전극은 상기 제1 커패시터부의 제1 및 제2 내부 전극의 노출된 타 단부 및 상기 제2 커패시터부의 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하도록 형성한다.
상기 제4 외부 전극은 상기 제3 커패시터부의 제5 및 제6 내부 전극의 노출된 타 단부와 전기적으로 연결되도록 형성한다.
이때, 상기 제1 내지 제4 외부 전극은 하면 실장을 위해 상기 세라믹 본체의 제1 및 제2 측면에서 제1 또는 제2 주면의 일부로 연장하여 형성할 수 있다.
또한, 상기 제1 내지 제4 외부 전극은 커패시터의 방향성을 제거하여 실장시 실장 면의 방향을 고려하지 않아도 되도록 상기 세라믹 본체의 제1 및 제2 측면에서 제1 및 제2 주면의 일부까지 연장하여 형성할 수 있다.
어레이형
적층 세라믹 커패시터의 실장 기판
도 7은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이고, 도 8은 도 7의 평면도이다.
도 7 및 도 8을 참조하면, 본 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 실장 기판(200)은 인쇄회로기판(210) 및 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.
인쇄회로기판(210)은 상면에 어레이형 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 제2 주면이 실장된다.
제1 및 제2 전극 패드(221, 222)와 제3 전극 패드(223)는 인쇄회로기판(210)의 상면에 폭 방향으로 서로 마주보게 이격되어 형성된다.
또한, 제1 및 제2 전극 패드(221, 222)는 길이 방향을 따라 소정 간격으로 배치된다.
즉, 제1 내지 제3 전극 패드(221, 222, 223)는 인쇄회로기판(210)의 상면에서 어레이형 적층 세라믹 커패시터(100)의 제1 내지 제3 외부 전극(131, 132, 133)과 각각 대응되는 위치에 형성될 수 있다.
따라서, 어레이형 적층 세라믹 커패시터(100)는 제1 내지 제3 외부 전극(131, 132, 133)의 제2 주면이 제1 내지 제3 전극 패드(221, 222, 223) 위에 각각 접촉되게 위치한 상태에서 솔더(미도시)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
한편, 본 발명의 다른 실시 형태인 4개의 외부 전극을 갖는 4-단자 어레이형 적층 세라믹 커패시터의 경우 상기 인쇄회로기판에 4개의 전극 패드를 형성하고, 각각의 전극 패드에 외부 전극이 각각 실장되도록 하여 실장 기판을 구성할 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100' ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112, 114 ; 커버층
113, 115 ; 버퍼층 121, 122 ; 제1 및 제2 내부 전극
123, 124 ; 제3 및 제4 내부 전극 125, 126 ; 제5 및 제6 내부 전극
131 ; 제1 외부 전극 132 ; 제2 외부 전극
133 ; 제3 외부 전극 210 ; 인쇄회로기판
221, 222, 223 ; 제1 내지 제3 전극 패드
111 ; 유전체층 112, 114 ; 커버층
113, 115 ; 버퍼층 121, 122 ; 제1 및 제2 내부 전극
123, 124 ; 제3 및 제4 내부 전극 125, 126 ; 제5 및 제6 내부 전극
131 ; 제1 외부 전극 132 ; 제2 외부 전극
133 ; 제3 외부 전극 210 ; 인쇄회로기판
221, 222, 223 ; 제1 내지 제3 전극 패드
Claims (17)
- 복수의 유전체층이 길이 방향으로 적층된 세라믹 본체;
상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 제1 커패시터부;
상기 제1 커패시터부와 길이 방향으로 이격되게 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제3 및 제4 내부 전극을 포함하는 제2 커패시터부;
상기 세라믹 본체의 일 측면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 일 단부와 연결된 제1 외부 전극;
상기 제1 외부 전극과 길이 방향으로 이격되게 배치되며, 상기 세라믹 본체의 일 측면에 형성되며, 상기 제3 및 제4 내부 전극의 노출된 일 단부와 연결된 제2 외부 전극; 및
상기 세라믹 본체의 타 측면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 타 단부와 상기 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하는 제3 외부 전극; 을 포함하는 어레이형 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 내지 제3 외부 전극은 상기 세라믹 본체의 양 측면에서 일 주면의 일부까지 연장되게 형성된 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 내지 제3 외부 전극은 상기 세라믹 본체의 양 측면에서 양 주면의 일부까지 연장되게 형성된 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 세라믹 본체에서 상기 제1 및 제2 커패시터부를 구분하는 부분의 유전체층은 상기 커패시터부의 유전체층 보다 저유전율의 재료로 형성된 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 복수의 유전체층이 길이 방향으로 적층된 세라믹 본체;
상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 제1 커패시터부;
상기 제1 커패시터부와 길이 방향으로 이격되게 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제3 및 제4 내부 전극을 포함하는 제2 커패시터부;
상기 제2 커패시터부와 길이 방향으로 이격되게 배치되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제5 및 제6 내부 전극을 포함하는 제3 커패시터부;
상기 세라믹 본체의 일 측면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 일 단부와 연결된 제1 외부 전극;
상기 제1 외부 전극과 길이 방향으로 이격되게 배치되며, 상기 세라믹 본체의 일 측면에 형성되며, 상기 제3 및 제4 내부 전극의 노출된 일 단부와 상기 제5 및 제6 내부 전극의 노출된 일 단부를 직렬 연결하는 제2 외부 전극;
상기 세라믹 본체의 타 측면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 타 단부와 상기 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하는 제3 외부 전극; 및
상기 제3 외부 전극과 길이 방향으로 이격되게 배치되며, 상기 세라믹 본체의 타 측면에 형성되며, 상기 제5 및 제6 내부 전극의 노출된 타 단부와 연결된 제4 외부 전극; 을 포함하는 어레이형 적층 세라믹 전자 부품.
- 제5항에 있어서,
상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 양 측면에서 일 주면의 일부까지 연장되게 형성된 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 제5항에 있어서,
상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 양 측면에서 양 주면의 일부까지 연장되게 형성된 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 제5항에 있어서,
상기 세라믹 본체에서 상기 제1 내지 제3 커패시터부를 각각 구분하는 부분의 유전체층은 상기 커패시터부의 유전체층 보다 저유전율의 재료로 형성된 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 상면에 길이 방향을 따라 소정 간격으로 배치된 제1 및 제2 전극 패드와 상기 제1 및 제2 전극 패드와 폭 방향으로 마주보게 배치된 제3 전극 패드를 갖는 인쇄회로기판; 및
상기 제1 내지 제3 전극 패드 위에 실장된 제1항 내지 제8항 중 어느 한 항의 어레이형 적층 세라믹 전자 부품; 을 포함하는 어레이형 적층 세라믹 전자 부품의 실장 기판.
- 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향되게 배치되도록 적층하여 제1 커패시터부를 형성하는 단계;
제3 및 제4 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제3 및 제4 내부 전극이 서로 대향되게 배치되도록 적층하여 제2 커패시터부를 형성하는 단계;
상기 제1 및 제2 커패시터부 사이에 복수의 세라믹 시트로 구성된 버퍼층이 배치되도록 상기 제1 및 제2 커패시터부를 길이 방향으로 적층하고 가압하여 적층체를 마련하는 단계;
상기 적층체를 1개의 칩에 대응되는 영역으로 절단하고 소성하여 서로 대향되는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 제1 및 제2 내부 전극이 번갈아 노출된 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체를 마련하는 단계;
상기 세라믹 본체의 제1 측면에 서로 이격되게 형성하며, 상기 제1 및 제2 내부 전극의 노출된 일 단부 및 상기 제3 및 제4 내부 전극의 노출된 일 단부와 각각 연결되도록, 제1 및 제2 외부 전극을 형성하는 단계; 및
상기 세라믹 본체의 제2 측면에, 상기 제1 및 제2 내부 전극의 노출된 타 단부와 상기 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하도록, 제3 외부 전극을 형성하는 단계; 를 포함하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제10항에 있어서,
상기 제1 내지 제3 외부 전극을 형성하는 단계는, 상기 제1 내지 제3 외부 전극을 상기 세라믹 본체의 제1 및 제2 측면에서 제1 또는 제2 주면의 일부로 연장하여 형성하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제10항에 있어서,
상기 제1 내지 제3 외부 전극을 형성하는 단계는, 상기 제1 내지 제3 외부 전극을 상기 세라믹 본체의 제1 및 제2 측면에서 제1 및 제2 주면의 일부로 연장하여 형성하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제10항에 있어서,
상기 적층체를 마련하는 단계는, 상기 버퍼층의 세라믹 시트를 상기 커패시터부의 세라믹 시트 보다 저유전율의 재료로 형성하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향되게 배치되도록 적층하여 제1 커패시터부를 형성하는 단계;
제3 및 제4 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제3 및 제4 내부 전극이 서로 대향되게 배치되도록 적층하여 제2 커패시터부를 형성하는 단계;
제5 및 제6 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제5 및 제6 내부 전극이 서로 대향되게 배치되도록 적층하여 제3 커패시터부를 형성하는 단계;
상기 제1 내지 제3 커패시터부 사이에 복수의 세라믹 시트로 구성된 버퍼층이 각각 배치되도록 상기 제1 내지 제3 커패시터부를 길이 방향으로 적층하고 가압하여 적층체를 마련하는 단계;
상기 적층체를 1개의 칩에 대응되는 영역으로 절단하고 소성하여 서로 대향되는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 제1 및 제2 내부 전극이 번갈아 노출된 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체를 마련하는 단계;
상기 세라믹 본체의 일 측면에, 상기 제1 및 제2 내부 전극의 노출된 일 단부와 연결되도록, 제1 외부 전극을 형성하는 단계;
상기 세라믹 본체의 일 측면에, 상기 제3 및 제4 내부 전극의 노출된 일 단부와 상기 제5 및 제6 내부 전극의 노출된 일 단부를 직렬 연결하도록, 제2 외부 전극을 형성하는 단계;
상기 세라믹 본체의 타 측면에, 상기 제1 및 제2 내부 전극의 노출된 타 단부와 상기 제3 및 제4 내부 전극의 노출된 타 단부를 직렬 연결하도록, 제3 외부 전극을 형성하는 단계; 및
상기 세라믹 본체의 타 측면에, 상기 제5 및 제6 내부 전극의 노출된 타 단부와 연결되도록, 제4 외부 전극을 형성하는 단계; 를 포함하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제14항에 있어서,
상기 제1 내지 제4 외부 전극을 형성하는 단계는, 상기 제1 내지 제4 외부 전극을 상기 세라믹 본체의 제1 및 제2 측면에서 제1 또는 제2 주면의 일부로 연장하여 형성하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제14항에 있어서,
상기 제1 내지 제4 외부 전극을 형성하는 단계는, 상기 제1 내지 제4 외부 전극을 상기 세라믹 본체의 제1 및 제2 측면에서 제1 및 제2 주면의 일부로 연장하여 형성하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제14항에 있어서,
상기 적층체를 마련하는 단계는, 상기 버퍼층의 세라믹 시트를 상기 커패시터부의 세라믹 시트 보다 저유전율의 재료로 형성하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
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