KR20170028700A - 적층형 전자 부품 및 그 실장 기판 - Google Patents

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KR20170028700A
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Abstract

본 발명은, 복수의 유전체층이 적층되며, 일정한 커패시턴스(capacitance)를 갖는 제1 커패시터부와 가변 커패시턴스를 갖는 제2 커패시터부를 포함하는 세라믹 바디; 상기 세라믹 바디의 길이 방향의 일 면에 형성된 전압 제어 단자; 상기 세라믹 바디의 길이 방향의 타 면에 제1 커패시터부와 대응되게 형성되는 입력 단자; 및 상기 세라믹 바디의 길이 방향의 타면에 상기 제2 커패시터부와 대응되며 상기 입력 단자와 이격되게 형성되는 출력 단자; 를 포함하는 적층형 전자 부품 및 그 실장 기판을 제공한다.

Description

적층형 전자 부품 및 그 실장 기판{MULTILAYER ELECTRONIC COMPONENT, BOARD HAVING THE SAME}
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
현재 파워 모듈/ 통신 모듈에서 주목받고 있는 기술 트렌드 중의 한 가지는 시스템 인터크레션(System Integration)이다.
전자 기기의 소형화 및 고성능화에 따라 파워 모듈/통신 모듈의 구동 주파수가 점차 높아지는 추세이고, 이에 액티브 소자와 패시브 소자를 포함하는 회로 부품들의 고집적 인터크레션 기술이 발전하고 있다.
이러한 추세에 따라, 고전압 및 고용량 MLCC에 대한 요구가 강화되고 있으며, 특히 고집적 파워 모듈의 플랫폼 설계를 위해서는 다양한 용량의 MLCC가 필요하다.
그러나, 대부분의 MLCC는 커패시턴스가 표준화된 상태로 제작되어 제한된 용량만을 제공하는 실정이다.
예를 들어 기존 MLCC의 경우, 1개의 MLCC를 사용하여 설정된 커패시턴스 이외에 특정 커패시턴스를 구현하기 곤란하다.
이 때문에 적용되는 어플리케이션(Application)에서 요구하는 커패시턴스의 용량에 따라 1개의 MLCC를 사용하거나, 2개 이상의 MLCC를 직렬 또는 병렬로 사용하는 경우가 발생하게 된다.
이마저도 어플리케이션이 요구하는 정확한 커패시턴스를 만족시킬 수 없는 경우가 대부분이다. 특히, 고주파 동작 조건에서는 작은 커패시턴스의 오차에 의해서도 전체 파워 모듈의 동작 특성이 크게 변화될 수 있기 때문에, 임의의 커패시턴스를 가질 수 있는 가변 MLCC에 대한 요구가 증대되고 있다.
국내특허공개공보 10-2015-0011270
본 발명의 목적은 어플리케이션이 요구하는 커패시턴스의 용량에 따라 커패시턴스를 간단히 가변시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 복수의 유전체층이 적층되며, 일정한 커패시턴스(capacitance)를 갖는 제1 커패시터부와 가변 커패시턴스를 갖는 제2 커패시터부를 포함하는 세라믹 바디; 상기 세라믹 바디의 길이 방향의 일 면에 형성된 전압 제어 단자; 상기 세라믹 바디의 길이 방향의 타 면에 제1 커패시터부와 대응되게 형성되는 입력 단자; 및 상기 세라믹 바디의 길이 방향의 타면에 상기 제2 커패시터부와 대응되며 상기 입력 단자와 이격되게 형성되는 출력 단자; 를 포함하는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 형태에 따르면, 단일 부품으로 다양한 어플리케이션(Application)에서 필요로 하는 임의의 커패시턴스를 제공할 수 있기 때문에 자유도 높은 유연한 회로 설계 및 고집적 고주파 파워 모듈의 플랫폼 설계가 가능해질 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 일부를 절개하여 개략적으로 나타낸 사시도이다.
도 3은 도 1의 단면도이다.
도 4는 도 1의 적층형 세라믹 커패시터의 내부 전극 적층 구조를 나타낸 분리사시도이다.
도 5는 도 1의 적층형 세라믹 커패시터의 회로 구성도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층형 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 도 6의 일부를 절개하여 개략적으로 나타낸 사시도이다.
도 8은 본 발명의 일 실시 형태에 따른 적층형 세라믹 커패시터가 회로 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 9는 도 8의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
이하에서는 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 설명하되, 특히 적층형 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.
또한, 본 발명의 실시 예들을 명확하게 설명하기 위해 세라믹 바디의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층형 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층형 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 일부를 절개하여 개략적으로 나타낸 사시도이고, 도 3은 도 1의 단면도이고, 도 4는 도 1의 적층형 세라믹 커패시터의 내부 전극 적층 구조를 나타낸 분리사시도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 세라믹 커패시터(100)는 세라믹 바디(110), 전압제어단자(131), 입력 단자(132) 및 출력 단자(133)을 포함한다.
세라믹 바디(110)는 복수의 제1 및 제2 유전체층(111, 112)을 길이 방향으로 적층한 다음 소성한 것으로서, 인접하는 제1 또는 제2 유전체층(111, 112) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 바디(110)의 하면과 상면을 각각 제1 및 제2 면(1, 2)으로, 길이 방향의 양 면을 각각 제3 및 제4 면(3, 4)으로, 폭 방향의 양 면을 각각 제5 및 제6 면(5, 6)으로 설정하여 설명하기로 한다.
제1 또는 제2 유전체층(111, 112)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 또는 제2 유전체층(111, 112)에는 상기 세라믹 분말과 함께, 필요시 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
한편, 본 실시 예에서 제1 및 제2 유전체층(111, 112)은 동일한 재료로 이루어질 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 필요시 제1 및 제2 유전체층은 서로 다른 재료로 이루어질 수 있다.
세라믹 바디(110)는 상부에 위치한 일정한 커패시턴스(capacitance)를 갖는 제1 커패시터부와 하부에 위치한 가변 커패시턴스를 갖는 제2 커패시터부를 포함한다.
이때, 상기 제1 및 제2 커패시터부의 두께는 서로 동일하거나, 또는 필요시 상이할 수 있다.
또한, 상기 제1 및 제2 커패시터부 사이에는 내부 전극이 미형성된 버퍼층(115)이 개재될 수 있으며, 세라믹 바디(110)의 두께 방향으로 상하부에는 커버층(113, 114)이 배치될 수 있다.
버퍼층(115) 및 커버층(113, 114)은 내부 전극이 미형성된 것을 제외하고 상기 제1 또는 제2 커패시터부의 제1 또는 제2 유전체층(111, 112)과 동일한 구조로 구성될 수 있다.
상기 제1 및 커패시터부의 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 제1 유전체층(111)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 교대로 배치되어 세라믹 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성된다. 이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 제1 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제2 커패시터부의 제3 및 제4 내부 전극(123, 124)은 서로 다른 극성을 갖는 전극으로서, 제2 유전체층(112)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 교대로 배치되어 세라믹 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성된다. 이때, 제3 및 제4 내부 전극(123, 124)은 중간에 배치된 제2 유전체층(112)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 내지 제4 내부 전극(121, 122, 123, 124)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제4 내부 전극(121-124)은 제1 또는 제2 유전체층(111, 112) 상에 도전성 페이스트를 인쇄하여 형성하게 되는데, 이때 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 내부 전극(121, 122)의 적층 수와 제3 및 제4 내부 전극(123, 124)의 적층 수는 동일하거나, 또는 필요시 상이할 수 있다.
전압 제어 단자(131)는 세라믹 바디(110)의 제3 면(3)에 형성된다. 전압 제어 단자(131)는 제1 바디부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 바디부(131a)는 세라믹 바디(110)의 제3 면(3)에 형성된 부분이다. 제1 바디부(131a)는 세라믹 바디(110)의 제3 면(3)을 통해 노출된 제1 및 제3 내부 전극(121, 123)의 단부와 접속되어 제1 및 제2 커패시터부와 직렬로 연결된다.
제1 밴드부(131b)는 제1 바디부(131a)에서 세라믹 바디(110)의 제1 및 제2 면(1, 2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 연장되는 부분이다. 제1 밴드부(131b)는 적층형 커패시터(100)의 실장 면으로서의 역할을 할 수 있으며, 세라믹 바디(110)에 부착되는 전압 제어 단자(131)의 고착 강도를 높이는 작용을 할 수 있다.
입력 단자(132)는 세라믹 바디(110)의 제4 면(4)에 제1 커패시터부와 대응되는 위치에 형성된다. 입력 단자(132)는 제2 바디부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 바디부(132a)는 세라믹 바디(110)의 제4 면(4)의 상부(실장 면의 반대쪽)에 형성된 부분이다. 제2 바디부(132a)는 세라믹 바디(110)의 제4 면(4)을 통해 노출된 제2 내부 전극(122)의 단부와 접속되어 전기적으로 연결된다.
제2 밴드부(132b)는 제2 바디부(132a)에서 세라믹 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 연장되는 부분이다. 제2 밴드부(132b)는 적층형 커패시터(100)의 실장 면으로서의 역할을 할 수 있으며, 세라믹 바디(110)에 부착되는 입력 단자(132)의 고착 강도를 높이는 작용을 할 수 있다.
출력 단자(133)는 세라믹 바디(110)의 제4 면(4)에 상기 제2 커패시터부와 대응되는 위치에 형성된다. 출력 단자(133)는 제3 바디부(133a)와 제3 밴드부(133b)를 포함할 수 있다.
제3 바디부(133a)는 세라믹 바디(110)의 제4 면(4)의 하부(실장 면 쪽)에 형성된 부분이다. 제3 바디부(133a)는 세라믹 바디(110)의 제4 면(4)을 통해 노출된 제4 내부 전극(124)의 단부와 접속되어 전기적으로 연결된다.
제3 밴드부(133b)는 제3 바디부(133a)에서 세라믹 바디(110)의 제1 면(1)의 일부와 제5 및 제6 면(5, 6)의 일부까지 연장되는 부분이다. 제3 밴드부(133b)는 적층형 커패시터(100)의 실장 면으로서의 역할을 할 수 있으며, 세라믹 바디(110)에 부착된 출력 단자(133)의 고착 강도를 높이는 작용을 할 수 있다.
또한, 전압 제어 단자(131), 입력 단자(132) 및 출력 단자(133)는, 도전성 금속으로 형성되며, 예를 들어 은(Ag), 니켈(Ni) 및 구리(Cu) 등으로 형성될 수 있다.
이러한 전압 제어 단자(131), 입력 단자(132) 및 출력 단자(133)는, 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 전압 제어 단자(131), 입력 단자(132) 및 출력 단자(133)에는 필요시 도금층(미도시)이 각각 형성될 수 있다. 상기 도금층은 적층형 커패시터(100)를 회로 기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.
상기 도금층은 예를 들어 전압 제어 단자(131), 입력 단자(132) 및 출력 단자(133) 상에 각각 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이와 같이 구성된 본 실시 형태의 적층형 커패시터는, 직렬 연결 방식으로 복수의 내부 전극을 배치하여 등가적으로 2개의 MLCC가 직렬 연결된 구조와 같이 동작하는 것이다.
도 5를 참조하면, 본 실시 형태의 적층형 커패시터(100)는, 일정한 커패시턴스 (CC)를 갖는 제1 및 제2 내부 전극(121, 122)을 포함하는 제1 커패시터부와 제어 전압 (Vcon)에 의해서 가변 커패시턴스 (CV)를 갖는 제2 커패시터부의 제3 및 제4 내부 전극(123, 124)이 직렬로 연결되며, 입력 단자(132)과 출력 단자(133) 사이의 통합 커패시턴스 (CT)는 아래의 수식 1에 의해 표현될 수 있다.
Figure pat00001
--------------------------- 수식 1
예를 들면, 전압 제어 단자(131)에 인가된 제어 전압(Vcon)을 증가시키면 가변 커패시턴스 (CV)를 갖는 하부에 위치한 제3 및 제4 내부 전극(123, 124)의 경우는 아래쪽 레그에 증가된 플로팅(Floating) 전압에 의해서 커패시턴스 (CV)가 비례적으로 or 다양한 변동비에 의해서 감소하게 된다. 이때, 최종적으로 통합 커패시턴스 (CT)는 상기 수식 1에 의해 마찬가지로 감소하게 된다. 이때, 일정한 커패시턴스(Cc)는 가변 커패시턴스(Cv) 보다 큰 값일 수 있다.
따라서, 위와 같이 구성된 적층형 커패시터는, 예컨대 파워 모듈 내부에 실장한 이후 제어 전압(Vcon)만을 가변함으로써 다양한 커패시턴스를 구현할 수 있으므로, 이를 통해 자유도 높은 유연한 회로 설계와 플랫폼 설계를 가능하게 하는 등의 효과를 기대할 수 있다.
한편, 본 실시 형태의 적층형 커패시터는, 전압 제어 단자(131)에 입력이 없는 경우, 즉 외부 제어 전압이 없어도 자동으로 셀프 밸런스트 콘트롤(Self Balanced Control) 기능을 구현할 수 있다.
예를 들면, 일정한 커패시턴스를 갖는 제1 커패시터부(CC)의 커패시턴스가 변한 경우 등과 같이, 어떤 원인에 의해서 VCc 전압이 증가하는 경우, 가변 커패시턴스를 갖는 제2 커패시터부(Cv)의 로우-사이드 레그(Low-Side Leg)에 인가되는 플로팅 전압(VCc)이 증가하기 때문에 제2 커패시터부(Cv)의 커패시턴스는 감소하게 되고 이 때문에 아래 수식 2와 같이 VCc 전압은 다시 일정한 안정된(Stable) 전압을 항상 가질 수 있다.
이러한 특성을 활용하면, 기존의 MLCC는 온도가 변화됨에 따라서 MLCC의 커패시턴스가 큰 폭으로 변화하게 되지만 본 실시 형태에서는 적층형 커패시터의 항상 일정한 커패시턴스 or 일정한 Bias 전압 (VCc)을 구현할 수 있다.
Figure pat00002
------------------------------ 수식 2
변형 예
도 6은 본 발명의 다른 실시 형태에 따른 적층형 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 7은 도 6의 일부를 절개하여 개략적으로 나타낸 사시도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 구조에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분을 위주로 설명한다.
도 6 및 도 7을 참조하면, 본 발명의 다른 실시 형태에 따른 적층형 커패시터는 세라믹 바디(110)의 제4 면(4)에서 입력 단자(132)와 출력 단자(133) 사이의 공간을 채우도록 절연부(141)가 형성될 수 있다. 절연부(141)는 입력 단자(!32)와 출력 단자(133) 사이의 절연을 향상시킬 수 있다.
적층형 커패시터의 실장 기판
도 8은 본 발명의 일 실시 형태에 따른 적층형 세라믹 커패시터가 회로 기판에 실장된 모습을 개략적으로 나타낸 사시도이고, 도 9는 도 8의 단면도이다.
도 8 및 도 9를 참조하면, 본 실시 형태에 따른 적층형 커패시터의 실장 기판(200)은 회로 기판(210)과 제1 및 제2 전극 패드(221, 222)를 포함한다.
회로 기판(210)은 상면에 적층형 커패시터(100)의 세라믹 바디(110)의 제1 면(1)이 마주보게 실장된다.
제1 및 제2 전극 패드(221, 222)는 회로 기판(210)의 상면에 길이 방향으로 서로 마주보게 이격되어 형성된다.
즉, 제1 및 제2 전극 패드(221, 222)는 회로 기판(210)의 상면에서 적층형 커패시터(100)의 전압 제어 단자(131) 및 출력 단자(133)와 각각 대응되는 위치에 형성될 수 있다.
따라서, 적층형 커패시터(100)는 전압 제어 단자(131)의 제1 밴드부(131b)와 출력 단자(133)의 제3 밴드부(133b)가 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(230)에 의해 회로 기판(210)과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터
110 ; 세라믹 바디
111, 112 ; 제1 및 제2 유전체층
113, 114 ; 커버층
115 ; 버퍼층
121-124 ; 제1 내지 제4 내부 전극
131 ; 전압 제어 단자
132 ; 입력 단자
133 ; 출력 단자
141 ; 절연부
210 ; 회로 기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더

Claims (10)

  1. 복수의 유전체층이 적층되며, 일정한 커패시턴스(capacitance)를 갖는 제1 커패시터부와 가변 커패시턴스를 갖는 제2 커패시터부를 포함하는 세라믹 바디;
    상기 세라믹 바디의 길이 방향의 일 면에 형성된 전압 제어 단자;
    상기 세라믹 바디의 길이 방향의 타 면에 제1 커패시터부와 대응되게 형성되는 입력 단자; 및
    상기 세라믹 바디의 길이 방향의 타면에 상기 제2 커패시터부와 대응되며 상기 입력 단자와 이격되게 형성되는 출력 단자; 를 포함하는 적층형 전자 부품.
  2. 제1항에 있어서,
    상기 세라믹 바디는, 제1 유전체층을 사이에 두고 상기 제1 커패시터부의 길이 방향의 양 면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극과, 제2 유전체층을 사이에 두고 상기 제2 커패시터부의 길이 방향의 양 면을 통해 번갈아 노출되도록 배치된 복수의 제3 및 제4 내부 전극을 포함하는 적층형 전자 부품.
  3. 제2항에 있어서,
    상기 제1 및 제2 내부 전극의 적층 수와 상기 제3 및 제4 내부 전극의 적층 수가 동일한 적층형 전자 부품.
  4. 제2항에 있어서,
    상기 제1 및 제2 내부 전극의 적층 수와 상기 제3 및 제4 내부 전극의 적층 수가 상이한 적층형 전자 부품.
  5. 제1항에 있어서,
    상기 제1 커패시터부와 상기 제2 커패시터부의 두께가 동일한 적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 커패시터부와 상기 제2 커패시터부의 두께가 상이한 적층형 전자 부품.
  7. 제1항에 있어서,
    상기 전압 제어 단자는, 상기 세라믹 바디의 길이 방향의 일 면에 배치된 제1 바디부와, 상기 제1 바디부에서 상기 세라믹 바디의 두께 방향의 양 면의 일부 및 폭 방향의 양 면의 일부까지 연장되는 제1 밴드부를 포함하는 적층형 전자 부품.
  8. 제1항에 있어서,
    상기 입력 단자는, 상기 세라믹 바디의 길이 방향의 타 면의 상부에 배치된 제2 바디부와, 상기 제2 바디부에서 상기 세라믹 바디의 두께 방향의 실장 반대 면의 일부 및 폭 방향의 양 면의 일부까지 연장되는 제2 밴드부를 포함하고,
    상기 출력 단자는, 상기 세라믹 바디의 길이 방향의 타 면의 하부에 배치된 제3 바디부와, 상기 제3 바디부에서 상기 세라믹 바디의 두께 방향의 실장 면의 일부 및 폭 방향의 양 면의 일부까지 연장되는 제3 밴드부를 포함하는 적층형 전자 부품.
  9. 제1항에 있어서,
    상기 세라믹 바디의 길이 방향의 타 면에서, 상기 입력 단자와 상기 출력 단자 사이에 형성되는 절연부를 더 포함하는 적층형 전자 부품.
  10. 상면에 소정 간격으로 배치된 제1 및 제2 전극 패드를 갖는 회로 기판; 및
    상기 제1 및 제2 전극 패드 위에 상기 전압 제어 단자 및 상기 출력 단자가 각각 접속되도록 실장되는 제1항 내지 제9항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판.
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