KR20190076334A - 적층형 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 길이 방향의 양면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극을 가지는 액티브영역과 상기 액티브영역의 상하 측에 각각 배치되는 상하부 커버영역을 가지며, 상기 하부 커버영역의 두께가 상기 상부 커버영역의 두께 보다 두껍게 형성되는 커패시터 바디; 및 상기 커패시터 바디의 길이 방향의 양단에 형성되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디의 하부 커버영역에 스페이스부가 형성되는 적층형 커패시터를 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYER CAPACITOR AND BOARD HAVING THE SAME}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등의 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층형 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층형 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층되는 구조를 가질 수 있다.
상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층형 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층형 커패시터의 외부 전극을 통해 상기 적층형 커패시터가 실장된 기판으로 전달되어 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
이때, 상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
최근 전자 기기는 부품의 저소음화로 인해 이러한 적층형 커패시터에서서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있으므로, 적층형 커패시터에서 발생되는 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 연구가 필요한 실정이다.
국내등록특허공보 10-1548773 국내공개특허공보 2017-0098560
본 발명의 목적은, 어쿠스틱 노이즈 감소효과를 더 향상시킬 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 길이 방향의 양면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극을 가지는 액티브영역과 상기 액티브영역의 상하 측에 각각 배치되는 상부 커버영역 및 하부 커버영역을 가지며, 상기 하부 커버영역의 두께가 상기 상부 커버영역의 두께 보다 두껍게 형성되는 커패시터 바디; 및 상기 커패시터 바디의 길이 방향의 양단에 형성되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디의 하부 커버영역에 스페이스부가 형성되는 적층형 커패시터를 제공한다.
본 발명의 바람직한 특징에 의하면, 상기 커패시터 바디에서 상기 스페이스부와 인접한 면은 실장 면일 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 스페이스부의 길이를 L1으로, 상기 커패시터 바디의 길이를 L0로 정의할 때, 0.5≤L1/L0<0.85를 만족할 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 스페이스부의 길이를 L1으로, 상기 커패시터 바디의 길이를 L0로 정의할 때, 0.5≤L1/L0≤0.7를 만족할 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 스페이스부의 두께는 15 내지 30㎛일 수 있다.본 발명의 바람직한 특징에 의하면, 상기 커패시터 바디의 실장 면과 상기 스페이스부 사이의 거리는 30 내지 200㎛일 수 있다.
본 발명의 바람직한 특징에 의하면, 상기 스페이스부의 길이는 상기 제1 및 제2 내부 전극이 오버랩된 부분이 보다 길게 형성될 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 기판; 및 상기 기판에 상기 제1 및 제2 전극 패드에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 상기 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층형 커패시터에 발생되는 진동을 줄여, 이 진동에 의해 기판에서 발생되는 어쿠스틱 노이즈를 더 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I’선 단면도이다.
도 3(a) 및 (b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 도시한 사시도이다.
도 4는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이고, 도 2는 도 1의 I-I’선 단면도이고, 도 3(a) 및 (b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 도시한 사시도이다.
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향의 하면과 상면을 각각 제1 및 제2 면(1, 2)으로, X 방향의 양 면을 각각 제3 및 제4 면(3, 4)으로, Y 방향의 양 면을 각각 제5 및 제6 면(5, 6)으로 설정하여 설명하기로 한다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
커패시터 바디(110)는 액티브영역, 상기 액티브영역의 상측에 배치되는 상부 커버영역(112) 및 상기 액티브영역의 하측에 배치되는 하부 커버영역(113)을 포함한다.
이때, 하부 커버영역(113)의 두께는 상부 커버영역(112)의 두께 보다 두껍게 형성된다.
또한, 커패시터 바디(110)의 하부 커버영역(113)에는 스페이스부(140)가 형성된다.
그리고, 커패시터 바디(110)의 6면 중 스페이스부(140)와 인접한 Z방향의 면인 제1 면(1)이 실장 면이 될 수 있다.
상기 액티브영역은 용량 기여부로서 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 Z방향으로 반복적으로 적층하여 형성된다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성되며, 유전체층(111)의 적층 방향인 Z방향을 따라 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 커버영역(112) 및 하부 커버영역(113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상부 커버영역(112) 및 하부 커버영역(113)은 단일 유전체층 또는 2 개 이상의 유전체층을 Z방향으로 액티브영역의 상면 및 하면에 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의해 액티브영역의 제1 및 제2 내부 전극(121, 122)이 손상되는 것을 방지하는 역할을 할 수 있다.
스페이스부(140)는 커패시터 바디(110)의 하부 커버영역(113) 내에 형성되고, X방향으로 길게 형성되며, 커패시터 바디(110)의 액티브영역에서 발생하는 압전 진동을 흡수하는 역할을 한다.
이러한 스페이스부(140)를 커패시터 바디(110)에 형성하기 위해서는, 먼저 폴리머 레진(polymer resin)을 포함하는 페이스트를 마련하고, 이 페이스트를 커패시터 바디(110)의 액티브영역과 커패시터 바디(110)의 실장 면인 제1 면(1) 사이에 도포하여 폴리머 레진층이 형성된 적층체를 마련한다.
다음으로, 이 적층체를 소성하면 폴리머 레진층이 제거되면서 커패시터 바디(110)의 하부 커버영역(113)에 에어갭(air gap)의 역할을 하는 스페이스부(140)가 형성될 수 있다.
또한, 스페이스부(140)의 X방향의 길이는 액티브영역에서 제1 및 제2 내부 전극(121, 122)이 오버랩된 부분의 길이 보다 길게 형성될 수 있다.
이때, 스페이스부(140)의 Z방향의 두께(t)가 두꺼울수록 커패시터 바디(110)의 액티브영역에서 발생하는 압전 진동을 흡수하는 효과가 향상될 수 있다.
본 실시 예에서, 스페이스부(140)의 두께(t)는 바람직하게 15㎛ 이상일 수 있다. 스페이스부(140)의 두께가 15㎛ 미만이면 어쿠스틱 노이즈 감소 효과가 미비해질 수 있다.
또한, 스페이스부(140)의 두께(t)는 30㎛ 이하일 수 있다. 스페이스부(140)의 두께가 30㎛를 초과하면 하부 커버영역(113)에서 빈 공간이 되는 영역이 너무 커지기 때문에 커패시터 바디(110)가 압축 및 인장 응력에 대해 취약해지는 문제가 발생할 수 있다.
이러한 문제는 적층형 커패시터의 신뢰성을 저하시키고, 커패시터 바디(110)에서 스페이스부(140) 주변에 방사 크랙이 발생되는 원인이 될 수 있다.
또한, 커패시터 바디(110)의 실장 면인 제1 면(1)과 스페이스부(140)의 하단 사이의 거리는 30 내지 200㎛일 수 있다.
커패시터 바디(110)의 제1 면(1)과 스페이스부(140)의 하단 사이의 거리가 30㎛ 미만이면 커패시터 바디(110)가 응력에 대해 취약해져 커패시터 바디(110)의 실장 면 부근에 크랙이 쉽게 발생할 수 있고, 기판에 실장시 기판의 휨에 대한 대응력이 약해져 기판 실장 후 휨 크랙을 쉽게 유발시키는 원인이 될 수 있다.
커패시터 바디(110)의 제1 면(1)과 스페이스부(140)의 하단 사이의 거리가 200㎛를 초과하면 제품의 두께가 함께 지나치게 증가되면서 어쿠스틱 노이즈를 흡수하는 스페이스부(140)에 해당하는 영역이 실장 면과 멀어지면서 어쿠스틱 노이즈 감소 효과가 미비해질 수 있다.
또한, 내부 전극과 스페이스부가 가까워질수록 내부 전극의 소성 수축에 의한 크랙 전파 발생율이 증가하므로, 커패시터 바디(110)의 제1 면(1)과 스페이스부(140)의 하단 사이의 거리가 200㎛를 초과하면 신뢰성 불량이 더 쉽게 발생될 수 있다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 X방향의 양단에 형성된다.
또한, 제1 및 제2 외부 전극(131, 132)은, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어 제1 및 제2 내부 전극(121, 122)과 각각 접속되는 제1 및 제2 접속부(131a, 132a)와, 제1 및 제2 접속부(131a, 132a)에서 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 각각 연장되는 제1 및 제2 밴드부(131b, 132b)를 각각 포함할 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
한편, 본 실시 형태에서, 스페이스부의 길이를 L1으로, 커패시터 바디의 길이를 L0로 정의할 때, 0.5≤L1/L0<0.85를 만족할 수 있다. 이때, L1/L0는 더 바람직하게 최대값이 0.70 이하일 수 있다.
아래, 표 1은 커패시터 바디의 길이(L0)에 대한 스페이스부의 길이(L1)의 비와, 스페이스부의 두께(t)에 따른 어쿠스틱 노이즈의 변화를 나타낸 것이다. 여기서, 어쿠스틱 노이즈의 합격 기준치는 스페이스부가 가 없는 샘플 1의 경우 34dBA이므로 이 보다 10% 낮은 30.6dBA 이하로 하였다.
# L1/L0 t (㎛) 어쿠스틱 노이즈 [dBA] 크랙발생
1 - 0 34.0
2 0.45 5 32.8
3 0.50 10 30.5
4 0.60 10 29.8
5 0.60 20 28.4
6 0.65 20 27.2
7 0.70 20 25.9
8 0.70 30 24.3
9 0.75 30 24.5
10 0.80 30 26.2
11 0.80 40 26.1
12 0.85 40 27.1
13 0.90 40 27.2
표 1을 참조하면, L1/L0 비가 0.5 이상 0.85 미만인 샘플 3 내지 11의 경우 어쿠스틱 노이즈가 30.6dBA 이하로 나타났으며, L1/L0가 0.5 미만인 샘플 2의 경우 어쿠스틱 노이즈가 32.8dBA로 합격 기준치 보다 높게 나타났고, L1/L0가 0.85 이상인 샘플 12 및 13의 경우 어쿠스틱 노이즈는 기준치 이하이지만 크랙이 발생하는 것을 확인할 수 있다. 이에 본 실시 예의 L1/L0의 바람직한 수치범위는 0.5 이상 0.85 미만일 수 있다.
또한, 이 중에서 L1/L0가 0.0.75인 샘플 9의 경우 L1/L0가 0.70인 샘플 8에 비해 어쿠스틱 노이즈가 더 증가하는 것 확인할 수 있다. 따라서, L1 /L0의 더 바람직한 범위는 0.70 이하일 수 있다.
또한, L1/L0가 동일한 경우, t가 상대적으로 더 크면, 어쿠스틱 노이즈가 더 감소하는 것을 확인할 수 있다.
도 4는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
도 4를 참조하면, 본 실시 형태에 따른 적층 커패시터(100)의 실장 기판(200)은 적층형 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 X방향으로 서로 이격되게 형성되는 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)의 밴드부(131b, 132b)의 하면이 각각 제1 및 제2 전극 패드(221, 222) 위에 접속되도록 위치하여 실장된 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 상부 및 하부 커버영역
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
200: 실장 기판
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (8)

  1. 길이 방향의 양면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극을 가지는 액티브영역과 상기 액티브영역의 상하 측에 각각 배치되는 상부 커버영역 및 하부 커버영역을 가지며, 상기 하부 커버영역의 두께가 상기 상부 커버영역의 두께 보다 두껍게 형성되는 커패시터 바디; 및
    상기 커패시터 바디의 길이 방향의 양단에 형성되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 커패시터 바디의 하부 커버영역에 스페이스부가 형성되는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 커패시터 바디에서 상기 스페이스부와 인접한 면이 실장 면인 적층형 커패시터.
  3. 제1항에 있어서,
    상기 스페이스부의 길이를 L1으로, 상기 커패시터 바디의 길이를 L0로 정의할 때, 0.5≤L1/L0<0.85를 만족하는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 스페이스부의 길이를 L1으로, 상기 커패시터 바디의 길이를 L0로 정의할 때, 0.5≤L1/L0≤0.70를 만족하는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 스페이스부의 두께가 15 내지 30㎛인 적층형 커패시터.
  6. 제1항에 있어서,
    상기 커패시터 바디의 실장 면과 상기 스페이스부 사이의 거리가 30 내지 200㎛인 적층형 커패시터.
  7. 제1항에 있어서,
    상기 스페이스부의 길이가 상기 제1 및 제2 내부 전극이 오버랩된 부분이 보다 길게 형성되는 적층형 커패시터.
  8. 상부에 제1 및 제2 전극 패드를 갖는 기판; 및
    상기 기판에 상기 제1 및 제2 전극 패드과 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 제1항 내지 제7항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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