KR20220083170A - 적층형 커패시터 및 그 실장 기판 - Google Patents

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김민회
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송민성
윤병길
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Abstract

본 발명은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 오버랩 되는 액티브 영역과 상기 액티브 영역의 상하에 각각 배치되는 상부 및 하부 커버를 포함하는 바디; 및 상기 바디 상에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 상부 및 하부 커버가 BT(티탄산바륨, BaTiO3)와 YSZ(Yttria stabilized zirconia)를 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD FOR MOUNTING THE SAME}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 커패시터는 소형이면서 고용량 구현이 가능하여 여러가지 전자 기기에 사용되고 있다.
최근에는 친환경 자동차 및 전기 자동차의 급부상으로, 자동차 내 전력 구동 시스템이 증가하고 있고, 이에 자동차에 필요한 적층형 커패시터의 수요도 증가하고 있다.
자동차용 부품으로 사용되기 위해서는 높은 수준의 열 신뢰성, 전기적 신뢰성 및 기계적 신뢰성이 요구되므로, 적층형 커패시터에 요구되는 성능도 점차 고도화되고 있다.
이러한 기계적 특성 중에 휨 강도가 있다. 휨 강도가 약하면 기판에 적층형 커패시터를 실장하고 눌렀을 때 적층형 커패시터에 가해지는 응력에 의해 적층형 커패시터를 관통하는 형태의 휨 크랙이 발생할 수 있다.
이러한 휨 크랙은 내부 전극을 단절 시키게 되고, 이에 제품의 용량을 저하시키는 제품 불량의 원인이 될 수 있다.
한국특허등록공보 제10-1941092호 일본특허공개공보 제2009-71106호
본 발명의 목적은 향상된 휨 강도를 가지는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 오버랩 되는 액티브 영역과 상기 액티브 영역의 상하에 각각 배치되는 상부 및 하부 커버를 포함하는 바디; 및 상기 바디 상에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 상부 및 하부 커버가 BT(티탄산바륨, BaTiO3)와 YSZ(Yttria stabilized zirconia)를 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 YSZ는 부분적으로 테트라고날(Tetragonal) 상을 가질 수 있다.
본 발명의 일 실시 예에서, 상기 바디는, 상기 액티브 영역의 조성과 상기 상부 및 하부 커버 영역의 조성이 상이할 수 있다.
본 발명의 일 실시 예에서, 상기 액티브 영역은 BT를 포함하고 YSZ를 포함하지 않을 수 있다.
본 발명의 일 실시 예에서, 상기 상부 및 하부 커버는, BT 100중량부에 대하여 0.5 내지 10중량부의 YSZ를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 상부 및 하부 커버에서, YSZ의 사이즈가 BT의 사이즈 대비 5 내지 25%일 수 있다.
본 발명의 일 실시 예에서, 상기 상부 및 하부 커버의 총 두께가, 상기 바디 전체의 두께 대비 10 내지 40%일 수 있다.
본 발명의 일 실시 예에서, 상기 바디는 제1 방향으로 서로 대향하는 제1 및 제2 면과, 제1 방향과 수직인 제2 방향으로 서로 대향하는 제3 및 제4 면과, 제1 방향과 수직인 제3 방향으로 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극이 제1 방향으로 번갈아 배치되고, 상기 바디의 제3 및 제4 면에 상기 제1 및 제2 외부 전극이 각각 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 적층형 커패시터; 를 포함하고, 상기 적층형 커패시터의 제1 및 제2 외부 전극이 상기 제1 및 제2 전극 패드에 각각 접속되도록 실장되는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에 따르면, BT와 YSZ가 혼합된 복합재료를 커버에 적용하여 적층형 커패시터의 휨 강도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2(a) 및 도 2(b)는 도 1의 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 YSZ의 함량에 따른 BT-YSZ 복합물의 3점 곡강도를 나타낸 그래프이다.
도 5는 액티브 영역의 BT 세라믹과 커버의 BT-YSZ 복합재의 파단면을 각각 나타낸 SEM 사진이다.
도 6은 액티브 영역과 커버가 BT로 이루어진 비교 예와, 본 발명의 일 실시 예에 의한 적층형 커패시터에서, 누름 깊이에 따른 양품율을 각각 나타낸 그래프이다.
도 7은 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 포함한다 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
본 실시 예를 명확하게 설명하기 위해 바디(110)의 방향을 정의하면, 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 유전체층(111)이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 바디(110)의 형상은 특별히 제한되지 않으며, 예를 들어 대체로 육면체 형상을 가질 수 있다.
본 실시 예에서는, 설명의 편의를 위해, 바디(110)의 유전체층(111)이 적층되는 Z방향의 서로 대향되는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)을 연결하며 서로 대향되는 X방향의 양면을 제3 및 제4 면(3, 4)으로, 이와 수직으로 교차되며 Y방향으로 서로 대향되는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다.
바디(110)는 액티브 영역(115)과 마진부인 상부 및 하부 커버(112, 113)를 포함한다.
액티브 영역(115)은 커패시터의 용량 형성에 기여하는 부분으로서 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 Z방향으로 번갈아 배치되게 적층된 것이다.
상부 커버(112)는 도면 상으로 액티브 영역(115)에서 최상부에 배치된 제1 내부 전극(121)의 상면 위에 소정 두께로 형성된 부분이고, 하부 커버(113)는 액티브 영역(115)에서 최하부에 배치된 제2 내부 전극(122)의 하면에 소정 두께로 형성된 부분이다.
본 실시 예에서, 상부 커버(112) 및 하부 커버(113)는 액티브 영역(115)에 포함되는 유전체층(111)과 다른 조성을 가지는 유전체로 이루어질 수 있다.
이때, 상부 및 하부 커버(112, 113)의 총 두께는, 바디(110)의 전체의 두께 대비 10 내지 40%일 수 있다.
액티브 영역(115)의 유전체층(111)은 앞서 설명한 실시 형태의 유전체 파우더를 포함하고, 소결된 상태로서 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 그 일단이 바디(110)의 제3 및 제4 면(3, 4)을 통하여 각각 노출될 수 있다.
또한, 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 바디(110)의 제3 및 제4 면(3, 4)에서 제1 및 제2 외부 전극(131, 132)에 각각 접속되어 전기적으로 연결될 수 있다.
제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역(115)에서 Z방향으로 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 면적과 비례하게 된다.
제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예컨대 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 금속의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부(131a, 132a)와, 제1 및 제2 밴드부(131b, 132b)를 각각 포함한다.
제1 및 제2 접속부(131a, 132a)는 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접촉되어 전기적으로 연결되는 부분이다.
제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 접속부(131a, 132a)에서 바디(110)의 제1 면(1)의 일부까지 각각 연장되는 부분이다.
이때, 고착 강도의 향상을 위해, 제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 접속부(131a, 132a)에서 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 각각 더 연장될 수 있다.
이러한, 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132)은 필요시 그 표면에 니켈(Ni) 또는 주석(Sn) 등으로 도금층(미도시)을 더 형성할 수 있다.
종래의 적층형 커패시터의 휨 강도를 향상시키는 방법으로, 2개의 적층형 커패시터를 쌓고 외부 전극을 메탈 프레임으로 연결하여 단일 소자화하는 방법이 있다. 다른 방법으로는, 외부 전극에 도전성 수지층을 적용하는 방법이 있다.
그러나, 상기의 두 가지 방법은 적층형 커패시터가 받는 응력을 완화시키는 방법으로, 적층형 커패시터가 일정 수준 이상의 응력을 추가로 더 받게 되면 바디가 견디지 못하고 휨 크랙이 발생할 수 있다.
또한, 메탈 프레임을 사용하는 경우, 메탈 프레임의 사이즈만큼 전자 부품 자체의 사이즈가 증가하게 되는 문제가 있다.
그리고, 적층형 커패시터의 휨 강도 특성에 영향을 미치는 인자로 기계적 강도가 있다.
적층형 커패시터가 실장된 기판을 누를 때 기판의 휘어짐에 따른 응력이 칩에 인가되며, 이러한 응력은 밴드부의 단부에서 최대가 되고 이 부분의 작은 결함으로부터 크랙이 발생하게 된다.
즉, 크랙의 발생을 최소화 하기 위한 방법 중 하나는 적층형 커패시터에서 특히 응력이 집중되는 밴드부의 끝 부근의 기계적 강도를 높이는 것이다.
이를 위해 본 발명에서는 BT(티탄산바륨, BaTiO3) 매트릭스에 YSZ(Yttria stabilized zirconia) 나노 입자가 혼합된 BT-YSZ 합성재료를 상부 및 하부 커버에 적용한다.
이때, 상부 및 하부 커버(112, 113)는, BT 100중량부에 대하여 0.5 내지 10중량부의 YSZ를 포함할 수 있다.
도 5(a)와 도 5(b)는 액티브 영역의 BT 세라믹과 커버의 BT-YSZ 복합재의 파단면의 미세구조를 각각 나타낸 SEM 사진으로, 2만배 내지 5만배의 배율에서 촬영한 것이며, 도 5에서와 같이, 상부 및 하부 커버(112, 113)에서, YSZ의 사이즈는 BT의 사이즈 대비 5 내지 25%일 수 있다.
이때, YSZ의 사이즈는, 적층형 커패시터의 X방향의 중앙으로 절단하여 Y-Z 면과 평행하게 생성된 파단면을 촬영하되, 파단면의 커버를 Y방향으로 3등분한 지점에 대해 촬영한 이미지에 대해 YSZ의 크기를 측정하여 평균값을 취한 것이다.
BT-YSZ 복합재료는 BT 유전체 모체 (matrix) 에 ZrO2 나노 입자가 분산되어 있는 혼합물 구조이다.
삽입된 ZrO2 입자는 3 mol% Y2O3 함유되어 부분적으로 테트라고날(tetragonal) 상으로 안정화 되어있는 수십 나노 미터의 크기를 갖는 산화물 입자이다.
BT 유전체 세라믹은 첨가제와 소결 온도에 따라 다르지만 곡강도 (bending strength) 가 약 30~80MPa인 반면 ZrO2 입자는 소결되었을 경우 1,200 MPa 로 높다.
따라서, 도 4에서와 같이, BT에 ZrO2 입자를 삽입한 복합재료의 경우 YSZ의 함량에 따라 곡강도가 125MPa가 높아져 적층형 커패시터 제작시 휨 강도 특성이 BT로만 된 유전체 세라믹 재료 보다 높아질 것으로 예상된다.
또한, YSZ의 경우 소결 온도가 1,300℃ 이상으로 BT 보다 높기 때문에 BT와 YSZ를 혼합하여 소결하면 대부분 2차상으로 남아 있는 합성물의 형태가 되고, BT-YSZ 혼합재료는 혼합규칙(rule of mixture)에 의해 탄성계수(elastic modulus)와 영스 모듈러스(Young's modulus)와 휨 강도 등의 기계적 특성이 증가하게 된다.
따라서, BT-YSZ 복합재료를 상부 및 하부 커버에 적용한 본 실시 예의 적층형 커패시터의 경우, 기존의 상부 및 하부 커버가 BT로만 이루어진 적층형 커패시터 대비 적층형 커패시터의 휨 강도를 향상시키고 이에 휨 크랙이 발생하는 정도로 현저히 낮추거나 방지할 수 있다.
한편, BT-YSZ 복합재료는 1,200도 이상에서 소결시 부분적으로 tetragonal 상인 ZrO2일부가 BT 결정립으로 확산되어 들어가므로 BT 유전체에 Zr 원소가 도핑된 효과가 나타날 수 있다.
이렇게 BT 유전체에 Zr 원소가 도핑된 효과가 나타나면, 액티브 영역에서는 유전체의 특성 변화가 유발될 수 있므로 이를 방지하기 위해 본 실시 예에서는 상부 및 하부 커버에만 BT-YSZ 구조를 적용하고, 액티브 영역은 YSZ를 포함하지 않고 BT로만 구현하는 것이 바람직하다.
도 6은 본 발명의 실시 예의 구조를 갖는 적층형 커패시터와 종래의 적층형 커패시터의 휨 변형 테스트 결과를 비교하여 나타낸 것이다.
여기서, 비교 예(#1)는 액티브 영역과 커버가 동일한 BT로 이루어진 구조이고, 실시 예(#2)는 상부 및 하부 커버가 BT-YSZ 복합재료로 이루어진 구조를 갖는 적층형 커패시터이다.
이때, 각각의 샘플에 사용된 적층형 커패시터는 X방향의 길이가 1.6mm이고, Y방향의 길이가 0.8mm이고, 2.2uF의 전기적 특성을 가진다.
그리고, 실시 예의 경우 상부 및 하부 커버에 BT 100중량부 대비 3중량부의 YSZ를 첨가하였다.
이러한 적층형 커패시터를 PCB에 각각 실장하고, 기판의 누름 깊이를 1mm씩 증가시키면서 적층형 커패시터에 크랙이 발생하는지를 관찰하여 도 6에 나타낸다.
도 6을 참조하면, 비교 예의 경우, 누름 깊이가 5mm일 때부터 크랙이 발생하기 시작하였고, 누름 깊이가 10mm를 초과하는 경우 양품율이 0%에 인접하여 누름 깊이가 11mm를 초과하게 되면 양품율이 0%로 나타났다.
반면에 실시 예의 경우, 누름 깊이 9mm까지는 양품율이 99% 이상으로 나타났고, 누름 길이가 10mm인 경우에도 양품율이 95%였으며, 누름 깊이가 11mm를 초과해도 비교 예와 같이 양품율이 급격하게 저하되는 현상은 발생하지 않았다.
따라서, 본 발명의 실시 예에서와 같이, 상부 및 하부 커버에 BT-YSZ 복합재료를 적용하면, 적층형 커패시터의 휨 강도 특성이 향상되는 것을 확인할 수 있다.
도 7은 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 7을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층 형 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
이때, 적층형 커패시터(100)는, 휨 강도 개선 효과를 구현하기 위해서는, 본 실시 예에서와 같이 제1 및 제2 내부 전극(121, 122)이 기판(210)에 대해 수평으로 배치되는 것이 바람직하다.
여기서, 적층 세라믹 커패시터(100)는 상술한 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터로 이하에서는 자세한 설명은 중복을 피하기 위해 생략하도록 한다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 바디
111: 유전체층
112, 113: 상부 및 하부 커버
115: 액티브 영역
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
210: 기판
221, 222: 제1 및 제2 전극 패드

Claims (14)

  1. 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 오버랩 되는 액티브 영역과 상기 액티브 영역의 상하에 각각 배치되는 상부 및 하부 커버를 포함하는 바디; 및
    상기 바디 상에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 상부 및 하부 커버가 BT(티탄산바륨, BaTiO3)와 YSZ(Yttria stabilized zirconia)를 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 YSZ가 부분적으로 테트라고날(Tetragonal) 상을 가지는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 바디는, 상기 액티브 영역의 조성과 상기 상부 및 하부 커버 영역의 조성이 상이한 적층형 커패시터.
  4. 제3항에 있어서,
    상기 액티브 영역이 BT를 포함하고 YSZ를 포함하지 않는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 상부 및 하부 커버는, BT 100중량부에 대하여 0.5 내지 10중량부의 YSZ를 포함하는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 상부 및 하부 커버에서, YSZ의 사이즈가 BT의 사이즈 대비 5 내지 25%인 적층형 커패시터.
  7. 제1항에 있어서,
    상기 상부 및 하부 커버의 총 두께가, 상기 바디 전체의 두께 대비 10 내지 40%인 적층형 커패시터.
  8. 제1항에 있어서,
    상기 상부 및 하부 커버는, BT 100중량부에 대하여 0.5 내지 10중량부의 YSZ를 포함하고,
    상기 상부 및 하부 커버에서, YSZ의 사이즈가 BT 사이즈 대비 5 내지 25%인 적층형 커패시터.
  9. 제1항에 있어서,
    상기 상부 및 하부 커버는, BT 100중량부에 대하여 0.5 내지 10중량부의 YSZ를 포함하고,
    상기 상부 및 하부 커버의 총 두께가, 상기 바디 전체의 두께 대비 10 내지 40%인 적층형 커패시터.
  10. 제1항에 있어서,
    상기 상부 및 하부 커버에서, YSZ의 사이즈가 BT의 사이즈 대비 5 내지 25%이고,
    상기 상부 및 하부 커버의 총 두께가, 상기 바디 전체의 두께 대비 10 내지 40%인 적층형 커패시터.
  11. 제1항에 있어서,
    상기 상부 및 하부 커버는, BT 100중량부에 대하여 0.5 내지 10중량부의 YSZ를 포함하고,
    상기 상부 및 하부 커버에서, YSZ의 사이즈가 BT의 사이즈 대비 5 내지 25%이고,
    상기 상부 및 하부 커버의 총 두께가, 상기 바디 전체의 두께 대비 10 내지 40%인 적층형 커패시터.
  12. 제1항에 있어서,
    상기 바디는 제1 방향으로 서로 대향하는 제1 및 제2 면과, 제1 방향과 수직인 제2 방향으로 서로 대향하는 제3 및 제4 면과, 제1 방향과 수직인 제3 방향으로 서로 대향하는 제5 및 제6 면을 포함하고,
    상기 제1 및 제2 내부 전극이 제1 방향으로 번갈아 배치되고,
    상기 바디의 제3 및 제4 면에 상기 제1 및 제2 외부 전극이 각각 배치되는 적층형 커패시터.
  13. 제12항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 적층형 커패시터.
  14. 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
    제1항의 적층형 커패시터; 를 포함하고,
    상기 적층형 커패시터의 제1 및 제2 외부 전극이 상기 제1 및 제2 전극 패드에 각각 접속되도록 실장되는 적층형 커패시터의 실장 기판.
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