JP2014132633A - 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板 - Google Patents
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Abstract
【解決手段】幅が長さに比べて大きい複数の誘電体層が積層されたセラミック本体と、複数の第1及び第2内部電極を含んで容量が形成された活性層115と、前記活性層の上部に形成された上部カバー層と、下部に形成され、前記上部カバー層に比べて厚い厚さを有する下部カバー層と、前記セラミック本体の両端面を覆うように形成された第1及び第2外部電極131,132と、を含み、前記セラミック本体の全体厚さの1/2をA、前記下部カバー層の厚さをB、前記活性層の全体厚さの1/2をC、前記上部カバー層の厚さをDとするとき、前記活性層の中心部が前記セラミック本体の中心部から外れた比率(B+C)/Aは、1.042≦(B+C)/A≦1.537の範囲を満たす。
【選択図】図3
Description
110 セラミック本体
111 誘電体層
112 上部カバー層
113 下部カバー層
115 活性層
121、122 第1及び第2内部電極
131、132 第1及び第2外部電極
200 実装基板
210 印刷回路基板
221、222 第1及び第2電極パッド
230 はんだ
Claims (10)
- 幅が長さに比べて大きい複数の誘電体層が厚さ方向に積層されたセラミック本体と、
前記誘電体層を介して前記セラミック本体の長さ方向に相対する両端面から交互に露出するように厚さ方向に形成された複数の第1及び第2内部電極を含んで容量が形成される活性層と、
前記活性層の上部に形成された上部カバー層と、
前記活性層の下部に形成され、前記上部カバー層に比べて厚い厚さを有する下部カバー層と、
前記セラミック本体の両端面を覆うように形成された第1及び第2外部電極と、を含み、
前記セラミック本体の全体厚さの1/2をA、前記下部カバー層の厚さをB、前記活性層の全体厚さの1/2をC、前記上部カバー層の厚さをDと規定するとき、
前記活性層の中心部が前記セラミック本体の中心部から外れた比率(B+C)/Aは、1.042≦(B+C)/A≦1.537の範囲を満たす、積層セラミックキャパシタ。 - 前記上部カバー層の厚さDと前記下部カバー層の厚さBとの比率D/Bは、0.048≦D/B≦0.565の範囲を満たす、請求項1に記載の積層セラミックキャパシタ。
- 前記セラミック本体の全体厚さの1/2であるAに対する前記下部カバー層の厚さBの比率B/Aは、0.601≦B/A≦1.128の範囲を満たす、請求項1に記載の積層セラミックキャパシタ。
- 前記下部カバー層の厚さBに対する前記活性層の全体厚さの1/2であるCの比率C/Bは、0.362≦C/B≦1.092の範囲を満たす、請求項1に記載の積層セラミックキャパシタ。
- 電圧印加時に前記活性層の中心部において発生する変形率と前記下部カバー層において発生する変形率との差異により、前記セラミック本体の両端面に形成された変曲点が前記セラミック本体の厚さの中心部以下に形成される、請求項1に記載の積層セラミックキャパシタ。
- 上部に第1及び第2電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、幅が長さに比べて大きい複数の誘電体層が厚さ方向に積層されたセラミック本体と、前記誘電体層を介して前記セラミック本体の長さ方向に相対する両端面から交互に露出するように厚さ方向に形成された複数の第1及び第2内部電極を含んで容量が形成される活性層と、前記活性層の上部に形成された上部カバー層と、前記活性層の下部に形成され、前記上部カバー層に比べて厚い厚さを有する下部カバー層と、前記セラミック本体の両端面を覆うように形成され、はんだによって前記第1及び第2電極パッドと連結された第1及び第2外部電極と、を含み、前記セラミック本体の全体厚さの1/2をA、前記下部カバー層の厚さをB、前記活性層の全体厚さの1/2をC、前記上部カバー層の厚さをDと規定するとき、前記活性層の中心部が前記セラミック本体の中心部から外れた比率(B+C)/Aは、1.042≦(B+C)/A≦1.537の範囲を満たす、積層セラミックキャパシタの実装基板。 - 前記上部カバー層の厚さDと前記下部カバー層の厚さBとの比率D/Bは、0.048≦D/B≦0.565の範囲を満たす、請求項6に記載の積層セラミックキャパシタの実装基板。
- 前記セラミック本体の全体厚さの1/2であるAに対する前記下部カバー層の厚さBの比率B/Aは、0.601≦B/A≦1.128の範囲を満たす、請求項6に記載の積層セラミックキャパシタの実装基板。
- 前記下部カバー層の厚さBに対する前記活性層の全体厚さの1/2であるCの比率C/Bは、0.362≦C/B≦1.092の範囲を満たす、請求項6に記載の積層セラミックキャパシタの実装基板。
- 電圧印加時に前記活性層の中心部において発生する変形率と前記下部カバー層において発生する変形率との差異により、前記セラミック本体の両端面に形成された変曲点が前記はんだの高さ以下に形成される、請求項6に記載の積層セラミックキャパシタの実装基板。
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