KR101983183B1 - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시형태에 의하면 내부전극 및 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체의 적어도 일면에 형성되며, 상기 내부전극과 전기적으로 접속하는 전극층; 및 상기 전극층 상에 형성되며 복수의 금속 입자와 베이스 수지를 포함하는 전도성 수지층; 을 포함하며, 상기 전도성 수지층 표면부의 탄소에 대한 금속의 질량비를 A, 상기 전도성 수지층 내부의 탄소에 대한 금속의 질량비를 B라고 할 때, A＞B인 적층 세라믹 전자부품을 제공할 수 있다.

Description

적층 세라믹 전자부품 및 그 제조방법{Multi-layered ceramic electronic parts and fabricating method thereof}
본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체층 및 내부 전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부 전극 역시 박층화되고 있다.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
이러한 고신뢰성에서 문제가 되는 요소는 도금공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 등이 있다.
이에 상기 문제점을 해결하기 위한 수단으로 외부 전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침투를 막아 신뢰성을 향상시키고 있다.
그러나, 전도성 수지층을 외부 전극의 전극층과 도금층 사이에 적용하는 경우, 전도성 수지층과 도금층 사이에서 계면 분리 현상이 발생하는 문제가 있으며, 전도성 수지층 상에 도금층 형성 시 미도금된 영역이 형성되는 도금불량이 발생하는 문제가 있다.
따라서 전도성 수지층과 도금층 사이의 계면 분리 현상 및 미도금 불량을 개선한 적층 세라믹 커패시터가 요구된다.
일본공개특허 공보 제 2005-051226호 일본공개특허 공보 제 2008-085280호 일본공개특허 공보 제 2005-295077호 한국공개특허 공보 제 2012-0099803호
본 발명은 도금성이 개선되고 전도성 수지층과 도금층 사이의 결합력이 향상된 적층 세라믹 전자부품 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시형태에 의하면 내부전극 및 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체의 적어도 일면에 형성되며, 상기 내부전극과 전기적으로 접속하는 전극층; 및 상기 전극층 상에 형성되며 복수의 금속 입자와 베이스 수지를 포함하는 전도성 수지층; 을 포함하며, 상기 전도성 수지층 표면부의 탄소에 대한 금속의 질량비를 A, 상기 전도성 수지층 내부의 탄소에 대한 금속의 질량비를 B라고 할 때, A＞B인 적층 세라믹 전자부품을 제공할 수 있다.
상기 전도성 수지층 표면부의 탄소에 대한 금속의 질량비를 A, 상기 전도성 수지층 내부의 탄소에 대한 금속의 질량비를 B라고 할 때, 1.2≤A/B≤2.0을 만족할 수 있다.
상기 전도성 수지층 표면부의 탄소에 대한 금속의 질량비(A)는 3.5 내지 4.5 일 수 있다.
상기 복수의 금속 입자 중 일부는 상기 베이스 수지로부터 노출될 수 있다.
상기 복수의 금속 입자 중 일부는 상기 전도성 수지층의 외부로 노출되어 있으며, 노출된 금속 입자의 일부 영역은 베이스 수지에 매립되지 않고 돌출될 수 있다.
상기 전도성 수지층의 표면은 요철을 가질 수 있다.
상기 전도성 수지층의 표면은 상기 복수의 금속 입자 중 외부로 노출된 금속 입자에 의해 요철을 가질 수 있다.
상기 복수의 금속 입자 중 일부는 상기 전도성 수지층의 외부로 노출되고, 노출된 금속 입자의 일부 영역은 베이스 수지에 매립되지 않고 돌출되며, 상기 베이스 수지는 돌출된 금속 입자를 감싸도록 상기 금속 입자와의 계면에서 표면이 소정 높이로 상승할 수 있다.
상기 금속 입자는 구리, 은, 니켈 및 이들의 합금 중 하나 이상을 포함할 수 있다.
상기 금속 입자는 은으로 코팅된 구리를 포함할 수 있다.
상기 적층 세라믹 전자부품은 상기 전도성 수지층 상에 형성된 도금층을 더 포함할 수 있다.
상기 세라믹 본체의 길이는 300μm 내지 700μm, 상기 세라믹 본체의 폭은 150μm 내지 400μm일 수 있다.
본 발명의 일 실시형태는 유전체 층 및 내부 전극을 포함하는 세라믹 본체를 형성하는 단계; 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 단면에 전극층을 형성하는 단계; 상기 전극층 상에 복수의 금속 입자, 상온에서 고상으로 존재하는 고상 수지 및 상온에서 액상으로 존재하는 액상 수지를 포함하는 전도성 수지 조성물을 도포하는 단계; 및 상기 전도성 수지 조성물을 경화하여 표면부의 탄소에 대한 금속의 질량비가 내부의 탄소에 대한 금속의 질량비보다 크도록 전도성 수지층을 형성하는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법을 제공할 수 있다.
상기 전도성 수지 조성물은 상기 액상 수지를 상기 고상 수지 및 상기 액상 수지의 합 100 중량부에 대하여 50 내지 70 중량부로 포함할 수 있다.
상기 전도성 수지층 표면부의 탄소에 대한 금속의 질량비를 A, 상기 전도성 수지층 내부의 탄소에 대한 금속의 질량비를 B라고 할 때, 1.2≤A/B≤2.0을 만족할 수 있다.
상기 전도성 수지층 표면부에서의 탄소에 대한 금속의 질량비(A)는 3.5 내지 4.5 일 수 있다.
상기 복수의 금속 입자 중 일부는 상기 전도성 수지층 외부로 노출되어 있으며, 노출된 금속 입자의 일부 영역은 베이스 수지에 매립되지 않고 돌출된 형상을 가질 수 있다.
상기 전도성 수지층의 표면은 요철을 가질 수 있다.
상기 복수의 금속 입자 중 외부로 노출된 금속 입자에 의해 상기 전도성 수지층의 표면은 요철을 가질 수 있다.
상기 복수의 금속 입자 중 일부는 상기 전도성 수지층의 외부로 노출되고, 노출된 금속 입자의 일부 영역은 베이스 수지에 매립되지 않고 돌출되며, 상기 베이스 수지는 돌출된 금속 입자를 감싸도록 상기 금속 입자와의 계면에서 표면이 소정 높이로 상승할 수 있다.
본 발명에 의하면 도금성이 개선되고 전도성 수지층과 도금층 사이의 결합력이 향상된 적층 세라믹 전자부품 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P영역을 확대하여 도시한 도면이다.
도 4a는 본 발명의 일 실시형태에 따른 금속 입자가 전도성 수지층의 표면으로 노출된 형상을 나타내는 모식도이며, 도 4b는 비교예에 따른 금속 입자가 전도성 수지층 상에 배치된 형상을 나타내는 모식도이다.
도 5a는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 전도성 수지층 표면을 나타내는 사진이며, 도 5b는 비교 형태에 따른 적층 세라믹 전자부품의 전도성 수지층 표면을 나타내는 사진이다.
도 6a는 도 5a에 나타난 실시형태의 전도성 수지층 상에 형성된 도금층 표면의 사진이며, 도 6b는 도 5b의 비교 형태에 따른 전도성 수지층 상에 형성된 도금층 표면의 사진이다.
도 7은 본 발명 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미할 수 있는 것으로 문맥에 따라 적절히 해석되어야 한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다. 이하에서 적층 세라믹 전자부품은 적층 세라믹 커패시터를 일 예로 하여 설명하나, 본 발명이 이에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)을 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 적층 세라믹 커패시터 일 수 있으며, 세라믹 본체(110); 및 외부전극(131, 132)을 포함한다.
상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(111)과 내부전극(121,122)을 포함하며, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121,122)이 교대로 형성될 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
상기 내부전극은 제1 및 제2 내부전극(121,122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 전도성 금속을 포함하는 전도성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 외부 전극과 각각 전기적으로 연결될 수 있다. 상기 외부전극은 제1 외부전극(131) 및 제2 외부전극(132)을 포함하며, 제1 내부전극(121)은 제1 외부전극(131)과, 제2 내부전극(122)은 제2 외부전극(132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기와 용량을 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 세라믹 본체(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 외부전극(131)은 제1 전극층(131a) 및 전도성 수지층(131b)을 포함할 수 있으며, 상기 제2 외부전극(132)은 제2 전극층(132a) 및 전도성 수지층(132b)을 포함할 수 있다.
나아가 상기 제1 및 제2 외부전극(131,132)은 전도성 수지층(131b, 132b) 상에 형성되는 도금층을 더 포함할 수 있다.
상기 제1 및 제2 전극층(131a, 132a)은 제1 및 제2 내부전극(121, 122)과 직접적으로 연결되어 외부전극과 내부전극 간 전기적 도통을 확보한다.
상기 제1 및 제2 전극층(131a, 132a)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극층(131a, 132a)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
상기 제1 및 제2 전극층(131a, 132a) 상에는 전도성 수지층(131b, 132b)이 배치될 수 있다. 즉, 상기 제1 및 제2 전극층의 외측에는 전도성 수지층이 배치될 수 있다.
또한 도시되지 않았으나, 상기 전도성 수지층(131b, 132b)의 외측에는 도금층이 배치될 수 있다.
본 명세서에서 세라믹 본체(110)가 존재하는 방향을 외부전극(131, 132)의 내측으로, 세라믹 본체(110)가 존재하지 않는 방향을 외부전극(131, 132)의 외측으로 정의한다.
도 3은 도 2의 P영역을 확대하여 도시한 도면이다.
P영역은 제1 외부전극(131)의 단부를 확대하여 도시하였으나, 제1 외부전극은 제1 내부전극과 전기적으로 접속하며, 제2 외부전극은 제2 내부전극과 접속하는 차이가 있을 뿐, 제1 외부전극과 제2 외부전극의 구성은 유사하므로, 이하 제1 외부전극(131)을 기준으로 설명하나 이는 제2 외부전극(132)에 관한 설명을 포함하는 것으로 본다.
도 3에 도시된 바와 같이 상기 전도성 수지층(131b)은 복수의 금속 입자(11)와 베이스 수지(12)를 포함하며, 상기 베이스 수지(12)는 열경화성 수지를 포함할 수 있다. 상기 열경화성 수지는 이에 제한되는 것은 아니나 에폭시 수지일 수 있다.
상기 금속 입자(11)는 구리, 은, 니켈 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 상기 금속 입자(11)는 은으로 코팅된 구리를 포함할 수 있다. 상기 복수의 금속 입자(11) 중 일부는 상기 전도성 수지층의 표면에서 외부로 노출될 수 있다.
또한 상기 전도성 수지층(131b)에 포함된 베이스 수지(11)의 함량은 내부(I)보다 표면부(S)에서 더 적을 수 있다. 즉 본 발명의 일 실시형태에 의하면 전도성 수지층 표면에 인접한 금속 입자가 베이스 수지에 완전히 매립되어 있는 것이 아닌, 전도성 수지층 표면에 인접한 금속 입자의 일부 영역은 베이스 수지에 매립되지 않고 돌출되어, 전도성 수지층 표면부(S)는 내부에 비하여 베이스 수지의 함량이 적을 수 있다.
나아가 본 발명의 일 실시형태에 따른 전도성 수지층(131b)은 상술한 바와 같이 베이스 수지에 매립되지 않고 돌출된 금속 입자로 인해 표면에 요철을 가질 수 있다.
본 발명의 일 실시형태와 같이 전도성 수지층(131b)의 표면에서 금속 입자가 일부 돌출된 형상으로 노출되는 경우, 전도성 수지층 표면에서 도전성 금속이 차지하는 면적 비가 증가하여 전도성 수지층 표면에 도금층 형성 시 미도금 영역이 발생하지 않고 균일한 도금층을 형성할 수 있는 이점이 있다.
또한 상기 전도성 수지층(131b)은 베이스 수지 및 금속입자를 포함하므로, 탄소 및 금속을 포함하며, 표면부(S)의 탄소에 대한 금속의 질량비를 A, 상기 전도성 수지층 내부(I)의 탄소에 대한 금속의 질량비를 B라고 할 때, A＞B를 만족할 수 있다.
본 명세서에서 사용된 '표면부(S)'는 도 3에 도시된 바와 같이 금속 입자와 베이스 수지를 포함하는 전도성 수지층의 최외측으로부터 거리가 1μm 미만인 구간을 의미하며, 상기 '표면부(S)'를 제외한 영역을 '내부(I)'로 정의한다.
상기 최외측의 지점은 상기 베이스 수지로부터 돌출된 상기 금속의 정점(금속 입자가 돌출된 영역의 봉우리 부분)을 연결한 지점으로 정의될 수 있다.
표면부(S)의 탄소에 대한 금속의 질량비는 전도성 수지층(131b) 표면부(S) 탄소의 wt%에 대한 표면부(S) 금속의 wt%의 비(금속의wt%/탄소의wt%)를 의미하며, 내부(I)의 탄소에 대한 금속의 질량비는 전도성 수지층(131b) 내부(I) 탄소의 wt%에 대한 표면부(S) 금속의 wt%의 비(금속의wt%/탄소의wt%)를 의미한다.
표면부(S) 및 내부(I)의 탄소에 대한 금속의 질량비는 EDS(Energy Dispersive X-ray Spectometer) 정량 분석을 통해 측정할 수 있으며, 표면부(S) 및 내부(I) 각각에 대하여 적어도 5 이상의 지점을 EDS 분석 후 이들의 평균값으로 계산할 수 있다.
또한 본 발명의 일 실시형태에 의하면 상기 전도성 수지층(131b) 표면부(S)의 탄소에 대한 금속의 질량비를 A, 상기 전도성 수지층 내부(I)의 탄소에 대한 금속의 질량비를 B라고 할 때, 1.2≤A/B≤2.0을 만족할 수 있다.
A/B가 1.2 미만인 경우 표면의 베이스 수지량이 많아 전도성 수지층 상에 도금층을 형성하는 경우, 미도금된 영역이 형성되는 도금 불량이 발생할 수 있으며, 도금 불량을 해소하기 위해 A/B를 1.2 미만으로 유지하면서 표면 및 내부의 금속의 질량비를 증가시키는 경우 전도성 수지층 내 전체적인 베이스 수지의 함량이 감소하여 전극층과의 접착력이 확보되지 않는 문제가 발생할 수 있다.
따라서 전도성 수지층과 전극층 사이의 접합력을 확보하면서 도금 불량을 해소하기 위하여 상기 A/B는 1.2 이상인 것이 바람직하다.
또한 상기 A/B가 2.0을 초과하는 경우 전도성 수지층 상에 도금층 형성 시 도금성을 극대화할 수 있는 장점이 존재하나, 표면부과 내부의 수지 분포차이가 커지면서, 표면부 수지의 급격한 감소로 전도성 수지층 표면의 금속 입자가 전도성 수지층으로 부터 분리되는 문제 발생할 수 있다.
전도성 수지층 형성 후 도금 공정 시, 도금조 내부에서 바렐에 담긴 칩(전도성 수지층이 형성된 적층 세라믹 전자부품)은 바렐의 회전에 의한 움직임에 의해 바렐 내부에서 혼합이 이루어지게 된다. 이때 A/B가 2.0을 초과하여 표면부 수지가 급격하게 감소하는 경우, 칩 간의 충돌 또는 바렐 내부와 칩의 충돌 등에 의해 물리적 충격이 칩에 가해질 시 표면 금속 입자가 전도성 수지층으로부터 분리되어 도금 불균일이 발생할 수 있다.
또한 전도성 수지층 상에 도금층이 형성된 경우 표면의 금속 입자 분리로 인해 도금층이 전도성 수지층으로부터 박리되거나 전도성 수지층과 도금층 사이에 딜라미네이션이 발생하는 문제가 있을 수 있다. 또한 전도성 수지층 표면부가 표면의 금속 입자가 분리되는 않는 수준의 베이스 수지를 포함하도록 고정하고 A/B가 2.0을 초과하는 경우, 내부의 금속 입자 함량이 감소하여 전도성 수지층의 등가직렬저항(ESR)이 증가하는 문제가 있다.
본 발명의 일 실시형태에 의하면, 상기 전도성 수지층(131b) 표면부(S)의 탄소에 대한 금속의 질량비(이하 A)는 3.5 내지 4.5일 수 있다.
즉, 표면부(S)의 '금속의 wt%/탄소의 wt%'은 3.5 내지 4.5일 수 있다.
상기 A가 3.5 미만인 경우 전도성 수지층 표면에서 베이스 수지가 차지하는 면적이 넓어 전도성 수지층 상에 도금층 형성 시 미도금된 영역이 형성되는 도금 불량이 발생할 수 있으며, A가 4.5를 초과하는 경우 금속 입자에 대한 베이스 수지의 함량이 낮아 표면에 노출된 금속 입자를 고정하는 베이스 수지의 접합력이 감소하여 금속 입자가 전도성 수지로부터 분리되어 떨어져 나갈 수 있다.
전도성 수지층 표면의 금속 입자가 전도성 수지로부터 분리되어 떨어져 나간 영역은 표면에 금속 입자가 존재하는 것이 아닌 베이스 수지가 존재하게 된다. 따라서 전도성 수지층 표면의 금속 입자가 다수 분리되는 경우 표면에서 베이스 수지가 차지하는 면적이 증가하여 도금성이 저하될 수 있다.
또한 전도성 수지층 상에 도금층이 형성된 후 도금층과 결합한 금속 입자가 전도성 수지로부터 분리되는 경우 도금층과 전도성 수지층 간 층간 박리가 일어나는 문제가 발생할 수 있다.
나아가 본 발명의 일 실시형태에 따르면 상기 세라믹 본체(110)의 길이는 300μm 내지 700μm, 세라믹 본체의 폭은 150μm 내지 400μm 일 수 있다. 본 발명의 일 실시형태에 의하면 상기와 같은 소형 사이즈의 세라믹 본체에 적용하는 경우에도 도금성을 개선하는 효과가 충분히 발현될 수 있다.
다만 본 발명은 소형 사이즈의 칩으로 한정되는 것은 아니고 모든 사이즈의 세라믹 본체에 적용이 가능하다.
상기 선행문헌 1은 전도성 수지층의 표면에 금속 입자가 배치되어 있으나, 상기 금속 입자는 전도성 수지층에 포함된 것이 아닌 전도성 수지층의 표면에 별도의 구성으로 배치된 것으로, 단일 층으로 구성된 전도성 수지층에 포함된 금속 입자가 전도성 수지층의 표면으로 노출된 본 발명의 일 실시형태와 차이가 있다.
구체적으로 본 발명의 일 실시형태에 따르면, 전도성 수지층 표면의 금속 입자는 전도성 수지층 내에 포함된 금속 입자가 돌출되어 노출된 것으로 전도성 수지층 도포 후 별도로 금속 입자를 표면에 배치한 선행문헌 1과 차이가 있다. 다시 말해 선행문헌 1의 경우 전도성 수지층과 표면의 금속 입자층은 분리된 2개의 층으로 볼 수 있으나, 본 발명의 경우 단일 층으로 구성된 전도성 수지층에서 표면에 배치된 금속 입자가 외부로 노출된 점에서 차이가 있다.
나아가 상기 선행문헌 1의 경우 표면의 금속 입자와 접하고 있는 베이스 수지가 적어 선행문헌 1의 전도성 수지층 표면에 배치된 금속 입자는 전도성 수지층과 매우 쉽게 분리되는 문제가 있다.
도 4a는 본 발명의 일 실시형태에 따른 금속 입자가 전도성 수지층의 표면으로 노출된 형상을 나타내는 모식도이며, 도 4b는 선행문헌 1에 따른 금속 입자가 전도성 수지층 상에 배치된 형상을 나타내는 모식도이다.
선행문헌 1과 같이 전도성 수지층의 표면 상에 별도로 금속 입자를 배치하는 경우 도 4b와 같이 전도성 수지층이 눌러지게 되면서 전도성 수지층에 포함된 베이스 수지가 표면 근방의 금속 입자와 접촉하는 면적이 감소하여 금속 입자가 전도성 수지층과 쉽게 분리되나, 본 발명의 일 실시형태의 경우 전도성 수지층 내의 금속 입자가 노출된 것으로 도 4a와 같이 표면 장력에 의해 돌출된 금속 입자의 계면에서 베이스 수지가 상승하여 표면으로 노출된 금속 입자와 접촉하는 면적이 증가할 수 있으며, 금속 입자가 전도성 수지층으로부터 쉽게 이탈하지 않는다.
나아가 선행문헌 1은 전도성 수지층 표면부에서의 탄소에 대한 금속의 질량비를 A, 상기 전도성 수지층 내부에서의 탄소에 대한 금속의 질량비를 B라고 할 때, A나 A/B에 대하여 개시하지 않아 본 발명과 차이가 있다.
또한 선행문헌 2의 경우 전도성 수지층이 2개의 층으로 구성되어 있으며, 2차 전도성 수지층의 금속 입자 함량이 1차 전도성 수지층에 비해 높은 것을 특징으로 한다. 선행문헌 2의 경우 별도의 전도성 수지층을 형성하는 만큼, 각 수지층이 일정 두께를 가지게 되며, 전도성 수지층 형성을 위한 페이스트를 2번 도포하는 공정이 필요하지만, 본 발명의 일 실시형태의 경우 전도성 수지층이 단일 층으로 구성되어 있어 박형의 전도성 수지층을 형성할 수 있으며, 전도성 수지층 형성을 위한 페이스트의 도포 공정을 줄일 수 있는 장점이 있다.
선행문헌 3은 전도성 수지층의 표면으로 금속 입자가 노출되어 있으나, 금속 입자가 돌출되어 노출되지 않고 연마되어 노출되는 것으로 표면부와 내부에서의 탄소에 대한 금속의 질량비가 동일한 점에서 본 발명과 차이가 있다.
또한 선행문헌 3과 같이 전도성 수지층의 표면을 연마하여 금속 입자가 노출되는 경우 연마 효율의 한계로 인하여 소형 사이즈의 칩에서는 적용이 용이하지 않으며, 연마 효율에 따라 미도금 불량 가능성이 잠재적으로 존재하는 단점이 있다.
하지만 본 발명의 경우 별도의 연마 공정을 거치지 않고 전도성 수지층의 표면으로 금속 입자가 노출되므로(후술하는 제조공정 참조) 공정의 간소화가 가능하며, 설령 전도성 수지층의 표면에 존재하는 금속 입자에 베이스 수지가 다소 남아 있어 연마를 진행하더라도, 그 양이 적어 연마효율이 낮아도 전도성 수지층 표면에 배치된 금속 입자를 덮고 있는 베이스 수지를 용이하게 제거할 수 있다.
다시 말해 선행문헌 3과 달리, 본 발명의 일 실시형태에 따르면 세라믹 본체의 사이즈에 구에 되지 않고 전도성 수지층 상에 도금층 형성 시 도금성을 개선할 수 있으며, 세라믹 본체(110)의 길이가 300μm 내지 700μm, 세라믹 본체의 폭이 150μm 내지 400μm인 소형 사이즈의 전자부품에서도 용이하게 적용 가능한 장점이 있다.
도 5a는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 전도성 수지층 표면을 나타내는 사진이며, 도 5b는 본 발명과 달리 전도성 수지층 표면으로 금속 입자가 노출되지 않은 실시형태에 따른 적층 세라믹 전자부품의 전도성 수지층 표면을 나타내는 사진이다.
본 발명의 실시형태에 따른 적층 세라믹 전자부품의 전도성 수지층 표면은 도 5a에 도시된 바와 같이 금속 입자가 노출되어 금속입자가 선명하게 보이는 반면, 도 5b는 금속 입자가 전도성 수지에 덮여 흐리게 보이는 것을 알 수 있다.
도 6a는 도 5a에 나타난 실시형태의 전도성 수지층 상에 도금층을 형성한 뒤 도금층 표면을 찍은 사진이며, 도 6b는 도 5b의 비교 형태에 따른 전도성 수지층 상에 도금층을 형성한 뒤 도금층 표면을 찍은 사진이다. 도 6a에 나타난 바와 같이 전도성 수지층의 표면으로 금속 입자가 노출된 본 발명의 일 실시형태의 경우 전도성 수지층 표면에서 미도금된 영역 없이 도금층이 균일하게 형성되었으나, 금속 입자가 전도성 수지층의 표면으로 노출되지 않은 경우 도 6b와 같이 전도성 수지층 상에 도금층 형성 시 도금층이 균일하게 형성되지 않고 미도금된 영역이 형성되어 도금 불량이 발생하는 것을 확인할 수 있다.
적층 세라믹 커패시터의 제조방법
도 7는 본 발명 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 제조 공정도이다.
도 7를 참조하면 본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 유전체 층 및 내부 전극을 포함하는 세라믹 본체를 형성하는 단계(S1); 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 단면에 전극층을 형성하는 단계(S2); 상기 전극층 상에 금속 입자, 상온에서 고상으로 존재하는 고상 수지 및 상온에서 액상으로 존재하는 액상 수지를 포함하는 전도성 수지 조성물을 도포하는 단계(S3); 및 상기 전도성 수지 조성물을 경화하여 표면부에서의 탄소에 대한 금속의 질량비가 내부에서의 탄소에 대한 금속의 질량비보다 크도록 전도성 수지층을 형성하는 단계(S4); 를 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니며, 이하 적층 세라믹 커패시터를 일 예로하여 설명한다.
또한 본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 본체(110)를 만들 수 있다. 상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 본체의 외부면에 제1 및 제2 전극층(131a,132a)이 형성될 수 있다. 상기 제1 및 제2 전극층은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
다음으로 제1 및 제2 전극층의 외측에 복수의 금속 입자, 고상 수지 및 액상 수지를 포함하는 전도성 수지 조성물을 도포하고 경화하여 전도성 수지층(131b, 132b)을 형성할 수 있다.
상기 금속 입자는 구리, 은, 니켈, 이들의 합금 및 으으로 코팅된 구리 중 하나 이상을 포함할 수 있으며 이에 제한되는 것은 아니다.
상기 고상 수지 및 액상 수지는 열경화성 수지를 포함할 수 있으며, 예를 들어 에폭시 수지를 포함할 수 있다.
상기 고상 수지는 상온에서 고체 상태로 존재하며, 용제 없이는 액화되지 않는 수지를 의미하며, 연화점이 상온을 초과하는 에폭시 수지일 수 있다.
상기 액상 수지는 상온에서 액상으로 존재하는 수지를 의미한다. 상기 액상 수지는 경화 전 분자량이 1000g/mol 이하일 수 있으며, 작은 분자량 및 분자간 결합력으로 인해 연화점이 상온 이하인 수지이다. 상기 액상 수지는 용제 없이 전도성 수지 조성물에 바로 적용 가능하다. 다시 말해 용제 없이 페이스트를 형성할 수 있다.
상기 액상 수지는 이에 한정되는 것은 아니나, 비스페놀 A 수지, 글리콜 에폭시 수지, 노블락 에폭시 수지 또는 이들의 유도체 중 분자량이 작아 상온에서 액상인 수지를 예를 들 수 있다.
상기 액상 수지의 보다 구체적인 예로 폴리프로폭실레이트비스페놀A(Polypropoxylate Bisphenol A, PBPA) 및 DOW 사의 에폭시 제품인 D.E.R 330, D.E.R 332, D.E.R 362, D.E.R 364, D.E.R 383 등을 들 수 있으며, 본 발명에 이에 한정되는 것은 아니다.
상술한 바와 같이 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 전도성 수지층 형성을 위한 조성물이 액상 수지를 포함하도록 하여 전도성 수지 조성물을 경화하여 전도성 수지층을 형성하는 경우, 표면부의 탄소에 대한 금속의 질량비가 내부의 탄소에 대한 금속의 질량비보다 크도록 전도성 수지층을 형성할 수 있다.
나아가 본 발명의 일 실시형태에 의하면 고상 및 액상 수지의 합 100 중량부에 대하여 액상 수지를 50 내지 70 중량부로 포함하는 전도성 수지 조성물을 도포하여 전도성 수지층을 형성할 수 있다. 상기 전도성 수지 조성물을 도포하고 열처리를 하여 전도성 수지 조성물을 경화시키는 경우, 표면 부근에 존재하는 액상 수지는 경화 온도 도달 전에 쉽게 휘발하고, 내부에 존재하는 액상 수지는 고상 수지에 막혀 휘발하지 못하고 잔류하여 고상 수지와 함께 베이스 수지를 구성할 수 있다.
본 발명의 일 실시형태와 같이 표면 부근에 존재하는 액상 수지가 휘발하여 경화 전 제거되는 경우, 전도성 수지층에 포함된 금속 입자는 전도성 수지층의 표면을 통해 외부로 노출될 수 있다.
상기 액상 수지가 전체 수지 성분 중 50 중량부 미만으로 포함되는 경우 경화과정에서 유동성 저하 및 표면 휘발 효과가 낮아 금속 입자가 전도성 수지층 표면으로 금속 입자가 노출되지 않고 금속 입자를 덮고 있는 잔류 수지 성분이 증가하여 미도금 문제가 발생하는 문제가 있으며, 액상 수지가 전체 수지 성분 중 70 중량부를 초과하여 포함되는 경우, 경화를 위한 승온 구간에서 전도성 수지 조성물의 흐름성이 지나치게 증가하여 전도성 수지층의 형상 제어가 어렵고, 복수의 커패시터를 동시에 형성하는 경우 인접한 커패시터의 외부전극과 서로 붙게 되는 칩 붙음 불량이 발생하는 문제가 발생할 수 있다.
보다 구체적으로 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 의하면, 복수의 금속 입자 중 일부는 상기 전도성 수지층의 표면에서 외부로 노출되어 있으며, 노출된 금속 입자의 일부 영역은 전도성 수지층 표면에서 돌출된 형상을 가질 수 있다. 또한 상기 전도성 수지층의 표면은 돌출된 금속 입자에 의해 요철을 가질 수 있다.
즉 본 발명의 일 실시형태에 의하면 연마과정 없이도 전도성 수지층 표면으로 금속 입자를 노출시킬 수 있으며, 별도로 금속 입자를 부착하는 공정 없이도 금속 입자가 전도성 수지층 표면에서 돌출되도록 형성할 수 있다. 나아가 전도성 수지 조성물을 2층 이상으로 구성하지 않아도 표면부와 내부에서 탄소에 대한 금속의 질량비가 서로 다른 전도성 수지층을 형성할 수 있다.
상기 전도성 수지 조성물의 경화 조건은 대류에 의한 열전달 속도와 온도에 따른 수지 점도 및 경화 속도 등을 고려하여 표면부의 탄소에 대한 금속의 질량비가 내부의 탄소에 대한 금속의 질량비보다 큰 전도성 수지층이 형성되는 조건으로 결정될 수 있다.
나아가 상기 전도성 수지 조성물의 경화 승온조건은 형성된 전도성 수지층 표면부의 탄소에 대한 금속의 질량비를 A, 상기 전도성 수지층 내부의 탄소에 대한 금속의 질량비를 B라고 할 때, 1.2≤A/B≤2.0을 만족도록 조절될 수 있다.
또한 상기 전도성 수지층 표면부의 탄소에 대한 금속의 질량비(A)는 3.5 내지 4.5일 수 있다.
본 발명의 일 실시형태와 같이 액상 수지를 포함하는 전도성 수지 조성물을 이용하여 전도성 수지층을 형성하는 경우, 표면에 존재하는 액상 수지의 일부는 휘발되고 일부는 잔류하다 경화되어 고상 에폭시와 함께 베이스 수지를 형성할 수 있다. 특히 전도성 수지 조성물의 표면에서 경화 전 액상으로 존재하던 액상 수지는 액체의 표면 장력에 따라 금속 입자와 액상 수지의 계면에서 액상 수지가 금속 입자를 감싸도록 소정 높이로 상승하게 되며, 이후 경화가 완료되어 액상 수지가 베이스 수지로 변하는 경우 소정 높이로 상승한 만큼 금속 입자와의 결합이 견고해 질 수 있다.(도 4a참조)
나아가 전도성 수지층 형성 후 전도성 수지층 상에 도금층을 형성하는 공정을 더 포함할 수 있으며, 본 발명의 일 실시형태와 같이 전도성 수지층을 형성하고 상기 전도성 수지층 상에 도금층을 형성하는 경우 미도금된 영역이 없는 균일한 도금층을 형성할 수 있다.
상기 선행문헌 4은 수지전극 페이스트가 연화점이 높은 수지와 연화점이 낮은 수지를 혼합하여 사용하고 있으나, 연화점이 낮은 수지가 상온에서 액상인 수지가 아니며, 연화점이 높은 수지와 연화점이 낮은 수지의 혼합 비율 역시 본 발명과 상이하여 차이점이 있다.
실험 예
하기 표 1은 전도성 수지 조성물에 포함된 수지 성분 100 중량부에 대한 액상 수지의 함량과 경화 승온 조건에 따른 A/B(전도성 수지층 표면부의 탄소에 대한 금속의 질량비:A, 상기 전도성 수지층 내부의 탄소에 대한 금속의 질량비:B) 및 그에 따라 전도성 수지층 상에 도금층 형성 시의 도금성, 표면의 금속 입자 분리 여부 및 전도성 수지 조성물의 경화를 위한 승온 시 흐름성 증가로 인한 전도성 수지층 형상 제어 용이성(칩 붙음 불량)을 나타내는 데이터이다.
본 실험 예에서 전도성 수지 조성물은 금속 입자로 구리 입자, 고상 수지로 비스페놀A(BPA) 계열의 평균분자량(Mw)이 5만 정도의 에폭시 수지, 액상 수지로 상온(25C)에서의 점도가 10000cP부근인 비스페놀A(BPA) 계열의 액상 수지 및 비점이 200℃~250℃사이인 용제를 포함하였다.
표 1에서 경화 승온 조건 Ⅰ,Ⅱ 및 Ⅲ은 다음과 같다. 경화 승온 조건 Ⅰ은 용제 휘발온도와 경화 온도 사이에서 온도 유지 구간이 없는 승온 프로파일이다. 경화 승온 조건 Ⅱ는 승온 속도는 경화 승온 조건 I과 동일하나, 경화 온도 도달 전에 수지 흐름성이 확보되는 구간 (120~ 140도 부근)에서 일정 시간 동안 온도를 유지하면서 경화를 늦추어 흐름성을 높이는 승온 프로파일이다. 마지막으로 승온 조건 Ⅲ는 승온 조건 Ⅱ와 동일한 온도 유지 구간을 가지나, 전체적으로 승온 속도를 늦추어서, 최대로 수지 유동성을 확보하도록 한 조건이다.
경향성이 완전히 일치하지는 않지만, 실험 결과로부터 경화 승온 조건이 I에 가까울수록 A/B가 1에 근접하고, Ⅲ에 가까울수록 A/B값이 증가하는 전체적인 경향을 알 수 있다.
샘플 수지 성분 중 액상 수지의 함량
(중량부) 		경화 승온 조건 A/B 도금성 표면 금속 입자의 분리 전도성 수지층의 형상 제어 용이성
1
40
 Ⅰ 1.0 NG OK OK
2 Ⅱ 1.1 NG OK OK
3 Ⅲ 1.0 NG OK OK
4
50
 Ⅰ 1.1 NG OK OK
5 Ⅱ 1.5 OK OK OK
6 Ⅲ 1.7 OK OK OK
7
60
 Ⅰ 1.0 NG OK OK
8 Ⅱ 1.2 OK OK OK
9 Ⅲ 2.0 OK OK OK
10
70
 Ⅰ 1.0 NG OK OK
11 Ⅱ 1.1 NG OK OK
12 Ⅲ 2.1 OK NG OK
13
80
 Ⅰ 1.3 OK OK NG
14 Ⅱ 1.1 NG OK NG
15 Ⅲ 2.3 OK NG NG
OK : 도금 불량 미발생, 표면 금속 입자 미분리, 전도성 수지층 형상 양호(칩붙음 현상 미발생)
NG : 도금 불량 발생, 표면 금속 입자 분리, 전도성 수지층 형상 불량 발생(칩붙음 현상 발생)
도금성은 전도성 수지층에 도금층 형성 시 미도금 면적이 5% 이하인 경우 OK, 5% 를 초과하는 경우 NG로 하여 표기하였으며, 표면 금속 입자 분리는 전도성 수지층에 도금층 형성 전 전도성 수지층 표면에 테이프를 접착 후 분리하는 테이프 테스트를 수행하여 테이프에 금속 입자가 묻어나는 경우 NG, 묻어나지 않는 경우를 OK로 하였다. 또한 전도성 수지층의 형상 제어 용이성은 제조 과정에서 인접한 적층 세라믹 커패시터의 외부전극을 구성하는 전도성 수지층 간의 붙음현상으로 인해 외부전극 파손이 발생하는 경우를 NG, 그렇지 않은 경우를 OK로 표기하였다.
상기 표 1에 나타난 바와 같이 전도성 수지 조성물의 수지 성분 100 중량부 중 액상 수지의 함량이 50 중량부 미만인 경우 경화 승온 조건과 무관하게 도금 불량이 나타나며, 상기 표 1에 나타난 바와 같이 전도성 수지 조성물의 수지 성분 중 액상 수지의 함량이 70 중량부를 초과하는 경우 전도성 수지층의 형상이 제어되지 않아 칩 붙음 불량이 발생할 수 있음을 알 수 있다.
또한 경화 승온 조건에 따라 제어된 A/B값에 대한 도금성 및 전도성 수지층의 형상 제어 용이성을 검토해보면, A/B가 1.2 미만인 경우 도금성이 양호하지 않고 2.0를 초과하는 경우 전도성 수지 표면의 금속 입자가 쉽게 분리되는 문제가 있다.
하기 표 2는 적층 세라믹 커패시터의 전도성 수지층 표면부의 탄소에 대한 금속의 질량비(A)에 따라 전도성 수지층 상에 도금층 형성 시 도금 불량 발생 여부(도금성)과 전도성 수지층과 도금층이 분리되는 층간 분리 현상의 발생 여부를 나타내는 자료이다.
샘플 A 도금성 층간 분리
1 2.5 NG OK
2 3.0 NG OK
3 3.5 OK OK
4 4.0 OK OK
5 4.5 OK OK
6 5.0 OK NG
7 5.5 OK NG
OK : 도금 불량 미발생, 전도성 수지층과 도금층 간 분리 미발생
NG : 도금 불량 발생, 전도성 수지층과 도금층 간 분리 발생
상기 표 2를 참조하면 A값이 3.5 미만인 경우 도금 불량이 발생하며, 4.5를 초과하는 경우 전도성 수지층과 도금층 사이에 딜라미네이션이 발생하거나 분리되는 층간 분리 현상이 발생하는 문제가 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
11 : 금속 입자
12 : 베이스 수지
100 : 적층 세라믹 전자부품
110 : 세라믹 본체
111 : 유전체층
121, 122 : 제1 및 제2 내부전극
131, 132 : 제1 및 제2 외부전극
131a, 132a : 제1 및 제2 전극층
131b, 132b : 전도성 수지층

Claims (20)

  1. 내부전극 및 유전체층을 포함하는 커패시터 바디;
    상기 커패시터 바디의 적어도 일면에 형성되며, 상기 내부전극과 전기적으로 접속하는 전극층; 및
    상기 전극층 상에 형성되며 복수의 금속 입자와 베이스 수지를 포함하는 전도성 수지층; 을 포함하며,
    상기 복수의 금속 입자 중 일부는 상기 전도성 수지층의 외부로 노출되고, 노출된 금속 입자의 일부 영역은 베이스 수지에 매립되지 않고 돌출되며, 상기 베이스 수지는 돌출된 금속 입자를 감싸도록 상기 금속 입자와의 계면에서 표면이 소정 높이로 상승한 형태인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 전도성 수지층 표면부의 탄소에 대한 금속의 질량비(A)는 3.5 내지 4.5 인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 베이스 수지의 표면은 연마되지 아니한 경화 수지인 적층 세라믹 전자부품.
  4. 삭제
  5. 제1항에 있어서,
    상기 전도성 수지층의 표면은 요철을 가지는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 전도성 수지층의 표면은 상기 복수의 금속 입자 중 외부로 노출된 금속 입자에 의해 요철을 가지는 적층 세라믹 전자부품.
  7. 삭제
  8. 제1항에 있어서,
    상기 금속 입자는 구리, 은, 니켈 및 이들의 합금 중 하나 이상을 포함하는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 금속 입자는 은으로 코팅된 구리를 포함하는 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 전도성 수지층 상에 형성된 도금층을 더 포함하는 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 커패시터 바디의 길이는 300μm 내지 700μm, 상기 커패시터 바디의 폭은 150μm 내지 400μm인 적층 세라믹 전자부품.
  12. 유전체 층 및 내부 전극을 포함하는 커패시터 바디를 형성하는 단계;
    상기 내부 전극의 일단과 전기적으로 연결되도록 상기 커패시터 바디의 단면에 전극층을 형성하는 단계;
    상기 전극층 상에 복수의 금속 입자, 상온에서 고상으로 존재하는 고상 수지 및 상온에서 액상으로 존재하는 액상 수지를 포함하는 전도성 수지 조성물을 도포하는 단계; 및
    상기 전도성 수지 조성물을 경화하여 상기 복수의 금속 입자 및 베이스 수지를 포함하는 전도성 수지층을 형성하는 단계;를 포함하며,
    상기 전도성 수지 조성물이 경화하는 중에 상기 액상 수지가 휘발하여 상기 복수의 금속 입자 중 일부가 상기 전도성 수지층의 외부로 노출되고, 노출된 금속 입자의 일부 영역은 베이스 수지에 매립되지 않고 돌출되며, 상기 베이스 수지는 돌출된 금속 입자를 감싸도록 상기 금속 입자와의 계면에서 표면이 소정 높이로 상승한 형태인 적층 세라믹 전자부품의 제조방법.
  13. 제12항에 있어서,
    상기 전도성 수지 조성물은 상기 액상 수지를 상기 고상 수지 및 상기 액상 수지의 합 100 중량부에 대하여 50 내지 70 중량부로 포함하는 적층 세라믹 전자부품의 제조방법.
  14. 제12항에 있어서,
    상기 전도성 수지층 표면부에서의 탄소에 대한 금속의 질량비(A)는 3.5 내지 4.5 인 적층 세라믹 전자부품의 제조방법.
  15. 삭제
  16. 제12항에 있어서,
    상기 전도성 수지층의 표면은 요철을 가지는 적층 세라믹 전자부품의 제조방법.
  17. 제12항에 있어서,
    상기 복수의 금속 입자 중 외부로 노출된 금속 입자에 의해 상기 전도성 수지층의 표면은 요철을 가지는 적층 세라믹 전자부품의 제조방법.
  18. 삭제
  19. 제10항에 있어서,
    상기 도금층은 상기 돌출된 금속 입자와 직접 접촉하는 형태인 적층 세라믹 전자부품.
  20. 내부전극 및 유전체층을 포함하는 커패시터 바디;
    상기 커패시터 바디의 적어도 일면에 형성되며, 상기 내부전극과 전기적으로 접속하는 전극층; 및
    상기 전극층 상에 형성되며 복수의 금속 입자와 베이스 수지를 포함하는 전도성 수지층; 을 포함하며,
    상기 복수의 금속 입자 중 일부는 상기 베이스 수지의 표면으로부터 돌출된 형태이며,
    상기 전도성 수지층은 상기 전극층의 표면 전체를 커버하면서 상기 커패시터 바디의 상면과 하면에서 상기 전극층을 커버하는 영역의 두께만큼 상기 커패시터 바디와 접촉하는 형태인 적층 세라믹 전자부품.
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