WO2024116935A1 - セラミック電子部品、およびセラミック電子部品の製造方法 - Google Patents

セラミック電子部品、およびセラミック電子部品の製造方法 Download PDF

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WO2024116935A1
WO2024116935A1 PCT/JP2023/041636 JP2023041636W WO2024116935A1 WO 2024116935 A1 WO2024116935 A1 WO 2024116935A1 JP 2023041636 W JP2023041636 W JP 2023041636W WO 2024116935 A1 WO2024116935 A1 WO 2024116935A1
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WO
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ceramic
ceramic particles
internal electrode
dielectric
particle size
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PCT/JP2023/041636
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English (en)
French (fr)
Inventor
小和瀬裕介
齊藤哲輝
Original Assignee
太陽誘電株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to ceramic electronic components and methods for manufacturing ceramic electronic components.
  • multilayer ceramic capacitors are used as ceramic electronic components to increase current, stabilize current, and remove high-frequency components, all of which are necessary for the high performance and functionality of electronic devices.
  • the present invention has been made in consideration of the above problems, and aims to provide a ceramic electronic component and a manufacturing method thereof that can improve the continuity rate of the internal electrode layers and suppress peeling of the external electrodes.
  • the ceramic electronic component according to the present invention comprises a laminated chip in which a plurality of dielectric layers and a plurality of internal electrode layers are alternately stacked and has a generally rectangular parallelepiped shape, the plurality of internal electrode layers being alternately exposed on opposing first and second end faces of the generally rectangular parallelepiped shape, and an external electrode provided on the first and second end faces, and ceramic particles are arranged across the interface between the external electrode and the laminated chip, the standard deviation of the particle size of the ceramic particles in the dielectric layer of the capacitance section, which is a region where the internal electrode layers connected to different external electrodes face each other, is 30 nm or less, the standard deviation of the particle size of the ceramic particles in at least a portion of the outer periphery surrounding the capacitance section in the laminated chip is 15 nm or less, and the average particle size of the ceramic particles in the dielectric layer of the capacitance section is larger than the average particle size of the ceramic particles in at least the portion of the region.
  • the dielectric layer of the capacitive section may contain flat particles whose short diameter is 10 nm or more and 100 nm or less and whose long diameter is no more than twice the short diameter.
  • the major axis may be 1.3 times or more larger than the minor axis.
  • 10% or more of the ceramic particles in the dielectric layer of the capacitive section may have the flat particle shape.
  • the average thickness of each of the internal electrode layers may be 0.5 ⁇ m or less.
  • the external electrodes may have an average thickness of 20 ⁇ m or less.
  • three or more ceramic particles may be arranged in the stacking direction.
  • the ceramic particles that straddle the interface between the external electrode and the laminated chip may be flat particles with a short diameter of 10 nm or more and 100 nm or less and a long diameter of up to twice the short diameter.
  • the method for manufacturing a ceramic electronic component according to the present invention includes the steps of forming an internal electrode pattern on a dielectric green sheet, forming a dielectric pattern around the internal electrode pattern, the dielectric pattern including ceramic powder having an average particle size smaller than that of the ceramic powder in the dielectric green sheet, laminating the dielectric green sheets on which the internal electrode pattern and the dielectric pattern are formed to obtain a laminate, and simultaneously with or after firing the laminate, firing a conductive paste including ceramic powder on two end surfaces of the laminate to form a dielectric layer from the dielectric green sheet, forming an internal electrode layer from the internal electrode pattern, and forming an external electrode from the conductive paste.
  • Ceramic particles are arranged across the interface between the external electrode and the laminate, so that the standard deviation of the particle size of the ceramic particles is 30 nm or less in the dielectric layer of the capacitance section, which is a region where the internal electrode layers connected to different external electrodes face each other, and the standard deviation of the particle size of the ceramic particles is 15 nm or less in at least a portion of the outer periphery surrounding the capacitance section in the laminate, and the average particle size of the ceramic particles in the dielectric layer of the capacitance section is larger than the average particle size of the ceramic particles in the at least a portion of the region.
  • Another method for manufacturing a ceramic electronic component according to the present invention includes the steps of forming an internal electrode pattern on a dielectric green sheet, stacking the dielectric green sheets on which the internal electrode pattern has been formed to obtain a laminate, forming side margins containing ceramic powder having an average particle size smaller than that of the ceramic powder in the dielectric green sheets on the top and bottom surfaces in the stacking direction and on two side surfaces other than the two end surfaces of the laminate, and simultaneously with or after firing the laminate on which the side margins have been formed, firing a conductive paste containing ceramic powder on the two end surfaces of the laminate to form a dielectric layer from the dielectric green sheets and to form the internal
  • the method includes a step of forming an internal electrode layer from the electrode pattern, and forming an external electrode from the conductive paste, and is characterized in that ceramic particles are arranged across the interface between the external electrode and the laminate, so that the standard deviation of the particle size of the ceramic particles is 30 nm or less in the dielectric layer of the capacitance section, which is a region where the
  • the present invention provides a ceramic electronic component and a manufacturing method thereof that can improve the continuity rate of the internal electrode layer and suppress peeling of the external electrode.
  • FIG. 2 is a partial cross-sectional perspective view of a multilayer ceramic capacitor.
  • 2 is a cross-sectional view taken along line AA in FIG. 1.
  • 2 is a cross-sectional view taken along line BB in FIG. 1.
  • FIG. 4 is an enlarged cross-sectional view of the vicinity of an external electrode.
  • FIG. 13 is a diagram illustrating a continuity rate.
  • FIG. 2 is a further enlarged XZ cross-sectional view of the vicinity of the external electrodes. 13 is a diagram illustrating an example of a YZ cross section near an external electrode.
  • FIG. 4A is an enlarged cross-sectional view of a capacitance section
  • FIG. 4B is a diagram illustrating particle diameters.
  • FIG. 1 is an enlarged YZ cross-sectional view of the vicinity of a side margin. 1 is an XZ cross-sectional view of the vicinity of a capacitance portion and an end margin.
  • FIG. 2 illustrates details of a ceramic particle.
  • 1A to 1C are diagrams illustrating a flow of a method for manufacturing a multilayer ceramic capacitor. 4A and 4B are diagrams illustrating an internal electrode forming step.
  • FIG. 1 is a diagram illustrating a lamination process. 13 is a diagram illustrating an example in which a side margin portion is retrofitted.
  • FIG. 1 is a partially sectional perspective view of a multilayer ceramic capacitor 100 according to an embodiment.
  • FIG. 2 is a cross-sectional view taken along line A-A in FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line B-B in FIG. 1.
  • the multilayer ceramic capacitor 100 includes a laminated chip 10 having a substantially rectangular parallelepiped shape, and external electrodes 20a, 20b provided on two opposing end faces of the laminated chip 10. Of the four faces of the laminated chip 10 other than the two end faces, the two faces other than the upper and lower faces in the lamination direction are referred to as side faces.
  • the external electrodes 20a, 20b extend on the upper, lower and two side faces in the lamination direction of the laminated chip 10. However, the external electrodes 20a, 20b are spaced apart from each other.
  • the Z-axis direction is the stacking direction, and is the direction in which the internal electrode layers 12 face each other.
  • the X-axis direction is the length direction of the laminated chip 10, the direction in which the two end faces of the laminated chip 10 face each other, and the direction in which the external electrodes 20a and 20b face each other.
  • the Y-axis direction is the width direction of the internal electrode layers 12, and is the direction in which the two side faces other than the two end faces of the four side faces of the laminated chip 10 face each other.
  • the X-axis direction, Y-axis direction, and Z-axis direction are mutually perpendicular.
  • the laminated chip 10 has a configuration in which dielectric layers 11 containing a ceramic material that functions as a dielectric and internal electrode layers 12 are alternately laminated. The edges of each internal electrode layer 12 are alternately exposed to the end face of the laminated chip 10 on which the external electrode 20a is provided and the end face on which the external electrode 20b is provided. As a result, each internal electrode layer 12 is alternately conductive to the external electrode 20a and the external electrode 20b. As a result, the laminated ceramic capacitor 100 has a configuration in which multiple dielectric layers 11 are laminated via the internal electrode layers 12.
  • the internal electrode layers 12 are arranged on both outermost layers in the lamination direction, and the internal electrode layers 12 of the outermost layers are covered by the cover layers 13.
  • the cover layers 13 are mainly composed of a ceramic material.
  • the cover layers 13 may have the same composition as the dielectric layers 11 or may have a different composition. Note that the configuration is not limited to those shown in Figures 1 to 3, as long as the internal electrode layer 12 is exposed on two different surfaces and is conductive to different external electrodes.
  • the size of the multilayer ceramic capacitor 100 is, for example, 0.25 mm long, 0.125 mm wide, and 0.125 mm high, or 0.4 mm long, 0.2 mm wide, and 0.2 mm high, or 0.6 mm long, 0.3 mm wide, and 0.3 mm high, or 1.0 mm long, 0.5 mm wide, and 0.5 mm high, or 3.2 mm long, 1.6 mm wide, and 1.6 mm high, or 4.5 mm long, 3.2 mm wide, and 2.5 mm high, but is not limited to these sizes.
  • the internal electrode layers 12 are mainly composed of base metals such as nickel (Ni), copper (Cu), and tin (Sn), or alloys thereof.
  • the internal electrode layers 12 may be mainly composed of precious metals such as platinum (Pt), palladium (Pd), silver (Ag), and gold (Au), or alloys containing these metals.
  • the internal electrode layers 12 are composed only of metal components and do not contain ceramic particles such as co-materials.
  • the average thickness of each of the internal electrode layers 12 in the Z-axis direction is, for example, 0.5 ⁇ m or less, and preferably 0.4 ⁇ m or less.
  • the average thickness of each of the internal electrode layers 12 can be measured by observing the cross section of the multilayer ceramic capacitor 100 with a SEM (scanning electron microscope), measuring the thickness at 10 points for each of the 10 different internal electrode layers 12, and deriving the average value of all the measurement points.
  • the dielectric layer 11 has a main phase of a ceramic material having a perovskite structure represented by the general formula ABO 3.
  • the perovskite structure includes ABO 3- ⁇ , which is not a stoichiometric composition.
  • the ceramic material can be selected from at least one of barium titanate (BaTiO 3 ), calcium zirconate (CaZrO 3 ), calcium titanate (CaTiO 3 ), strontium titanate (SrTiO 3 ), magnesium titanate (MgTiO 3 ), and Ba 1-x-y Ca x Sr y Ti 1-z Zr z O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1) that forms a perovskite structure.
  • Ba 1-x-y Ca x Sr y Ti 1-z Zr z O 3 is barium strontium titanate, barium calcium titanate, barium zirconate, barium titanate zirconate, calcium titanate zirconate, barium calcium titanate zirconate, etc.
  • the dielectric layer 11 contains 90 at % or more of the main component ceramic.
  • the average thickness per layer of the dielectric layer 11 in the Z-axis direction is, for example, 0.5 ⁇ m or less, and preferably 0.3 ⁇ m or less.
  • the average thickness per layer of the internal electrode layer 12 in the Z-axis direction can be measured by observing the cross section of the multilayer ceramic capacitor 100 with a SEM (scanning electron microscope), measuring the thickness at 10 points for each of 10 different dielectric layers 11, and deriving the average value of all the measurement points.
  • SEM scanning electron microscope
  • the dielectric layer 11 may contain additives.
  • additives to the dielectric layer 11 include oxides of zirconium (Zr), hafnium (Hf), magnesium (Mg), manganese (Mn), molybdenum (Mo), vanadium (V), chromium (Cr), rare earth elements (yttrium (Y), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), and ytterbium (Yb)), oxides containing cobalt (Co), nickel (Ni), lithium (Li), boron (B), sodium (Na), potassium (K), or silicon (Si), or glasses containing cobalt, nickel, lithium, boron, sodium, potassium, or silicon.
  • Zr zirconium
  • Hf hafnium
  • Mg manganese
  • Mo molybden
  • the region where the internal electrode layer 12 connected to the external electrode 20a and the internal electrode layer 12 connected to the external electrode 20b face each other is a region that generates capacitance in the multilayer ceramic capacitor 100. Therefore, this region that generates capacitance is referred to as the capacitance section 14.
  • the capacitance section 14 is a region where adjacent internal electrode layers 12 connected to different external electrodes face each other.
  • the region where the internal electrode layers 12 connected to the external electrode 20a face each other without an internal electrode layer 12 connected to the external electrode 20b being interposed therebetween is called the end margin 15.
  • the region where the internal electrode layers 12 connected to the external electrode 20b face each other without an internal electrode layer 12 connected to the external electrode 20a being interposed therebetween is also an end margin 15.
  • the end margin 15 is the region where the internal electrode layers 12 connected to the same external electrode face each other without an internal electrode layer 12 connected to a different external electrode being interposed therebetween.
  • the end margin 15 is a region that does not generate electrical capacitance.
  • the side margin 16 is a region provided to cover the ends (ends in the Y-axis direction) of two side surfaces of the dielectric layer 11 and the internal electrode layer 12.
  • the side margin 16 is a region provided outside the capacitive section 14 in the Y-axis direction.
  • the side margin 16 is also a region that does not generate electrical capacitance.
  • the cover layer 13, end margin 15, and side margin 16 surround the capacitance section 14.
  • the cover layer 13, end margin 15, and side margin 16 are sometimes collectively referred to as the outer periphery.
  • FIG. 4 is an enlarged cross-sectional view of the vicinity of the external electrode 20a. Hatching is omitted in FIG. 4.
  • a plating layer 22 may be provided on the outer surface of the external electrode 20a with the external electrode 20a as a base layer.
  • the external electrode 20a is mainly composed of Cu.
  • the external electrode 20a may also contain a glass component.
  • the plating layer 22 is mainly composed of a metal such as Cu, Ni, aluminum (Al), zinc (Zn), Sn, or an alloy of two or more of these.
  • the plating layer 22 may be a plating layer of a single metal component, or may be a plurality of plating layers of different metal components.
  • the plating layer 22 has a structure in which a first plating layer 23, a second plating layer 24, and a third plating layer 25 are formed in this order from the external electrode 20a side.
  • the first plating layer 23 is, for example, a Cu plating layer.
  • the second plating layer 24 is, for example, a Ni plating layer.
  • the third plating layer 25 is, for example, a Sn plating layer.
  • FIG. 4 illustrates the external electrode 20a, the plating layer 22 may also be provided on the outer surface of the external electrode 20b.
  • Figure 5 is a diagram showing the continuity rate. As illustrated in Figure 5, in an observation area of length L0 in a certain internal electrode layer 12, the lengths L1, L2, ..., Ln of the metal parts are measured and added together, and the proportion of the metal parts, ⁇ Ln/L0, can be defined as the continuity rate of that layer. The closer this continuity rate is to 100%, the better the continuity of the internal electrode layer 12.
  • the multilayer ceramic capacitor 100 has a configuration that improves the continuity rate of the internal electrode layers 12 and can suppress peeling of the external electrodes 20a, 20b.
  • FIG. 6 is an XZ cross-sectional view further enlarging the vicinity of the external electrode 20a.
  • the hatching representing the cross section is omitted.
  • ceramic particles 30 are provided across both the external electrode 20a and the laminated chip 10.
  • a plurality of ceramic particles 30 are provided.
  • ceramic particles 30 are also provided across both the external electrode 20b and the laminated chip 10.
  • the ceramic particles 30 function as wedges at the interfaces between the external electrodes 20a, 20b and the laminated chip 10, improving the adhesion strength of the external electrodes 20a, 20b. This makes it possible to suppress peeling of the external electrodes 20a, 20b.
  • the diameter (length in the major axis direction) of the ceramic particles 30 is, for example, about 20 nm or more and 200 nm or less.
  • Figure 7 is a diagram illustrating a YZ cross section near the external electrode 20a.
  • ceramic particles 30 are provided across both the external electrode 20a and the laminated chip 10 at the interface between the external electrode 20a and the upper surface of the laminated chip 10 (the interface between the external electrode 20a and the upper cover layer 13).
  • ceramic particles 30 are provided across both the external electrode 20b and the laminated chip 10 at the interface between the external electrode 20b and the upper surface of the laminated chip 10 (the interface between the external electrode 20b and the upper cover layer 13).
  • ceramic particles 30 are provided across both the external electrode 20a and the laminated chip 10.
  • ceramic particles 30 are provided across both the external electrode 20b and the laminated chip 10.
  • ceramic particles 30 are provided across both the external electrode 20a and the laminated chip 10.
  • ceramic particles 30 are provided across both the external electrode 20b and the laminated chip 10.
  • the average thickness of each of the external electrodes 20a, 20b is preferably 20 ⁇ m or less, more preferably 15 ⁇ m or less, and even more preferably 12 ⁇ m or less. Even if the external electrodes 20a, 20b are thinned in this way, the presence of ceramic particles 30 across both the external electrodes and the multilayer chip 10 makes it possible to prevent the external electrodes 20a, 20b from peeling off.
  • the ceramic particles 30 only need to be present in at least a portion of the interface between the laminated chip 10 and the external electrodes 20a, 20b.
  • FIG. 8(a) is an enlarged cross-sectional view of the capacitance section 14. As illustrated in FIG. 8(a), the dielectric layer 11 in the capacitance section 14 has a structure in which a plurality of ceramic particles 40 are sintered.
  • the ceramic particles 40 have a uniform particle size.
  • the standard deviation of the particle size of the ceramic particles 40 is 30 nm or less.
  • the standard deviation of the particle size of the ceramic particles 40 is preferably 25 nm or less, and more preferably 20 nm or less.
  • particle size refers to the length d of the long side, not the diagonal, as shown in Figure 8(b).
  • FIG. 9 is an enlarged YZ cross-sectional view of the vicinity of the side margin 16.
  • the side margin 16 has a structure in which a plurality of ceramic particles 50 are sintered.
  • the grain size of the ceramic particles 50 is also uniform. Specifically, the standard deviation of the grain size of the ceramic particles 50 is 15 nm or less. To further regulate the grain size of the ceramic particles 50, the standard deviation of the grain size of the ceramic particles 50 is preferably 10 nm or less, and more preferably 5 nm or less.
  • the average particle size of the ceramic particles 40 is larger than the average particle size of the ceramic particles 50.
  • the surface of the dielectric layer 11 of the capacitance section 14 is flat, and therefore the internal electrode layer 12 adjacent to the dielectric layer 11 is also flat. This improves the continuity rate of the internal electrode layer 12.
  • the average particle size of the ceramic particles 40 is preferably 30 nm or more and 100 nm or less, more preferably 30 nm or more and 80 nm or less, and even more preferably 40 nm or more and 60 nm or less.
  • the average particle size of the ceramic particles 50 is preferably 10 nm or more and 50 nm or less, more preferably 10 nm or more and 40 nm or less, and even more preferably 10 nm or more and 30 nm or less.
  • FIG. 10 is an XZ cross-sectional view of the capacitance section 14, the cover layer 13, and the vicinity of the end margin 15.
  • the cover layer 13 has a structure in which a plurality of ceramic particles 60 are sintered.
  • the grain size of the ceramic particles 60 is also uniform. Specifically, the standard deviation of the grain size of the ceramic particles 60 is 15 nm or less. To further uniform the grain size of the ceramic particles 60, the standard deviation of the grain size of the ceramic particles 60 is preferably 10 nm or less, and more preferably 5 nm or less.
  • the average particle size of the ceramic particles 40 is larger than the average particle size of the ceramic particles 60.
  • the surface of the dielectric layer 11 of the capacitance section 14 is flat, and therefore the internal electrode layer 12 adjacent to the dielectric layer 11 is also flat. This improves the continuity rate of the internal electrode layer 12.
  • the average particle size of the ceramic particles 60 is preferably 10 nm or more and 50 nm or less, more preferably 10 nm or more and 40 nm or less, and even more preferably 10 nm or more and 30 nm or less.
  • the end margin 15 has a structure in which a plurality of ceramic particles 70 are sintered.
  • the particle size of the ceramic particles 70 is also uniform. Specifically, the standard deviation of the particle size of the ceramic particles 70 is 15 nm or less. To further uniform the particle size of the ceramic particles 70, the standard deviation of the particle size of the ceramic particles 70 is preferably 10 nm or less, and more preferably 5 nm or less.
  • the average particle size of the ceramic particles 40 is larger than the average particle size of the ceramic particles 70.
  • the surface of the dielectric layer 11 of the capacitance section 14 is flat, and therefore the internal electrode layer 12 adjacent to the dielectric layer 11 is also flat. This improves the continuity rate of the internal electrode layer 12.
  • the average particle size of the ceramic particles 70 is preferably 10 nm or more and 50 nm or less, more preferably 10 nm or more and 40 nm or less, and even more preferably 10 nm or more and 30 nm or less.
  • the standard deviation of the particle size of ceramic particles 40, 50, 60, and 70 can be measured by measuring the length d of the ceramic particles at 20 points using an electron microscope and calculating the standard deviation. Also, the average particle size of ceramic particles 40, 50, 60, and 70 can be measured by measuring the length d of the ceramic particles at 20 points using an electron microscope and calculating the average particle size.
  • FIG. 11 is a diagram illustrating the details of the ceramic particles 40.
  • the ceramic particles 40 are preferably flat particles with a short diameter of 10 nm or more and 100 nm or less and a long diameter of no more than twice the short diameter.
  • the filling rate of the ceramic particles 40 in the dielectric layer 11 is increased, and the dielectric layer 11 is made more flat. This can further improve the continuity rate of the internal electrode layer 12.
  • the long diameter is 1.3 times or more the short diameter.
  • the ceramic particles 40 contained in the dielectric layer 11 in the capacitance section 14 have the above-mentioned flat shape. This is because the packing rate of the ceramic particles 40 in the dielectric layer 11 is improved. In this embodiment, it is preferable that 10% or more of the ceramic particles 40 contained in the dielectric layer 11 in the capacitance section 14 have a flat particle shape, more preferably 50% or more have a flat particle shape, and even more preferably 80% or more have a flat particle shape.
  • the ceramic particles 30 are preferably flat particles with a short diameter of 10 nm to 100 nm and a long diameter of no more than twice the short diameter. In this case, the wedge action is enhanced, so peeling of the external electrodes 20a, 20b can be further suppressed.
  • the long diameter of the flat particles is 1.3 times or more the short diameter.
  • the ceramic particles 40 are arranged side by side in the dielectric layer 11 of the capacitance section 14. In this case, overlapping of the ceramic particles 40 can be suppressed, so that it is possible to simultaneously reduce the arithmetic mean surface roughness Ra of the dielectric layer 11 and the thickness variation (Rz).
  • the ceramic particles 40 may be stacked alternately like bricks, or may be stacked so that the short and long diameters of adjacent ceramic particles are aligned vertically and horizontally.
  • Figure 12 is a diagram illustrating the flow of the manufacturing method of the multilayer ceramic capacitor 100.
  • a dielectric material for forming the dielectric layer 11 is prepared.
  • the A-site elements and B-site elements contained in the dielectric layer 11 are usually contained in the dielectric layer 11 in the form of a sintered body of ABO3 particles.
  • barium titanate is a tetragonal compound having a perovskite structure and exhibits a high dielectric constant.
  • This barium titanate can generally be obtained by synthesizing barium titanate by reacting a titanium raw material such as titanium dioxide with a barium raw material such as barium carbonate.
  • hydrothermal synthesis is performed in an aqueous solution of barium hydroxide using titanium dioxide having an elliptical or needle shape. This allows the synthesis of a flat-shaped barium titanate powder.
  • the particle size of the obtained barium titanate powder is made uniform.
  • additive compounds include oxides of zirconium, hafnium, magnesium, manganese, molybdenum, vanadium, chromium, rare earth elements (yttrium, samarium, europium, gadolinium, terbium, dysprosium, holmium, erbium, thulium, and ytterbium), oxides containing cobalt, nickel, lithium, boron, sodium, potassium, or silicon, or glasses containing cobalt, nickel, lithium, boron, sodium, potassium, or silicon.
  • a compound containing an additive compound is wet mixed with a ceramic raw material powder, and then dried and pulverized to prepare a ceramic material.
  • the ceramic material obtained as described above may be pulverized as necessary to adjust the particle size, or may be combined with a classification process to adjust the particle size. Through the above steps, a dielectric material is obtained.
  • a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer are added to the obtained raw material powder and wet mixed.
  • the obtained slurry is used to coat a dielectric green sheet 51 on a substrate by, for example, a die coater method or a doctor blade method, and then dried.
  • the substrate is, for example, a polyethylene terephthalate (PET) film.
  • PET polyethylene terephthalate
  • a metal conductive paste for forming an internal electrode containing an organic binder is printed on the surface of the dielectric green sheet 51 by screen printing, gravure printing, or the like to arrange an internal electrode pattern 52 for the internal electrode layer.
  • ceramic particles are added to the metal conductive paste as a co-material.
  • the main component of the ceramic particles is not particularly limited, but is preferably the same as the main component ceramic of the dielectric layer 11.
  • a binder such as an ethyl cellulose-based binder and an organic solvent such as a terpineol-based binder are added to the dielectric pattern material obtained in the raw powder preparation process, and the mixture is kneaded in a roll mill to obtain a dielectric pattern paste for the reverse pattern layer.
  • the dielectric pattern paste is printed in the peripheral area of a dielectric green sheet 51 where the internal electrode pattern 52 is not printed, thereby arranging the dielectric pattern 53 and filling in the step with the internal electrode pattern 52.
  • the dielectric green sheet 51 on which the internal electrode pattern 52 and the dielectric pattern 53 are printed is referred to as a stacking unit.
  • the grain size of the ceramic powder in the dielectric green sheet 51 is made larger than the grain size of the ceramic powder in the dielectric pattern 53.
  • the stacking units are stacked so that the internal electrode layers 12 and the dielectric layers 11 are staggered, and so that the edges of the internal electrode layers 12 are alternately exposed on both longitudinal end faces of the dielectric layers 11 and alternately drawn out to a pair of external electrodes 20a, 20b of opposite polarity.
  • the number of stacked layers of the internal electrode pattern 52 is 100 to 500 layers.
  • cover sheets 54 for example, 2 to 10 layers are laminated on the top and bottom of a laminate in which lamination units are stacked, and are then thermocompression bonded.
  • the cover sheets 54 are also green sheets containing ceramic powder.
  • the grain size of the ceramic powder in the dielectric green sheet 51 is set larger than the grain size of the ceramic powder in the cover sheet 54.
  • the ceramic laminate thus obtained is subjected to a binder removal process in a N2 atmosphere, and then a metal paste that will become the base layer of the external electrodes 20a, 20b is applied by a dipping method, and sintered for 5 minutes to 10 hours in a reducing atmosphere with an oxygen partial pressure of 10-12 MPa to 10-9 MPa and 1160°C to 1280°C (for example, 1180°C or higher and 1230°C or lower).
  • ceramic powder is also mixed into this metal paste.
  • the flat-shaped ceramic powder produced in the raw material powder production process is mixed into the metal paste.
  • Reoxidation treatment process In order to return oxygen to the barium titanate, which is the partially reduced main phase of the dielectric layer 11 fired in a reducing atmosphere, a heat treatment may be performed in a mixed gas of N2 and water vapor at about 1000°C or in the air at 500°C to 700°C, to the extent that the internal electrode layer 12 is not oxidized. This process is called a reoxidation treatment process.
  • the underlayers of the external electrodes 20a, 20b are plated with a metal coating of copper, nickel, tin, etc.
  • the multilayer ceramic capacitor 100 is completed.
  • ceramic particles are ejected when the metal paste for forming the base layer of the external electrodes is fired.
  • ceramic particles straddling the laminated chip 10 and the external electrodes 20a, 20b are arranged at the interface between the laminated chip 10 and the external electrodes 20a, 20b.
  • the average particle size of the ceramic particles in the dielectric layer 11 of the capacitance section 14 becomes larger than the average particle size of the ceramic particles in the cover layer 13, the end margin 15, and the side margin 16.
  • the standard deviation of the particle size of the ceramic particles in the dielectric layer 11 of the capacitance section 14 can be made 30 nm or less.
  • the standard deviation of the particle size of the ceramic particles in the cover layer 13, the end margin 15, and the side margin 16 can be made 15 nm or less.
  • ceramic particles that straddle the laminated chip 10 and the external electrodes 20a, 20b can also be placed at the interface between the laminated chip 10 and the external electrodes 20a, 20b by methods other than discharging ceramic particles.
  • flat ceramic particles can be sprinkled on the chip surface before firing, so that the flat ceramic particles can be exposed on the chip surface after firing.
  • a conductive paste for the base layer can be applied and baked, so that ceramic particles that straddle the laminated chip 10 and the external electrodes 20a, 20b can be placed at the interface between the laminated chip 10 and the external electrodes 20a, 20b.
  • the side margin portion may be attached or applied to the side surface of the laminated portion.
  • a laminated portion is obtained by alternately stacking dielectric green sheets 51 and internal electrode patterns 52 having the same width as the dielectric green sheets 51.
  • a sheet formed from a dielectric pattern paste may be attached to the side surface of the laminated portion as a side margin portion 55.
  • the grain size of the ceramic powder in the dielectric green sheets 51 should be made larger than the grain size of the ceramic powder in the side margin portion 55.
  • the external electrodes 20a, 20b may also be formed by baking a conductive paste onto the two end faces of the laminated chip 10 after firing the laminated chip 10.
  • a multilayer ceramic capacitor has been described as an example of a multilayer ceramic electronic component, but the present invention is not limited to this.
  • other multilayer ceramic electronic components such as varistors and thermistors may also be used.

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Abstract

複数の誘電体層と、複数の内部電極層とが交互に積層され、略直方体形状を有し、略直方体形状の対向する第１端面と第２端面とに複数の内部電極層が交互に露出するように形成された積層チップと、第１端面および第２端面に設けられた外部電極と、を備え、外部電極と積層チップとの界面に、セラミック粒子が当該界面をまたぐように配置されており、容量部の誘電体層において、セラミック粒子の粒径の標準偏差は３０ｎｍ以下であり、積層チップにおいて容量部を囲む外周部の少なくとも一部の領域においてセラミック粒子の粒径の標準偏差は１５ｎｍ以下であり、容量部の誘電体層におけるセラミック粒子の平均粒径は少なくとも一部の領域におけるセラミック粒子の平均粒径よりも大きい。　

Description

セラミック電子部品、およびセラミック電子部品の製造方法
　本発明は、セラミック電子部品、およびセラミック電子部品の製造方法に関する。
　携帯電話を代表とする高周波通信用システムにおいて、電子デバイスの高性能化・高機能化に必要となる大電流化、電流安定化、高周波成分除去のために、積層セラミックコンデンサがセラミック電子部品として用いられている。
特開２０２２－９３１９８号公報
　限られた実装面積の中で安定した大電流を流すためには、セラミック電子部品の小型大容量化が必要である。そのためには、誘電体層および内部電極層を薄層化し、外部電極を薄層化することが有効である。しかしながら、内部電極層を薄層化すると内部電極層の連続率が低下し、外部電極を薄層化すると外部電極に剥がれが発生するおそれがある。
　本発明は、上記課題に鑑みなされたものであり、内部電極層の連続率を向上させ、外部電極の剥がれを抑制することができるセラミック電子部品およびその製造方法を提供することを目的とする。
　本発明に係るセラミック電子部品は、複数の誘電体層と、複数の内部電極層とが交互に積層され、略直方体形状を有し、前記略直方体形状の対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、前記第１端面および前記第２端面に設けられた外部電極と、を備え、前記外部電極と前記積層チップとの界面に、セラミック粒子が当該界面をまたぐように配置されており、異なる外部電極に接続される内部電極層同士が対向する領域である容量部の誘電体層において、セラミック粒子の粒径の標準偏差は、３０ｎｍ以下であり、前記積層チップにおいて前記容量部を囲む外周部の少なくとも一部の領域において、セラミック粒子の粒径の標準偏差は、１５ｎｍ以下であり、前記容量部の前記誘電体層におけるセラミック粒子の平均粒径は、前記少なくとも一部の領域におけるセラミック粒子の平均粒径よりも大きいことを特徴とする。
　上記セラミック電子部品において、前記容量部の前記誘電体層は、短径が１０ｎｍ以上１００ｎｍ以下であって長径が前記短径の２倍以下となっている扁平粒子を含んでいてもよい。
　上記セラミック電子部品の前記扁平粒子において、前記長径は、前記短径の１．３倍以上であってもよい。
　上記セラミック電子部品において、前記容量部の前記誘電体層におけるセラミック粒子のうち、１０％以上が前記扁平粒子の形状を有していてもよい。
　上記セラミック電子部品において、前記内部電極層の１層あたりの平均厚みは、０．５μｍ以下であってもよい。
　上記セラミック電子部品において、前記外部電極の厚みは、平均で２０μｍ以下であってもよい。
　上記セラミック電子部品の前記容量部の誘電体層において、セラミック粒子が積層方向に３個以上並んでいてもよい。
　上記セラミック電子部品において、前記外部電極と前記積層チップとの界面をまたぐ前記セラミック粒子は、短径が１０ｎｍ以上１００ｎｍ以下であって長径が前記短径の２倍以下となっている扁平粒子であってもよい。
　本発明に係るセラミック電子部品の製造方法は、誘電体グリーンシート上に内部電極パターンを形成する工程と、前記内部電極パターンの周囲に、前記誘電体グリーンシートのセラミック粉末よりも小さい平均粒径のセラミック粉末を含む誘電体パターンを形成する工程と、前記内部電極パターンおよび前記誘電体パターンが形成された前記誘電体グリーンシートを積層して積層体を得る工程と、前記積層体と同時に、または前記積層体を焼成した後に、セラミック粉末を含む導電ペーストを前記積層体の２端面に焼成することで、前記誘電体グリーンシートから誘電体層を形成し、前記内部電極パターンから内部電極層を形成し、前記導電ペーストから外部電極を形成する工程と、を含み、前記外部電極と前記積層体との界面に、セラミック粒子を、当該界面をまたぐように配置し、異なる外部電極に接続される内部電極層同士が対向する領域である容量部の誘電体層において、セラミック粒子の粒径の標準偏差が３０ｎｍ以下となり、前記積層体において前記容量部を囲む外周部の少なくとも一部の領域において、セラミック粒子の粒径の標準偏差が１５ｎｍ以下となり、前記容量部の前記誘電体層におけるセラミック粒子の平均粒径が、前記少なくとも一部の領域におけるセラミック粒子の平均粒径よりも大きくなるようにすることを特徴とする。
　本発明に係るセラミック電子部品の他の製造方法は、誘電体グリーンシート上に内部電極パターンを形成する工程と、前記内部電極パターンが形成された前記誘電体グリーンシートを積層して積層体を得る工程と、前記積層体において積層方向の上面および下面ならびに２端面以外の２側面に、前記誘電体グリーンシートのセラミック粉末よりも小さい平均粒径のセラミック粉末を含むサイドマージンを形成する工程と、前記サイドマージンが形成された前記積層体と同時に、または前記積層体を焼成した後に、セラミック粉末を含む導電ペーストを前記積層体の前記２端面に焼成することで、前記誘電体グリーンシートから誘電体層を形成し、前記内部電極パターンから内部電極層を形成し、前記導電ペーストから外部電極を形成する工程と、を含み、前記外部電極と前記積層体との界面に、セラミック粒子を、当該界面をまたぐように配置し、異なる外部電極に接続される内部電極層同士が対向する領域である容量部の誘電体層において、セラミック粒子の粒径の標準偏差が３０ｎｍ以下となり、前記積層体において前記容量部を囲む外周部の少なくとも一部の領域において、セラミック粒子の粒径の標準偏差が１５ｎｍ以下となり、前記容量部の前記誘電体層におけるセラミック粒子の平均粒径が、前記少なくとも一部の領域におけるセラミック粒子の平均粒径よりも大きくなるようにすることを特徴とする。
　本発明によれば、内部電極層の連続率を向上させ、外部電極の剥がれを抑制することができるセラミック電子部品およびその製造方法を提供することができる。
積層セラミックコンデンサの部分断面斜視図である。 図１のＡ－Ａ線断面図である。 図１のＢ－Ｂ線断面図である。 外部電極付近の拡大断面図である。 連続率を例示する図である。 外部電極の付近をさらに拡大させたＸＺ断面図である。 外部電極付近のＹＺ断面を例示する図である。 （ａ）は容量部における拡大断面図であり、（ｂ）は粒径を例示する図である。 サイドマージンの付近を拡大したＹＺ断面図である。 容量部およびエンドマージンの付近のＸＺ断面図である。 セラミック粒子の詳細を例示する図である。 積層セラミックコンデンサの製造方法のフローを例示する図である。 （ａ）および（ｂ）は内部電極形成工程を例示する図である。 積層工程を例示する図である。 サイドマージン部を後付けする場合を例示する図である。
　以下、図面を参照しつつ、実施形態について説明する。
（実施形態）
　図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。
　なお、図１～図３において、Ｚ軸方向は、積層方向であり、各内部電極層１２が対向する方向である。Ｘ軸方向は、積層チップ１０の長さ方向であって、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向は、内部電極層１２の幅方向であり、積層チップ１０の４側面のうち２端面以外の２側面が対向する方向である。Ｘ軸方向と、Ｙ軸方向と、Ｚ軸方向とは、互いに直交している。
　積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層において、積層方向の両方の最外層には内部電極層１２が配置され、当該最外層の内部電極層１２は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３は、誘電体層１１と組成が同じであっても、異なっていても構わない。なお、内部電極層１２が異なる２つの面に露出して、異なる外部電極に導通していれば、図１から図３の構成に限られない。
　積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。
　内部電極層１２は、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）等の卑金属やこれらの合金を主成分とする。内部電極層１２の主成分として、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）などの貴金属やこれらを含む合金を用いてもよい。内部電極層１２は、金属成分だけで構成されており、共材などのセラミック粒子を含んでいない。Ｚ軸方向における内部電極層１２の１層あたりの平均厚みは、例えば、０．５μｍ以下であり、０．４μｍ以下であることが好ましい。内部電極層１２の１層あたりの平均厚みは、積層セラミックコンデンサ１００の断面をＳＥＭ（走査型電子顕微鏡）で観察し、異なる１０層の内部電極層１２についてそれぞれ１０点ずつ厚みを測定し、全測定点の平均値を導出することによって測定することができる。
　誘電体層１１は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含む。例えば、当該セラミック材料として、チタン酸バリウム（ＢａＴｉＯ３），ジルコン酸カルシウム（ＣａＺｒＯ３），チタン酸カルシウム（ＣａＴｉＯ３），チタン酸ストロンチウム（ＳｒＴｉＯ３），チタン酸マグネシウム（ＭｇＴｉＯ３），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。例えば、誘電体層１１において、主成分セラミックは、９０ａｔ％以上含まれている。Ｚ軸方向における誘電体層１１の１層あたりの平均厚みは、例えば、０．５μｍ以下であり、０．３μｍ以下であることが好ましい。Ｚ軸方向における内部電極層１２の１層あたりの平均厚みは、積層セラミックコンデンサ１００の断面をＳＥＭ（走査型電子顕微鏡）で観察し、異なる１０層の誘電体層１１についてそれぞれ１０点ずつ厚みを測定し、全測定点の平均値を導出することによって測定することができる。
　誘電体層１１には、添加物が添加されていてもよい。誘電体層１１への添加物として、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含むガラスが挙げられる。
　図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該電気容量を生じる領域を、容量部１４と称する。すなわち、容量部１４は、異なる外部電極に接続された隣接する内部電極層１２同士が対向する領域である。
　外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、電気容量を生じない領域である。
　図３で例示するように、積層チップ１０において、サイドマージン１６は、誘電体層１１および内部電極層１２の２側面側の端部（Ｙ軸方向の端部）を覆うように設けられた領域である。すなわち、サイドマージン１６は、Ｙ軸方向において、容量部１４の外側に設けられた領域である。サイドマージン１６も、電気容量を生じない領域である。
　積層チップ１０において、カバー層１３、エンドマージン１５、およびサイドマージン１６は、容量部１４を囲んでいる。これらのカバー層１３、エンドマージン１５、およびサイドマージン１６のことを、総称して外周部と称することもある。
　図４は、外部電極２０ａ付近の拡大断面図である。図４では、ハッチを省略している。図４で例示するように、外部電極２０ａの外表面に、外部電極２０ａを下地層として、めっき層２２が設けられていてもよい。外部電極２０ａは、Ｃｕを主成分とする。外部電極２０ａは、ガラス成分を含んでいてもよい。めっき層２２は、Ｃｕ、Ｎｉ、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層２２は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。例えば、めっき層２２は、外部電極２０ａ側から順に、第１めっき層２３、第２めっき層２４および第３めっき層２５が形成された構造を有する。第１めっき層２３は、例えば、Ｃｕめっき層である。第２めっき層２４は、例えば、Ｎｉめっき層である。第３めっき層２５は、例えば、Ｓｎめっき層である。なお、図４では、外部電極２０ａについて例示しているが、外部電極２０ｂの外表面にも同様に、めっき層２２が設けられていてもよい。
　このような構造において、小型大容量化を実現するためには、内部電極層１２を薄層化して外部電極を薄層化することが有効である。しかしながら、内部電極層１２を薄層化しようとすると、内部電極層１２の連続率が低下するおそれがある。外部電極２０ａ，２０ｂを薄層化しようとすると、外部電極２０ａ，２０ｂに剥がれが生じるおそれがある。
　ここで、連続率について説明する。図５は、連続率を表す図である。図５で例示するように、ある内部電極層１２における長さＬ０の観察領域において、その金属部分の長さＬ１，Ｌ２，・・・，Ｌｎを測定して合計し、金属部分の割合であるΣＬｎ／Ｌ０をその層の連続率と定義することができる。この連続率が１００％に近いほど、内部電極層１２の連続性が良好ということになる。
　本実施形態に係る積層セラミックコンデンサ１００は、内部電極層１２の連続率を向上させ、外部電極２０ａ，２０ｂの剥がれを抑制することができる構成を有している。
　図６は、外部電極２０ａの付近をさらに拡大させたＸＺ断面図である。図６では、断面を表すハッチを調略してある。図６で例示するように、外部電極２０ａと積層チップ１０との界面に、外部電極２０ａおよび積層チップ１０の両方にまたがってセラミック粒子３０が備わっている。セラミック粒子３０は、例えば、複数備わっている。外部電極２０ｂと積層チップ１０との界面にも、外部電極２０ｂおよび積層チップ１０の両方にまたがってセラミック粒子３０が備わっている。セラミック粒子３０は、外部電極２０ａ，２０ｂと積層チップ１０との界面においてクサビとして機能するため、外部電極２０ａ，２０ｂの固着強度が向上する。それにより外部電極２０ａ，２０ｂの剥がれを抑制することができる。
　セラミック粒子３０の径（長径方向の長さ）は、例えば、２０ｎｍ以上２００ｎｍ以下程度である。
　図７は、外部電極２０ａ付近のＹＺ断面を例示する図である。図７で例示するように、外部電極２０ａと積層チップ１０の上面との界面（外部電極２０ａと上方のカバー層１３との界面）に、外部電極２０ａおよび積層チップ１０の両方にまたがってセラミック粒子３０が備わっている。同様に、外部電極２０ｂと積層チップ１０の上面との界面（外部電極２０ｂと上方のカバー層１３との界面）に、外部電極２０ｂおよび積層チップ１０の両方にまたがってセラミック粒子３０が備わっている。
　また、外部電極２０ａと積層チップ１０の下面との界面（外部電極２０ａと下方のカバー層１３との界面）に、外部電極２０ａおよび積層チップ１０の両方にまたがってセラミック粒子３０が備わっている。同様に、外部電極２０ｂと積層チップ１０の下面との界面（外部電極２０ｂと下方のカバー層１３との界面）に、外部電極２０ｂおよび積層チップ１０の両方にまたがってセラミック粒子３０が備わっている。
　また、外部電極２０ａと積層チップ１０の側面との界面（外部電極２０ａとサイドマージン１６との界面）に、外部電極２０ａおよび積層チップ１０の両方にまたがってセラミック粒子３０が備わっている。同様に、外部電極２０ｂと積層チップ１０の側面との界面（外部電極２０ｂとサイドマージン１６との界面）に、外部電極２０ｂおよび積層チップ１０の両方にまたがってセラミック粒子３０が備わっている。
　外部電極２０ａ，２０ｂを薄くするほど、積層セラミックコンデンサ１００を小型化することができる。本実施形態においては、外部電極２０ａ，２０ｂのそれぞれの厚みは、平均で２０μｍ以下であることが好ましく、１５μｍ以下であることがより好ましく、１２μｍ以下であることがさらに好ましい。このように外部電極２０ａ，２０ｂが薄層化されていても、外部電極および積層チップ１０の両方にまたがってセラミック粒子３０が備わっていることで、外部電極２０ａ，２０ｂの剥がれを抑制することができる。
　なお、セラミック粒子３０は、積層チップ１０外部電極２０ａ，２０ｂとの界面のうち、少なくとも一部の領域に備わっていればよい。
　図８（ａ）は、容量部１４における拡大断面図である。図８（ａ）で例示するように、容量部１４における誘電体層１１は、複数のセラミック粒子４０が焼結した構成を有している。
　図８（ａ）で例示するように、セラミック粒子４０は、粒径がそろっている。具体的には、セラミック粒子４０の粒径の標準偏差は、３０ｎｍ以下となっている。セラミック粒子４０の粒径をさらに整えるためには、セラミック粒子４０の粒径の標準偏差は、２５ｎｍ以下であることが好ましく、２０ｎｍ以下であることがさらに好ましい。
　なお、粒径は、図８（ｂ）で例示するように、対角線ではなく、長辺の長さｄのことである。
　図９は、サイドマージン１６の付近を拡大したＹＺ断面図である。図９で例示するように、サイドマージン１６は、複数のセラミック粒子５０が焼結した構成を有している。セラミック粒子５０の粒径もそろっている。具体的には、セラミック粒子５０の粒径の標準偏差は、１５ｎｍ以下となっている。セラミック粒子５０の粒径をさらに整えるためには、セラミック粒子５０の粒径の標準偏差は、１０ｎｍ以下であることが好ましく、５ｎｍ以下であることがさらに好ましい。
　セラミック粒子４０の平均粒径は、セラミック粒子５０の平均粒径よりも大きくなっている。この構成によれば、容量部１４の誘電体層１１の表面が平坦になるため、当該誘電体層１１に隣接する内部電極層１２も平坦になる。それにより、内部電極層１２の連続率を向上させることができる。
　セラミック粒子４０の平均粒径は、３０ｎｍ以上１００ｎｍ以下であることが好ましく、３０ｎｍ以上８０ｎｍ以下であることがより好ましく、４０ｎｍ以上６０ｎｍ以下であることがさらに好ましい。
　セラミック粒子５０の平均粒径は、１０ｎｍ以上５０ｎｍ以下であることが好ましく、１０ｎｍ以上４０ｎｍ以下であることがより好ましく、１０ｎｍ以上３０ｎｍ以下であることがさらに好ましい。
　図１０は、容量部１４、カバー層１３、およびエンドマージン１５の付近のＸＺ断面図である。図１０で例示するように、カバー層１３は、複数のセラミック粒子６０が焼結した構成を有している。セラミック粒子６０の粒径も整っている。具体的には、セラミック粒子６０の粒径の標準偏差は、１５ｎｍ以下となっている。セラミック粒子６０の粒径をさらに整えるためには、セラミック粒子６０の粒径の標準偏差は、１０ｎｍ以下であることが好ましく、５ｎｍ以下であることがさらに好ましい。
　セラミック粒子４０の平均粒径は、セラミック粒子６０の平均粒径よりも大きくなっている。この構成によれば、容量部１４の誘電体層１１の表面が平坦になるため、当該誘電体層１１に隣接する内部電極層１２も平坦になる。それにより、内部電極層１２の連続率を向上させることができる。
　セラミック粒子６０の平均粒径は、１０ｎｍ以上５０ｎｍ以下であることが好ましく、１０ｎｍ以上４０ｎｍ以下であることがより好ましく、１０ｎｍ以上３０ｎｍ以下であることがさらに好ましい。
　また、図１０で例示するように、エンドマージン１５は、複数のセラミック粒子７０が焼結した構成を有している。
　図１０で例示するように、セラミック粒子７０の粒径もそろっている。具体的には、セラミック粒子７０の粒径の標準偏差は、１５ｎｍ以下となっている。セラミック粒子７０の粒径をさらにそろえるためには、セラミック粒子７０の粒径の標準偏差は、１０ｎｍ以下であることが好ましく、５ｎｍ以下であることがさらに好ましい。
　セラミック粒子４０の平均粒径は、セラミック粒子７０の平均粒径よりも大きくなっている。この構成によれば、容量部１４の誘電体層１１の表面が平坦になるため、当該誘電体層１１に隣接する内部電極層１２も平坦になる。それにより、内部電極層１２の連続率を向上させることができる。
　セラミック粒子７０の平均粒径は、１０ｎｍ以上５０ｎｍ以下であることが好ましく、１０ｎｍ以上４０ｎｍ以下であることがより好ましく、１０ｎｍ以上３０ｎｍ以下であることがさらに好ましい。
　セラミック粒子４０，５０，６０，７０の粒径の標準偏差は、電子顕微鏡を用いてセラミック粒子の長さｄを２０点測長し、その標準偏差を計算することで測定することができる。また、セラミック粒子４０，５０，６０，７０の平均粒径は、電子顕微鏡を用いてセラミック粒子の長さｄを２０点測長し、その平均粒径を計算することで測定することができる。
　図１１は、セラミック粒子４０の詳細を例示する図である。図１１で例示するように、セラミック粒子４０は、短径が１０ｎｍ以上１００ｎｍ以下であって長径が前記短径の２倍以下となっている扁平粒子であることが好ましい。この場合、誘電体層１１におけるセラミック粒子４０の充填率が高くなり、誘電体層１１がより平坦化される。それにより、内部電極層１２の連続率をさらに向上させることができる。なお、当該扁平粒子において、長径は、短径の１．３倍以上である。
　容量部１４における誘電体層１１に含まれるセラミック粒子４０のうち、多くの粒子が上記扁平形状を有していることが好ましい。誘電体層１１においてセラミック粒子４０の充填率が向上するからである、本実施形態においては、容量部１４における誘電体層１１に含まれるセラミック粒子４０のうち、１０％以上が扁平粒子の形状を有していることが好ましく、５０％以上が扁平粒子の形状を有していることがより好ましく、８０％以上が扁平粒子の形状を有していることがさらに好ましい。
　セラミック粒子３０も、セラミック粒子４０と同様に、短径が１０ｎｍ以上１００ｎｍ以下であって長径が前記短径の２倍以下となっている扁平粒子であることが好ましい。この場合、クサビとしての作用が大きくなるため、外部電極２０ａ，２０ｂの剥がれをより抑制することができる。なお、当該扁平粒子において、長径は、短径の１．３倍以上である。
　また、図８（ａ）で例示するように、容量部１４における誘電体層１１において、セラミック粒子４０が３個以上並んで配置されていることが好ましい。この場合、セラミック粒子４０の重なり合いを抑制できるようになるため、誘電体層１１の算術平均表面粗さＲａの低減および厚みバラツキ（Ｒｚ）の低減を両立させることができる。なお、上記セラミック粒子４０の積み方は、レンガのように互い違いに積んでもよく、上下左右に隣合うセラミック粒子の短径と長径のそれぞれを揃えるようにして積んでもよい。
　続いて、積層セラミックコンデンサ１００の製造方法について説明する。図１２は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。
　（原料粉末作製工程）
　まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、チタン酸バリウムは、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このチタン酸バリウムは、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。本実施形態においては、楕円形状または針形状の二酸化チタンを用いて、水酸化バリウムの水溶液中で水熱合成を行なう。それにより、扁平形状のチタン酸バリウムの粉末を合成することができる。また、得られるチタン酸バリウムの粉末の粒径をそろえておく。
　得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、ジルコニウム、ハフニウム、マグネシウム、マンガン、モリブデン、バナジウム、クロム、希土類元素(イットリウム、サマリウム、ユーロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウムおよびイッテルビウム)の酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含む酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含むガラスが挙げられる。
　例えば、セラミック原料粉末に添加化合物を含む化合物を湿式混合し、乾燥および粉砕してセラミック材料を調製する。例えば、上記のようにして得られたセラミック材料について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。以上の工程により、誘電体材料が得られる。
（塗工工程）
　次に、得られた原料粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材上に誘電体グリーンシート５１を塗工して乾燥させる。基材は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムである。塗工工程を例示する図は省略した。
（内部電極形成工程）
　次に、図１３（ａ）で例示するように、誘電体グリーンシート５１の表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層用の内部電極パターン５２を配置する。金属導電ペーストには、ニッケルに加えて共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。
　次に、原料粉末作製工程で得られた誘電体パターン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、ロールミルにて混練して逆パターン層用の誘電体パターンペーストを得る。図１３（ａ）で例示するように、誘電体グリーンシート５１上において、内部電極パターン５２が印刷されていない周辺領域に誘電体パターンペーストを印刷することで誘電体パターン５３を配置し、内部電極パターン５２との段差を埋める。内部電極パターン５２および誘電体パターン５３が印刷された誘電体グリーンシート５１を積層単位と称する。なお、誘電体グリーンシート５１におけるセラミック粉末の粒径を、誘電体パターン５３におけるセラミック粉末の粒径よりも大きくする。
　その後、図１３（ｂ）で例示するように、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、積層単位を積層していく。例えば、内部電極パターン５２の積層数を１００～５００層とする。
（圧着工程）
　図１４で例示するように、積層単位が積層された積層体の上下にカバーシート５４を所定数（例えば２～１０層）だけ積層して熱圧着する。カバーシート５４も、セラミック粉末を含むグリーンシートである。誘電体グリーンシート５１におけるセラミック粉末の粒径を、カバーシート５４におけるセラミック粉末の粒径よりも大きくしておく。
（焼成工程）
　このようにして得られたセラミック積層体を、Ｎ２雰囲気で脱バインダ処理した後に外部電極２０ａ，２０ｂの下地層となる金属ペーストをディップ法で塗布し、酸素分圧が１０－１２ＭＰａ～１０－９ＭＰａ、１１６０℃～１２８０℃（例えば、１１８０℃以上、１２３０℃以下）の還元雰囲気で、５分～１０時間の焼成を行なう。なお、この金属ペーストにも、セラミック粉末を混合しておく。例えば、金属ペーストに、原料粉末作製工程で作製した扁平形状のセラミック粉末を混合しておく。
（再酸化処理工程）
　還元雰囲気で焼成された誘電体層１１の部分的に還元された主相であるチタン酸バリウムに酸素を戻すために、内部電極層１２を酸化させない程度に、約１０００℃でＮ２と水蒸気の混合ガス中、もしくは５００℃～７００℃の大気中での熱処理が行われることがある。この工程は、再酸化処理工程とよばれる。
（めっき処理工程）
　その後、外部電極２０ａ，２０ｂの下地層上に、めっき処理により、銅、ニッケル、スズ等の金属コーティングを行う。以上の工程により、積層セラミックコンデンサ１００が完成する。
　本実施形態に係る製造方法によれば、外部電極の下地層形成用の金属ペーストを焼成する際に、セラミック粒子が吐き出される。それにより、積層チップ１０と外部電極２０ａ，２０ｂとの界面に、積層チップ１０および外部電極２０ａ，２０ｂをまたぐセラミック粒子が配置されるようになる。また、誘電体グリーンシート５１におけるセラミック粉末の粒径を、誘電体パターン５３およびカバーシート５４におけるセラミック粉末の粒径よりも大きくしておくことで、容量部１４の誘電体層１１におけるセラミック粒子の平均粒径が、カバー層１３、エンドマージン１５、およびサイドマージン１６におけるセラミック粒子の平均粒径よりも大きくなる。また、誘電体グリーンシート５１におけるセラミック粉末の粒径をそろえておくことで、容量部１４の誘電体層１１におけるセラミック粒子の粒径の標準偏差を３０ｎｍ以下にすることができる。また、誘電体パターン５３およびカバーシート５４におけるセラミック粉末の粒径をそろえておくことで、カバー層１３、エンドマージン１５、およびサイドマージン１６におけるセラミック粒子の粒径の標準偏差を１５ｎｍ以下にすることができる。
　なお、セラミック粒子の吐き出し以外の手法によっても、積層チップ１０と外部電極２０ａ，２０ｂとの界面に、積層チップ１０および外部電極２０ａ，２０ｂをまたぐセラミック粒子を配置することができる。例えば、焼成する前のチップ表面に扁平のセラミック粒子をまぶすことで、焼成後のチップ表面に扁平のセラミック粒子を露出させることができる。その後、下地層用の導電ペーストを塗布して焼き付けることで、積層チップ１０と外部電極２０ａ，２０ｂとの界面に、積層チップ１０および外部電極２０ａ，２０ｂをまたぐセラミック粒子を配置することができる。
　サイドマージン部は、上記積層部分の側面に貼り付けまたは塗布してもよい。具体的には、図１５で例示するように、誘電体グリーンシート５１と、当該誘電体グリーンシート５１と同じ幅の内部電極パターン５２とを交互に積層することで、積層部分を得る。次に、積層部分の側面に、誘電体パターンペーストで形成したシートをサイドマージン部５５として貼り付けてもよい。この場合、誘電体グリーンシート５１におけるセラミック粉末の粒径を、サイドマージン部５５におけるセラミック粉末の粒径よりも大きくしておけばよい。
　また、外部電極２０ａ，２０ｂは、積層チップ１０を焼成した後で、積層チップ１０の２端面に導電ペーストを焼き付けることで形成してもよい。
　なお、上記各実施形態においては、積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の積層セラミック電子部品を用いてもよい。
　以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０　積層チップ
　１１　誘電体層
　１２　内部電極層
　１３　カバー層
　１４　容量部
　１５　エンドマージン
　１６　サイドマージン
　２０ａ，２０ｂ　外部電極
　３０　セラミック粒子
　４０　セラミック粒子
　５０　セラミック粒子
　５１　誘電体グリーンシート
　５２　内部電極パターン
　５３　誘電体パターン
　５４　カバーシート
　５５　サイドマージン部
　６０　セラミック粒子
　７０　セラミック粒子
　１００　積層セラミックコンデンサ
　

Claims (10)

  1. 　複数の誘電体層と、複数の内部電極層とが交互に積層され、略直方体形状を有し、前記略直方体形状の対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、
    　前記第１端面および前記第２端面に設けられた外部電極と、を備え、
    　前記外部電極と前記積層チップとの界面に、セラミック粒子が当該界面をまたぐように配置されており、
    　異なる外部電極に接続される内部電極層同士が対向する領域である容量部の誘電体層において、セラミック粒子の粒径の標準偏差は、３０ｎｍ以下であり、
    　前記積層チップにおいて前記容量部を囲む外周部の少なくとも一部の領域において、セラミック粒子の粒径の標準偏差は、１５ｎｍ以下であり、
    　前記容量部の前記誘電体層におけるセラミック粒子の平均粒径は、前記少なくとも一部の領域におけるセラミック粒子の平均粒径よりも大きいことを特徴とするセラミック電子部品。
  2. 　前記容量部の前記誘電体層は、短径が１０ｎｍ以上１００ｎｍ以下であって長径が前記短径の２倍以下となっている扁平粒子を含むことを特徴とする請求項１に記載のセラミック電子部品。
  3. 　前記扁平粒子において、前記長径は、前記短径の１．３倍以上であることを特徴とする請求項２に記載のセラミック電子部品。
  4. 　前記容量部の前記誘電体層におけるセラミック粒子のうち、１０％以上が前記扁平粒子の形状を有していることを特徴とする請求項２または請求項３に記載のセラミック電子部品。
  5. 　前記内部電極層の１層あたりの平均厚みは、０．５μｍ以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  6. 　前記外部電極の厚みは、平均で２０μｍ以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  7. 　前記容量部の誘電体層において、セラミック粒子が積層方向に３個以上並ぶことを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  8. 　前記外部電極と前記積層チップとの界面をまたぐ前記セラミック粒子は、短径が１０ｎｍ以上１００ｎｍ以下であって長径が前記短径の２倍以下となっている扁平粒子であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  9. 　誘電体グリーンシート上に内部電極パターンを形成する工程と、
    　前記内部電極パターンの周囲に、前記誘電体グリーンシートのセラミック粉末よりも小さい平均粒径のセラミック粉末を含む誘電体パターンを形成する工程と、
    　前記内部電極パターンおよび前記誘電体パターンが形成された前記誘電体グリーンシートを積層して積層体を得る工程と、
    　前記積層体と同時に、または前記積層体を焼成した後に、セラミック粉末を含む導電ペーストを前記積層体の２端面に焼成することで、前記誘電体グリーンシートから誘電体層を形成し、前記内部電極パターンから内部電極層を形成し、前記導電ペーストから外部電極を形成する工程と、を含み、
    　前記外部電極と前記積層体との界面に、セラミック粒子を、当該界面をまたぐように配置し、
    　異なる外部電極に接続される内部電極層同士が対向する領域である容量部の誘電体層において、セラミック粒子の粒径の標準偏差が３０ｎｍ以下となり、前記積層体において前記容量部を囲む外周部の少なくとも一部の領域において、セラミック粒子の粒径の標準偏差が１５ｎｍ以下となり、前記容量部の前記誘電体層におけるセラミック粒子の平均粒径が、前記少なくとも一部の領域におけるセラミック粒子の平均粒径よりも大きくなるようにすることを特徴とするセラミック電子部品の製造方法。
  10. 　誘電体グリーンシート上に内部電極パターンを形成する工程と、
    　前記内部電極パターンが形成された前記誘電体グリーンシートを積層して積層体を得る工程と、
    　前記積層体において積層方向の上面および下面ならびに２端面以外の２側面に、前記誘電体グリーンシートのセラミック粉末よりも小さい平均粒径のセラミック粉末を含むサイドマージンを形成する工程と、
    　前記サイドマージンが形成された前記積層体と同時に、または前記積層体を焼成した後に、セラミック粉末を含む導電ペーストを前記積層体の前記２端面に焼成することで、前記誘電体グリーンシートから誘電体層を形成し、前記内部電極パターンから内部電極層を形成し、前記導電ペーストから外部電極を形成する工程と、を含み、
    　前記外部電極と前記積層体との界面に、セラミック粒子を、当該界面をまたぐように配置し、
    　異なる外部電極に接続される内部電極層同士が対向する領域である容量部の誘電体層において、セラミック粒子の粒径の標準偏差が３０ｎｍ以下となり、前記積層体において前記容量部を囲む外周部の少なくとも一部の領域において、セラミック粒子の粒径の標準偏差が１５ｎｍ以下となり、前記容量部の前記誘電体層におけるセラミック粒子の平均粒径が、前記少なくとも一部の領域におけるセラミック粒子の平均粒径よりも大きくなるようにすることを特徴とするセラミック電子部品の製造方法。
    　
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* Cited by examiner, † Cited by third party
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JP2014204117A (ja) * 2013-04-08 2014-10-27 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミックキャパシタ及びその製造方法
WO2016194943A1 (ja) * 2015-06-04 2016-12-08 株式会社村田製作所 積層セラミック電子部品
JP2021082779A (ja) * 2019-11-22 2021-05-27 太陽誘電株式会社 セラミック電子部品およびその製造方法

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