KR102029545B1 - 적층형 커패시터 - Google Patents

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KR102029545B1
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Abstract

본 발명은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극은 상기 제3, 제5 및 제6 면을 통해 노출되고, 상기 제2 내부 전극은 상기 제4, 제5 및 제6 면을 통해 노출되는 바디; 상기 바디의 제5 및 제6 면에 각각 배치되고, 내부에 제1 및 제2 금속층이 배치된 제1 및 제2 사이드부; 및 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{Multilayered capacitor}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 유전체층, 상기 유전체층을 사이에 두고 대향 배치되는 내부 전극 및 상기 내부 전극과 전기적으로 접속되는 외부 전극을 포함한다.
최근 전자 제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이며, 이에 적층형 커패시터도 크기가 작고 용량이 큰 고용량 제품이 요구되고 있다.
이러한 적층형 커패시터의 용량을 높이는 위해서는 유전체층을 박막화하는 방법, 박막화된 유전체층을 고적층화하는 방법, 내부 전극의 커버리지를 향상시키는 방법 등이 고려되고 있다.
또한, 용량을 형성하는 내부 전극의 중첩 면적을 증가시키는 방법이 고려되고 있다.
이렇게 내부 전극의 중첩 면적을 증가시키기 위해서는 마진부의 두께를 상대적으로 얇게 하게 되는데, 마진부의 두께가 너무 얇아지면 구조적으로 내습 신뢰성에 취약한 면이 발생할 수 있어 이를 개선하기 위해 마진부의 치밀도를 높일 필요가 있다.
국내공개특허 제2016-0140449호 국내등록특허 제10-1141457호
본 발명은 습기가 침투할 수 있는 경로를 차단하여 내습 신뢰성을 향상시킬 수 있는 적층형 커패시터을 제공하는 것을 목적으로 한다.
본 발명의 일 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극은 상기 제3, 제5 및 제6 면을 통해 노출되고, 상기 제2 내부 전극은 상기 제4, 제5 및 제6 면을 통해 노출되는 바디; 상기 바디의 제5 및 제6 면에 각각 배치되고, 내부에 제1 및 제2 금속층이 배치된 제1 및 제2 사이드부; 및 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 금속층은 Ni, W, Cu 및 금속 화합물 중 적어도 하나 이상의 산소 또는 습기 친화성 금속으로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 금속층은 소성이 완료된 치밀화층으로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 금속층은 넥킹 및 미소성 분말이 분산된 상태로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 금속층은 평평한 판 형태로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 금속층은 유전체층의 적층 방향을 따라 이격되게 배치되는 복수의 스트라이프형 패턴을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 금속층은 제1 및 제2 사이드부의 두께 방향으로 서로 이격되게 배치되는 복수의 금속판을 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 바디의 제1 및 제2 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 사이드부는 세라믹 슬러리로 형성될 수 있다.
본 발명의 일 실시 예에서, 유전체층의 적층 방향으로 상기 제1 및 제2 금속층의 높이는 바디의 높이 대비 90 내지 98%일 수 있다.
본 발명의 일 실시 예에서, 유전체층의 폭 방향으로 상기 제1 및 제2 금속층의 두께는 0.3 내지 3㎛일 수 있다.
본 발명의 일 실시 형태에 의하면, 사이드부에 금속층을 형성하여 마진부인 사이드부 자체에서 침투되는 습기와 바디와 외부 전극의 계면을 따라 침투되는 습기를 차단하여 습기가 바디 내부의 내부 전극까지 도달하지 못하게 함으로써 적층형 커패시터의 내습 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 본 발명의 일 실시 형태에 따른 적층형 커패시터에서 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이다.
도 4는 도 1의 II-II'선 단면도이다.
도 5는 도 1의 III-III'선 단면도이다.
도 6 및 도 7은 본 발명의 금속층의 다른 실시 예를 각각 나타낸 III-III’선 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다.
또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 및 도 3(b)는 본 발명의 일 실시 형태에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 나타낸 평면도이고, 도 4는 도 1의 II-II'선 단면도이고, 도 5는 도 1의 III-III'선 단면도이다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1 내지 도 5를 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 바디(110); 제1 및 제2 사이드부(141, 142); 제1 및 제2 외부 전극(131, 132)을 포함한다.
바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 복수의 유전체층(111) 및 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
그리고, 바디(110)의 Z방향으로 양측에는 필요시 마진부로서의 소정 두께의 커버가 형성될 수 있다.
이때, 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
이러한 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 바디(110)에서 Z방향으로 서로 대향하는 양면을 제1 면 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다. 본 실시 형태에서는, 하면인 제1 면(1)이 실장 방향을 향하는 면이 될 수 있다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다. 상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 제1 내부 전극(121)은 바디(110)의 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출되고, 제2 내부 전극(122)은 바디(110)의 제4, 제5 및 제6 면(4, 5, 6)을 통해 노출된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
바디(110)의 제3 및 제4 면에는 제1 및 제2 외부 전극(131, 132)이 각각 배치되어 제1 및 제2 내부 전극(121, 122)과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 Z방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은, 바디(110)의 제3 면(3)에 배치되어 제1 내부 전극(121)과 접속되는 제1 접속부와, 상기 제1 접속부에서 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장되는 제1 밴드부를 포함한다.
이때, 상기 제1 밴드부는 바디(110)의 제5 및 제6 면의(5, 6) 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은, 바디(110)의 제4 면(4)에 배치되어 제2 내부 전극(122)과 접속되는 제2 접속부와, 상기 제2 접속부에서 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장되는 제2 밴드부를 포함한다.
이때, 상기 제2 밴드부는 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
또한, 이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
제1 사이드부(141)는 바디(110)의 제6 면(6)에 배치되고, 내부에 제1 금속층(151)이 배치된다.
제2 사이드부(142)는 바디(110)의 제5 면(5)에 배치되고, 내부에 제2 금속층(152)이 배치된다.
또한, 제1 및 제2 사이드부(141, 142)는 세라믹 슬러리로 형성될 수 있으며, 상기 세라믹 슬러리의 양을 조절하여 제1 및 제2 사이드부(141, 142)의 Y방향의 두께가 조절될 수 있다.
이러한 제1 및 제2 사이드부(141, 142)는 바디(110)와 제1 및 제2 내부 전극(121, 122)을 외부 충격 등으로부터 보호하고 바디(110) 주위의 절연성 및 내습 신뢰성을 확보하는 역할을 할 수 있다.
본 실시 형태의 경우, 내부 전극의 양 측면이 노출되게 바디를 형성한 후 사이드부를 후공정으로 형성하기 때문에, 내부 전극의 면적을 최대로 하여 용량을 증가시키면서도 사이드부를 원하는 두께로 형성하여 필요한 마진을 용이하게 확보할 수 있다.
제1 및 제2 금속층(151, 152)은 제1 및 제2 사이드부(141, 142) 또는 제1 및 제2 외부 전극(131, 132)을 통해 침입하는 습기 등이 내부 전극에 도달하는 것을 방지하는 역할을 한다.
즉, 적층형 커패시터(100)의 마진부 또는 외부 전극을 통해 침투한 습기가 사이드부에 배치된 금속층과 선반응하여 바디 내부의 내부 전극까지 도달하지 못하게 함으로써 제품의 내습 신뢰성을 향상시킬 수 있다.
이러한 제1 및 제2 금속층(151, 152)은 Ni, W, Cu 및 금속 화합물 중 적어도 하나 이상의 산소 또는 습기 친화성 금속으로 이루어질 수 있다.
또한, 제1 및 제2 금속층(151, 152)은 소성이 완료된 치말화층으로 이루어지거나 또는 넥킹(necking) 및 미소성 분말이 분산된 상태로 이루어질 수 있다. 이러한 구조에 의해, 비표면적이 증가되어 내습 반응을 극대화시킬 수 있다.
그리고, 제1 및 제2 금속층(151, 152)은 X방향의 양 단부가 제1 및 제2 외부 전극(131, 132)으로부터 이격되는 길이를 가질 수 있다.
또한, 제1 및 제2 금속층(151, 152)에서 유전체층(111)의 적층 방향인 Z방향의 높이는 바디(110)의 Z방향의 높이 대비 90 내지 98%일 수 있다.
또한, 제1 및 제2 금속층(151, 152)의 X방향의 길이는 외부 전극과 바디의 계면으로 침투하는 습기의 침투를 막을 수 있도록 바디(110)의 X방향의 길이 대비 100%일 수 있다.
또한, 제1 및 제2 금속층(151, 152)의 Y방향의 두께는 0.3 내지 3㎛일 수 있다.
본 실시 형태에서, 제1 및 제2 금속층(151, 152)은 평평한 판 형태로 이루어질 수 있으며, 단일 층으로 각각 이루어질 수 있다.
그러나, 본 발명은 이에 한정되는 것이 아니며, 도 6에서와 같이, 제1 금속층(153)은 유전체층(111)의 적층 방향인 Z방향을 따라 복수의 스트라이프형 패턴(153a, 153b, 153c)이 이격되게 배치된다.
그리고, 제2 금속층(154)은 유전체층(111)의 적층 방향인 Z방향을 따라 복수의 스트라이프형 패턴(154a, 154b, 154b)이 이격되게 배치되는 구조일 수 있다.
이에, Z-Y 단면에서 볼 때, 제1 및 제2 금속층(153, 154)은 점선 형태로 이루어질 수 있다. 이렇게 제1 및 제2 금속층(153, 154)이 복수의 스트라이프형 패턴을 포함하도록 이루어지면, 앞서 평평한 판 형태로 된 금속층 구조에 비해 습기와 금속층이 접촉하는 비표면적이 더 증가되므로 외부에서 침투하는 습기를 흡수하여 신뢰성을 높이는 효과가 더욱 향상될 수 있다.
또한, 도 7에서와 같이, 제1 금속층(155)은 제1 사이드부(141)의 두께 방향인 Y방향으로 서로 이격되게 배치되는 복수의 금속판(155a, 155b, 155c)을 각각 포함할 수 있다.
그리고, 제2 금속층(156)은 제2 사이드부(156)의 두께 방향인 Y방향으로 서로 이격되게 배치되는 복수의 금속판(156a, 156b, 156c)을 각각 포함할 수 있다.
이에, Z-Y 단면에서 볼 때, 제1 및 제2 금속층(153, 154)은 Y방향으로 복수의 금속판이 적층된 다층 구조로 이루어질 수 있다. 이렇게 금속판이 다층 구조로 이루어지면 습기 침투가 더 어려워져 적층형 커패시터의 신뢰성이 향상되는 효과를 더 높일 수 있다.
한편, 이렇게 금속층이 다층 구조로 이루어지는 경우, 각 층의 금속 재료는 모두 동일한 재료를 사용하거나 또는 필요시 그 중 일부를 다른 재료로 사용하거나, 또 다른 예로 모든 층이 상이한 재료가 되도록 형성할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부전극
141, 142: 제1 및 제2 사이드부
151, 152: 제1 및 제2 금속층

Claims (11)

  1. 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극은 상기 제3, 제5 및 제6 면을 통해 노출되고, 상기 제2 내부 전극은 상기 제4, 제5 및 제6 면을 통해 노출되는 바디;
    상기 바디의 제6 면에 배치되고, 내부에 제1 금속층이 배치된 제1 사이드부;
    상기 바디의 제5 면에 배치되고, 내부에 제2 금속층이 배치된 제2 사이드부; 및
    상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 금속층이 Ni, W, Cu 및 금속 화합물 중 적어도 하나 이상의 산소 또는 습기 친화성 금속으로 이루어지는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 금속층이 소성이 완료된 치밀화층으로 이루어지는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 금속층이 넥킹 및 미소성 분말이 분산된 상태로 이루어지는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 금속층이 평평한 판 형태로 이루어지는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 금속층은 유전체층의 적층 방향을 따라 이격되게 배치되는 복수의 스트라이프형 패턴을 포함하는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 금속층은 제1 및 제2 사이드부의 두께 방향으로 서로 이격되게 배치되는 복수의 금속판을 각각 포함하는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 바디의 제1 및 제2 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 사이드부가 세라믹 슬러리로 형성되는 적층형 커패시터.
  10. 제1항에 있어서,
    유전체층의 적층 방향으로 상기 제1 및 제2 금속층의 높이가 바디의 높이 대비 90 내지 98%인 적층형 커패시터.
  11. 제1항에 있어서,
    유전체층의 폭 방향으로 상기 제1 및 제2 금속층의 두께가 0.3 내지 3㎛인 적층형 커패시터.
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