JP2014236214A - 積層セラミック電子部品及び積層セラミック電子部品の実装基板 - Google Patents

Abstract

【課題】本発明は、積層セラミック電子部品及び積層セラミック電子部品が実装された基板に関する。
【解決手段】本発明の一実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体内部に形成され、上記誘電体層を介して対向配置される第１及び第２内部電極と、を含み、上記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向断面において、上記第１及び第２内部電極のうちカバー部内部電極内における非電極領域の面積をＡ_{ｃｏｖｅｒ}、上記第１及び第２内部電極のうち中央部内部電極内における非電極領域の面積をＡ_{ｃｅｎｔｅｒ}とするとき、Ａ_{ｃｏｖｅｒ}とＡ_{ｃｅｎｔｅｒ}の比率が０．３３≦Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}≦０．９５を満たす積層セラミック電子部品を提供する。
【選択図】図１

Description

本発明は、積層セラミック電子部品及び積層セラミック電子部品が実装された基板に関する。

一般に、キャパシタ、インダクタ、圧電素子、バリスタまたはサーミスタなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、本体内部に形成された内部電極及び上記内部電極と接続されるようにセラミック本体表面に設置された外部電極を備える。

セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、一誘電体層を介して対向配置される内部電極及び上記内部電極と電気的に接続された外部電極を含む。

積層セラミックキャパシタは、小型でありながら、高容量が保障され、実装が容易であるという長所から、コンピュータ、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。

最近は、電気電子機器産業の高性能化及び軽薄短小化の傾向に伴い、電子部品にも小型、高性能及び高容量化が求められている。特に、ＣＰＵの高速化、機器の小型軽量化、デジタル化及び高機能化が進展されることにより、積層セラミックキャパシタにおいても、小型化、薄層化、高容量化、高周波領域における低インピーダンス化などの特性を具現するための研究開発が活発に行われている。

また、積層セラミックキャパシタは、ＬＳＩの電源回路内に配置されるバイパス（ｂｙｐａｓｓ）キャパシタとして有効に用いられ、このようなバイパスキャパシタとして機能するためには、積層セラミックキャパシタが高周波ノイズを効果的に除去できなければならない。このようなニーズは、電子装置の高周波化の傾向に伴い、さらに増加している。バイパスキャパシタとして用いられる積層セラミックキャパシタは、回路基板上の実装パッド上にはんだ付けを通じて電気的に連結され、上記実装パッドは基板上の配線パターンや導電性ビアを通じて他の外部回路と連結されることができる。

日本特許公開公報 第２００２−１６４２４８号

本発明は、積層セラミック電子部品及び積層セラミック電子部品が実装された基板を提供する。

本発明の一実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体内部に形成され、上記誘電体層を介して対向配置される第１及び第２内部電極と、を含み、上記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向断面において、上記第１及び第２内部電極のうちカバー部内部電極内における非電極領域の面積をＡ_{ｃｏｖｅｒ}、上記第１及び第２内部電極のうち中央部内部電極内における非電極領域の面積をＡ_{ｃｅｎｔｅｒ}とするとき、Ａ_{ｃｏｖｅｒ}とＡ_{ｃｅｎｔｅｒ}の比率が０．３３≦Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}≦０．９５を満たす積層セラミック電子部品を提供することができる。

上記積層セラミック電子部品は、上記誘電体層の厚さをＴｄ、上記第１及び第２内部電極の厚さをＴｅとするとき、０．５≦Ｔｅ／Ｔｄ≦１．２を満たすことができる。

上記積層セラミック電子部品は、上記カバー部内部電極の導電性金属に対する共材の含量をＣ_{ｃｏｖｅｒ}、上記中央部内部電極の導電性金属に対する共材の含量をＣ_{ｃｅｎｔｅｒ}とするとき、１．０５≦Ｃ_{ｃｏｖｅｒ}／Ｃ_{ｃｅｎｔｅｒ}≦３．００を満たすことができる。

上記導電性金属は、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される一つ以上を含むことができる。

上記共材は、セラミック材料を含むことができる。

上記積層セラミック電子部品は、上記第１及び第２内部電極の厚さをＴｅとするとき、０．１μｍ≦Ｔｅ≦０．５μｍを満たすことができる。

上記誘電体層の積層数は、セラミック本体厚さ１０μｍ当たり７層以上であることができる。

本発明の他の一実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミック電子部品と、を含み、上記積層セラミック電子部品は、誘電体層を含むセラミック本体及び上記セラミック本体内部に形成され、上記誘電体層を介して対向配置される第１及び第２内部電極を含み、上記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向断面において、上記第１及び第２内部電極のうちカバー部内部電極内における非電極領域の面積をＡ_{ｃｏｖｅｒ}、上記第１及び第２内部電極のうち中央部内部電極内における非電極領域の面積をＡ_{ｃｅｎｔｅｒ}とするとき、Ａ_{ｃｏｖｅｒ}とＡ_{ｃｅｎｔｅｒ}の比率が０．３３≦Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}≦０．９５を満たす積層セラミック電子部品の実装基板を提供することができる。

上記積層セラミック電子部品は、上記誘電体層の厚さをＴｄ、上記第１及び第２内部電極の厚さをＴｅとするとき、０．５≦Ｔｅ／Ｔｄ≦１．２を満たすことができる。

上記積層セラミック電子部品は、上記カバー部内部電極の導電性金属に対する共材の含量をＣ_{ｃｏｖｅｒ}、上記中央部内部電極の導電性金属に対する共材の含量をＣ_{ｃｅｎｔｅｒ}とするとき、１．０５≦Ｃ_{ｃｏｖｅｒ}／Ｃ_{ｃｅｎｔｅｒ}≦３．００を満たすことができる。

上記導電性金属は、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される一つ以上を含むことができる。

上記共材は、セラミック材料を含むことができる。

上記積層セラミック電子部品は、上記第１及び第２内部電極の厚さをＴｅとするとき、０．１μｍ≦Ｔｅ≦０．５μｍを満たすことができる。

上記誘電体層の積層数は、セラミック本体厚さ１０μｍ当たり７層以上であることができる。

本発明の実施形態によると、高信頼性の積層セラミック電子部品及び積層セラミック電子部品の実装基板を提供することができる。

本発明の一実施形態による積層セラミックキャパシタを示した概略的な斜視図である。 図１のＡ−Ａ’線に沿った積層セラミックキャパシタを示した概略的な断面図である。 図１のＢ−Ｂ’線に沿った積層セラミックキャパシタを示した概略的な断面図である。 本発明の一実施形態による積層セラミックキャパシタの誘電体層及び内部電極を概略的に示した拡大図である。 本発明の一実施形態による積層セラミックキャパシタの断面における誘電体層及び内部電極を示した走査電子顕微鏡（ＳＥＭ）写真である。 本発明の一実施形態による積層セラミックキャパシタが実装された基板を示した概略的な斜視図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。など、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

積層セラミック電子部品

本発明の一実施形態は、積層セラミック電子部品に関するもので、セラミック材料を用いる電子部品には、キャパシタ、インダクタ、圧電体素子、バリスタまたはサーミスタなどがある。以下では、積層セラミック電子部品の一例として積層セラミックキャパシタについて説明する。

図１は本発明の一実施形態による積層セラミックキャパシタを示した概略的な斜視図であり、図２ａは図１のＡ−Ａ’線に沿った積層セラミックキャパシタを示した概略的な断面図であり、図２ｂは図１のＢ−Ｂ’線に沿った積層セラミックキャパシタを示した概略的な断面図である。

図１、図２ａ及び図２ｂを参照すると、本実施形態による積層セラミックキャパシタは、誘電体層１１１を含むセラミック本体１１０と、上記セラミック本体１１０の内部に形成され、上記誘電体層１１１を介して対向配置される第１及び第２内部電極１２１、１２２と、上記セラミック本体１１０の外表面に形成される第１及び第２外部電極１３１、１３２と、を含むことができる。

本発明の一実施形態において、積層セラミックキャパシタの「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義することができる。上記「厚さ方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。

上記セラミック本体１１０は、その形状に特に制限されないが、本発明の一実施形態によると、六面体状を有することができる。

上記セラミック本体１１０は、複数個の誘電体層１１１が積層されて形成されることができる。

上記セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層間の境界が確認できないほど一体化されていることができる。

上記誘電体層１１１は、セラミック粉末を含むセラミックグリーンシートの焼結によって形成されることができる。

上記セラミック粉末は、当業界において一般的に用いられるものであれば、特に制限されない。

例えば、ＢａＴｉＯ_３系セラミック粉末を含むことができるが、これに制限されない。

上記ＢａＴｉＯ_３系セラミック粉末は、これに制限されないが、例えば、ＢａＴｉＯ_３にＣａ、Ｚｒなどが一部固溶された（Ｂａ_１−ｘＣａ_ｘ）ＴｉＯ_３、Ｂａ（Ｔｉ_１−ｙＣａ_ｙ）Ｏ_３、（Ｂａ_１−ｘＣａ_ｘ）（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３またはＢａ（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３などがある。

また、上記セラミックグリーンシートは、上記セラミック粉末と共に遷移金属、希土類元素、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）などを含むことができる。

上記一誘電体層１１１の厚さは、積層セラミックキャパシタの容量設計に応じて適宜変更することができる。

例えば、焼結後に隣接する２つの内部電極間に形成された誘電体層１１１の厚さは０．６μｍ以下であることができるが、これに制限されない。

上記セラミック本体１１０の内部には、第１及び第２内部電極１２１、１２２が形成されることができる。

上記第１及び第２内部電極１２１、１２２は、セラミックグリーンシート上に形成されて積層され、焼結によって一誘電体層を介して上記セラミック本体１１０の内部に形成されることができる。

上記第１及び第２内部電極は、異なる極性を有する第１内部電極１２１及び第２内部電極１２２を一対にすることができ、誘電体層の積層方向に沿って対向配置されることができる。

図２ａに示されているように、上記第１及び第２内部電極１２１、１２２の末端は、セラミック本体１１０の長さ方向の一面に交互に露出することができる。

また、図面に示されてはいないが、本発明の一実施形態によると、第１及び第２内部電極は、リード部を有し、リード部を通じてセラミック本体の同一面に露出することができる。

または、第１及び第２内部電極１２１、１２２は、リード部を有し、リード部を通じてセラミック本体の一つ以上の面に露出することができる。

上記セラミック本体１１０の外表面には、第１及び第２外部電極１３１、１３２が形成されることができ、上記第１及び第２外部電極１３１、１３２は、第１及び第２内部電極１２１、１２２とそれぞれ電気的に連結されることができる。

より具体的には、上記セラミック本体１１０の一面に露出した第１内部電極１２１と電気的に連結された第１外部電極１３１と、上記セラミック本体１１０の他面に露出した第２内部電極１２２と電気的に連結された第２外部電極と、を含むことができる。

また、図面に示されてはいないが、セラミック本体に露出する第１及び第２内部電極と連結されるために、複数個の外部電極が形成されることができる。

上記第１及び第２外部電極１３１、１３２は、金属粉末を含む導電性ペーストで形成されることができる。

上記導電性ペーストに含まれる金属粉末は、特に制限されないが、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）またはこれらの合金を用いることができる。

上記第１及び第２外部電極１３１、１３２の厚さは、用途などによって適宜決定することができるが、例えば、１０〜５０μｍ程度であることができる。

図３は本発明の一実施形態による積層セラミックキャパシタの誘電体層及び内部電極を概略的に示した拡大図であり、図４は本発明の一実施形態による積層セラミックキャパシタの断面における誘電体層及び内部電極を示した走査電子顕微鏡（ＳＥＭ）写真である。

図３を参照すると、本発明の一実施形態による積層セラミックキャパシタの第１及び第２内部電極１２１、１２２は、内部に非電極領域Ｎを含むことができる。本発明の一実施形態によると、第１及び第２内部電極１２１、１２２において非電極領域Ｎを除外した部分は電極領域Ｅと理解してもよい。

本発明の一実施形態によると、上記非電極領域Ｎは、第１及び第２内部電極の焼成過程において形成されることができ、上記非電極領域Ｎは内部電極を形成する導電性ペーストの組成物によって形成されることができる。

上記非電極領域Ｎは、セラミック共材を含むことができるが、これに制限されない。

図４の走査電子顕微鏡（ＳＥＭ）写真において明るく示された領域が内部電極であり、内部電極内において濃く示された小さい領域が非電極領域を示す。

図３及び図４を参照すると、上記第１及び第２内部電極１２１、１２２は、導電性金属及び共材を含み、導電性金属による電極領域Ｅと、上記共材によって容量形成に寄与しない非電極領域Ｎと、を含むことができる。

上記第１及び第２内部電極１２１、１２２を形成する導電性金属の種類は、特に制限されず、例えば、卑金属（ｂａｓｅ ｍｅｔａｌ）を用いることができる。

例えば、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）またはこれらの合金があり、これを一つ以上含むことができるが、これに制限されない。

また、上記共材は、誘電体層１１１を形成するセラミック粉末と同一のものを用いることができ、例えば、チタン酸バリウム（ＢａＴｉＯ_３）粉末を用いることができるが、これに制限されない。

上記第１及び第２内部電極１２１、１２２が含む上記共材の含量を調節することで、第１及び第２内部電極内の非電極領域Ｎを制御して内部電極の強度を強化させ、焼結収縮応力を緩和させて収縮時のクラック（ｃｒａｃｋ）発生を抑制することができる。

より具体的に説明すると、上記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向断面において、上記第１及び第２内部電極のうちカバー部内部電極１２０ａ、１２０ｂ内における非電極領域Ｎの面積をＡ_{ｃｏｖｅｒ}、上記第１及び第２内部電極のうち中央部内部電極１２０ｃ内における非電極領域Ｎの面積をＡ_{ｃｅｎｔｅｒ}とするとき、Ａ_{ｃｏｖｅｒ}とＡ_{ｃｅｎｔｅｒ}の比率が０．３３≦Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}≦０．９５を満たすように非電極領域Ｎの面積を制御することができる。

また、図２ａを参照すると、上記カバー部内部電極１２０ａ、１２０ｂは、第１及び第２内部電極１２１、１２２の積層方向において最外側に配置された内部電極を除外し、第１及び第２内部電極のうち上部から２番目から５番目の内部電極または下部から２番目から５番目の内部電極を意味する。

上記中央部内部電極１２０ｃは、第１及び第２内部電極の積層方向において中央に位置した内部電極を意味する。

上記Ａ_{ｃｏｖｅｒ}は長さ−厚さ（Ｌ−Ｔ）方向断面において示されるカバー部内部電極内に存在する非電極領域の面積、上記Ａ_{ｃｅｎｔｅｒ}は長さ−厚さ（Ｌ−Ｔ）方向断面に示される中央部内部電極内に存在する非電極領域の面積を意味し、上記Ａ_{ｃｏｖｅｒ}及びＡ_{ｃｅｎｔｅｒ}は同一の断面積から測定されなければならない。

Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}の値を制御するために、上記共材は、上記カバー部内部電極の導電性金属に対する共材の含量をＣ_{ｃｏｖｅｒ}、上記中央部内部電極の導電性金属に対する共材の含量をＣ_{ｃｅｎｔｅｒ}とするとき、１．０５≦Ｃ_{ｃｏｖｅｒ}／Ｃ_{ｃｅｎｔｅｒ}≦３．００を満たすように含まれることができる。

Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}が０．３３未満の場合は、容量が低下して目標容量を具現することが困難である。また、Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}が０．９５を超過する場合は、セラミック本体の焼成過程において収縮クラックが発生するという問題が存在する。

これにより、Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}値は、０．３３以上０．９５以下になるように形成されることが好ましい。

また、本発明の積層セラミックキャパシタは、上記誘電体層の厚さをＴｄ、上記第１及び第２内部電極の厚さをＴｅとするとき、０．５≦Ｔｅ／Ｔｄ≦１．２を満たすように製造されることができる。内部電極及び誘電体層の厚さを制御する理由も収縮クラック発生を防止するためのもので、Ｔｅ／Ｔｄが１．２を超過するように製作される場合は、焼成過程において収縮クラックが発生するという問題があり、Ｔｅ／Ｔｄが０．５未満に製作される場合は、目標容量を具現することが困難である。

これにより、Ｔｅ／Ｔｄは、０．５〜１．２になるように形成されることが好ましい。

上記第１及び第２内部電極１２１、１２２の厚さは、用途などによって適宜決定されることができるが、例えば、０．７μｍ以下であることができる。または、第１及び第２内部電極１２１、１２２の厚さは０．１〜０．５μｍであることができる。また、第１及び第２内部電極１２１、１２２の厚さは、０．３〜０．５μｍであることもできる。

上記第１及び第２内部電極１２１、１２２の厚さは、上記誘電体層間に配置される第１及び第２内部電極の平均厚さを意味することができる。

上記第１及び第２内部電極１２１、１２２の平均厚さは、セラミック本体１１０の長さ−厚さ（Ｌ−Ｔ）方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

例えば、セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対し、幅方向に等間隔である３０個の地点においてその厚さを測定して平均値を測定することができる。

上記等間隔である３０個の地点は、第１及び第２内部電極１２１、１２２が重畳する領域を意味する容量形成部から測定されることができる。

また、このような平均値測定を１０個以上の誘電体層に拡大して平均値を測定すると、誘電体層の平均厚さをさらに一般化することができる。

本発明の一実施形態によると、内部電極が形成された誘電体層は、２５０層以上積層されることができ、上記誘電体層は、セラミック本体厚さ１０μｍ当たり７層以上になるように積層されることができる。

上記第１及び第２内部電極１２１、１２２の平均厚さは、セラミック本体１１０の幅方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

積層セラミック電子部品の内部電極及び誘電体層が薄層化され、積層数が増加するにつれ、セラミック本体の焼結時に内部電極及び誘電体層の収縮温度差によって内部電極が印刷された容量形成部と内部電極が印刷されていない領域との収縮量差が急激に大きくなる。これにより、マージン部と容量形成部との間、またはカバー部と容量形成部との間において収縮クラックが多発するが、本発明の実施形態のように中心部とカバー部内部電極の非電極領域との面積比を制御する場合は、カバー部内部電極の収縮率を減少させ、強度を強化させることができるため、カバー部に加重される応力を緩和させて収縮クラック発生を抑制することができる。

したがって、本発明の実施形態によると、内部電極内に存在する非電極面積を制御し、内部電極及び誘電体層の厚さを制御することで、高信頼性の積層セラミック電子部品を提供することができる。

実験例

下記表１は、積層セラミックキャパシタのカバー部内部電極及び中央部内部電極の導電性金属に対する共材の含量比及び非電極領域の面積比による収縮クラック発生の有無と目標容量の具現有無を示したデータである。

本実験例による積層セラミックキャパシタは、以下のような段階で製作された。

まず、平均粒径が０．０５〜０．２μｍであるチタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して製造された複数個のセラミックグリーンシートを用意した。これにより、誘電体層が形成される。

次に、ニッケル粒子及び第２粒子（セラミック共材）を表１に示された比率になるように混合した内部電極用導電性ペーストを用意した。本実験例において、Ｃ_{ｃｏｖｅｒ}は上記カバー部内部電極の導電性金属（ニッケル）に対するセラミック共材の含量、Ｃ_{ｃｅｎｔｅｒ}は上記中央部内部電極の導電性金属（ニッケル）に対するセラミック共材の含量を意味する。

また、本実験例において、Ａ_{ｃｏｖｅｒ}は上記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向断面において、上記第１及び第２内部電極のうちカバー部内部電極内における非電極領域の面積、Ａ_{ｃｅｎｔｅｒ}は上記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向断面において、上記第１及び第２内部電極のうち中心部内部電極内における非電極領域の面積を意味する。

続いて、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、２２０層〜３００層積層して積層体を製作した。

その後、圧着及び切断して０６０３規格サイズ（Ｓｉｚｅ）のチップを製作し、上記チップをＨ_２ ０．１％以下の還元雰囲気において温度１０５０〜１２００℃で焼成した。

次いで、外部電極を形成し、メッキなどの工程を経て積層セラミックキャパシタを製作して電気的特性を評価した。設計されたチップ（ｃｈｉｐ）の静電容量を測定し、１０％以上の容量が低下する場合（例：４．７μＦの静電容量をターゲット（ｔａｒｇｅｔ）とするとき、４．２３μＦ以下の容量値を有する場合）は、目標容量を「具現せず」と判定した。

収縮クラックは、上述したものと同一の条件で製作された５０個の焼成されたセラミック本体に対し、図２ｂに示されているように、セラミック本体の長さ（Ｌ）方向中央部において切断した幅及び厚さ方向（Ｗ−Ｔ）断面を光学顕微鏡で観察したイメージから内部電極が印刷されていないマージン部と内部電極が印刷された容量形成部の境界部分周囲におけるクラックの発生有無を観察して行われた。

表１の実験データにおいて、内部電極及び誘電体層の厚さは１：１になるように製作された。

＊ 比較例
○ 焼成後にクラック発生、目標に対して容量が９０％以上
× 焼成後にクラック発生せず、目標に対して容量が９０％未満

上記表１を参照すると、比較例であるサンプル１は、Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}が０．９５を超過する場合で、焼成後にクラックが発生して信頼性に問題があり、他の比較例であるサンプル７及び８はＡ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}が０．３３未満の場合で、目標とする静電容量が得られないことが分かる。

本発明の実施例であるサンプル２から６は、本発明の数値範囲を満たす場合で、焼成後にクラックも発生せず、目標とする静電容量を得ることができるため、信頼性に優れた高容量の積層セラミックキャパシタを具現できることが分かる。

下記表２は、上述した製造方法による積層セラミックキャパシタにおいて、内部電極の厚さＴｅと誘電体層の厚さＴｄの比、Ｔｅ／Ｔｄによる収縮クラックの発生有無及び目標容量の具現有無を示したデータである。表２のデータにおいて、Ｃ_{ｃｏｖｅｒ}／Ｃ_{ｃｅｎｔｅｒ}は１．５０、Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}は０．６６になるように製造された。

＊ 比較例
○ 焼成後にクラック発生、目標に対して容量が９０％以上
× 焼成後にクラック発生せず、目標に対して容量が９０％未満

上記表２を参照すると、比較例であるサンプル１及び２は、Ｔｅ／Ｔｄが０．５未満の場合で、目標とする静電容量は得ることができず、他の比較例であるサンプル６から８は、Ｔｅ／Ｔｄが１．２を超過する場合で、焼成後にクラックが発生して信頼性に問題がある。

また、本発明の実施例であるサンプル３から５は、本発明の数値範囲を満たす場合で、焼成後にクラックも発生せず、目標とする静電容量を得ることができるため、信頼性に優れた高容量の積層セラミックキャパシタを具現することができる。

積層セラミックキャパシタの実装基板

図５は本発明の他の一実施形態による積層セラミックキャパシタが実装された基板を示した概略的な斜視図である。

図５を参照すると、本実施形態による積層セラミックキャパシタが実装された基板２００は、上部に第１及び第２電極パッド２２１、２２２を有する印刷回路基板２１０と、上記印刷回路基板上に設置された積層セラミックキャパシタ１００と、を含み、上記積層セラミックキャパシタは、誘電体層を含むセラミック本体及び上記セラミック本体内部に形成され、上記誘電体層を介して対向配置される第１及び第２内部電極を含み、上記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向断面において、上記第１及び第２内部電極のうちカバー部内部電極内における非電極領域の面積をＡ_{ｃｏｖｅｒ}、上記第１及び第２内部電極のうち中央部内部電極内における非電極領域の面積をＡ_{ｃｅｎｔｅｒ}とするとき、Ａ_{ｃｏｖｅｒ}とＡ_{ｃｅｎｔｅｒ}の比率が０．３３≦Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}≦０．９５を満たすことができる。

本実施形態において、印刷回路基板２１０に実装される積層セラミックキャパシタ１００は、上述した積層セラミックキャパシタに関する説明と重複するため、その説明は省略する。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ はんだ

Claims (14)

1. 誘電体層を含むセラミック本体と、
   前記セラミック本体内部に形成され、前記誘電体層を介して対向配置される第１及び第２内部電極と、を含み、
   前記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向断面において、前記第１及び第２内部電極のうちカバー部内部電極内における非電極領域の面積をＡ_{ｃｏｖｅｒ}、前記第１及び第２内部電極のうち中央部内部電極内における非電極領域の面積をＡ_{ｃｅｎｔｅｒ}とするとき、Ａ_{ｃｏｖｅｒ}とＡ_{ｃｅｎｔｅｒ}の比率が０．３３≦Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}≦０．９５を満たす、積層セラミック電子部品。
2. 前記誘電体層の厚さをＴｄ、前記第１及び第２内部電極の厚さをＴｅとするとき、０．５≦Ｔｅ／Ｔｄ≦１．２を満たす、請求項１に記載の積層セラミック電子部品。
3. 前記カバー部内部電極の導電性金属に対する共材の含量をＣ_{ｃｏｖｅｒ}、前記中央部内部電極の導電性金属に対する共材の含量をＣ_{ｃｅｎｔｅｒ}とするとき、１．０５≦Ｃ_{ｃｏｖｅｒ}／Ｃ_{ｃｅｎｔｅｒ}≦３．００を満たす、請求項１に記載の積層セラミック電子部品。
4. 前記導電性金属は、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される、請求項３に記載の積層セラミック電子部品。
5. 前記共材は、セラミック材料を含む、請求項３に記載の積層セラミック電子部品。
6. 前記第１及び第２内部電極の厚さをＴｅとするとき、０．１μｍ≦Ｔｅ≦０．５μｍを満たす、請求項１に記載の積層セラミック電子部品。
7. 前記誘電体層の積層数は、セラミック本体厚さ１０μｍ当たり７層以上である、請求項１に記載の積層セラミック電子部品。
8. 上部に第１及び第２電極パッドを有する印刷回路基板と、
   前記印刷回路基板上に設置された積層セラミック電子部品と、を含み、
   前記積層セラミック電子部品は、誘電体層を含むセラミック本体及び前記セラミック本体内部に形成され、前記誘電体層を介して対向配置される第１及び第２内部電極を含み、前記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向断面において、前記第１及び第２内部電極のうちカバー部内部電極内における非電極領の面積をＡ_{ｃｏｖｅｒ}、前記第１及び第２内部電極のうち中央部内部電極内における非電極領域の面積をＡ_{ｃｅｎｔｅｒ}とするとき、Ａ_{ｃｏｖｅｒ}とＡ_{ｃｅｎｔｅｒ}の比率が０．３３≦Ａ_{ｃｅｎｔｅｒ}／Ａ_{ｃｏｖｅｒ}≦０．９５を満たす、積層セラミック電子部品の実装基板。
9. 前記誘電体層の厚さをＴｄ、前記第１及び第２内部電極の厚さをＴｅとするとき、０．５≦Ｔｅ／Ｔｄ≦１．２を満たす、請求項８に記載の積層セラミック電子部品の実装基板。
10. 前記カバー部内部電極の導電性金属に対する共材の含量をＣ_{ｃｏｖｅｒ}、前記中央部内部電極の導電性金属に対する共材の含量をＣ_{ｃｅｎｔｅｒ}とするとき、１．０５≦Ｃ_{ｃｏｖｅｒ}／Ｃ_{ｃｅｎｔｅｒ}≦３．００を満たす、請求項８に記載の積層セラミック電子部品の実装基板。
11. 前記導電性金属は、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される、請求項１０に記載の積層セラミック電子部品の実装基板。
12. 前記共材は、セラミック材料を含む、請求項１０に記載の積層セラミック電子部品の実装基板。
13. 前記第１及び第２内部電極の厚さをＴｅとするとき、０．１μｍ≦Ｔｅ≦０．５μｍを満たす、請求項８に記載の積層セラミック電子部品の実装基板。
14. 前記誘電体層の積層数は、セラミック本体厚さ１０μｍ当たり７層以上である、請求項８に記載の積層セラミック電子部品の実装基板。

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