WO2024034896A1 - 세라믹 기판 및 그 제조방법 - Google Patents

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WO2024034896A1
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ceramic substrate
forming
pattern
manufacturing
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이지형
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Definitions

  • the present invention relates to a ceramic substrate and a manufacturing method thereof, and more specifically, to a ceramic substrate that can be miniaturized by implementing a driving circuit on a ceramic substrate for a power module, and to a manufacturing method thereof (CERAMIC SUBSTRATE AND MANUFACTURING METHOD THEREOF).
  • Power semiconductor chips are responsible for basic parts of electronic systems such as rectifiers and switches, and include diodes, transistors, and thyristors. Additionally, with the advancement of drive IC technology, IC integrated circuits have been developed, and these IC integrated circuits can process high voltage and high current signals compared to the voltage and current of general digital or analog ICs.
  • the present invention was created to solve the above-mentioned problems.
  • the present invention enables high efficiency and miniaturization by applying the semiconductor device part for a power module and the driving circuit or general control drive IC part to one substrate, and the volume difference between the upper and lower electrode patterns is possible.
  • the aim of the present invention is to provide a ceramic substrate and a method of manufacturing the same that can increase reliability by suppressing the bending phenomenon caused by and improve electrical properties by preventing oxidation of the electrode pattern.
  • a ceramic substrate according to an embodiment of the present invention for achieving the above-described object includes a ceramic substrate, a first electrode pattern and a second electrode pattern formed on the upper and lower surfaces of the ceramic substrate, and a first electrode pattern on the upper surface of the ceramic substrate. and a third electrode pattern formed to be spaced apart from the other, and the volume ratio of dividing the total volume of the first electrode pattern by the total volume of the second electrode pattern may be 0.9 to 1.1.
  • a silver plating layer may be formed on the outer surface of the first electrode pattern.
  • a portion of the upper surface of the ceramic substrate may have a downwardly recessed step surface, and the first electrode pattern may be formed on the step surface.
  • the ceramic substrate includes a plurality of via holes formed to penetrate the upper and lower surfaces, and a metal filler filled in the via holes, and the second electrode pattern and the third electrode pattern may be formed to contact the exposed upper and lower surfaces of the metal filler.
  • the depth at which a portion of the upper surface of the ceramic substrate is recessed downward may be the same as the thickness of the first electrode pattern.
  • the thickness of the first electrode pattern may be thicker than the thickness of the third electrode pattern.
  • the first electrode pattern may be configured to mount a power semiconductor chip, and the third electrode pattern may be configured to mount a drive IC chip.
  • the second electrode pattern may be formed over the entire lower surface of the ceramic substrate to face the first electrode pattern and the third electrode pattern.
  • the upper surface of the ceramic substrate is divided into a first region and a second region on both sides based on an imaginary dividing line, the first region is formed as a step surface and the first electrode pattern is disposed, and the second region is the third electrode pattern.
  • the first area may be located lower than the second area, and the area of the first area may be larger than the area of the second area.
  • a method of manufacturing a ceramic substrate according to an embodiment of the present invention includes preparing a ceramic substrate, forming a first electrode pattern and a second electrode pattern on the upper and lower surfaces of the ceramic substrate, and forming a first electrode pattern on the upper surface of the ceramic substrate. and forming a third electrode pattern spaced apart from each other, wherein the step of forming the first electrode pattern and the second electrode pattern results in a volume ratio of 0.9 divided by the total volume of the first electrode pattern divided by the total volume of the second electrode pattern. It can be formed to be from 1.1 to 1.1.
  • Forming the first electrode pattern and the second electrode pattern may include forming a silver plating layer on the outer surface of the first electrode pattern.
  • the step of preparing a ceramic substrate includes forming a step surface in which a portion of the upper surface of the ceramic substrate is recessed downward, and the first electrode pattern may be formed on the step surface.
  • Preparing a ceramic substrate may further include forming a plurality of via holes penetrating the upper and lower surfaces of the ceramic substrate, filling the via holes with a metal filler, and firing the metal filler.
  • the second electrode pattern and the third electrode pattern may be formed to contact the exposed upper and lower surfaces of the metal filler.
  • the depth at which a portion of the upper surface of the ceramic substrate is recessed downward may be the same as the thickness of the first electrode pattern.
  • the third electrode pattern may be formed by screen printing a conductive paste. Meanwhile, in the step of forming the third electrode pattern, the third electrode pattern may be formed through a thin film process.
  • Forming the third electrode pattern may further include firing.
  • the present invention enables high efficiency, miniaturization, and weight reduction by implementing the semiconductor device portion for a power module and the driving circuit or general control drive IC portion to operate on a single board.
  • the present invention can suppress bending caused by the volume difference by adjusting the volume ratio of the first electrode pattern and the second electrode pattern formed on the upper and lower surfaces of the ceramic substrate to be within the range of 0.9 to 1.1.
  • the present invention forms a silver plating layer on the outer surface of the first electrode pattern on which the power semiconductor chip is mounted, thereby preventing oxidation of the first electrode pattern when performing a firing process to strengthen the bonding strength of the third electrode pattern. there is.
  • the second electrode pattern and the third electrode pattern are connected to the via hole.
  • the capillary position adjustment time can be reduced by about 1/3.
  • the present invention since the present invention has a hybrid type DIL (Dual in Line) structure in which the power module board and drive IC are integrated, it can be used in various fields from electronic components to energy fields.
  • DIL Dual in Line
  • the present invention is formed by screen printing a third electrode pattern that is thinner than the thickness of the first electrode pattern and is formed as a fine pattern, thereby enabling precise pattern printing while automatically correcting the pattern position during printing.
  • Figure 1 is a perspective view showing a ceramic substrate according to an embodiment of the present invention.
  • Figure 2 is an exploded perspective view showing a ceramic substrate according to an embodiment of the present invention.
  • Figure 3 is a plan view showing a ceramic substrate according to an embodiment of the present invention.
  • Figure 4 is a cross-sectional view taken along line a-a' in Figure 3.
  • FIG. 5 is a cross-sectional view showing the ceramic substrate of FIG. 4 bent convexly upward.
  • Figure 6 is a photograph showing the surface before and after firing of a ceramic substrate manufactured according to an example of the present invention and Comparative Examples 1 to 3.
  • Figure 7 is an enlarged plan view of area A of Figure 3.
  • Figure 8 is a side view showing a state in which a power semiconductor chip and a drive IC chip are mounted on a ceramic substrate and wires are connected according to an embodiment of the present invention.
  • Figure 9 is an exploded perspective view showing a ceramic substrate according to another embodiment of the present invention.
  • Figure 10 is a cross-sectional view showing a ceramic substrate according to another embodiment of the present invention.
  • Figure 11 is a partial enlarged view showing a ceramic substrate according to another embodiment of the present invention.
  • Figure 12 is a partial perspective view showing a state in which a drive IC chip is mounted on a ceramic substrate and wires are connected according to another embodiment of the present invention.
  • Figure 13 is a flowchart for explaining a method of manufacturing a ceramic substrate according to an embodiment of the present invention.
  • Figure 14 is a partial cross-sectional view for explaining a method of manufacturing a ceramic substrate according to an embodiment of the present invention.
  • Figure 15 is a partial cross-sectional view for explaining a method of manufacturing a ceramic substrate according to another embodiment of the present invention.
  • each layer (film), region, pattern or structure is said to be formed “on” or “under” the substrate, each layer (film), region, pad or pattern.
  • “on” and “under” include both being formed “directly” or “indirectly” through another layer.
  • the standards for the top or bottom of each floor are based on the drawing.
  • Figure 1 is a perspective view showing a ceramic substrate according to an embodiment of the present invention
  • Figure 2 is an exploded perspective view showing a ceramic substrate according to an embodiment of the present invention
  • Figure 3 is a perspective view showing a ceramic substrate according to an embodiment of the present invention. It is a plan view showing the ceramic substrate
  • FIG. 4 is a cross-sectional view taken along line a-a' of FIG. 3
  • FIG. 5 is a cross-sectional view showing the ceramic substrate of FIG. 4 in a state in which it is convexly bent upward.
  • the ceramic substrate 1 includes a ceramic substrate 10, a first electrode pattern 100 and a second electrode pattern 200, and a third electrode. It may be configured to include a pattern 300.
  • the ceramic substrate 10 may be, for example, any one of alumina (Al 2 O 3 ), AlN, SiN, and Si 3 N 4 .
  • the thickness of the ceramic substrate 10 is 0.3 mm to 0.4 mm.
  • the ceramic substrate 10 can be prepared with a thickness of 0.32 mm or 0.38 mm.
  • the first electrode pattern 100 and the second electrode pattern 200 may be formed on the upper and lower surfaces 11 and 12 of the ceramic substrate 10. Additionally, the third electrode pattern 300 may be formed on the upper surface 11 of the ceramic substrate 10 and spaced apart from the first electrode pattern 100. Specifically, the upper surface 11 of the ceramic substrate 10 is divided into a first area 11a and a second area 11b on both sides based on the virtual dividing line b (see FIGS. 3 and 4). You can. Here, the first area 11a and the second area 11b may form the same plane. Additionally, the area of the first area 11a may be larger than the area of the second area 11b. The first electrode pattern 100 may be placed in the first area 11a, and the third electrode pattern 300 may be placed in the second area 11b.
  • the first electrode pattern 100 and the second electrode pattern 200 are made of metal foil and bonded to the upper surface 11 and the lower surface 12 of the ceramic substrate 10 by brazing, and then the electrodes are formed by etching, machining, etc. It can be formed into a pattern.
  • Brazing bonding may use a brazing bonding layer made of an alloy material containing at least one of Ag, AgCu, and AgCuTi. Heat treatment for brazing can be performed at 780°C ⁇ 900°C.
  • This ceramic substrate 1 is called an Active Metal Brazing (AMB) substrate, and this AMB substrate has excellent durability and heat dissipation performance.
  • AMB Active Metal Brazing
  • the embodiment is described using an AMB substrate as an example, but a Direct Bonding Copper (DBC) substrate or a Thick Printing Copper (TPC) substrate can also be applied.
  • DBC Direct Bonding Copper
  • TPC Thick Printing Copper
  • the second electrode pattern 200 is formed in a flat shape to facilitate heat exchange when bonded to a heat sink (not shown), etc.; however, the second electrode pattern 200 is used for semiconductor chips, product specifications, etc. Accordingly, it may be formed in the form of a circuit pattern.
  • the first electrode pattern 100 and the second electrode pattern 200 may be made of Cu, Cu alloy (CuMo, etc.), or Al, and are preferably made of Cu or Cu alloy.
  • the first electrode pattern 100 and the second electrode pattern 200 may have a thickness of 0.127 mm to 20 mm.
  • the first electrode pattern 100 may be configured to mount a power semiconductor chip c1 (see FIG. 8).
  • the first electrode pattern 100 is a SiC and GaN-based power semiconductor chip ( c1) can be implemented.
  • the first electrode pattern 100 includes Si chips, MOSFET (Metal Oxide Semiconductor Field Effect Transistor), IGBT (Insulated Gate Bipolar Transistor), JFET (Junction Field Effect Transistor), and HEMT (High Electric Mobility Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • JFET Joint Field Effect Transistor
  • HEMT High Electric Mobility Transistor
  • various devices such as diodes can be mounted.
  • a plurality of electrodes may be arranged in a predetermined pattern.
  • the third electrode pattern 300 may be configured to mount a drive IC chip c2 (see FIG. 8).
  • the third electrode pattern 300 may be equipped with SOI (Silicon On Insulator)-based driving, electrical, and electronic control elements.
  • the third electrode pattern 300 may be made of Ag, Au, Pt, Cu, Ag alloy, or Carbon Black.
  • the first electrode pattern 100 is a part where the power semiconductor chip (c1) is mounted and a large current flows
  • the third electrode pattern 300 is a part where the drive IC chip (c2) is mounted and a small current flows.
  • the thickness of the first electrode pattern 100 may be thicker than the thickness of the third electrode pattern 300.
  • the thickness of the first electrode pattern 100 may be about 0.3 mm
  • the thickness of the third electrode pattern 300 may be about 20 ⁇ m, but the thickness is not limited thereto.
  • the volume ratio divided by the total volume of the first electrode pattern 100 divided by the total volume of the second electrode pattern 200 may be 0.9 to 1.1. That is, the volume ratio divided by dividing the total volume of the first electrode pattern 100 disposed on the upper part of the ceramic substrate 1 by the volume of the second electrode pattern 200 disposed on the lower part of the ceramic substrate 1 is within 0.9 to 1.1. It can be designed so that
  • the first electrode pattern 100 is formed as an electrode pattern on which a power semiconductor chip is mounted, a volume difference occurs with the second electrode pattern 200 formed as a flat plate, and when the volume difference is large, as shown in FIG. 5 Similarly, a phenomenon in which the ceramic substrate 1 is bent occurs in a high temperature environment.
  • the thickness of the third electrode pattern 300 is about 20 ⁇ m, so it is very thin compared to the first electrode pattern 100 and the second electrode pattern 200 and does not have a significant effect on bending.
  • the thermal expansion coefficient of the ceramic substrate 10 is about 2 to 6 ppm/K, even if the shape changes, it does not significantly affect the bending.
  • the first electrode pattern 100 and the second electrode pattern 200 have a thickness of about 0.3 mm or more and are made of materials such as Cu and Al, which have excellent thermal conductivity. These materials have a thermal expansion coefficient of 17.8 ppm/K. Because this is more than the temperature, there is a problem in that significant bending occurs depending on the temperature.
  • the ceramic substrate 1 calculates the total volume of the first electrode pattern 100 formed on the upper surface 11 of the ceramic substrate 10, and calculates a predetermined volume corresponding to this volume. By controlling the thickness of the second electrode pattern 200 to have volume, the bending phenomenon that occurs at high temperatures can be suppressed.
  • the volume ratio divided by the total volume of the first electrode pattern 100 divided by the total volume of the second electrode pattern 200 is preferably designed to be within the range of 0.9 to 1.1, and in order to minimize warping, the volume ratio is designed to be close to 1.0. It is more desirable.
  • the total volume can be calculated as the product of the total area and thickness.
  • the volume ratio of the first electrode pattern 100/second electrode pattern 200 is about 0.68.
  • the total volume of the second electrode pattern 200 is larger than the total volume of the first electrode pattern 100, a negative warpage phenomenon in which the electrode curves upward convexly appears, as shown in FIG. 5 .
  • the total volume of the second electrode pattern 200 is 299.472mm 3 so that the first electrode pattern ( 100) is almost equal to the total volume of 305.94081mm 3 , and the volume ratio of the first electrode pattern 100/second electrode pattern 200 is about 1.0.
  • the present invention calculates the volume using the total area and thickness of the first electrode pattern 100, and adjusts the thickness of the second electrode pattern 200 in response to the volume of the first electrode pattern 100,
  • the volume ratio of the first electrode pattern 100/second electrode pattern 200 can be controlled to be within a specific range, and through this, the bending of the ceramic substrate according to temperature can be actively and stably controlled.
  • the third electrode pattern 300 may be formed by screen printing conductive paste.
  • the third electrode pattern 300 is formed as a fine pattern with a line and space shape of 100 ⁇ m to 150 ⁇ m, so it can be formed precisely when a screen printing method of conductive paste is applied. Since the standard for line and space is thickness, the line and space shape of the third electrode pattern 300, which is formed thinner than the thickness of the first electrode pattern 100, is finer than that of the first electrode pattern 100.
  • the screen printing method can precisely implement such fine patterns. Screen printing has a fast curing speed and excellent adhesion and flexibility, so it is suitable for forming fine patterns.
  • the program automatically corrects the position of the table through the reference index hole on the side and performs printing, so the pattern is precisely positioned in the correct position. Printing is possible.
  • the third electrode pattern 300 may be formed through a thin film process.
  • a metal thin film is formed through methods such as deposition, coating, and application, and then a pattern of a desired shape can be formed using a pattern mask.
  • the thin film process can be applied when forming a fine pattern with a line and space shape of 15 ⁇ m to 30 ⁇ m with a thickness of up to 2 ⁇ m.
  • the third electrode pattern 300 formed on the upper surface 11 of the ceramic substrate 10 through a screen printing or thin film process may be subjected to a firing process in which heat of 350°C to 600°C is applied to strengthen the bonding strength.
  • the firing process can be performed in an oxidizing atmosphere, and the oxidizing atmosphere may mean an air atmosphere containing some oxygen or an atmosphere in which oxygen is mixed with an inert gas such as nitrogen or argon.
  • the first electrode pattern 100 made of Cu is easily oxidized, turns black, and becomes an insulator. Since the first electrode pattern 100 is a part on which the power semiconductor chip c1 is mounted, if oxidation occurs, the electrical characteristics deteriorate and reliability decreases. If additional heat treatment is performed under a reducing atmosphere containing hydrogen to remove oxidation, oxygen is separated from the metal oxide and reduced to metal, but the process steps are complicated and there is a risk that the properties may change.
  • a silver plating layer 110 may be formed on the outer surface of the first electrode pattern 100 to prevent oxidation of the first electrode pattern 100.
  • the silver plating layer 110 may be made of Ag or an Ag alloy, and can effectively prevent oxidation of the first electrode pattern 100 due to Ag's high oxidation resistance.
  • the silver plating layer 110 may be formed before the third electrode pattern 300 is formed through screen printing or a thin film process. This silver plating layer 110 may be formed to cover the exposed outer surface, that is, the top and outer surfaces, of the first electrode pattern 100 formed in the first area 11a.
  • the silver plating layer 110 may be formed by electroless plating, which has a simple process and low cost, but is not limited thereto.
  • Figure 6 is a photograph showing the surface before and after firing of a ceramic substrate manufactured according to an example of the present invention and Comparative Examples 1 to 3.
  • the silver plating layer 110 is preferably formed to have a thickness of 1 ⁇ m or more.
  • Comparative Example 1 which is a Cu metal pattern without a plating layer, it can be seen that the pattern is oxidized and turns black when a firing process is performed at 400° C. in an oxidizing atmosphere.
  • Comparative Example 2 in which the Ni plating layer was formed on the Cu metal pattern to a thickness of 2.5 ⁇ m, it can be confirmed that it was oxidized and turned black after the sintering process at 400°C.
  • Comparative Example 3 in which the Ag plating layer was formed with a thickness of 0.7 ⁇ m on the Cu metal pattern, was oxidized when the firing process was performed at 400°C in an oxidizing atmosphere, but the Ag plating layer on the Cu metal pattern was 1. It can be confirmed that oxidation does not occur in the example formed with a thickness of ⁇ m. In this way, it can be confirmed that when the silver plating layer 110 is formed on the outer surface of the Cu metal pattern to have a thickness of 1 ⁇ m or more, oxidation of the Cu metal pattern can be prevented.
  • the silver plating layer 110 forms a first electrode pattern 100 on which the power semiconductor chip c1 is mounted without affecting the qualities required for the ceramic substrate, such as solderability or wire bondability. Can effectively prevent oxidation.
  • solderability is a measure of the wettability of soldering, and in the case of a ceramic substrate with a silver plating layer of 1 ⁇ m or more formed on the Cu electrode pattern, the average measured value was over 95%, showing good solderability.
  • Wire bondability is a test of the adhesion between the bonding wire and the bonding area. If the shear force is more than 700g, it is good. In the case of a ceramic substrate with a silver plating layer of 1 ⁇ m or more formed on the Cu electrode pattern, the average measured value is more than 1272g. It was found to have good bonding properties.
  • the second electrode pattern 200 may be formed over a large area over the entire lower surface 12 of the ceramic substrate 10 to facilitate heat transfer. One area of the second electrode pattern 200 may face the first electrode pattern 100, and the other area may face the third electrode pattern 300.
  • Figure 7 is an enlarged plan view of area A of Figure 3.
  • the third electrode pattern 300 includes a first pattern area 310 configured to mount the drive IC chip c2 and a second pattern area where one end of the second wire w2 is joined. 320, a third pattern area 330 connecting the first pattern area 310 and the second pattern area 320, and a fourth pattern area extending on both sides from the center of the first pattern area 310. It may be configured to include (340).
  • a plurality of second pattern areas 320 may be arranged on both sides of the first pattern area 310, and the third pattern area 330 may be formed in the first pattern area 310 and the second pattern area ( 320) may be extended for a certain length on both sides to connect.
  • Figure 8 is a side view showing a state in which a power semiconductor chip and a drive IC chip are mounted on a ceramic substrate and wires are connected according to an embodiment of the present invention.
  • the power semiconductor chip c1 may be bonded to the first electrode pattern 100 and connected to the first electrode pattern 100 and the first wire w1.
  • the first wire w1 may be an Al wire, but is not limited thereto.
  • the drive IC chip c2 is bonded to the first pattern area 310 of the third electrode pattern 300, and the second pattern area 320 of the third electrode pattern 300 is connected to the first electrode pattern 100.
  • the second wire w2 may be made of Au, but is not limited thereto.
  • the ceramic substrate 1 has two functional chips, a power semiconductor chip c1 and a drive IC chip c2, mounted on the upper surface 11 of the ceramic substrate 10. It is characterized as a ceramic substrate (1) with a dual electrode structure. Compared to the case where the drive IC module and the power module are provided separately, the ceramic substrate 1 with this double electrode structure can be made smaller in size, lightweight, and has increased heat dissipation efficiency, and can be used as a module for home appliances and electric vehicles. It has the advantage of being applicable in a variety of ways.
  • FIGS. 9 to 12 the structure of a ceramic substrate according to another embodiment of the present invention will be described.
  • the description of the same components as the embodiment shown in FIGS. 1 to 8 will be omitted, and the differences will be mainly explained below.
  • Figure 9 is an exploded perspective view showing a ceramic substrate according to another embodiment of the present invention
  • Figure 10 is a cross-sectional view showing a ceramic substrate according to another embodiment of the present invention
  • Figure 11 is a ceramic substrate according to another embodiment of the present invention. This is a partial enlarged view showing the ceramic substrate.
  • a ceramic substrate 1' may be provided with a plurality of via holes 13 in the ceramic substrate 10.
  • the plurality of via holes 13 are formed to penetrate the upper and lower surfaces 11 and 12 of the ceramic substrate 10, and the interior may be filled with a metal filler 20.
  • the metal filler 20 may be any one of Ag, W, Mo, and Ag alloy, but is not limited thereto.
  • the metal filler 20 filled in the via hole 13 can be fixed to the via hole 13 through a firing (sintering) process, and the second electrode pattern 200 and the second electrode pattern 200 face each other with the via hole 13 in between. 3
  • the electrode pattern 300 can be energized.
  • the via hole 13 is formed in an area where the second electrode pattern 200 and the third electrode pattern 300 face each other. Accordingly, the second electrode pattern 200 and the third electrode pattern 300 may contact the exposed upper and lower surfaces of the metal filler 20 filled in the via hole 13. Since the ceramic substrate 10 is made of an insulating material, the electrode patterns formed on the upper surface 11 and the lower surface 12 cannot be electrically connected. Therefore, when voltage, current, and signal connections are required between the second electrode pattern 200 formed on the lower surface 12 of the ceramic substrate 10 and the third electrode pattern 300 on which the drive IC chip c2 is mounted, By connecting the second electrode pattern 200 and the third electrode pattern 300 with the metal filler 20 filled in the via hole 13, the efficiency of current movement can be increased, and the power module can be miniaturized.
  • the fourth pattern area 340 of the third electrode pattern 300 may be formed at a position corresponding to the via hole 13.
  • the total number of via holes 13 is two, but the number is not limited thereto.
  • the diameter of the via hole 13 is preferably 0.1 mm or more and 0.3 mm or less. When the diameter of the via hole 13 is 0.1 mm or more and 0.3 mm or less, the via hole 13 can be filled with the metal filler 20 without voids.
  • the diameter of the via hole 13 may be formed to correspond to the thickness of the ceramic substrate 10.
  • the diameter of the via hole 13 is preferably 0.1 mm or more and 0.2 mm or less, and if the diameter of the via hole 13 exceeds 0.2 mm, Filling efficiency may decrease, and a problem may occur in which the metal filler 20 falls out of the via hole 13 after firing.
  • Figure 12 is a partial perspective view showing a state in which a drive IC chip is mounted on a ceramic substrate and wires are connected according to another embodiment of the present invention.
  • the third electrode pattern (CA) is formed using a capillary (CA).
  • the second pattern area 320 of 300 and the first electrode pattern 100 may be connected to the second wire w2.
  • the capillary (CA) that performs the wire bonding process moves upward in the vertical direction after forming the first bonding part on the upper part of the second pattern area 320 of the third electrode pattern 300, and then moves upward in the first electrode pattern. You can move to (100) to form a secondary bonding part.
  • the thickness of the third electrode pattern 300 is about 20 ⁇ m
  • the thickness of the first electrode pattern 100 is about 0.3mm, so there is a height difference of about 280 ⁇ m. Therefore, since it takes time to adjust the upper and lower positions of the capillary CA to match the thickness of the first electrode pattern 100, the manufacturing time may be increased accordingly.
  • the ceramic substrate 1' is formed so that a portion of the upper surface 11 of the ceramic substrate 10 is stepped so that the first electrode pattern 100 and the third electrode pattern 300 are formed. ) can reduce the height difference.
  • the upper surface 11 of the ceramic substrate 10 is divided into a first region 11a and a second region 11b on both sides based on the virtual dividing line b (see FIGS. 9 and 10).
  • the first area 11a may be formed as a stepped surface in the form of a downward recess, located at a lower position than the second area 11b, and may be formed to be larger than the area of the second area 11b.
  • the first electrode pattern 100 may be formed on the first area 11a, which is a step surface that is concave downward. Therefore, even if the first electrode pattern 100 is formed thicker than the thickness of the third electrode pattern 300, the height difference with the third electrode pattern 300 formed in the non-indented second region 11b can be reduced. .
  • the depth at which a portion of the upper surface 11 of the ceramic substrate 10 is recessed downward may be the same as the thickness of the first electrode pattern 100. In this way, by reducing the height difference between the first electrode pattern 100 and the third electrode pattern 300, the capillary position adjustment time can be reduced by about 1/3.
  • FIG. 13 is a flowchart for explaining a method for manufacturing a ceramic substrate according to an embodiment of the present invention
  • FIG. 14 is a diagram for explaining a method for manufacturing a ceramic substrate according to an embodiment of the present invention.
  • the method for manufacturing a ceramic substrate includes preparing a ceramic substrate 10 (S10) and forming the upper and lower surfaces 11 and 12 of the ceramic substrate 10. ) forming a first electrode pattern 100 and a second electrode pattern 200 (S20), and a third electrode spaced apart from the first electrode pattern 100 on the upper surface 11 of the ceramic substrate 10. It may include forming a pattern 300 (S30).
  • the ceramic substrate 10 is prepared from any one of alumina (Al 2 O 3 ), AlN, SiN, Si 3 N 4 and ZTA (Zirconia Toughed Alumina).
  • the thickness of the ceramic substrate 10 is 0.3 mm to 0.4 mm.
  • the ceramic substrate 10 can be prepared with a thickness of 0.32 mm or 0.38 mm.
  • the step of forming the first electrode pattern 100 and the second electrode pattern 200 on the upper and lower surfaces 11 and 12 of the ceramic substrate 10 includes forming the first electrode pattern 100 and the second electrode pattern 200 on the upper and lower surfaces 11 and 12 of the ceramic substrate 10.
  • a first electrode pattern 100 may be formed in the area 11a, and a second electrode pattern 200 may be formed on the lower surface 12 of the ceramic substrate 10.
  • the first electrode pattern 100 and the second electrode pattern 200 are made of metal foil to form the ceramic substrate 10.
  • the upper surface 11 and the lower surface 12 are joined by brazing, and can then be formed into an electrode pattern by etching, machining, etc.
  • Brazing bonding may use a brazing bonding layer made of an alloy material containing at least one of Ag, AgCu, and AgCuTi. Heat treatment for brazing can be performed at 780°C ⁇ 900°C.
  • the first electrode pattern 100 and the second electrode pattern 200 may be made of Cu, Cu alloy (CuMo, etc.), or Al.
  • the volume ratio divided by the total volume of the first electrode pattern 100 divided by the total volume of the second electrode pattern 200 is 0.9. It may be from 1.1 to 1.1. Since the first electrode pattern 100 is a pattern configured to mount a power semiconductor chip, it is often difficult to change the design form such as thickness and length. Therefore, the method for manufacturing a ceramic substrate according to an embodiment of the present invention calculates the total volume of the first electrode pattern 100 formed on the upper surface 11 of the ceramic substrate 10, and calculates a predetermined volume corresponding to this volume. By adjusting the thickness of the second electrode pattern 200 to have volume, the bending phenomenon that occurs at high temperatures can be suppressed.
  • the present invention calculates the volume using the total area and thickness of the first electrode pattern 100, and adjusts the thickness of the second electrode pattern 200 in response to the volume of the first electrode pattern 100,
  • the volume ratio of the first electrode pattern 100/second electrode pattern 200 can be controlled to be within a specific range, and through this, the bending of the ceramic substrate according to temperature can be actively and stably controlled.
  • the third electrode pattern 300 is formed by screen printing a conductive paste. can be formed.
  • the third electrode pattern 300 since it is formed as a fine pattern with a line and space shape of 100 ⁇ m to 150 ⁇ m, it is preferable to form it by screen printing a conductive paste. Since the standard for line and space is thickness, the line and space shape of the third electrode pattern 300, which is formed thinner than the thickness of the first electrode pattern 100, is finer than that of the first electrode pattern 100. In order to precisely implement such fine patterns, screen printing is preferable.
  • Screen printing has a fast curing speed and excellent adhesion and flexibility, so it is suitable for forming fine patterns.
  • the program automatically corrects the position of the table through the reference index hole on the side and performs printing, so the pattern is precisely positioned in the correct position. Printing is possible.
  • the third electrode pattern 300 is formed through a thin film process ( It can also be formed through a thin film process.
  • a metal thin film is formed through methods such as deposition, coating, and application, and then a pattern of a desired shape can be formed using a pattern mask.
  • the thin film process can be used to form fine patterns with line and space shapes of 15 ⁇ m to 30 ⁇ m with a thickness of up to 2 ⁇ m.
  • the step of forming the third electrode pattern 300 may further include a firing step.
  • the firing step may be performed at 350°C to 600°C to strengthen the bonding strength of the third electrode pattern 300 formed on the upper surface 11 of the ceramic substrate 10 using a screen printing or thin film process.
  • the firing process may be performed in an oxidizing atmosphere, and the oxidizing atmosphere may mean an air atmosphere containing some oxygen or an atmosphere in which oxygen and an inert gas such as nitrogen or argon are mixed.
  • the first electrode pattern 100 made of Cu is easily oxidized, turns black, and becomes an insulator. Since the first electrode pattern 100 is a part on which the power semiconductor chip c1 is mounted, if oxidation occurs, the electrical characteristics deteriorate and reliability decreases. If additional heat treatment is performed under a reducing atmosphere containing hydrogen to remove oxidation, oxygen is separated from the metal oxide and reduced to metal, but the process steps are complicated and there is a risk that the properties may change.
  • the ceramic substrate manufacturing method includes forming a silver plating layer 110 on the outer surface of the first electrode pattern 100 before the step (S30) of forming the third electrode pattern 300. May include steps. That is, the step of forming the first electrode pattern 100 and the second electrode pattern 200 (S20) may include forming a silver plating layer 110 on the outer surface of the first electrode pattern 100. .
  • the silver plating layer 110 can be formed by electroless plating, which is a simple and inexpensive process, and can be formed to cover the exposed outer surface of the first electrode pattern 100, that is, the top and outer surfaces.
  • the silver plating layer 110 may be made of Ag or an Ag alloy, and can effectively prevent oxidation of the first electrode pattern 100 due to Ag's high oxidation resistance.
  • the silver plating layer 110 is preferably formed to have a thickness of 1 ⁇ m or more.
  • the silver plating layer 110 formed to have a thickness of 1 ⁇ m or more is capable of mounting the power semiconductor chip (c1) without affecting the qualities required for the ceramic substrate, such as solderability or wire bondability. Oxidation of the first electrode pattern 100 can be effectively prevented.
  • Figure 15 is a partial cross-sectional view for explaining a method of manufacturing a ceramic substrate according to another embodiment of the present invention.
  • the step (S10) of preparing the ceramic substrate 10 includes the step (S11) of forming a stepped surface in which a portion of the upper surface 11 of the ceramic substrate 10 is recessed downward, and the step of preparing the ceramic substrate 10 (S10).
  • the depth at which a portion of the upper surface 11 of the ceramic substrate 10 is recessed downward may be the same as the thickness of the first electrode pattern 100.
  • the step (S12) of forming a plurality of via holes 13 penetrating the upper and lower surfaces 11 and 12 of the ceramic substrate 10 is performed by forming a plurality of via holes 13 through the ceramic substrate 10 using a laser drilling method or a photo via method.
  • a plurality of via holes 13 penetrating the upper and lower surfaces 11 and 12 of (10) may be formed.
  • the via hole 13 may be formed in an area where the second electrode pattern 200 and the third electrode pattern 300 face each other so that the second electrode pattern 200 and the third electrode pattern 300 can be connected.
  • the total number of via holes 13 is two, but the number is not limited thereto.
  • the via hole 13 is preferably formed to have a diameter of 0.1 mm or more and 0.3 mm or less.
  • the diameter of the via hole 13 may be formed to correspond to the thickness of the ceramic substrate 10. For example, if the thickness of the ceramic substrate 10 is 0.38 mm, the diameter of the via hole 13 is preferably 0.1 mm or more and 0.2 mm or less, and if the diameter of the via hole 13 exceeds 0.2 mm, Filling efficiency may decrease, and a problem may occur in which the metal filler 20 falls out of the via hole 13 after firing.
  • the via hole 13 may be filled with the metal filler 20' in the form of metal ink (paste).
  • This metal filler 20' may be any one of Ag, W, Mo, and Ag alloy, but is not limited thereto.
  • the metal filler 20' filled in the via hole 13 is changed into a hardened metal filler 20 through a drying and firing (sintering) process and can be fixed to the via hole 13. there is.
  • the firing step (S14) can be performed in a temperature range of 350°C to 600°C, but can be performed at various temperatures depending on the metal filler.
  • the via hole 13 of the ceramic substrate 10 is filled with a metal filler 20' and dried, and then the metal layer provided with metal foil on the upper surface 11 and the lower surface 12 of the ceramic substrate 10 is brazed. It may be possible.
  • the drying process may temporarily fix the state in which the metal filler 20' is filled in the via hole 13, and then form the first electrode pattern 100 and the second electrode pattern 200 (S20). ), the metal filler 20' may be fired and become the metal filler 20 in a hardened state during the brazing joining process performed in ).
  • forming the first electrode pattern 100 and the second electrode pattern 200 (S20) and forming the third electrode pattern 300 (S20) S30) can be performed in the same manner as the ceramic substrate manufacturing method according to one embodiment.
  • the first electrode pattern 100 is formed on the first area 11a, which is a step surface in the form of a downward recess. can do. Therefore, even if the first electrode pattern 100 is formed thicker than the thickness of the third electrode pattern 300, the height difference with the third electrode pattern 300 formed in the non-indented second region 11b can be reduced. . At this time, the depth at which a portion of the upper surface 11 of the ceramic substrate 10 is recessed downward may be the same as the thickness of the first electrode pattern 100. In this way, by reducing the height difference between the first electrode pattern 100 and the third electrode pattern 300, the position adjustment time of the capillary that performs the wire bonding process can be reduced by about 1/3.
  • the step of forming the first electrode pattern 100 and the second electrode pattern 200 is a volume ratio obtained by dividing the total volume of the first electrode pattern 100 by the total volume of the second electrode pattern 200.
  • the first and second electrode patterns 100 and 200 may be formed so that is within the range of 0.9 to 1.1. That is, the total volume of the first electrode pattern 100 formed in the first region 11a of the upper surface 11 of the ceramic substrate 10 is calculated, and the second electrode pattern is formed to have a predetermined volume corresponding to this volume. By controlling the thickness of (200), the bending phenomenon that occurs at high temperatures can be suppressed.

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Abstract

본 발명은 세라믹 기판 및 그 제조방법에 관한 것으로, 세라믹 기재와, 세라믹 기재의 상하면에 형성된 제1 전극패턴 및 제2 전극패턴과, 세라믹 기재의 상면에 제1 전극패턴과 이격되어 형성된 제3 전극패턴을 포함하고, 제1 전극패턴의 전체 부피를 제2 전극패턴의 전체 부피로 나눈 부피비는 0.9 내지 1.1일 수 있다.

Description

세라믹 기판 및 그 제조방법
본 발명은 세라믹 기판 및 그 제조방법에 관한 것으로, 더욱 상세하게는 파워모듈용 세라믹 기판에 구동 회로를 구현하여 소형화가 가능한 세라믹 기판 및 그 제조방법(CERAMIC SUBSTRATE AND MANUFACTURING METHOD THEREOF)에 관한 것이다.
전력 반도체 칩은 정류 및 스위치로서 전자 시스템의 기본적인 부분을 담당하고 있으며, 다이오드, 트랜지스터, 다이리스터 등이 있다. 또한 드라이브 IC 기술의 발전에 따라 IC 집적회로가 개발되었으며, 이러한 IC 집적회로는 일반적인 디지털 또는 아날로그 IC의 전압, 전류에 비해 고전압, 고전류 신호를 처리할 수 있다.
파워모듈의 경우, 고전압, 고전류의 반도체 칩으로부터 사용환경에 따라 고효율, 소형화, 방열 성능을 구현하는 것이 경쟁력으로 부각되고 있다. 일반적으로, 전기자동차, 홈가전, 복합기, 냉장고, 세탁기 등의 파워 인버터나 모터구동 회로 디바이스의 경우, 각각 다른 회로와 소자의 특성으로 인해 구분되어 사용되기 때문에 모듈의 부피 및 크기의 제한으로 많은 성능을 구현하기 어렵고, 소형화가 어렵다는 문제점이 있다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 파워모듈용 반도체 디바이스 부분과 구동회로 또는 일반적인 제어 드라이브 IC 부분을 한 기판에 적용하여 고효율, 소형화가 가능하고, 상하부 전극패턴의 부피 차이에 의해 발생되는 휨 현상을 억제하여 신뢰성을 높일 수 있으며, 전극패턴의 산화를 방지하여 전기적 특성을 향상시킬 수 있는 세라믹 기판 및 그 제조방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 세라믹 기판은, 세라믹 기재와, 세라믹 기재의 상하면에 형성된 제1 전극패턴 및 제2 전극패턴과, 세라믹 기재의 상면에 제1 전극패턴과 이격되어 형성된 제3 전극패턴을 포함하고, 제1 전극패턴의 전체 부피를 제2 전극패턴의 전체 부피로 나눈 부피비는 0.9 내지 1.1일 수 있다.
제1 전극패턴은 외면에 은 도금층이 형성될 수 있다.
세라믹 기재의 상면 일부는 하방으로 요입된 형태의 단차면이 형성되고, 제1 전극패턴은 단차면 상에 형성될 수 있다.
세라믹 기재는, 상하면을 관통하도록 형성된 복수 개의 비아홀과, 비아홀에 충진된 금속 충진재를 구비하며, 제2 전극패턴 및 제3 전극패턴은 금속 충진재의 노출된 상하면에 접하도록 형성될 수 있다.
세라믹 기재의 상면 일부가 하방으로 요입된 깊이는 제1 전극패턴의 두께와 동일할 수 있다. 여기서, 제1 전극패턴의 두께는 제3 전극패턴의 두께보다 두껍게 형성될 수 있다.
제1 전극패턴은 전력 반도체 칩이 실장되도록 구성되고, 제3 전극패턴은 드라이브 IC 칩이 실장되도록 구성될 수 있다.
제2 전극패턴은 제1 전극패턴 및 제3 전극패턴과 마주하도록 세라믹 기재의 하면 전체에 걸쳐 형성될 수 있다.
세라믹 기재의 상면은 가상의 분할선을 기준으로 양측에 제1 영역 및 제2 영역으로 분할되고, 제1 영역은 단차면으로 형성되어 제1 전극패턴이 배치되며, 제2 영역은 제3 전극패턴이 배치될 수 있다. 여기서, 제1 영역은 제2 영역보다 낮은 위치에 있을 수 있고, 제1 영역의 면적은 제2 영역의 면적보다 더 크게 형성될 수 있다.
본 발명의 실시예에 따른 세라믹 기판 제조 방법은, 세라믹 기재를 준비하는 단계와, 세라믹 기재의 상하면에 제1 전극패턴 및 제2 전극패턴을 형성하는 단계와, 세라믹 기재의 상면에 제1 전극패턴과 이격된 제3 전극패턴을 형성하는 단계를 포함하고, 제1 전극패턴 및 제2 전극패턴을 형성하는 단계는, 제1 전극패턴의 전체 부피를 제2 전극패턴의 전체 부피로 나눈 부피비가 0.9 내지 1.1이 되도록 형성할 수 있다.
제1 전극패턴 및 제2 전극패턴을 형성하는 단계는, 제1 전극패턴의 외면에 은 도금층을 형성하는 단계를 포함할 수 있다.
세라믹 기재를 준비하는 단계는, 세라믹 기재의 상면 일부가 하방으로 요입된 형태의 단차면을 형성하는 단계를 포함하고, 제1 전극패턴은 단차면 상에 형성할 수 있다.
세라믹 기재를 준비하는 단계는, 세라믹 기재의 상하면을 관통하는 복수 개의 비아홀을 형성하는 단계와, 비아홀에 금속 충진재를 충진하는 단계와, 금속 충진재를 소성하는 단계를 더 포함할 수 있다.
제2 전극패턴 및 제3 전극패턴은 금속 충진재의 노출된 상하면에 접하도록 형성할 수 있다.
단차면을 형성하는 단계에서, 세라믹 기재의 상면 일부가 하방으로 요입된 깊이는 제1 전극패턴의 두께와 동일할 수 있다.
제3 전극패턴을 형성하는 단계는, 도전성 페이스트를 스크린 인쇄하여 제3 전극패턴을 형성할 수 있다. 한편, 제3 전극패턴을 형성하는 단계에서, 제3 전극패턴은 박막 공정(Thin Film Process)으로 형성할 수도 있다.
제3 전극패턴을 형성하는 단계는, 소성하는 단계를 더 포함할 수 있다.
본 발명은 파워모듈용 반도체 디바이스 부분과 구동회로 또는 일반적인 제어 드라이브 IC 부분을 단일 기판에서 작동할 수 있도록 구현하여 고효율, 소형화, 경량화가 가능하다.
또한, 본 발명은 세라믹 기재의 상하면에 형성된 제1 전극패턴과 제2 전극패턴의 부피비가 0.9 내지 1.1 범위 내에 있도록 조절하여 부피 차이로 인해 발생하는 휨을 억제할 수 있다.
또한, 본 발명은 전력 반도체 칩이 실장되는 제1 전극패턴의 외면에 은 도금층을 형성함으로써, 제3 전극패턴의 접합력 강화를 위한 소성 공정을 수행할 때 제1 전극패턴이 산화되는 것을 방지할 수 있다.
또한, 본 발명은 세라믹 기재의 하면에 형성되는 제2 전극패턴과 드라이브 IC 칩이 실장되는 제3 전극패턴의 전압, 전류, 신호 연결이 필요한 경우, 제2 전극패턴과 제3 전극패턴을 비아홀에 충진된 금속 충진재로 연결하여 전류의 이동 효율을 높일 수 있고, 파워모듈의 소형화가 가능하다.
또한, 본 발명은 세라믹 기재의 상면 일부가 하방으로 요입된 형태의 단차면 상에 제1 전극패턴이 형성되기 때문에, 제1 전극패턴이 제3 전극패턴의 두께보다 두껍게 형성되더라도, 제3 전극패턴과의 높이 차이를 줄여 와이어 본딩 시 캐필러리의 위치 조정 시간을 약 1/3 정도로 줄일 수 있다.
또한, 본 발명은 파워모듈용 기판 및 드라이브 IC가 일체형인 하이브리드 타입의 DIL(Dual in Line) 구조이기 때문에 전자부품부터 에너지 분야까지 다양한 분야에 활용 가능하다.
또한, 본 발명은 제1 전극패턴의 두께에 비해 얇고, 미세 패턴으로 형성된 제3 전극패턴을 스크린 인쇄하여 형성함으로써 인쇄 시 패턴 위치를 자동으로 보정하면서 정밀하게 패턴 인쇄가 가능하다.
도 1은 본 발명의 일 실시예에 따른 세라믹 기판을 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 세라믹 기판을 도시한 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 세라믹 기판을 도시한 평면도이다.
도 4는 도 3의 a-a'선에 따른 단면도이다.
도 5는 도 4의 세라믹 기판이 위로 볼록하게 휜 상태를 도시한 단면도이다.
도 6은 본 발명의 일 실시예 및 비교예 1 내지 3에 따라 제조된 세라믹 기판의 소성 전 표면 및 소성 이후의 표면을 나타낸 사진이다.
도 7은 도 3의 A 영역을 확대한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 세라믹 기판에 전력 반도체 칩 및 드라이브 IC 칩이 실장되고, 와이어가 연결된 상태를 도시한 측면도이다.
도 9는 본 발명의 다른 실시예에 따른 세라믹 기판을 도시한 분해 사시도이다.
도 10은 본 발명의 다른 실시예에 따른 세라믹 기판을 도시한 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 세라믹 기판을 도시한 부분 확대도이다.
도 12는 본 발명의 다른 실시예에 따른 세라믹 기판에 드라이브 IC 칩이 실장되고, 와이어가 연결되는 상태를 도시한 부분 사시도이다.
도 13은 본 발명의 일 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 흐름도이다.
도 14는 본 발명의 일 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 부분 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 부분 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드　또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는　"직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위　또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 세라믹 기판을 도시한 사시도이고, 도 2는 본 발명의 일 실시예에 따른 세라믹 기판을 도시한 분해 사시도이며, 도 3은 본 발명의 일 실시예에 따른 세라믹 기판을 도시한 평면도이고, 도 4는 도 3의 a-a'선에 따른 단면도이며, 도 5는 도 4의 세라믹 기판이 위로 볼록하게 휜 상태를 도시한 단면도이다.
도 1 내지 도 3에 도시된 바에 의하면, 본 발명의 일 실시예에 따른 세라믹 기판(1)은 세라믹 기재(10), 제1 전극패턴(100) 및 제2 전극패턴(200), 제3 전극패턴(300)을 포함하여 구성될 수 있다.
세라믹 기재(10)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 세라믹 기재(10)의 두께는 0.3mm~0.4mm이다. 일례로, 세라믹 기재(10)의 두께는 0.32mm 또는 0.38mm인 것을 준비할 수 있다.
제1 전극패턴(100) 및 제2 전극패턴(200)은 세라믹 기재(10)의 상하면(11,12)에 형성될 수 있다. 또한, 제3 전극패턴(300)은 세라믹 기재(10)의 상면(11)에 제1 전극패턴(100)과 이격되어 형성될 수 있다. 구체적으로, 세라믹 기재(10)의 상면(11)은 가상의 분할선(b)(도 3 및 도 4 참조)을 기준으로 양측에 제1 영역(11a) 및 제2 영역(11b)으로 분할될 수 있다. 여기서, 제1 영역(11a)과 제2 영역(11b)은 동일 평면을 이룰 수 있다. 또한, 제1 영역(11a)의 면적은 제2 영역(11b)의 면적보다 더 크게 형성될 수 있다. 제1 영역(11a)은 제1 전극패턴(100)이 배치되고, 제2 영역(11b)은 제3 전극패턴(300)이 배치될 수 있다.
제1 전극패턴(100) 및 제2 전극패턴(200)은 금속박으로 구비되어 세라믹 기재(10)의 상면(11)과 하면(12)에 브레이징 접합되고, 이후에 에칭 가공, 기계 가공 등에 의해 전극패턴으로 형성될 수 있다. 브레이징 접합은 Ag, AgCu, AgCuTi 중 적어도 하나를 포함하는 합금재료로 이루어진 브레이징 접합층을 이용할 수 있다. 브레이징을 위한 열처리는 780℃~900℃에서 수행할 수 있다. 이러한 세라믹 기판(1)을 AMB(Active Metal Brazing) 기판이라 하며, 이러한 AMB 기판은 내구성 및 방열 성능이 우수하다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판을 적용할 수도 있다.
본 실시예에서는 제2 전극패턴(200)이 히트싱크(미도시) 등과 접합될 때 열교환이 용이하도록 평판 형태로 형성된 예를 도시하고 있으나, 제2 전극패턴(200)은 반도체 칩, 제품 스펙 등에 따라 회로 패턴 형태로 형성될 수도 있다. 제1 전극패턴(100) 및 제2 전극패턴(200)은 Cu, Cu 합금(CuMo 등), Al 중 하나로 이루어지는 것을 일 예로 할 수 있고, 바람직하게는 Cu, Cu 합금으로 이루어질 수 있다. 제1 전극패턴(100) 및 제2 전극패턴(200)의 두께는 0.127mm 내지 20mm로 형성될 수 있다.
제1 전극패턴(100)은 전력 반도체 칩(c1)(도 8 참조)이 실장되도록 구성될 수 있다. 예컨대, 제1 전극패턴(100)은 고내압, 고전류, 고온 작동, 고주파수 환경에서의 사용과 고속 스위칭, 전력 손실 최소화, 소형 칩 사이즈 등의 요구에 대응할 수 있는 SiC와 GaN 기반의 전력 반도체 칩(c1)이 실장될 수 있다. 제1 전극패턴(100)은 SiC 칩과 GaN 칩 이외에도 Si 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor), 다이오드(Diode) 등의 다양한 소자가 실장될 수 있다. 이러한 제1 전극패턴(100)은 복수의 전극이 소정 패턴으로 배치될 수 있다.
제3 전극패턴(300)은 드라이브 IC 칩(c2)(도 8 참조)이 실장되도록 구성될 수 있다. 일례로, 제3 전극패턴(300)은 SOI(Silicon On Insulator) 기반의 구동, 전기, 전자 제어용 소자가 실장될 수 있다. 제3 전극패턴(300)은 Ag, Au, Pt, Cu, Ag 합금, Carbon Black 중 하나로 이루어지는 것을 일 예로 할 수 있다.
제1 전극패턴(100)은 전력 반도체 칩(c1)이 실장되도록 구성되어 대전류가 흐르는 부분이고, 제3 전극패턴(300)은 드라이브 IC 칩(c2)이 실장되도록 구성되어 소전류가 흐르는 부분이므로 제1 전극패턴(100)의 두께는 제3 전극패턴(300)의 두께보다 두껍게 형성될 수 있다. 일 예로, 제1 전극패턴(100)의 두께는 약 0.3mm이고, 제3 전극패턴(300)의 두께는 약 20㎛일 수 있으나, 이에 한정되지는 않는다.
제1 전극패턴(100)의 전체 부피를 제2 전극패턴(200)의 전체 부피로 나눈 부피비는 0.9 내지 1.1일 수 있다. 즉, 세라믹 기판(1)의 상부에 배치된 제1 전극패턴(100)의 전체 부피를 세라믹 기판(1)의 하부에 배치된 제2 전극패턴(200)의 부피로 나눈 부피비는 0.9 내지 1.1 내에 있도록 설계될 수 있다.
제1 전극패턴(100)은 전력 반도체 칩이 실장되는 전극 패턴으로 형성되기 때문에, 평판으로 형성된 제2 전극패턴(200)과의 부피 차이가 발생하며, 부피 차이가 클 경우 도 5에 도시된 바와 같이 고온 환경에서 세라믹 기판(1)이 휘어지는 현상이 발생한다. 여기서, 제3 전극패턴(300)의 두께는 약 20㎛이므로 제1 전극패턴(100) 및 제2 전극패턴(200)에 비해 두께가 매우 얇아 휨에 큰 영향을 주지 않는다. 또한, 세라믹 기재(10)의 열팽창 계수는 2~6ppm/K 정도이기 때문에 형태가 바뀌더라도 휨에 큰 영향을 주지 않는다.
반면, 제1 전극패턴(100) 및 제2 전극패턴(200)은 두께가 약 0.3mm 이상이며, 열전도도가 우수한 Cu, Al 등의 재료로 이루어지는데, 이들 재료는 열팽창 계수가 17.8ppm/K 이상이기 때문에 온도에 따라 휨이 크게 발생하는 문제점이 있다.
제1 전극패턴(100)은 전력 반도체 칩이 실장되도록 구성된 패턴 형태이기 때문에 두께, 길이 등의 설계 형태를 변경하는 것이 어려운 경우가 많다. 따라서, 본 발명의 일 실시예에 따른 세라믹 기판(1)은 세라믹 기재(10)의 상면(11)에 형성되는 제1 전극패턴(100)의 전체 부피를 계산하고, 이 부피에 대응하여 소정의 부피를 갖도록 제2 전극패턴(200)의 두께를 제어함으로써 고온에서 발생하는 휨 현상을 억제할 수 있다.
제1 전극패턴(100)의 전체 부피를 제2 전극패턴(200)의 전체 부피로 나눈 부피비는 0.9 내지 1.1 범위 내에 있도록 설계되는 것이 바람직하고, 휨을 최소화하기 위해 부피비는 1.0에 가깝도록 설계되는 것이 더 바람직하다. 여기서, 전체 부피는 전체 면적과 두께의 곱으로 계산될 수 있다.
일 예로, 제1 전극패턴(100)의 두께가 0.3mm이고 면적이 1019.8027mm2일 때의 전체 부피가 305.94081mm3이고, 제2 전극패턴(200)의 두께가 0.3mm이고 면적이 1497.3600mm2일 때의 전체 부피가 449.208mm3이면, 제1 전극패턴(100)/제2 전극패턴(200)의 부피비는 약 0.68이다. 이와 같이, 제2 전극패턴(200)의 전체 부피가 제1 전극패턴(100)의 전체 부피보다 더 클 경우 도 5에 도시된 바와 같이 위로 볼록하게 휘는 Negative Warpage 현상이 나타난다.
반면, 제2 전극패턴(200)의 면적이 1497.3600mm2로 동일하되 두께가 0.3mm에서 0.2mm로 변경되면, 제2 전극패턴(200)의 전체 부피는 299.472mm3이기 때문에 제1 전극패턴(100)의 전체 부피인 305.94081mm3와 거의 같아지며, 제1 전극패턴(100)/제2 전극패턴(200)의 부피비는 약 1.0이 된다.
즉, 제2 전극패턴(200)의 두께를 조절하는 것만으로 제1 전극패턴(100)/제2 전극패턴(200)의 부피비가 0.9 내지 1.1 범위 내에 있도록 조절되어 부피 차이로 인해 발생하는 휨이 억제될 수 있다. 이와 같이, 본 발명은 제1 전극패턴(100)의 전체 면적과 두께를 이용해 부피를 계산하고, 제1 전극패턴(100)의 부피에 대응하여 제2 전극패턴(200)의 두께를 조절함으로써, 제1 전극패턴(100)/제2 전극패턴(200)의 부피비를 특정 범위 내에 있도록 제어할 수 있고, 이를 통해 온도에 따른 세라믹 기판의 휨을 능동적이고, 안정적으로 제어할 수 있다.
제3 전극패턴(300)은 도전성 페이스트를 스크린 인쇄하는 방식으로 형성될 수 있다. 제3 전극패턴(300)은 100㎛ 내지 150㎛의 라인 앤드 스페이스(line and space) 형상을 가진 미세 패턴으로 형성되므로 도전성 페이스트를 스크린 인쇄하는 방식이 적용될 경우 정밀하게 형성될 수 있다. 라인 앤드 스페이스의 기준은 두께이므로, 제1 전극패턴(100)의 두께에 비해 얇게 형성된 제3 전극패턴(300)의 라인 앤드 스페이스 형상은 제1 전극패턴(100)보다 더 미세하다. 스크린 인쇄 방식은 이러한 미세 패턴을 정밀하게 구현할 수 있다. 스크린 인쇄는 경화 속도가 빠르고, 접착성 및 굴곡성이 우수하므로 미세 패턴 형성에 적합하다. 또한, 스크린 마스크 아래에 제품이 안착된 테이블을 배치하고 스크린 공정을 수행할 때, 사이드 측의 기준 인덱스 홀을 통해 프로그램이 테이블의 위치를 자동으로 보정하면서 인쇄를 수행하기 때문에 정위치에 정밀하게 패턴 인쇄가 가능하다.
한편, 제3 전극패턴(300)은 박막 공정(Thin Film Process)으로 형성될 수도 있다. 박막 공정은 증착, 코팅, 도포 등의 방법으로 금속 박막을 형성한 후 패턴 마스크를 이용하여 원하는 형태의 패턴을 형성할 수 있다. 박막 공정은 15㎛ 내지 30㎛의 라인 앤드 스페이스(line and space) 형상을 가진 미세 패턴을 최대 2㎛의 두께로 형성할 때 적용할 수 있다.
이와 같이, 스크린 인쇄 또는 박막 공정으로 세라믹 기재(10)의 상면(11)에 형성된 제3 전극패턴(300)은 접합력 강화를 위해 350℃ 내지 600℃의 열이 가해지는 소성 공정이 수행될 수 있다. 소성 공정은 산화 분위기에서 실시할 수 있으며, 산화 분위기는 일부 산소가 포함된 공기 분위기 또는 질소, 아르곤 등 비활성 기체와 산소가 혼합된 분위기를 의미할 수 있다.
제3 전극패턴(300)의 소성 공정이 산화 분위기에서 200℃ 이상의 온도로 진행될 경우, Cu 재질의 제1 전극패턴(100)은 쉽게 산화되어 검게 변하고, 절연체가 된다. 제1 전극패턴(100)은 전력 반도체 칩(c1)이 실장되는 부분이므로 산화가 발생하면 전기적 특성이 저하되고, 신뢰성이 떨어지는 문제가 있다. 산화를 제거하기 위해 수소를 포함한 환원 분위기 하에서 추가로 열처리를 진행할 경우 금속 산화물에서 산소가 분리되면서 금속으로 환원되지만 공정 단계가 복잡하고 성질이 변할 우려가 있다. 따라서, 본 발명의 일 실시예에 따른 세라믹 기판(1)은 제1 전극패턴(100)의 산화 방지를 위해 제1 전극패턴(100)의 외면에 은 도금층(110)이 형성될 수 있다. 은 도금층(110)은 Ag 또는 Ag 합금으로 이루어질 수 있고, Ag의 높은 내산화성에 의해 제1 전극패턴(100)의 산화를 효과적으로 방지할 수 있다. 은 도금층(110)은 제3 전극패턴(300)이 스크린 인쇄 또는 박막 공정으로 형성되기 전에 형성될 수 있다. 이러한 은 도금층(110)은 제1 영역(11a)에 형성된 제1 전극패턴(100)의 노출된 외면, 즉 상면 및 외측면들을 덮도록 형성될 수 있다. 은 도금층(110)은 공정이 간단하고 비용이 저렴한 무전해 도금으로 형성될 수 있으나, 이에 한정되지는 않는다.
도 6은 본 발명의 일 실시예 및 비교예 1 내지 3에 따라 제조된 세라믹 기판의 소성 전 표면 및 소성 이후의 표면을 나타낸 사진이다.
은 도금층(110)은 1㎛ 이상의 두께를 갖도록 형성되는 것이 바람직하다. 도 6을 참조하면, 도금층이 형성되지 않은 Cu 금속패턴인 비교예 1의 경우, 산화 분위기에서 400℃의 소성 공정을 진행하면 산화되어 검게 변하는 것을 확인할 수 있다. Cu 금속패턴에 Ni 도금층이 2.5㎛의 두께로 형성된 비교예 2의 경우에도 마찬가지로 400℃의 소성 공정 이후에 산화되어 검게 변하는 것을 확인할 수 있다. 비교예 3과 실시예를 살펴보면, Cu 금속패턴에 Ag 도금층이 0.7㎛의 두께로 형성된 비교예 3은 산화 분위기에서 400℃의 소성 공정을 진행할 때 산화가 발생하지만, Cu 금속패턴에 Ag 도금층이 1㎛의 두께로 형성된 실시예는 산화가 발생하지 않는 것을 확인할 수 있다. 이와 같이, 은 도금층(110)이 Cu 금속패턴의 외면에 1㎛ 이상의 두께를 갖도록 형성될 경우, Cu 금속패턴의 산화를 방지할 수 있음을 확인할 수 있다.
은 도금층(110)은 납땜성(Solderability) 또는 와이어 본딩성(Wire Bondability)과 같이 세라믹 기판에서 요구되는 품질에 영향을 미치지 않으면서도, 전력 반도체 칩(c1)이 실장되는 제1 전극패턴(100)의 산화를 효과적으로 방지할 수 있다. 여기서, 남땜성(Solderability)은 납땜의 젖음성을 측정한 것으로, 1㎛ 이상의 은 도금층이 Cu 전극패턴에 형성된 세라믹 기판의 경우 평균 95% 이상의 측정값을 보여 양호한 납땜성을 가진 것으로 나타났다. 와이어 본딩성(Wire Bondability)은 본딩 와이어와 본딩부의 접착력을 검사하는 것으로, shear force가 700g 이상이면 양호한 것이며, 1㎛ 이상의 은 도금층이 Cu 전극패턴에 형성된 세라믹 기판의 경우 평균 1272g 이상의 측정값을 보여 양호한 본딩성을 가진 것으로 나타났다.
제2 전극패턴(200)은 열전달을 용이하게 하기 위해 세라믹 기재(10)의 하면(12) 전체에 걸쳐 넓은 면적으로 형성될 수 있다. 이러한 제2 전극패턴(200)은 일측 영역이 제1 전극패턴(100)과 마주하고, 타측 영역이 제3 전극패턴(300)과 마주할 수 있다.
도 7은 도 3의 A 영역을 확대한 평면도이다.
도 7에 도시된 바에 의하면, 제3 전극패턴(300)은 드라이브 IC 칩(c2)이 실장되도록 구성된 제1 패턴영역(310)과, 제2 와이어(w2)의 일단이 접합되는 제2 패턴영역(320)과, 제1 패턴영역(310) 및 제2 패턴영역(320)을 연결하는 제3 패턴영역(330)과, 제1 패턴영역(310)의 중심부로부터 양측으로 연장 형성된 제4 패턴영역(340)을 포함하여 구성될 수 있다. 여기서, 제2 패턴영역(320)은 제1 패턴영역(310)을 기준으로 양측에 복수 개가 배치될 수 있고, 제3 패턴영역(330)은 제1 패턴영역(310)과 제2 패턴영역(320)을 연결하도록 양측으로 일정 길이만큼 연장된 형태일 수 있다.
도 8은 본 발명의 일 실시예에 따른 세라믹 기판에 전력 반도체 칩 및 드라이브 IC 칩이 실장되고, 와이어가 연결된 상태를 도시한 측면도이다.
도 8에 도시된 바에 의하면, 전력 반도체 칩(c1)은 제1 전극패턴(100)에 접합되고, 제1 전극패턴(100)과 제1 와이어(w1)로 연결될 수 있다. 여기서, 제1 와이어(w1)는 Al 와이어일 수 있으나, 이에 한정되지는 않는다. 또한, 드라이브 IC 칩(c2)은 제3 전극패턴(300)의 제1 패턴영역(310)에 접합되고, 제3 전극패턴(300)의 제2 패턴영역(320)은 제1 전극패턴(100)과 제2 와이어(w2)로 연결될 수 있다. 여기서, 제2 와이어(w2)는 Au로 이루어질 수 있으나, 이에 한정되지는 않는다.
이와 같이, 본 발명의 일 실시예에 따른 세라믹 기판(1)은 세라믹 기재(10)의 상면(11)에 전력 반도체 칩(c1)과 드라이브 IC 칩(c2)이라는 2가지 기능의 칩이 실장되는 이중(dual) 전극 구조의 세라믹 기판(1)인 것을 특징으로 한다. 이러한 이중 전극 구조의 세라믹 기판(1)은 드라이브 IC 모듈과 파워모듈 각각을 별도로 구비하는 경우와 대비하여 사이즈를 작게 할 수 있고, 경량화가 가능하며 방열 효율을 높일 수 있고, 홈가전 및 전기차용 모듈 등 다양하게 적용 가능하다는 장점이 있다.
이하, 도 9 내지 도 12를 참조하여, 본 발명의 다른 실시예에 따른 세라믹 기판의 구조를 설명하기로 한다. 설명의 편의상, 도 1 내지 도 8에 도시된 일 실시예와 동일한 구성 요소에 대한 설명은 생략하며, 이하 차이점을 위주로 설명하기로 한다.
도 9는 본 발명의 다른 실시예에 따른 세라믹 기판을 도시한 분해 사시도이고, 도 10은 본 발명의 다른 실시예에 따른 세라믹 기판을 도시한 단면도이며, 도 11은 본 발명의 다른 실시예에 따른 세라믹 기판을 도시한 부분 확대도이다.
도 9 및 도 10을 참조하면, 본 발명의 다른 실시예에 따른 세라믹 기판(1')은 세라믹 기재(10)에 복수 개의 비아홀(13)이 구비될 수 있다. 복수 개의 비아홀(13)은 세라믹 기재(10)의 상하면(11,12)을 관통하도록 형성되고, 내부에 금속 충진재(20)가 충진될 수 있다. 금속 충진재(20)는 Ag, W, Mo, Ag 합금 중 어느 하나일 수 있으나, 이에 한정되지는 않는다. 비아홀(13)에 충진된 금속 충진재(20)는 소성(소결)하는 과정을 통해 비아홀(13)에 고정될 수 있고, 비아홀(13)을 사이에 두고 마주하는 제2 전극패턴(200)과 제3 전극패턴(300)을 통전시킬 수 있다.
비아홀(13)은 제2 전극패턴(200)과 제3 전극패턴(300)이 마주하는 영역에 형성된다. 따라서, 제2 전극패턴(200) 및 제3 전극패턴(300)은 비아홀(13)에 충진된 금속 충진재(20)의 노출된 상하면에 접할 수 있다. 세라믹 기재(10)는 절연 재질로 형성되므로 상면(11)과 하면(12)에 형성된 전극패턴의 전기적 연결이 불가능한 구조이다. 따라서, 세라믹 기재(10)의 하면(12)에 형성되는 제2 전극패턴(200)과 드라이브 IC 칩(c2)이 실장되는 제3 전극패턴(300)의 전압, 전류, 신호 연결이 필요한 경우, 제2 전극패턴(200)과 제3 전극패턴(300)을 비아홀(13)에 충진된 금속 충진재(20)로 연결하여 전류의 이동 효율을 높일 수 있고, 파워모듈의 소형화가 가능하다.
도 11을 참조하면, 제3 전극패턴(300)의 제4 패턴영역(340)은 비아홀(13)에 대응되는 위치에 형성될 수 있다. 본 실시예에서, 비아홀(13)의 개수는 총 2개이지만, 이에 한정되지는 않는다. 비아홀(13)의 직경은 0.1mm 이상 0.3mm 이하로 형성하는 것이 바람직하다. 비아홀(13)의 직경을 0.1mm 이상 0.3mm 이하로 형성할 경우, 비아홀(13)에 금속 충진재(20)를 보이드 없이 충진할 수 있다. 비아홀(13)의 직경은 세라믹 기재(10)의 두께에 대응하여 형성할 수 있다. 일례로, 세라믹 기재(10)의 두께가 0.38mm이면, 이에 대응하여 비아홀(13)의 직경은 0.1mm 이상 0.2mm 이하로 형성하는 것이 바람직하며 비아홀(13)의 직경이 0.2mm를 초과할 경우 충진 효율이 떨어지고, 소성 후 금속 충진재(20)가 비아홀(13)에서 빠지는 문제가 발생할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 세라믹 기판에 드라이브 IC 칩이 실장되고, 와이어가 연결되는 상태를 도시한 부분 사시도이다.
도 12를 참조하면, 제3 전극패턴(300)의 제1 패턴영역(310)에 드라이브 IC 칩(c2)이 실장된 상태에서 캐필러리(Capillary)(CA)를 이용하여 제3 전극패턴(300)의 제2 패턴영역(320)과 제1 전극패턴(100)을 제2 와이어(w2)로 연결할 수 있다.
와이어 본딩 공정을 수행하는 캐필러리(CA)는 제3 전극패턴(300)의 제2 패턴영역(320) 상부에 1차 본딩부를 형성한 후 수직 방향으로 상승 이동하고, 이후에 제1 전극패턴(100)으로 이동하여 2차 본딩부를 형성할 수 있다. 이때, 제3 전극패턴(300)의 두께는 약 20㎛이고, 제1 전극패턴(100)의 두께는 약 0.3mm이므로 약 280㎛의 높이 차이가 존재한다. 따라서, 제3 전극패턴(300)의 두께에 맞춰진 캐필러리(CA)의 상하 위치를 제1 전극패턴(100)의 두께에 맞도록 조정하는 시간이 필요하므로 그만큼 제조 시간이 늘어날 수 있다.
이를 해결하기 위하여, 본 발명의 다른 실시예에 따른 세라믹 기판(1')은 세라믹 기재(10)의 상면(11) 일부가 단차지게 형성되어 제1 전극패턴(100)과 제3 전극패턴(300)의 높이 차이를 줄일 수 있다.
구체적으로, 세라믹 기재(10)의 상면(11)은 가상의 분할선(b)(도 9 및 도 10 참조)을 기준으로 양측에 제1 영역(11a) 및 제2 영역(11b)으로 분할되는데, 제1 영역(11a)은 하방으로 요입된 형태의 단차면으로 형성되어 제2 영역(11b)보다 낮은 위치에 있고, 제2 영역(11b)의 면적보다 더 크게 형성될 수 있다. 여기서, 제1 전극패턴(100)은 하방으로 요입된 형태의 단차면인 제1 영역(11a) 상에 형성될 수 있다. 따라서, 제1 전극패턴(100)이 제3 전극패턴(300)의 두께보다 두껍게 형성되더라도, 요입되지 않은 제2 영역(11b)에 형성된 제3 전극패턴(300)과의 높이 차이를 줄일 수 있다. 이때, 세라믹 기재(10)의 상면(11) 일부가 하방으로 요입된 깊이는 제1 전극패턴(100)의 두께와 동일할 수 있다. 이와 같이, 제1 전극패턴(100)과 제3 전극패턴(300)의 높이 차이를 줄임으로써, 캐필러리의 위치 조정 시간을 약 1/3 정도로 줄일 수 있다.
도 13은 본 발명의 일 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 흐름도이고, 도 14는 본 발명의 일 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 도면이다.
도 13 및 도 14에 도시된 바에 의하면, 본 발명의 일 실시예에 따른 세라믹 기판 제조방법은, 세라믹 기재(10)를 준비하는 단계(S10)와, 세라믹 기재(10)의 상하면(11,12)에 제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)와, 세라믹 기재(10)의 상면(11)에 제1 전극패턴(100)과 이격된 제3 전극패턴(300)을 형성하는 단계(S30)를 포함할 수 있다.
세라믹 기재(10)를 준비하는 단계(S10)는, 알루미나(Al2O3), AlN, SiN, Si3N4 및 ZTA(Zirconia Toughed Alumina) 중 어느 하나의 재질로 준비한다. 세라믹 기재(10)의 두께는 0.3mm~0.4mm이다. 일례로, 세라믹 기재(10)의 두께는 0.32mm 또는 0.38mm인 것을 준비할 수 있다.
세라믹 기재(10)의 상하면(11,12)에 제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)는, 세라믹 기재(10)의 상면(11) 중 제1 영역(11a)에 제1 전극패턴(100)을 형성하고, 세라믹 기재(10)의 하면(12)에 제2 전극패턴(200)을 형성할 수 있다.
제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)에서, 제1 전극패턴(100) 및 제2 전극패턴(200)은 금속박으로 구비되어 세라믹 기재(10)의 상면(11)과 하면(12)에 브레이징 접합되고, 이후에 에칭 가공, 기계 가공 등에 의해 전극패턴으로 형성될 수 있다. 브레이징 접합은 Ag, AgCu, AgCuTi 중 적어도 하나를 포함하는 합금재료로 이루어진 브레이징 접합층을 이용할 수 있다. 브레이징을 위한 열처리는 780℃~900℃에서 수행할 수 있다. 제1 전극패턴(100) 및 제2 전극패턴(200)은 Cu, Cu 합금(CuMo 등), Al 중 하나로 이루어지는 것을 일 예로 할 수 있다.
제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)에서, 제1 전극패턴(100)의 전체 부피를 제2 전극패턴(200)의 전체 부피로 나눈 부피비는 0.9 내지 1.1일 수 있다. 제1 전극패턴(100)은 전력 반도체 칩이 실장되도록 구성된 패턴 형태이기 때문에 두께, 길이 등의 설계 형태를 변경하는 것이 어려운 경우가 많다. 따라서, 본 발명의 일 실시예에 따른 세라믹 기판 제조방법은, 세라믹 기재(10)의 상면(11)에 형성하는 제1 전극패턴(100)의 전체 부피를 계산하고, 이 부피에 대응하여 소정의 부피를 갖도록 제2 전극패턴(200)의 두께를 조절함으로써 고온에서 발생하는 휨 현상을 억제할 수 있다. 즉, 제2 전극패턴(200)의 두께를 조절하는 것만으로 제1 전극패턴(100)/제2 전극패턴(200)의 부피비가 0.9 내지 1.1 범위 내에 있도록 조절되어 부피 차이로 인해 발생하는 휨이 억제될 수 있다. 이와 같이, 본 발명은 제1 전극패턴(100)의 전체 면적과 두께를 이용해 부피를 계산하고, 제1 전극패턴(100)의 부피에 대응하여 제2 전극패턴(200)의 두께를 조절함으로써, 제1 전극패턴(100)/제2 전극패턴(200)의 부피비를 특정 범위 내에 있도록 제어할 수 있고, 이를 통해 온도에 따른 세라믹 기판의 휨을 능동적이고, 안정적으로 제어할 수 있다.
세라믹 기재(10)의 상면(11)에 제1 전극패턴(100)과 이격된 제3 전극패턴(300)을 형성하는 단계(S30)는, 도전성 페이스트를 스크린 인쇄하여 제3 전극패턴(300)을 형성할 수 있다. 제3 전극패턴(300)의 경우, 100㎛ 내지 150㎛의 라인 앤드 스페이스(line and space) 형상을 가진 미세 패턴으로 형성되므로 도전성 페이스트를 스크린 인쇄하여 형성하는 것이 바람직하다. 라인 앤드 스페이스의 기준은 두께이므로, 제1 전극패턴(100)의 두께에 비해 얇게 형성된 제3 전극패턴(300)의 라인 앤드 스페이스 형상은 제1 전극패턴(100)보다 더 미세하다. 이러한 미세 패턴을 정밀하게 구현하기 위해서는 스크린 인쇄하는 것이 바람직하다. 스크린 인쇄는 경화 속도가 빠르고, 접착성 및 굴곡성이 우수하므로 미세 패턴 형성에 적합하다. 또한, 스크린 마스크 아래에 제품이 안착된 테이블을 배치하고 스크린 공정을 수행할 때, 사이드 측의 기준 인덱스 홀을 통해 프로그램이 테이블의 위치를 자동으로 보정하면서 인쇄를 수행하기 때문에 정위치에 정밀하게 패턴 인쇄가 가능하다.
한편, 세라믹 기재(10)의 상면(11)에 제1 전극패턴(100)과 이격된 제3 전극패턴(300)을 형성하는 단계(S30)에서, 제3 전극패턴(300)은 박막 공정(Thin Film Process)으로 형성할 수도 있다. 박막 공정은 증착, 코팅, 도포 등의 방법으로 금속 박막을 형성한 후 패턴 마스크를 이용하여 원하는 형태의 패턴을 형성할 수 있다. 박막 공정은 15㎛ 내지 30㎛의 라인 앤드 스페이스(line and space) 형상을 가진 미세 패턴을 최대 2㎛의 두께로 형성할 때 사용할 수 있다.
한편, 제3 전극패턴(300)을 형성하는 단계(S30)는, 소성하는 단계를 더 포함할 수 있다. 여기서, 소성하는 단계는, 스크린 인쇄 또는 박막 공정으로 세라믹 기재(10)의 상면(11)에 형성한 제3 전극패턴(300)의 접합력 강화를 위해 350℃ 내지 600℃로 소성 공정을 진행할 수 있다. 이때, 소성 공정은 산화 분위기에서 실시할 수 있으며, 산화 분위기는 일부 산소가 포함된 공기 분위기 또는 질소, 아르곤 등 비활성 기체와 산소가 혼합된 분위기를 의미할 수 있다.
제3 전극패턴(300)의 소성 공정이 산화 분위기에서 200℃ 이상의 온도로 진행될 경우, Cu 재질의 제1 전극패턴(100)은 쉽게 산화되어 검게 변하고, 절연체가 된다. 제1 전극패턴(100)은 전력 반도체 칩(c1)이 실장되는 부분이므로 산화가 발생하면 전기적 특성이 저하되고, 신뢰성이 떨어지는 문제가 있다. 산화를 제거하기 위해 수소를 포함한 환원 분위기 하에서 추가로 열처리를 진행할 경우 금속 산화물에서 산소가 분리되면서 금속으로 환원되지만 공정 단계가 복잡하고 성질이 변할 우려가 있다.
따라서, 본 발명의 일 실시예에 따른 세라믹 기판 제조방법은 제3 전극패턴(300)을 형성하는 단계(S30) 이전에, 제1 전극패턴(100)의 외면에 은 도금층(110)을 형성하는 단계를 포함할 수 있다. 즉, 제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)에서, 제1 전극패턴(100)의 외면에 은 도금층(110)을 형성하는 단계를 포함할 수 있다. 여기서, 은 도금층(110)은 공정이 간단하고 비용이 저렴한 무전해 도금으로 형성할 수 있고, 제1 전극패턴(100)의 노출된 외면, 즉 상면 및 외측면들을 덮도록 형성할 수 있다. 은 도금층(110)은 Ag 또는 Ag 합금으로 이루어질 수 있고, Ag의 높은 내산화성에 의해 제1 전극패턴(100)의 산화를 효과적으로 방지할 수 있다. 은 도금층(110)은 1㎛ 이상의 두께를 갖도록 형성하는 것이 바람직하다. 1㎛ 이상의 두께를 갖도록 형성된 은 도금층(110)은 납땜성(Solderability) 또는 와이어 본딩성(Wire Bondability)과 같이 세라믹 기판에서 요구되는 품질에 영향을 미치지 않으면서도, 전력 반도체 칩(c1)이 실장되는 제1 전극패턴(100)의 산화를 효과적으로 방지할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 부분 단면도이다.
도 15를 참조하면, 세라믹 기재(10)를 준비하는 단계(S10)는, 세라믹 기재(10)의 상면(11) 일부가 하방으로 요입된 형태의 단차면을 형성하는 단계(S11)와, 세라믹 기재(10)의 상하면(11,12)을 관통하는 복수 개의 비아홀(13)을 형성하는 단계(S12)와, 비아홀(13)에 금속 충진재(20')를 충진하는 단계(S13)와, 금속 충진재(20')를 소성하는 단계(S14)를 포함할 수 있다. 단차면을 형성하는 단계(S11)에서, 세라믹 기재(10)의 상면(11) 일부가 하방으로 요입된 깊이는 제1 전극패턴(100)의 두께와 동일할 수 있다.
세라믹 기재(10)의 상하면(11,12)을 관통하는 복수 개의 비아홀(13)을 형성하는 단계(S12)는, 레이저 드릴링(Laser Drilling) 공법 또는 포토 비아(Photo via) 공법을 이용하여 세라믹 기재(10)의 상하면(11,12)을 관통하는 복수 개의 비아홀(13)을 형성할 수 있다. 비아홀(13)은 제2 전극패턴(200)과 제3 전극패턴(300)을 연결할 수 있도록 제2 전극패턴(200)과 제3 전극패턴(300)이 마주하는 영역에 형성할 수 있다. 본 실시예에서, 비아홀(13)의 개수는 총 2개이지만, 이에 한정되지는 않는다.
비아홀(13)은 직경을 0.1mm 이상 0.3mm 이하로 형성하는 것이 바람직하다. 비아홀(13)의 직경을 0.1mm 이상 0.3mm 이하로 형성할 경우, 비아홀(13)에 금속 충진재(20)를 보이드 없이 충진할 수 있다. 비아홀(13)의 직경은 세라믹 기재(10)의 두께에 대응하여 형성할 수 있다. 일례로, 세라믹 기재(10)의 두께가 0.38mm이면, 이에 대응하여 비아홀(13)의 직경은 0.1mm 이상 0.2mm 이하로 형성하는 것이 바람직하며 비아홀(13)의 직경이 0.2mm를 초과할 경우 충진 효율이 떨어지고, 소성 후 금속 충진재(20)가 비아홀(13)에서 빠지는 문제가 발생할 수 있다.
비아홀(13)에 금속 충진재(20')를 충진하는 단계(S13)에서, 금속 잉크(페이스트) 형태의 금속 충진재(20')가 비아홀(13)에 충진될 수 있다. 이러한 금속 충진재(20')는 Ag, W, Mo, Ag 합금 중 어느 하나일 수 있으나, 이에 한정되지는 않는다.
소성하는 단계(S14)에서, 비아홀(13)에 충진된 금속 충진재(20')는 건조, 소성(소결)하는 과정을 통해 굳어진 상태의 금속 충진재(20)로 변하여 비아홀(13)에 고정될 수 있다. 소성하는 단계(S14)는 350℃ 내지 600℃ 온도 범위에서 수행할 수 있으나, 금속 충진재에 따라 다양한 온도에서 수행할 수 있다.
한편, 세라믹 기재(10)의 비아홀(13)에 금속 충진재(20')를 충진하고 건조한 다음, 세라믹 기재(10)의 상면(11)과 하면(12)에 금속박으로 구비된 금속층을 브레이징 접합할 수도 있다. 여기서, 건조 공정은 금속 충진재(20')가 비아홀(13)에 충진된 상태를 임시 고정할 수 있고, 이후에 제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)에서 수행하는 브레이징 접합 과정에서 금속 충진재(20')가 소성되어 굳어진 상태의 금속 충진재(20)가 될 수도 있다.
본 발명의 다른 실시예에 따른 세라믹 기판 제조방법에서, 제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)와, 제3 전극패턴(300)을 형성하는 단계(S30)는 일 실시예에 따른 세라믹 기판 제조방법과 동일하게 수행할 수 있다.
제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)에서, 제1 전극패턴(100)은 하방으로 요입된 형태의 단차면인 제1 영역(11a) 상에 형성할 수 있다. 따라서, 제1 전극패턴(100)이 제3 전극패턴(300)의 두께보다 두껍게 형성되더라도, 요입되지 않은 제2 영역(11b)에 형성된 제3 전극패턴(300)과의 높이 차이를 줄일 수 있다. 이때, 세라믹 기재(10)의 상면(11) 일부가 하방으로 요입된 깊이는 제1 전극패턴(100)의 두께와 동일할 수 있다. 이와 같이, 제1 전극패턴(100)과 제3 전극패턴(300)의 높이 차이를 줄임으로써, 와이어 본딩 공정을 수행하는 캐필러리의 위치 조정 시간을 약 1/3 정도로 줄일 수 있다.
또한, 제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)는, 제1 전극패턴(100)의 전체 부피를 제2 전극패턴(200)의 전체 부피로 나눈 부피비가 0.9 내지 1.1 범위 내에 있도록 제1 및 제2 전극패턴(100,200)을 형성할 수 있다. 즉, 세라믹 기재(10)의 상면(11) 중 제1 영역(11a)에 형성하는 제1 전극패턴(100)의 전체 부피를 계산하고, 이 부피에 대응하여 소정의 부피를 갖도록 제2 전극패턴(200)의 두께를 조절함으로써 고온에서 발생하는 휨 현상을 억제할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 세라믹 기재;
    상기 세라믹 기재의 상하면에 형성된 제1 전극패턴 및 제2 전극패턴; 및
    상기 세라믹 기재의 상면에 상기 제1 전극패턴과 이격되어 형성된 제3 전극패턴을 포함하고,
    상기 제1 전극패턴의 전체 부피를 상기 제2 전극패턴의 전체 부피로 나눈 부피비는 0.9 내지 1.1인 세라믹 기판.
  2. 제1항에 있어서,
    상기 제1 전극패턴은 외면에 은 도금층이 형성된 세라믹 기판.
  3. 제1항에 있어서,
    상기 세라믹 기재의 상면 일부는 하방으로 요입된 형태의 단차면이 형성되고,
    상기 제1 전극패턴은 상기 단차면 상에 형성된 세라믹 기판.
  4. 제1항에 있어서,
    상기 세라믹 기재는,
    상하면을 관통하도록 형성된 복수 개의 비아홀; 및
    상기 비아홀에 충진된 금속 충진재를 구비하며,
    상기 제2 전극패턴 및 상기 제3 전극패턴은 상기 금속 충진재의 노출된 상하면에 접하도록 형성된 세라믹 기판.
  5. 제3항에 있어서,
    상기 세라믹 기재의 상면 일부가 하방으로 요입된 깊이는 상기 제1 전극패턴의 두께와 동일한 세라믹 기판.
  6. 제1항에 있어서,
    상기 제1 전극패턴의 두께는 상기 제3 전극패턴의 두께보다 두꺼운 세라믹 기판.
  7. 제1항에 있어서,
    상기 제1 전극패턴은 전력 반도체 칩이 실장되도록 구성되고,
    상기 제3 전극패턴은 드라이브 IC 칩이 실장되도록 구성된 세라믹 기판.
  8. 제1항에 있어서,
    상기 제2 전극패턴은 상기 제1 전극패턴 및 상기 제3 전극패턴과 마주하도록 상기 세라믹 기재의 하면 전체에 걸쳐 형성되는 세라믹 기판.
  9. 제3항에 있어서,
    상기 세라믹 기재의 상면은 가상의 분할선을 기준으로 양측에 제1 영역 및 제2 영역으로 분할되고,
    상기 제1 영역은 상기 단차면으로 형성되어 상기 제1 전극패턴이 배치되며, 상기 제2 영역은 상기 제3 전극패턴이 배치된 세라믹 기판.
  10. 제9항에 있어서,
    상기 제1 영역은 상기 제2 영역보다 낮은 위치에 있는 세라믹 기판.
  11. 제9항에 있어서,
    상기 제1 영역의 면적은 상기 제2 영역의 면적보다 더 큰 세라믹 기판.
  12. 세라믹 기재를 준비하는 단계;
    상기 세라믹 기재의 상하면에 제1 전극패턴 및 제2 전극패턴을 형성하는 단계; 및
    상기 세라믹 기재의 상면에 상기 제1 전극패턴과 이격된 제3 전극패턴을 형성하는 단계를 포함하고,
    상기 제1 전극패턴 및 제2 전극패턴을 형성하는 단계는,
    상기 제1 전극패턴의 전체 부피를 상기 제2 전극패턴의 전체 부피로 나눈 부피비가 0.9 내지 1.1이 되도록 형성하는 세라믹 기판 제조방법.
  13. 제12항에 있어서,
    상기 제1 전극패턴 및 제2 전극패턴을 형성하는 단계는,
    상기 제1 전극패턴의 외면에 은 도금층을 형성하는 단계를 포함하는 세라믹 기판 제조방법.
  14. 제12항에 있어서,
    상기 세라믹 기재를 준비하는 단계는,
    상기 세라믹 기재의 상면 일부가 하방으로 요입된 형태의 단차면을 형성하는 단계를 포함하며,
    상기 제1 전극패턴은 상기 단차면 상에 형성하는 세라믹 기판 제조방법.
  15. 제12항에 있어서,
    상기 세라믹 기재를 준비하는 단계는,
    상기 세라믹 기재의 상하면을 관통하는 복수 개의 비아홀을 형성하는 단계;
    상기 비아홀에 금속 충진재를 충진하는 단계; 및
    상기 금속 충진재를 소성하는 단계를 더 포함하는 세라믹 기판 제조방법.
  16. 제15항에 있어서,
    상기 제2 전극패턴 및 제3 전극패턴은 상기 금속 충진재의 노출된 상하면에 접하도록 형성하는 세라믹 기판 제조방법.
  17. 제14항에 있어서,
    상기 단차면을 형성하는 단계에서,
    상기 세라믹 기재의 상면 일부가 하방으로 요입된 깊이는 상기 제1 전극패턴의 두께와 동일한 세라믹 기판 제조방법.
  18. 제12항에 있어서,
    상기 제3 전극패턴을 형성하는 단계는,
    도전성 페이스트를 스크린 인쇄하여 제3 전극패턴을 형성하는 세라믹 기판 제조방법.
  19. 제12항에 있어서,
    상기 제3 전극패턴을 형성하는 단계에서,
    상기 제3 전극패턴은 박막 공정(Thin Film Process)으로 형성하는 세라믹 기판 제조방법.
  20. 제12항에 있어서,
    상기 제3 전극패턴을 형성하는 단계는,
    소성하는 단계를 더 포함하는 세라믹 기판 제조방법.
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