KR20090084714A - 스마트-파워 모듈들에 적합한 얇고 작은 반도체 다이 패키지들, 상기 반도체 다이 패키지들의 제조 방법들, 및 상기 반도체 다이 패키지들을 이용한 시스템들 - Google Patents

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Abstract

반도체 다이 패키지들과 이들의 제조 방법들 및 그것들을 일체로 포함하는 시스템들이 개시된다. 예시적인 패키지는 제1 기판, 제2 기판, 상기 제1 및 제2 기판들 사이에 배치된 반도체 다이, 및 상기 제1 및 제2 기판들 사이에 배치된 전기 전도성 부재를 포함한다. 상기 반도체 다이는 상기 제1 기판의 제1 전도성 영역에 전기적으로 연결되는, 상기 반도체 다이의 제1 표면 상에서 위치하는 전도성 영역 및 상기 제2 기판의 제1 전도성 영역에 전기적으로 연결되는 상기 반도체 다이의 제2 표면 상에 위치한 또 다른 전도성 영역을 가진다. 상기 전도성 부재는 상기 제2 기판의 상기 제1 전도성 영역과 상기 제1 기판의 제2 전기 전도성 영역 사이에 전기적으로 연결된다. 이러한 구조는 상기 반도체 다이의 양 표면들 상의 단자들이 상기 제1 기판에 연결되도록 한다.
반도체 다이 패키지

Description

스마트-파워 모듈들에 적합한 얇고 작은 반도체 다이 패키지들, 상기 반도체 다이 패키지들의 제조 방법들, 및 상기 반도체 다이 패키지들을 이용한 시스템들{Thin compact semiconductor die packages suitable for smart-power modules, methods of making the same, and systems using the same}
본 발명은 스마트-파워 모듈들에 적합한 얇고 작은 반도체 다이 패키지들, 상기 반도체 다이 패키지들의 제조 방법들, 및 상기 반도체 다이 패키지들을 이용한 시스템들에 관한 것이다.
현재의 스마트 파워 모듈(SPM: smart power module) 생산품들은 에어컨들, 세탁기들, 냉장고들, 다른 가정용 제품들 및 기타를 위한 모터 드라이버들과 같은 고전력 제품들에 초점을 맞추고 있다. 그러한 모듈들은 전형적으로 하나 또는 이상의 반도체 파워 장치들 및 하나 또는 이상의 제어 칩들 또는 드라이버 칩들을 포함하는데, 이러한 컴포넌트들은 하나의 리드프레임 상에 실장되고 와이어 본드들로 전기적으로 상호 연결되어 듀얼-인-라인(dual-in-line) 핀 패키지에 패키징된다. 상술된 제품군들을 위한 스마트 파워 모듈들은 한편으로는 작고 저렴해야 하지만, 다른 한편으로는 고신뢰성을 가져야 한다. 이러한 요구들은 상충되는 것들로, 오 늘날까지 이러한 모든 요구들을 동시에 만족시키기는 어려웠다.
본 발명이 해결하고자 하는 과제는 다수의 반도체 다이들에 외장(housing)을 제공하고 이들을 상호 연결하기 위하여 좀더 얇고 내지는 좀더 작은 패키지들을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 다수의 반도체 다이들에 외장을 제공하고 이들을 상호 연결하기 위하여 좀더 덜 비싼 패키지들을 제공하는 것이다.
본 발명자들은 발명의 일환으로써, 좀더 작은 크기를 가지며 듀얼-인-라인 핀 커넥터 구조 대신에 랜드-그리드 어레이(land-grid array) 또는 볼-그리드 어레이(ball-grid array) 커넥터 구조를 가지는 SPM 패키지가 가전 제품 제조자들로 하여금 좀더 작은 시스템 보드들과 덜 비싼 보드 조립 공정들을 이용함으로써 제조 비용을 절감할 수 있음을 발견하였다. 또한, 발명자들은 SPM 내에서 사용되는 반도체 다이들(dice)의 연결 패드들이 상대적으로 큰 크기를 갖는 것은 제조 시간과 비용을 절감하는 새로운 종류의 패키지 구축을 가능하게 함을 발견하였다. 구체적으로, 그러한 다이들은 픽-앤드-플레이스(pick-and-place) 장비를 이용하여 두 기판의 조립체 표면들(assembly surfaces) 중 하나 또는 둘 모두 위에 조립될 수 있고, 따라서 이러한 두 개의 기판 조립체 표면들은 고도의 정렬(alignment) 정밀도를 요구하지 않는 조립 장비를 이용하여 함께 합체될 수 있다. 그러한 조립 장비는 예를 들어 상기 기판들 중 하나에 결합된 간단한 형태의 지그(jig)를 포함하며, 나머지 한 기판에 대해 정렬 개구(alignment aperture) 또는 정렬 가이드(alignment guide)를 제공한다. 상기 반도체 다이들은 그 표면들 상의 전도성(conductive) 영역들이 상기 기판들 상의 상응하는 전도성 영역들을 향하도록, 그리고 거기에 전기적으로 결합되도록 조립된다. 발명자들은 나아가 기판들 사이의 전기적 연결은, 상기 기판들 사이에 배치되고 또한 그 기판들의 전도성 영역들에 전기적으로 결합된 작은 전도성 부재들(예를 들어, 포스트(posts))에 의해 제공될 수 있다는 점과, 이러한 전도성 부재들이 반도체 다이들의 두께와 거의 근접한 두께들을 가진다는 점들을 알게 되었다. 발명자들은 또한 두 개의 기판들을 이용하는 것이 전기적 상호 연결 구조들이 좀더 효율적으로 제조될 수 있게 한다는 점과, 그러한 다이들이 좀더 근접하여 위치될 수 있게 하여, 좀더 얇고 좀더 작은 패키지로 갈 수 있음을 알아 냈다. 본 발명에 따른 패키지들은 동일한 기능성을 가지는 기존의 DIP 패키지들에 비해 크기 및 두께 면에서 65% 이상 작아질 수 있다(즉, 기존 패키지들의 1/3 이하의 크기 및 두께이다). 추가로, 발명자들은 상기 기판들 중 하나가 직접 본딩 구리(direct bond copper) 기판 또는 절연 금속 기판을 포함하도록 구성되며, 또한 열발산판을 위한 결합면을 제공하고 그럼으로써 다이들의 효율적인 냉각과 나아가 좀더 작은 패키지를 가능하게 할 수 있도록 구성되는 바람직한 실시예들을 찾아 내었다.
이에 따라, 본 발명의 첫 번째 일반 실시예는, 제1 기판, 제2 기판, 상기 제1 기판과 제2 기판들 사이에 배치된 반도체 다이, 그리고 상기 제1 및 제2 기판들 사이에 배치된 전기 전도성 부재를 포함하는 반도체 다이 패키지에 관한 것이다. 상기 반도체 다이는 상기 제1 기판의 제1 전도성 영역에 전기적으로 결합된 하나의 전도성 영역을 자신의 제1 표면에, 그리고 상기 제2 기판의 제1 전도성 영역에 전기적으로 결합된 또 하나의 전도성 영역을 자신의 제2 표면에 갖는다. 상기 전도성 부재는 상기 제2 기판의 제1 전도성 영역과 상기 제1 기판의 제2 전기 전도성 영역 사이에 전기적으로 연결된다. 이러한 구조는 반도체 다이의 양 표면들 상의 단자들이 상기 제1 기판에 결합되도록 할 수 있고, 나아가 상기 제1 기판으로 하여금 상기 다이에 대해 전기적인 상호 연결 구조를 제공할 수 있게 구성되도록 하고, 또한 상기 제2 기판으로 하여금 상기 반도체 다이로부터 열이 발산되게 구성되도록 할 수 있다. 이러한 첫 번째 일반 실시예에 이은 부가적인 바람직한 실시예들에 있어서, 상기 반도체 다이는 전력 트랜지스터 장치를 포함하며, 추가적인 전력 반도체 다이들도 제1 및 제2 기판들 사이에 상기 제1 반도체 다이의 경우와 유사한 방식으로 배치된다. 이러한 실시예들에 이은 다른 추가적인 바람직한 실시예들에서는, 제어 회로조직 내지 드라이버 회로조직을 가지는 하나 또는 다수의 반도체 다이가 상기 제1 기판 상에 배치되며, 상기 제1 기판 내에 및/또는 그 위에 형성된 전기 트레이스(electrical traces)를 이용하는 방법을 통해 상기 전력 트랜지스터 다이들과 전기적으로 상호 연결된다. 또 다른 추가적인 바람직한 실시예들에서, 상기 패키지들에 대한 전기 연결은 상기 제1 기판의 상기 제2 표면 상에 배치되는 랜드 그리드 어레이 또는 볼 그리드 어레이에 의해 제공된다.
본 발명의 두 번째 일반 실시예는 제1 반도체 다이를 제1 기판 및 제2 기판 중 어느 한 기판 상에 조립하는(assembling) 단계, 상기 제1 및 제2 기판들 중 어 느 한 기판 상에 제1 전도성 부재를 조립 단계, 상기 제1 반도체 다이와 상기 제1 전도성 부재가 상기 기판들 사이에 배치되도록 상기 제1 및 제2 기판들의 제1 표면들을 함께 조립하는 단계를 포함하는 반도체 다이 패키지를 형성하는 방법에 관한 것이다. 각 기판은 제1 표면 및 제2 표면을 갖는데, 상기 반도체 다이는 상기 기판들 중 한 기판의 제1 표면 상에 조립되고, 상기 전도성 부재는 상기 기판들 중 한 기판의 제1 표면 상에 조립된다. 상기 반도체 다이 및 전도성 부재는 동일한 기판 상에 또는 서로 다른 기판 상에 조립될 수도 있고, 아무 시간적 순서로도 그러한 기판(들) 상에 조립될 수 있으며, 그럼으로써 제조 공정이 활용할 수 있는 조립 장비의 역량에 따라 가장 효율적인 방식으로 수행될 수 있도록 한다. 상기 반도체 다이는 바람직하게는 그 표면들 각각에 있는 전기 전도성 영역들이 상기 기판들의 상응하는 전기 전도성 영역들과 전기적으로 결합되도록 조립된다. 이와 유사하게, 상기 전도성 부재도 바람직하게는 그 전기 전도성 영역들의 각각이 상기 기판들의 상응하는 전기 전도성 영역들과 전기적으로 결합되도록 조립된다. 바람직한 실시예들에서, 전기 전도성 접착물이 이러한 전도성 영역들/표면들 사이에 적용되어 이들 사이에 전기적 결합이 이루어지도록 한다. 또 다른 바람직한 실시예들에서는, 이러한 전기 전도성 접착물은 솔더 소재를 포함하며, 이러한 솔더 소재는 상기 제1 및 제2 기판들이 서로 조립된 후에 리플로우(reflow)된다.
본 발명의 또 다른 일반 실시예는 본 발명에 따른 반도체 다이 패키지를 포함하는 예를 들어 전자 장치와 같은 시스템에 관한 것이다.
이에 따라, 본 발명의 일 목적은 다수의 반도체 다이들에 외장을 제공하고 이들을 상호 연결하기 위하여 좀더 얇고 내지는 좀더 작은 패키지들을 제공하는 것이다.
본 발명의 다른 목적은 다수의 반도체 다이들에 외장을 제공하고 이들을 상호 연결하기 위하여 좀더 덜 비싼 패키지들을 제공하는 것이다.
본 발명의 이러한 그리고 다른 목적들은 도면들을 참조로 하여 발명의 상세한 설명에서 상세하게 설명된다. 도면 내에서, 유사한 숫자들이 유사한 요소들을 참조할 수 있으며, 일부 요소들에 관한 설명들은 반복되지 않을 수 있다.
도 1은 본 발명에 따른 예시적인 반도체 다이 패키지(10)의 분해 사시도를 나타낸다. 패키지(10)는 제1 기판(100), 제2 기판(200), 복수의 트랜지스터 반도체 다이들(20A 내지 20F), 복수의 정류기 반도체 다이들(30A 내지 30F), 복수의 전도성 부재들(40C 내지 40F), 하측(low-side) 드라이브(drive) 칩(50), 복수의 상측(high-side) 드라이브 칩들(60A 내지 60C), 및 복수의 와이어 본드들(70)을 포함한다. 제1 기판(100)은 상부 표면(101), 하부 표면(102), 및 제1 표면(101) 상에 배치된 복수의 전도성 영역들(120A 내지 120F, 124, 125A 내지 125F, 150, 160)을 포함한다. 제2 기판(200)은 (도 2에 도시된 바와 같이) 제1 표면(201) 및 제2 표면(202), 및 제1 표면(201) 상에 형성된 복수의 전도성 영역들(211 내지 214)을 포함한다. 조립된 형태의 패키지(10)를 보면, 기판(100)의 제1 표면(101) 및 기판(200)의 제1 표면(201)은, 다이들(20A 내지 20F), 다이들(30A 내지 30F), 및 전도성 부재들(40C 내지 40F)이 기판들 사이에 배치되도록 (전도성 영역들(120A 내지 120F, 124 및 125A 내지 125F)에서) 서로 조립된다. 이러한 조립된 형태는 도 2에 도시되는데, 도 2에서는 기판(200)의 제2 표면(202)을 볼 수 있다. 도 2에서, 기판(200)은 제2 표면(202)에 배치된 전도성 영역(220)을 포함할 수 있음을 알 수 있다. 이하에서 보다 더 상세하게 나타난 바와 같이, 열발산판(heat sink)이 전도성 영역(220)에 부착되어 패키지(10)로부터의 열 방산을 도울 수 있다. 도 2에 도시된 다른 참조 번호들은 도 1에 대하여 위에서 설명된 것들이다. 도 3은 패키지(10)의 다이들(20A, 30A, 20D 및 30D)을 관통하여 얻어진 횡단면도를 나타내고, 거기에 도시된 다양한 특징들이 아래에 설명된다.
도 4를 잠시 참조하면, 제1 기판(100)은 바람직하게는 그 제2 표면(102) 상에 형성된 복수의 랜드들(lands)(110)을 더 포함하여, 패키지(10)와 이 패키지(10)를 일체로 포함하는 시스템 사이의 외부 연결을 제공한다. 랜드들(110)은 바람직하게는 일정한 패턴으로 제공되어 랜드 그리드(grid) 어레이를 제공하고, 솔더 볼들(112)이 이러한 랜드들(110) 상에 고정됨으로써 나아가 볼(ball) 그리드 어레이를 제공할 수 있다. 또한, 제1 기판(100)은 바람직하게는 그 몸체 내부에 형성된 전기 트레이스들(electrical traces) 및 수직 커넥터들(예를 들어, 비아들)로 된 네트워크(115)를 더 포함할 수 있어서, 전도성 영역들(120A 내지 120F, 124, 125A 내지 125F, 150, 160) 중 선택된 것들 사이에서, 그리고 이러한 전도성 영역들 중 선택된 것들과 랜드들(110) 사이에서 전기적 상호 연결들을 제공한다. 네트워크(115)에 의한 상호 연결 구조들은 패키지(10)의 구현 시에 소정의 전기적 회로 네트들을 제공한다. 기판(100)은 하나 또는 이상의 FR4 소재(전기 절연 소재) 시 트들과, 하나 또는 그 이상의 시트들을 관통하여 형성된 하나 또는 이상의 수직 커넥터 세트들, 그리고 상기 하나 또는 그 이상의 시트들 사이에 배치된 둘 또는 그 이상의 패터닝된 금속 층들을 포함하는 인쇄 회로 기판을 포함할 수 있다. 기판(100)은 또한 비아 홀과 프린트된 전도성 페이스트 패턴들(conductive paste patterns)을 가지는 복수의 세라믹 녹색 시트들을 박막 적층(laminating) 후 소성시킨 다중층 세라믹 기판을 포함할 수 있다.
다시 도 1 내지 3을 참조하면, 제2 기판(200)은 직접 본딩 구리(DBC: direct-bonded copper) 기판, 절연 금속(IMS: insulated metal substrate) 기판 등을 포함할 수 있다. 예시적인 직접 본딩 구리 기판은 알루미나(alumina)와 같은 세라믹 물질 시트를 포함하는데, 이때에 구리 시트가 고온 산화 공정에 의해 세라믹 시트의 각 표면에 본딩된다(구리와 기판은 약 30 ppm 정도의 미량의 산소를 포함하는 질소 대기에서 소정의 통제 온도까지 가열되며, 이러한 공정은 각각의 구리 시트와 세라믹 물질에 존재하는 산화물들 사이에 구리-산소 공융(eutectic) 본딩층을 형성한다). 예시적인 절연 금속 기판은 알루미늄 또는 구리 시트와 같은 금속 시트를 포함하는데, 이는 유전 물질(일반적으로 에폭시 계 물질) 박막에 의해 덮히고, 이어서 구리층에 의해 덮힌다. 구리층은 패터닝되어 소정의 전도성 영역들의 세트를 제공할 수 있다.
다시 도 1을 참조하면, 각각의 트랜지스터 반도체 다이(20A 내지 20F)는 (도 1 및 3에 도시된 바와 같이) 제1 표면, (도 3에 도시된 바와 같이) 상기 제1 표면에 대향하는 제2 표면, 상기 제1 표면 상에 배치된 제1 전도성 영역(G) 및 제2 전 도성 영역(S), 및 (도 3에 도시된 바와 같이) 상기 제2 표면에 배치된 제3 전도성 영역(D)을 포함한다. 도면들에서는 시각적인 명확성의 이익을 위하여, 이러한 구성 요소들은 반도체 다이들(20A 및 20D)에 대하여만 도시된다. 각각의 반도체 다이(20A 내지 20F)는 바람직하게는 제1 전도성 영역(G)에 연결된 조절 단자(modulation terminal), 제2 전도성 영역(S)에 연결된 제1 전도 단자(conduction terminal), 및 제3 전도성 영역(D)에 연결된 제2 전도 단자를 가지는 트랜지스터를 포함한다. 예시적인 구현에서, 각각의 반도체 다이(20A 내지 20F)는 제1 전도성 영역(S)에서 제1 전도 단자(예를 들어, 소스), 제2 전도성 영역(D)에서 제2 전도 단자(예를 들어, 드레인), 및 제3 전도성 영역(G)에서 조절 단자(예를 들어, 게이트)를 가지는 수직형 전력 소자, 바람직하게는 전력 MOSFET 소자를 포함한다. 그러나, 각각의 반도체 다이(20A 내지 20F)는 정류기들, 제어 정류기들(예를 들어, SCR들), 바이폴라 트랜지스터들, 절연 게이트 전계 효과 트랜지스터들 등과 같은 다른 전력 소자들을 포함할 수 있고, 디지털 회로들 및 아날로그 회로들(예를 들어, 전력 증폭기들)과 같은 비전력 소자들을 포함할 수 있다.
도 1 및 도 3을 참조하면, 트랜지스터 다이들(20A 내지 20F)의 제1 전도성 영역들(G)은 각각 제1 기판(100)의 전도성 영역들(120A 내지 120F)을 향하도록, 그리고 전도성 영역들(G) 상에 나타낸 솔더 바디들과 같은 전도성 접착(conductive adhesive) 바디들(15)에 의해 상기 전도성 영역들과 전기적으로 연결되도록 배치된다. 트랜지스터 다이들(20A 내지 20F)의 제2 전도성 영역들(S)은 각각 제1 기판(100)의 전도성 영역들(125A 내지 125F)을 향하도록, 그리고 전도성 영역들(S) 상에 나타난 솔더 바디들(15)과 같은 전도성 접착 바디들에 의해 상기 전도성 영역들과 전기적으로 연결되도록 배치된다. 트랜지스터 다이들(20A 내지 20C)의 제3 전도성 영역들(D)은 제2 기판(200)의 전도성 영역(211)을 향하도록, 그리고 트랜지스터 다이(20A)에 대하여 도 3에 도시된 솔더 바디(16)와 같은 전도성 접착 바디들(16) 각각에 의해 상기 전도성 영역과 전기적으로 연결되도록 배치된다. 트랜지스터 다이들(20D 내지 20F)의 제3 전도성 영역들(D)은 제2 기판(200)의 전도성 영역(212 내지 214)을 향하도록, 그리고 트랜지스터 다이(20A)에 대하여 도 3에 도시된 바와 같은 솔더 바디(16)와 같은 전도성 접착 바디에 의해 상기 전도성 영역과 전기적으로 연결되도록 배치된다.
각각의 정류기 반도체 다이(30A 내지 30F)는 (도 1 및 3에 도시된 바와 같이) 제1 표면, (도 3에 도시된 바와 같이) 상기 제1 표면에 대향하는 제2 표면, (도 1 및 3에 도시된 바와 같이) 상기 제1 표면 상에 배치된 제1 전도성 영역(A), 및 (도 3에 도시된 바와 같이) 상기 제2 표면 상에 배치된 제2 전도성 영역(C)을 포함한다. 도면에서 시각적인 명확성의 이익을 위하여, 이러한 구성 요소들은 반도체 다이들(30A 및 30D)에 대해서만 도시된다. 각각의 반도체 다이(30A 내지 30F)는 제1 전도성 영역(A)에 연결된 애노드 단자와 제2 전도성 영역(C)에 연결된 캐소드 단자를 가지는 패스트 리커버리(fast recovery) 다이오드를 포함한다. 정류기 다이들(30A 내지 30F)의 제1 전도성 영역들(A)은 각각 제1 기판(100)의 전도성 영역들(125A 내지 125F)을 향하도록, 그리고 전도성 영역들(A) 상에 나타난 솔더 바디들(15)과 같은 전도성 접착 바디들(15)에 의해 상기 전도성 영역들과 전기 적으로 연결되도록 배치된다. 정류기 다이들(30A 내지 30C)의 제2 전도성 영역들(C)은 제2 기판(200)의 전도성 영역(211)을 향하도록, 그리고 정류기 다이(30A)에 대하여 도 3에 도시된 바디(16)와 같은 전도성 접착(예를 들어, 솔더) 바디들(16)에 의해 상기 전도성 영역과 전기적으로 연결되도록 배치된다. 정류기 다이들(30D 내지 30F)의 제2 전도성 영역들(C)은 각각 제2 기판(200)의 전도성 영역(212 내지 214)을 향하도록, 그리고 정류기 다이(30A)에 대하여 도 3에 도시된 솔더 바디(16)와 같은 전도성 접착(예를 들어, 솔더) 바디들(16)에 의해 상기 전도성 영역과 전기적으로 연결되도록 배치된다.
이러한 방식으로, 정류기 다이들(30A 내지 30F)의 패스트 리커버리 다이오드들은 각각 트랜지스터 다이들(20A 내지 20F)의 트랜지스터들과 병렬로 상기 트랜지스터들의 전도 단자들 위치에서 전기적으로 연결된다. 도 6의 회로 개략도에 도해된 이러한 연결 구조는 그들 각각의 트랜지스터들이 턴오프된 후에 역방향 전류들(reverse currents)이 다이오드들을 통하여 흐르도록 함으로써, 상기 트랜지스터들을 파괴할 수 있는 높은 역방향 전압들(reverse voltages)을 예방한다. 이러한 구조는 특히 트랜지스터들이 유도 부하들(inductive loads)로 흐르는 그리고 유도 부하들로부터 흐르는 전류를 스위칭할 경우에 적합하다. 패키지(10)의 일부 구현들에서, 다이오드들은 트랜지스터 다이들(20A 내지 20F)로 일체화되고, 정류기 다이들(30A 내지 30F)은 필요하지 않으므로 생략될 수 있다.
도 1 및 3을 계속하여 참조하면, 각각의 전도성 부재(40C 내지 40F)는 전도성 소재의 강체(solid body)를 포함하고, 제1 전도성 영역 및 제2 전도성 영역을 가진다. 도 3에서, 전도성 부재들(40C 및 40D)은 횡단면 바깥에 있지만 참조를 위하여 점선으로 나타난다. 전도성 부재(40C) 중 한 전도성 영역은 (도 3에 도시된 바와 같이) 전도성 접착 바디(16)에 의해 기판(200)의 전도성 영역(211)에 전기적으로 연결되고, 전도성 부재(40C)의 다른 한 전도성 영역은 (도 1 및 3에 도시된 바와 같이) 전도성 접착 바디(15)에 의해 기판(100)의 전도성 영역(124)에 전기적으로 연결되는데, 전도성 접착 바디(15)는 솔더를 포함할 수 있다. (도 3의 횡단면에서, 전도성 영역(124)은 전도성 영역(125A)의 뒤쪽에 위치하고 따라서 보이지 않는다.) 이것은 한편으로 전도성 영역(124)과 다른 한편으로 트랜지스터 다이들(20A 내지 20C)의 전도성 영역들(D)과 정류기 다이들(30A 내지 30C)의 전도성 영역들(C) 사이에 전기적 연결을 제공한다.
전도성 부재(40D)의 하나의 전도성 영역은 (도 3에 도시된 바와 같이) 전도성 접착 바디(16)에 의해 기판(200)의 전도성 영역(212)에 전기적으로 연결되고, 전도성 부재(40D)의 다른 전도성 영역은 (도 1 및 3에 도시된 바와 같이) 전도성 접착 바디(15)에 의해 제1 기판(100)의 전도성 영역(125A)의 테일 부분(tail portion)에 전기적으로 연결된다. 테일 부분은 도 1 및 3에서 문자 T로 표시되고, 전도성 접착제는 솔더를 포함할 수 있다. (테일 부분(T)은 도 3의 횡단면 바깥에 있으나, 참조를 위하여 점선으로 나타난다.) 이것은 한편으로 트랜지스터 다이(20D)의 전도성 영역(D) 및 정류기 다이(30D)의 전도성 영역(C)과, 다른 한편으로 트랜지스터 다이(20A)의 전도성 영역(S) 및 정류기 다이(30A)의 전도성 영역(A) 사이의 전기적 연결을 제공한다.
이와 유사한 방식으로, 전도성 부재(40E)의 한 전도성 영역은 전도성 접착 바디(16)(미도시)에 의해 기판(200)의 전도성 영역(213)에 전기적으로 연결되고, 전도성 부재(40E)의 다른 한 전도성 영역은 (도 1에 도시된 바와 같이) 전도성 접착 바디(15)에 의해 제1 기판(100)의 전도성 영역(125B)의 테일 부분에 전기적으로 연결된다. 이것은 한편으로 트랜지스터 다이(20E)의 전도성 영역(D) 및 정류기 다이(30E)의 전도성 영역(C)과, 다른 한편으로 트랜지스터 다이(20B)의 전도성 영역(S) 및 정류기 다이(30B)의 전도성 영역(A) 사이의 전기적 연결을 제공한다.
또한 유사한 방식으로, 전도성 부재(40F)의 한 전도성 영역은 전도성 접착 바디(16)(미도시)에 의해 기판(200)의 전도성 영역(214)에 전기적으로 연결되고, 전도성 부재(40F)의 다른 한 전도성 영역은 (도 1에 도시된 바와 같이) 전도성 접착 바디(15)에 의해 제1 기판(100)의 전도성 영역(125C)의 테일 부분에 전기적으로 연결된다. 이것은 한편으로 트랜지스터 다이(20F)의 전도성 영역(D) 및 정류기 다이(30F)의 전도성 영역(C)과, 다른 한편으로 트랜지스터 다이(20C)의 전도성 영역(S) 및 정류기 다이(30C)의 전도성 영역(A) 사이의 전기적 연결을 제공한다.
도 1을 참조하면, 하측의 드라이브 칩(50)은 기판(100)의 제1 표면(101)에 부착되고, 복수의 와이어 본드들(70)을 이용하는 방식으로 기판(100) 중 복수의 전도성 영역들(150)에 연결된다. 와이어 본드들(70), 전도성 영역들(150) 및 네트워크(115)를 거쳐, 칩(50)은 트랜지스터 다이들(20D 내지 20F)의 전도성 영역들(G)에 차례로 연결된 전도성 영역들(120D 내지 120F)에 드라이브 신호들을 제공한다. 이러한 트랜지스터들은 일반적으로 낮은 쪽의 스위칭 전위에 연결되므로, 칩(50)은 종종 하측 드라이버 칩으로 불린다. 칩(50)은 페어차일드 반도체 회사에 의해 판매되는 세 개의 하측 게이트 드라이버 모델 FAN 3100C 또는 3100T를 가지는 한 개의 다이에 의해 구현될 수 있고, 이것의 제품 데이터시트는 본원에 참조로 병합된다.
각각의 상측 드라이브 칩들(60A 내지 60C)은 기판(100)의 제1 표면(101)에 접착되고, 복수의 와이어 본드들(70)을 통해 기판(100)의 복수의 전도성 영역들(160)에 연결된다. 와이어 본드들(70), 전도성 영역들(160) 및 네트워크(115)를 통하여, 칩들(60A 내지 60C)은 트랜지스터 다이들(20A 내지 20C)의 전도성 영역들(G)에 각각 차례로 연결된 전도성 영역들(120A 내지 120C)에 각각 드라이브 신호들을 제공한다. 이러한 트랜지스터들은 일반적으로 높은 쪽의 스위칭 전위에 연결되므로, 칩들(60A 내지 60C)은 종종 상측 드라이버 칩들이라고 불린다. 각각의 칩(60A 내지 60C)은 페어차일드 반도체 회사에 의해 판매되는 상측 게이트 드라이버 모델 FAN7361 또는 FAN7362에서 제공되는 다이에 의해 구현될 수 있고, 이것의 제품 데이터시트는 본원에 참조로 병합된다.
도 5를 참조하면, 반도체 다이 패키지(10)는 바람직하게는 기판들(100, 200) 및 구성 요소들(20A 내지 20F, 30A 내지 30F, 40C 내지 40F, 50, 및 60A 내지 60C)의 주위에 적용된 전기 절연 물질의 바디(80)를 더 포함한다. 바디(80)는 바람직하게 기판들(100, 200)의 제2 표면들(102, 202)이 노출되도록 남겨짐으로써, 랜드들(110)과 전도성 영역(220)에 대해 전기 컨택들이 만들어질 수 있다. 바디(80)는 패키지(10)에 대하여 기계적 지탱과 전기 절연을 제공한다. 패키지(10)는 리드가 없는(leadless) 구조를 가지는데, 이는 패키지의 외형을 실질적으로 초과하여 연장되는 전도성 리드가 없다는 것을 의미한다. 그러나, 원하는 경우에는 패키지(10)는 리드들을 가지도록 구성될 수 있다. 패키지(10)의 예시적인 구현예는 20.5nm의 길이, 18mm의 너비, 및 2mm의 두께를 가진다. 이러한 치수는 동일한 구성 요소들을 수납하는 DIP 패키지들 치수의 3분의 1보다 작고, 패키지의 치수에 있어서 적어도 65%의 감소를 나타낸다.
도 7은 본 발명에 따른 반도체 패키지(10)를 포함하는 시스템(300)의 사시도를 나타낸다. 시스템(300)은 상호연결 기판(301), 구성요소들이 접착되는 복수의 상호연결 패드들(302), 복수의 상호연결 트레이스들(303)(시각적 명료성을 위해 이 중에서 몇몇만 도시됨), 패키지(10)의 일 예, 제2 패키지(320), 및 패키지들을 상호연결 패드들(302)에 상호 연결하는 복수의 솔더 범프들(305)을 포함한다. 열발산판(310)은 솔더, 열전도성 접착제 또는 열전도성 그리스(grease)와 같은 것에 의해 패키지(10)의 전도성 영역(220)에 접착될 수 있다.
도 8은 본 발명에 따른 제2 예시적 반도체 다이 패키지(10')의 측면도를 나타낸다. 패키지(10')는 후술되는 차이점들을 제외하고는 동일한 방법으로 구성된 패키지(10)와 동일한 구성 요소들을 포함한다. (1) IC 칩들(50, 60)은 제1 기판(100)의 복수의 전도성 영역들(150, 160)에 각각 플립칩(flip-chip) 본딩되고, (2) 제2 기판(200)은 IC 칩들(50, 60)을 차폐시키고 IC 칩들(50, 60)에 접착되도록 제1 기판(100)의 길이를 따라 더 연장되며, (3) 제1 기판(100)에서 IC 칩들(50, 60)을 가지는 부분은 구성 요소들(20 내지 40)을 가지는 부분과는 이격되지만 플렉 서블(flexible) 회로(170)에 의해 상기 구성 요소들(20 내지 40)을 가지는 부분에 전기적으로 연결되고, (4) IC 칩들(50, 60)의 후면들은 제2 기판(200)의 제1 표면(201)에 접착된다. 이러한 차이점들은 IC 칩들(50, 60)이 제1 기판(100)에 플립칩 본딩될 수 있게 하고, 열 제거를 위하여 IC 칩들(50, 60)의 후면들이 제2 기판(200)에 접착될 수 있게 한다. 플렉서블 회로(170)는 패키지(10')로 하여금 한편으로 IC 칩들(50, 60)과 다른 한편으로 구성 요소들(20 내지 40) 사이에서 두께의 차이를 수용할 수 있게 한다.
상술된 바와 같이, 제1 기판(100)은 다중층 인쇄 회로 기판과 박판 기판(FR4) 또는 세라믹 기판을 포함할 수 있다. 완전한 설명을 위해, 도 9 내지 11에서 예시적인 구현에 따른 여러 층들의 트레이스들과 비아들을 도시한다. 상기 예에서, 4개의 금속층들이 이용된다. 도 9는 기판(100)의 제2 표면(102) 상에 랜드들(110)을 제공하는 제4 금속층을 흰색으로 나타낸다. 도 6의 개략도로부터 발췌된 회로 핀 번호들은 (사용되지 않는) 두 개를 제외하고 각각의 랜드의 옆에 기록되었다. 제3 금속층은 회색톤으로 도시되는데, 트레이스들은 길고 가는 구조들이고, 비아들은 직각 박스들 내부에 "X" 부호들로 표시된 것들이다. 도 9에 도시된 비아들은 제3 및 제4 층들 사이의 비아들이다. 위쪽 세 개의 트레이스들은 상측 드라이버 IC 칩들(60A 내지 60C)과 반도체 다이들(20A 내지 20C)의 전도성 영역들(G) 사이에 전기적 상호 연결들을 제공한다. 중간의 세 개의 세로 방향 트레이스들은 하측 드라이버 IC 칩(50)과 반도체 다이들(20D 내지 20F)의 전도성 영역들(G) 사이에 전기적 상호 연결들을 제공한다. 아래쪽 세 개의 세로 트레이스들은 하측 드라이버 IC 칩(50)과 랜드들(110) 중 일부 사이에 전기적 상호 연결들을 제공한다. 도 10은 제3 금속층을 짙은 회색톤으로, 제2 금속층의 트레이스들은 흰색으로 도시한다. 역시, 트레이스들은 길고 가는 구조들이고, 비아들은 직각 박스들 내부에 "X" 부호들로 표시된다. 도 10에 도시된 비아들은 제3 및 제2 층들 사이의 비아들이다. 제2 금속층은 한편으로 IC 칩들(50, 60A 내지 60C)과, 다른 한편으로 랜드들(110) 사이에 전기적 상호 연결들을 제공한다. 도 11은 제2 금속층은 흰색으로, (제1 표면(101) 상에 배치되는) 제1 금속층은 회색톤으로 도시한다. 제1 층은 이전에 설명된 전도성 영역들(120A 내지 120F, 124, 125A 내지 125F, 150, 160)을 제공한다. 도 11에 도시된 비아들은 제1 및 제2 금속층들 사이의 비아들이고, "X" 부호들로 표시된다. 다이들(20A 내지 20F, 30A 내지 30F)과 제2 기판(200)의 전도성 영역들(211 내지 214)의 위치들은 윤곽만 그렸다. COM 핀(2)(도 6)과 다이들(50, 60A 내지 60C) 사이의 상호 연결들은 본 예시적 레이아웃에서 다이(50)와 이 다이(50)로 향하는 두 개의 와이어 본드들을 통하여 완성된다.
패키지들(10, 10')을 제조하는 예시적인 방법들이 이제부터 설명된다. 예시적인 방법들은 바람직하게는 후술되는 단계들을 포함한다.
(A) IC 칩들(50, 60A 내지 60C)을 제1 기판(100) 위에 조립하고, 와이어 본드들(70) 또는 플립칩 본드들을 이용하여 그것들은 각각 전도성 영역들(150, 160)에 전기적으로 연결하는 단계;
(B) 기판들(100, 200) 중 어느 하나 위에 각각의 반도체 다이들(20A 내지 20F)을, 다이의 전도성 영역들이 기판의 각 전도성 영역들을 향하도록, 그리고 전 도성 접착 소재가 상기 서로 마주하는 전도성 영역들 사이에 배치되도록 조립하는 단계;
(C) 기판들(100, 200) 중 어느 하나 위에 각각의 반도체 다이들(30A 내지 30F)을, 다이의 전도성 영역들이 그 기판의 각 전도성 영역들을 향하도록, 그리고 전도성 접착 소재가 상기 서로 마주하는 전도성 영역들 사이에 배치되도록 조립하는데, 이 단계는 만약 반도체 다이들(20A 내지 20F)이 집적된 다이오드들을 포함하는 경우에 생략될 수 있다;
(D) 기판들(100, 200) 중 어느 하나 위에 전도성 부재들(40C 내지 40F)의 각각을, 다이의 전도성 영역들이 그 기판의 각 전도성 영역들을 향하도록, 그리고 전도성 접착 소재가 상기 서로 마주하는 전도성 영역들 사이에 배치되도록 한 상태에서, 조립하는 단계;
(E) 제1 기판(100) 및 제2 기판(200)을, 반도체 다이들(20A 내지 20F, 30A 내지 30F) 및 전도성 부재들(40C 내지 40F)이 기판들의 제1 표면들 사이에 배치되도록, 그리고 반도체 다이들(20A 내지 20F, 30A 내지 30F)과 전도성 부재들(40C 내지 40F)의 앞서 접착되지 않고 남은 전도성 영역들이 기판의 각 전도성 영역들을 향하게끔 또한 그 사이에 전도성 접착 소재가 배치되게끔 조립되도록, 상기 기판들의 제1 표면들(101, 201)에서 함께 조립하는 단계;
(F) 전도성 접착 소재가 솔더 페이스트 소재를 포함하는 경우, 솔더 페이스트 소재를, 예를 들어 조립된 패키지를 상승된 온도에 노출시키는(예를 들어 열을 가함으로써) 것과 같은 방법으로 리플로우(reflow)하는 단계; 및
(G) 선택적인 단계로서, 패키지들(100, 200)의 측면부 주위와 기판들 사이 틈새의 적어도 일부에 몰딩 소재(80)를 배치하여 하우징을 형성하는 단계.
(A)부터 (D)까지의 단계들의 수행은 어느 단계에 관하여도 전제되지는 않았으므로, 이들 단계는 서로에 대하여 어떠한 시간 시퀀스(예를 들어, 시간 순서)로도 수행될 수 있는데, 그러한 시간 시퀀스는 (A) 내지 (D) 중 여러 단계들 또는 상기 단계들 전체의 비순차적인 시퀀스들을 포함하고, 또한 (A) 내지 (D) 중의 여러 단계들 또는 상기 단계들 모두의 동시 수행을 포함할 수 있다. 추가적으로, 패키지(10)의 제조를 위하여, 단계 (A)는 단계 (E) 및 (F) 중 어느 단계 이후에 수행될 수도 있다. 일반적으로 말하면, 단계 (E)는 통상적으로 단계 (B) 내지 (D)가 수행된 후에 수행된다. 단계 (F)는, 바람직하게는 단계 (B) 내지 (E)의 모든 단계들이 수행된 후에 수행되지만, 예를 들어 조립 단계 (B) 내지 (D) 중 하나 또는 다수가 수행된 후에 리플로우 동작을 수행하는 것과 같이, 단계 (E)와 단계 (B) 내지 (D) 중 하나 또는 다수와 함께 수행될 수도 있다. 또한, 비휘발성 솔더 페이스트(예를 들어, 리플로우에서 가스를 방출하지 않고, 리플로우 후에 세정을 필요로 하지 않는 솔더 페이스트)를 이용하는 경우에는, 단계 (F)는 단계 (G)와 동시에 또는 그 후에 수행될 수 있다. 따라서, 본 발명의 방법 청구항들이 각각의 단계들의 세트들을 기술하더라도, 청구항들은 청구항 문언상 열거된 단계들의 순서에 한정되지 아니하고, 대신에 (하나의 단계가 다른 단계에 선행하거나 후행한다는 명백한 진술과 같은 것에 의해) 청구항 문언으로 다르게 특정되지 않는 한, 단계들의 동시적인 및 비순차적인 수행과 위에서 명백히 기술되지 않았지만 가능할 수 있는 그 밖의 순서들을 포함하여, 상술된 모든 가능한 순서들을 포함하는 것을 이해할 수 있다.
(B)에서 (D)까지의 단계에서, 반도체 다이들(20 내지 30) 및 전도성 부재들(40)은 동일한 기판 또는 서로 다른 기판들 위에 조립될 수 있고, 어떠한 시간 순서로 상기 기판(들) 위에 조립될 수 있으며, 그럼으로써 제조 공정이 조립 장비의 성능들에 따라 가장 효율적인 방식으로 수행되는 것을 가능하게 한다. 구성요소들(20 내지 40)은 픽 앤 플레이스(pick-and-place) 장치를 이용하여 두 개의 기판들의 조립 표면들 중 하나 또는 둘 모두 위에 조립될 수 있다. 단계 (E)에서, 기판들은 높은 정렬 정확도를 요구하지 않는 조립 장치를 이용하여 서로 결합될 수 있다. 이러한 조립 장치는, 예를 들어, 기판들 중 하나에 연결되며, 다른 기판에 대하여 정렬 개구(aperture) 또는 정렬 가이드들(guides)을 제공하는 간단한 지그(jig)를 포함할 수 있다. 반도체 다이 위에 형성되는 상대적으로 큰 사이즈의 연결 패드들은 이러한 빠르고 저렴한 조립 방법이 사용되는 것을 가능하게 한다.
조립 단계들을 수행하는 동안의 구성요소들의 배치와, 동작들을 수행하는 순서의 유연성은 최대 제조 효율과 최소 비용을 위하여 이용 가능한 조립 장치에 본 발명의 방법들이 적용될 수 있게 한다. 하나의 예시적 구현으로서, 하나의 조립 라인에서, 여러 예시 기판들(100)이 하나의 공통 기판 위에 매트릭스 형태로 제공되고, 솔더 페이스트는 전도성 영역들(120A 내지 120F, 124, 125A 내지 125F)의 상부에 (그리고 선택적으로는 만약 다이들(50, 60)이 플립칩 본딩에 의해 부착될 경우에 영역들(150, 160)의 상부에) 프린트되며, 컴포넌트들(20 내지 60)은 픽 앤 플레이스 장치를 이용하여 예시적인 제1 기판(100)들 위에 조립된다. 솔더 페이스트 의 점착성은 이어지는 단계들 동안에 구성 요소들을 제 위치에 유지시킨다. 다이들(50, 60)이 플립칩 본딩되지 않는다면, 그것들은 에폭시와 같은 접착제로 예시 기판들(100)에 부착될 수 있다. 컴포넌트들이 예시 기판들(100) 위에 조립되기 전 또는 조립된 후에, 예시 기판들(100)은 공통 기판으로부터 분리될 수 있다. 또 다른 조립 라인에서, 여러 예시 기판들(200)이 공통 DBC 또는 IMS 기판으로부터 (예를 들어 공통적인 금속층으로부터 전도성 영역들(211 내지 214)을 정의할 수 있도록 패턴 에칭을 한다거나 함으로써) 구성될 수 있고, 솔더 페이스트는 전도성 영역들(211 내지 214)의 상부에 프린트된다. 솔더 페이스트의 프린팅 전에 또는 프링팅 후에, 예시 기판들(200)은 공통 기판으로부터 분리될 수 있다. 이어서, 세 번째 조립 라인에서, 예시 기판들(100, 200)은 세 번째 조립 라인의 맨 처음 스테이션에서 지그를 이용하여 함께 조립된다. 다음에, 조립된 예시 기판들은 리플로우 스테이션으로 보내져서 솔더 페이스트 소재를 가열하고 리플로우하며, 이어서, 와이어 본딩 스테이션으로 보내져서 와이어 본드들(70)을 배치하고, 그 이후에, 몰딩 스테이션으로 보내져서 몰딩 바디(80)를 배치한다. 또 다른 실시예에서, 조립된 예시 기판들은 이어서 솔더 범프 스테이션으로 보내져서 볼그리드 어레이 구현들을 위하여 랜드들(110)에 솔더 범프들(112)을 배치한다. 세 번째 조립 라인에서, 특히 패키지(10')를 제조할 때, 예시 기판들(100, 200)이 결합 및 리플로우 스테이션들을 거치는 동안에 여전히 매트릭스 형태(즉, 공통 기판들의 일부를 이루는 형태)를 유지할 수 있고, 리플로우 단계 후에 쏘잉 스테이션에서 쏘잉 장치를 이용하여 공통 기판들로부터 분리될 수 있다. 또한, 이는 만약 와이어 본드들(70)과 기 판(200)(이 경우에 기판(200)은 다이(50. 60)와 겹칠 것이다) 사이에 충분한 여유 공간(clearance space)이 있다면, 패키지(10)를 제조할 경우에도 가능할 수 있다.
또 다른 예시적인 구현으로서, 하나의 조립 라인에서, 여러 예시 기판들(100)이 하나의 공통 기판 위에 매트릭스 형태로 제공된다. 다이들(50, 60)은 픽 앤 플레이스 장치를 이용하여 예시 기판들(100)에 에폭시와 같은 접착제로써 부착되고, 이어서, 와이어 본드들(70)을 위치시킬 수 있도록 와이어 본딩 스테이션으로 보내진다. 와이어 본딩 동작 전 또는 그 후에, 예시 기판들(100) 은 공통 기판으로부터 분리될 수 있다. 이러한 조립 라인에서, 선택적인 단계로서, 솔더 페이스트 또는 솔더 플럭스(solder flux)는 전도성 영역들(120A 내지 120F, 124, 및 125A 내지 125F)의 상부에 프린트될 수 있다. 두 번째 조립 라인에서, 예시 기판들(200)은 공통 DBC 또는 IMS 기판으로부터 (예를 들어 공통 금속층으로부터 전도성 영역들(211 내지 214)을 정의할 수 있도록 패턴 에칭과 같은 것을 함으로써) 구성되고, 솔더 페이스트는 전도성 영역들(211 내지 214)의 상부에 프린트된다. 솔더 페이스트의 프린팅 이전 또는 이후에, 예시 기판들(200)은 공통 기판으로부터 분리될 수 있다. 조립 스테이션에서, 구성요소들(20 내지 40)은 픽 앤 플레이스 장치를 이용하여 제2 예시 기판들(200) 위에 조립된다. 솔더 페이스트의 점착성은 이어지는 동작들 동안에 구성요소들을 제자리에 유지시킨다. 이어서, 세 번째 조립 라인에서, 예시 기판들(100, 200)은 세 번째 조립 라인의 맨 처음 스테이션에서 지그를 이용하여 함께 조립된다. 다음에, 조립된 예시 기판들은 리플로우 스테이션으로 보내져서 솔더 페이스트 소재를 가열하고 리플로우하며, 이어서 몰딩 스테 이션으로 보내져서 몰딩 바디(80)를 배치한다. 또 다른 실시예에서, 조립된 예시 기판들은 이어서 솔더 범프 스테이션으로 보내져서 랜드들(110) 위의 솔더 범프들(112)을 배치한다. 세 번째 조립 라인에서, 예시 기판들(100, 200)은 결합 및 리플로우 스테이션을 거치는 동안에 여전히 매트릭스 형태(즉, 공통 기판들의 일부로서)일 수 있는데, 이것들은 쏘잉 스테이션에서 쏘잉 장치와 함께 리플로우 단계 후에 공통 기판들로부터 분리될 수 있다. 이는 만약 와이어 본드들(70)과 기판(200)(이 경우에 기판(200)은 다이(50, 60)와 겹칠 것이다.) 사이의 충분한 여유 공간이 있는 경우에 가능할 수 있다.
상술된 반도체 다이 패키지는 회로 기판들을 포함하는 전기적 어셈블리들(assemblies)에서 그 위에 실장된 패키지들과 함께 사용될 수 있다. 이것들은 또한 전화기들, 컴퓨터들 등과 같은 시스템들에서도 사용될 수 있다.
상술된 일부 예들은 리드들의 단자 말단부들이 몰딩 소재의 측방향 모서리들을 넘어서까지 연장되지 않는, MLP 타입의 패키지(microleadframe package)들과 같은, "리드가 없는" 타입의 패키지에 관한 것이다. 본 발명의 실시예들은 또한 리드들이 몰딩 소재의 측방향 면들을 지나서 이어지는 리드 있는(leaded) 패키지들을 포함할 수 있다.
"하나의" 및 "상기"의 어떠한 상술은 특별히 반대로 지시되지 않는 한 하나 또는 그 이상을 의미하는 것으로 의도된다.
본 명세서에서 채택된 용어들 및 표현들은 설명의 차원에서 사용된 것이고 한정하려는 것이 아니며, 또한 청구된 본 발명의 범위 내에서 다양한 변형들이 가 능하다는 점이 인식되고 있는 한, 그러한 용어나 표현들의 사용에 있어서 도시되고 설명된 특징들의 등가물들을 배제하려는 의도는 없다.
나아가, 본 발명의 하나 또는 여러 실시예들의 하나 또는 여러 특징들은, 본 발명의 범위에서 벗어남이 없이, 본 발명의 다른 실시예들의 하나 또는 여러 특징들과 결합할 수 있다.
본 발명이 예시된 실시예들에 관하여 구체적으로 설명되었지만, 본 명세서에 기초하여 다양한 변경, 변용, 개조 및 등가적인 조정이 이루어질 수 있다는 점과 이들이 본 발명 및 첨부된 청구항들의 범위 내에 있음을 의도한 것이라는 점이 이해될 수 있을 것이다.
도 1은 본 발명에 따라 제1 및 제2 기판들을 조립하기 직전인 제1 예시적 반도체 다이 패키지의 분해 사시도를 나타낸다.
도 2는 본 발명에 따라 제1 및 제2 기판들이 서로 조립된 상태인 제1 예시적 반도체 다이 패키지의 상부 사시도를 나타낸다.
도 3은 본 발명에 따라 제1 및 제2 기판들이 서로 조립된 상태인 제1 예시적 반도체 다이 패키지의 횡단면도를 나타낸다.
도 4는 본 발명에 따라 제1 및 제2 기판들이 서로 조립된 상태인 제1 예시적 반도체 다이 패키지의 하부 사시도를 나타낸다.
도 5는 본 발명에 따라 몰딩 소재가 제1 및 제2 기판들의 측면들 주위에 적용된 후인 제1 예시적 반도체 다이 패키지의 상부 사시도를 나타낸다.
도 6은 본 발명에 따라 제1 예시적 반도체 다이 패키지 내부에 수납될 수 있는 전기 회로의 회로 개략도를 나타낸다.
도 7은 본 발명에 따른 예시적인 반도체 다이 패키지를 일체로 하는 제1 예시적 시스템의 상부 사시도를 나타낸다.
도 8은 본 발명에 따라 제1 및 제2 기판들이 서로 조립된 상태인 제2 예시적 반도체 다이 패키지의 횡단면도를 나타낸다.
도 9 내지 11은 본 발명에 따른 제1 기판의 예시적인 구현예 중에서 기판 상의 금속 트레이스 층들과 비아들을 나타낸다.

Claims (25)

  1. 제1 표면과 제2 표면을 가지는 제1 기판으로서, 상기 제1 기판의 상기 제1 표면 상에 배치된 제1 전기 전도성 영역 및 상기 제1 기판의 상기 제1 표면 상에 배치된 제2 전기 전도성 영역을 가지는 제1 기판;
    제1 표면과 제2 표면을 가지는 제2 기판으로서, 상기 제2 기판의 상기 제1 표면 상에 배치된 제1 전기 전도성 영역을 가지는 상기 제2 기판;
    상기 제1 기판의 상기 제1 표면과 상기 제2 기판의 상기 제1 표면 사이에 배치되는 제1 반도체 다이(die)로서, 상기 제1 반도체 다이는 제1 표면과 제2 표면, 상기 제1 표면에 위치하고 상기 제1 기판의 상기 제1 전기 전도성 영역에 대해 제1 전도성 접착 바디(body of conductive adhesive)에 의해 전기적으로 연결되는 제1 전기 전도성 영역, 그리고 상기 제2 표면에 위치하고 상기 제2 기판의 상기 제1 전기 전도성 영역에 대해 제2 전도성 접착 바디에 의해 전기적으로 연결되는 제2 전기 전도성 영역을 가지는 제1 반도체 다이; 및
    상기 제1 기판의 상기 제1 표면과 상기 제2 기판의 상기 제1 표면 사이에 배치되는 제1 전기 전도성 부재(member)로서, 상기 제1 전기 전도성 부재는 제3 전도성 접착 바디를 이용하여 상기 제1 기판의 상기 제2 전기 전도성 영역과 전기적으로 연결되는 제1 전기 전도성 영역과, 제4 전도성 접착 바디를 이용하여 상기 제2 기판의 상기 제1 전기 전도성 영역과 전기적으로 연결되는 제2 전기 전도성 영역을 가지는 제1 전기 전도성 부재를 포함하는 반도체 다이 패키지.
  2. 제1항에 있어서,
    상기 제1 기판은 인쇄 회로 기판을 더 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  3. 제1항에 있어서,
    상기 제1 기판은 상기 제1 기판의 상기 제2 표면 상에 배치된 복수의 전도성 랜드(land)들과, 적어도 하나의 전기적 트레이스(trace)와 하나의 수직 커넥터(connector)로 된 네트워크를 더 포함하고, 상기 전도성 랜드들 중 적어도 하나는 상기 제1 기판의 상기 제1 및 제2 전기 전도성 영역들 중 하나에 전기적으로 연결되는 것을 특징으로 하는 반도체 다이 패키지.
  4. 제1항에 있어서,
    상기 제2 기판은 상기 제2 기판의 상기 제1 및 제2 표면들 상에 배치된 구리층들을 가지는 직접 본딩 구리(direct-bonded-copper) 기판을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  5. 제1항에 있어서,
    상기 제2 기판은 직접 본딩 구리 기판 또는 절연 금속 기판(insulated metal substrate)을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  6. 제1항에 있어서,
    상기 제1 반도체 다이는 수직 트랜지스터 소자를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  7. 제1항에 있어서,
    상기 제1 기판의 상기 제1 표면과 상기 제2 기판의 상기 제1 표면 사이에 배치되는 제2 반도체 다이를 더 포함하고, 상기 제2 반도체 다이는 제1 표면과 제2 표면, 상기 제1 표면에 위치하며 제5 전도성 접착 바디에 의해 상기 제1 기판의 상기 제1 전기 전도성 영역에 전기적으로 연결되는 제1 전기 전도성 영역, 그리고 상기 제2 표면에 위치하며 제6 전도성 접착 바디에 의해 상기 제2 기판의 상기 제1 전기 전도성 영역에 전기적으로 연결되는 제2 전기 전도성 영역을 가지는 것을 특징으로 하는 반도체 다이 패키지.
  8. 제7항에 있어서,
    상기 제2 반도체 다이는 수직 정류기 소자를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  9. 제1항에 있어서,
    상기 제1 기판은 상기 제1 기판의 상기 제1 표면 상에 배치된 제3 전기 전도 성 영역을 더 가지고, 상기 제1 반도체 다이는 상기 제1 반도체 다이의 상기 제1 표면에서의 제3 전기 전도성 영역을 더 가지며,
    상기 제1 반도체 다이의 상기 제3 전기 전도성 영역은 상기 제1 기판의 상기 제3 전기 전도성 영역에 전도성 접착 바디에 의해 전기적으로 연결되는 것을 특징으로 하는 반도체 다이 패키지.
  10. 제9항에 있어서,
    상기 제1 기판에 실장되며, 상기 제1 기판의 전기적 트레이스에 전기적으로 연결되는 전기 전도성 영역을 가지는 제2 반도체 다이를 더 포함하고,
    상기 전기적 트레이스는 상기 제1 반도체 장치의 상기 제3 전기 전도성 영역에 전기적으로 연결되는 것을 특징으로 하는 반도체 다이 패키지.
  11. 제1항에 있어서,
    상기 제1 기판에 실장되며, 상기 제1 기판의 전기적 트레이스에 전기적으로 연결되는 전기 전도성 영역을 포함하는 제2 반도체 다이를 더 포함하고, 상기 전기적 트레이스는 상기 제1 반도체 장치의 전도성 영역에 전기적으로 연결되는 것을 특징으로 하는 반도체 다이 패키지.
  12. 기판 및 상기 기판에 부착되는 제1항의 상기 반도체 다이 패키지를 포함하는 시스템.
  13. 제1 반도체 다이를 제1 기판과 제2 기판 중 하나 위에 조립하는(assembling) 단계로서, 각 기판은 제1 표면, 제2 표면 및 상기 기판의 상기 제1 표면 상에 배치된 전도성 영역을 가지며, 상기 제1 반도체 다이는 제1 표면과 제2 표면, 상기 제1 반도체 다이의 상기 제1 표면 상에 배치된 제1 전도성 영역, 그리고 상기 제1 반도체 다이의 상기 제2 표면 상에 배치된 제2 전도성 영역을 가지고, 또한 상기 제1 반도체 다이는 상기 제1 반도체 다이의 상기 전도성 영역들 중 하나가 상기 기판의 상기 전도성 영역을 향하도록, 그리고 서로 마주보게 된 전도성 영역들 사이에 전도성 접착 소재가 배치되도록 한 상태로 상기 기판들 중 하나의 상기 제1 표면 상에 조립되는 것을 특징으로 하는 단계;
    제1 전도성 부재(conductive member)를 상기 제1 및 제2 기판들 중 하나 위에 조립하는 단계로서, 상기 제1 전도성 부재는 제1 전도성 표면 및 제2 전도성 표면을 가지며, 상기 제1 전도성 부재는 그 전도성 영역들 중 어느 하나가 상기 기판의 상기 전도성 영역을 향하도록, 그리고 서로 마주보게 된 전도성 영역들 사이에 전도성 접착 소재가 배치되도록 한 상태로 상기 기판들 중 하나의 상기 제1 표면 상에 조립되는 것을 특징으로 하는 단계; 및
    상기 제1 및 제2 기판들을, 각자의 제1 표면들의 위치에서, 상기 제1 반도체 다이와 상기 제1 전도성 부재가 상기 기판들의 상기 제1 표면들 사이에 배치되도록, 그리고 상기 제1 반도체 다이의 나머지 한 전도성 영역이 어느 한 기판의 전도성 영역을 향하되 서로 마주보게 된 전도성 영역들 사이에 전도성 접착 소재가 배 치되도록, 나아가 상기 제1 전도성 부재의 나머지 한 전도성 영역이 어느 한 기판의 전도성 영역을 향하되 서로 마주보게 된 전도성 영역들 사이에 전도성 접착 소재가 배치되도록 한 상태로, 조립하는 단계를 포함하는 반도체 다이 패키지 제조 방법.
  14. 제13항에 있어서,
    상기 전도성 접착 소재는 솔더 소재를 포함하고,
    상기 솔더 소재를 리플로우하는(reflowing) 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  15. 제13항에 있어서,
    상기 제1 및 제2 기판들의 측면 주위와 상기 기판들 사이의 적어도 일부의 틈새 사이에 몰딩 소재를 배치하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  16. 제13항에 있어서,
    상기 제1 기판은 인쇄 회로 기판, 박판형(laminated) FR4 기판을 가진 다중층 인쇄 회로 기판, 또는 다중층 세라믹 기판 중 적어도 하나를 포함하고, 상기 제2 기판은 직접 본딩 구리 기판 또는 절연 금속 기판 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  17. 제13항에 있어서,
    상기 제1 기판은 상기 제1 기판의 상기 제1 표면에 배치된 제2 전도성 영역을 더 가지고, 상기 제1 반도체 다이 및 상기 제1 전도성 부재는 상기 제1 기판의 상기 제1 표면 상에서 서로 다른 전도성 영역들에 전기적으로 연결되는 전도성 영역들을 가지는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  18. 제17항에 있어서,
    상기 제1 반도체 다이를 상기 제1 및 제2 기판들 중 하나 위에 조립하는 단계는 상기 제1 반도체 다이를 상기 제1 기판 위에 조립하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  19. 제18항에 있어서,
    상기 제1 전도성 부재를 상기 제1 및 제2 기판들 중 하나 위에 조립하는 단계는 상기 제1 전도성 부재를 상기 제1 기판 위에 조립하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  20. 제18항에 있어서,
    상기 제1 전도성 부재를 상기 제1 및 제2 기판들 중 하나 위에 조립하는 단계는 상기 제1 전도성 부재를 상기 제2 기판 위에 조립하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  21. 제17항에 있어서,
    상기 제1 반도체 다이를 상기 제1 및 제2 기판들 중 하나 위에 조립하는 단계는 상기 제1 반도체 다이를 상기 제2 기판 위에 조립하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  22. 제21항에 있어서,
    상기 제1 전도성 부재를 상기 제1 및 제2 기판들 중 하나 위에 조립하는 단계는 상기 제1 전도성 부재를 상기 제1 기판 위에 조립하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  23. 제21항에 있어서,
    상기 제1 전도성 부재를 상기 제1 및 제2 기판들 중 하나 위에 조립하는 단계는 상기 제1 전도성 부재를 상기 제2 기판 위에 조립하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  24. 제13항에 있어서,
    IC 칩을 상기 제1 기판의 상기 제1 표면에 실장하는 단계 및 복수의 전도성 구조들을 상기 IC 칩과, 상기 제1 기판의 상기 제1 표면 상의 복수의 추가적인 전 도성 영역들 사이에 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
  25. 제13항에 있어서,
    IC 칩을 상기 제1 기판의 상기 제1 표면 상의 복수의 추가적인 전도성 영역들에 플립칩(flip-chip) 본딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조 방법.
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