WO2021112590A2 - 전력반도체 모듈 - Google Patents

전력반도체 모듈 Download PDF

Info

Publication number
WO2021112590A2
WO2021112590A2 PCT/KR2020/017554 KR2020017554W WO2021112590A2 WO 2021112590 A2 WO2021112590 A2 WO 2021112590A2 KR 2020017554 W KR2020017554 W KR 2020017554W WO 2021112590 A2 WO2021112590 A2 WO 2021112590A2
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
semiconductor device
semiconductor module
power semiconductor
conductive spacer
Prior art date
Application number
PCT/KR2020/017554
Other languages
English (en)
French (fr)
Other versions
WO2021112590A3 (ko
Inventor
박익성
Original Assignee
주식회사 아모센스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아모센스 filed Critical 주식회사 아모센스
Publication of WO2021112590A2 publication Critical patent/WO2021112590A2/ko
Publication of WO2021112590A3 publication Critical patent/WO2021112590A3/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Definitions

  • the present invention relates to a power semiconductor module (POWER SEMICONDUCTOR MODULE) having a semiconductor element such as an IGBT module.
  • POWER SEMICONDUCTOR MODULE a power semiconductor module having a semiconductor element such as an IGBT module.
  • a power semiconductor module is a semiconductor module optimized for power conversion or control by modularizing semiconductor devices such as IGBTs in a package.
  • an Insulated Gate Bipolar Transistor is a type of power semiconductor and is a high power switching semiconductor.
  • the switching function to block or allow the flow of electricity can be implemented with other parts or circuits, but the more precise the product, the faster the operation speed and the less power loss is required.
  • the existing switching semiconductor transistor has the disadvantage of being cheap, but having a complicated circuit configuration and slow operation speed, and the MOSFET has the disadvantage of low power and high speed instead of high price, and the IGBT is a combination of the two advantages. evaluated.
  • the power semiconductor module has a structure in which a substrate is placed on a base plate and a semiconductor element is placed on the substrate.
  • the semiconductor device is electrically connected to the substrate by wire bonding made of gold (Au), copper (Cu), or aluminum (Al), and the substrate is also connected to the PCB by wire bonding. .
  • the present invention has been devised to solve the above-described problems, and an object of the present invention is to provide a power semiconductor module capable of lowering an inductance value and high heat dissipation efficiency.
  • the present invention may include a first substrate and at least one semiconductor device bonded to an upper portion of the first substrate in the form of a flip chip.
  • a lower heat sink integrally bonded to the lower surface of the first substrate may be further provided.
  • the first substrate may have an electrode pattern formed of a metal on a ceramic substrate.
  • At least one conductive spacer whose lower end is bonded to the electrode pattern of the first substrate may be further provided.
  • At least one semiconductor element is provided as a first semiconductor element and a second semiconductor element
  • at least one conductive spacer is provided as a first conductive spacer and a second conductive spacer
  • one electrode of the first semiconductor element is provided with a first conductivity It may be connected to the spacer
  • one electrode of the second semiconductor device may be connected to the second conductive spacer.
  • the other electrode of the first semiconductor device and the other electrode of the second semiconductor device may be connected through an electrode pattern of the first substrate.
  • a second substrate may be further provided on the first substrate with at least one conductive spacer interposed therebetween.
  • the second substrate may have an electrode pattern formed of a metal on a ceramic substrate.
  • a connection layer formed by filling the via hole of the second substrate with a conductive material and connecting the electrode pattern of the second substrate and at least one conductive spacer may be further provided.
  • a heat transfer block having a lower end bonded to the upper surface of the at least one semiconductor device and an upper end bonded to the second substrate may be further provided.
  • a bonding layer for bonding an upper end of the at least one conductive spacer to the second substrate may be further provided.
  • a lower heat sink integrally bonded to the lower surface of the first substrate and an upper heat sink integrally bonded to the upper surface of the second substrate may be further provided.
  • At least one conductive spacer may connect the electrode pattern of the first substrate and the electrode pattern of the second substrate.
  • At least one semiconductor device may be bonded to the substrate by a bonding layer including solder or Ag paste.
  • the molding material may be filled in the upper space of the first substrate to form a molding part covering at least one semiconductor device.
  • the at least one conductive spacer may be formed of at least one of Cu, Mo and CuMo alloys.
  • the electrical path between the semiconductor device and the substrate is very short by bonding the flip chip type semiconductor device without using a metal wire when bonding the semiconductor device, and thus the inductance value is decreased. Since it is very small, it can have a package structure that is optimal for the frequency increase pursued in power semiconductors.
  • heat generated within a few ⁇ m of the surface of the semiconductor device is directly transferred to the substrate, and the heat transferred to the substrate is smoothly transferred through the heat sink to have excellent heat dissipation performance.
  • an upper heat sink and a lower heat sink are disposed on the upper and lower sides of the semiconductor device so that the heat dissipation direction can be dualized to the upper and lower sides, thereby further improving heat dissipation performance.
  • FIG. 1 is a cross-sectional view illustrating a power semiconductor module according to an embodiment of the present invention.
  • FIG. 2 is a plan view illustrating a semiconductor device in a power semiconductor module according to an embodiment of the present invention.
  • FIG 3 is a cross-sectional view illustrating a power semiconductor module according to another embodiment of the present invention.
  • FIG. 4 is a cross-sectional view illustrating a power semiconductor module according to another embodiment of the present invention.
  • FIG. 1 is a cross-sectional view illustrating a power semiconductor module according to an embodiment of the present invention
  • FIG. 2 is a plan view illustrating a semiconductor device in the power semiconductor module according to an embodiment of the present invention.
  • the power semiconductor module 1 may include a first substrate 10 and a semiconductor device 20 such as a diode, an IGBT, or a GaN chip. and may be packaged in a case.
  • the semiconductor device 20 is bonded to the upper portion of the first substrate 10 in the form of a flip-chip, so wire bonding is omitted and inductance is It is possible to lower the value as much as possible and improve the heat dissipation performance.
  • the first substrate 10 may be any one of an Active Metal Brazing (AMB) substrate, a Direct Bonded Copper (DBC) substrate, and a Thick Printing Copper (TPC) substrate.
  • AMB Active Metal Brazing
  • DRC Direct Bonded Copper
  • TPC Thick Printing Copper
  • the first substrate 10 may be provided as a ceramic substrate and a ceramic substrate in which an electrode pattern 11 of a metal layer is formed on at least one surface of the ceramic substrate to increase heat dissipation efficiency of the heat generated from the semiconductor device 20 . have.
  • the ceramic substrate may be, for example, any one of alumina (Al 2 O 3 ), AlN, SiN, and Si 3 N 4 .
  • the metal layer may be formed of an electrode pattern for mounting the semiconductor device 20 and an electrode pattern for mounting the driving device by brazing a metal foil on a ceramic substrate.
  • the metal layer may be formed as an electrode pattern in a region where a semiconductor chip or peripheral components are to be mounted.
  • the metal foil may be an aluminum foil or a copper foil as an example.
  • the metal foil is fired at 780° C. to 1100° C. on the ceramic substrate and brazed to the ceramic substrate.
  • Such a substrate is called an AMB (Active Metal Brazing) substrate.
  • an AMB substrate As an example, a DBC (Direct Bonding Copper) substrate, a TPC (Thick Printing Copper) substrate, and a DBA substrate (Direct Brazed Aluminum) may be applied.
  • the AMB substrate is most suitable in terms of durability and heat dissipation efficiency.
  • the semiconductor device 20 is provided with at least one diode, an IGBT (Insulated Gate Bipolar Transistor), a GaN (Gallium Nitride) chip, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a JFET (Junction Field Effect Transistor), It may be any one of HEMT (High Electric Mobility Transistor), but preferably a GaN chip may be used.
  • IGBT Insulated Gate Bipolar Transistor
  • GaN GaN
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • JFET Joint Field Effect Transistor
  • a GaN chip is a semiconductor chip that functions as a high-power (300A) switch and a high-speed ( ⁇ 1MHz) switch, and has the advantage of being strong in heat and reducing the size of the chip than conventional silicon-based semiconductor chips.
  • the GaN chip is a semiconductor chip optimized for high performance and high efficiency because of its high electron mobility and high electron density, enabling high-speed switching and miniaturization.
  • the GaN chip operates stably even at high temperatures and has high output characteristics, enabling high efficiency.
  • the semiconductor device 20 may be bonded to the upper surface of the first substrate 10 in the form of a flip chip by a bonding layer 21 including solder or silver paste. As described above, as the semiconductor device 20 is bonded in a flip-chip form, wire bonding is omitted, so that the inductance value can be as low as possible, and heat dissipation performance can be improved.
  • the solder may be formed of a SnPb-based, SnAg-based, SnAgCu-based, or Cu-based solder paste having high bonding strength and excellent high-temperature reliability.
  • Silver paste has better high-temperature reliability and higher thermal conductivity than solder.
  • the silver paste preferably contains 90 to 99% by weight of Ag powder and 1 to 10% by weight of a binder so as to have high thermal conductivity.
  • the Ag powder is preferably nanoparticles. Ag powder of nanoparticles has high junction density and high thermal conductivity due to its high surface area.
  • the semiconductor device 20 may include a drain electrode, a source electrode, and a gate electrode.
  • the gate electrode is an electrode that turns on/off the semiconductor device 20 using a low voltage.
  • the source electrode is an electrode through which a high current enters and exits.
  • the source electrode and the drain electrode are divided into N-type and P-type so that the direction of current can be changed.
  • the source electrode and the drain electrode are responsible for input and output of current through the first electrode pattern 11a, the second electrode pattern 11b, and the third electrode pattern 11c to which the semiconductor element 20 is bonded.
  • a source electrode may be bonded to a first electrode pattern 11a , and a drain electrode may be bonded to a second electrode pattern 11b .
  • a source electrode may be bonded to the second electrode pattern 11b, and a drain electrode may be bonded to the third electrode pattern 11c.
  • the first and second semiconductor devices 20a and 20b may constitute a high-side circuit and a low-side circuit for high-speed switching applied to motor control and the like.
  • the high-side circuit is close to a high potential, and the power input from the drain terminal D passes through the drain electrode and the source electrode of the second semiconductor element 20b to the connection circuit (not shown) of the second electrode pattern 11b. hour) can be output.
  • the low-side circuit is close to a low potential, and power introduced from the connection circuit of the second electrode pattern 11b passes through the drain electrode and the source electrode of the first semiconductor element 20a and may be output to the source terminal S. have.
  • the lower heat sink 30 may be integrally bonded to the lower surface of the first substrate 10 via the bonding portion 31 .
  • the junction 31 may be formed of Ag, AgCu, AgCuTi, SnAg, SnAgCu, or the like.
  • the bonding portion 31 is formed of a material having high thermal conductivity, heat transferred to the first substrate 10 is smoothly transferred to the lower heat sink 30 to facilitate heat dissipation.
  • the lower heat sink 30 is for dissipating heat generated by the semiconductor device 20 disposed on the first substrate 10 .
  • the lower heat sink 30 may have an area corresponding to that of the first substrate 10 , and may be formed of copper or aluminum to increase heat dissipation efficiency.
  • the first substrate 10 may transfer heat generated from the semiconductor device 20 to the lower heat sink 30 , and in the case of a ceramic substrate, insulate between the semiconductor device 20 and the lower heat sink 30 to prevent a short circuit. can be prevented
  • the molding part 40 may be formed by filling the upper space of the first substrate 10 with a molding material to cover the semiconductor device 20 .
  • the molding part 40 may perform a function of fixing the semiconductor device 20 bonded to the first substrate 10 and protecting it from the outside.
  • the molding unit 40 may be formed by, for example, applying a molding material made of silicone or epoxy to the upper space of the first substrate 10 . When the molding part 40 is formed in this way, the semiconductor device 20 and the like may be covered by the molding part 40 .
  • the structure of the power semiconductor module 1 ′ according to another embodiment of the present invention will be described with reference to FIG. 3 .
  • descriptions of the same components as those of the embodiment shown in FIG. 1 will be omitted, and differences will be mainly described below.
  • the power semiconductor module 1 ′ may further include a second substrate 50 and a conductive spacer 60 .
  • the second substrate 50 may be disposed on the first substrate 10 with a conductive spacer 60 interposed therebetween, which will be described later.
  • the second substrate 50 may be any one of an Active Metal Brazing (AMB) substrate, a Direct Bonded Copper (DBC) substrate, a Thick Printing Copper (TPC) substrate, and a Printed Circuit Board (PCB) substrate.
  • AMB Active Metal Brazing
  • DBC Direct Bonded Copper
  • TPC Thick Printing Copper
  • PCB Printed Circuit Board
  • the second substrate 50 may be provided with a ceramic substrate and a ceramic substrate in which an electrode pattern 52 of a metal layer is formed on at least one surface of the ceramic substrate so as to increase heat dissipation efficiency of the heat generated from the semiconductor device 20 . have.
  • the ceramic substrate on which the ceramic substrate and the electrode pattern 52 of the metal layer are formed has been described in one embodiment, a detailed description thereof will be omitted.
  • the size of the package case can be reduced by configuring the first substrate 10 and the second substrate 50 in an upper and lower multi-layer structure.
  • the first substrate 10 and the second substrate 50 made of a material having high heat dissipation efficiency, such as an AMB substrate, are provided, the first and second substrates 10 disposed on the upper and lower sides of the semiconductor device 20 , 50), the heat dissipation efficiency may be further increased.
  • the heat transfer block 22 may have a lower end bonded to the upper surface of the at least one semiconductor device 20 , and an upper end bonded to the second substrate 50 .
  • the heat transfer block 22 may connect the semiconductor device 20 and the second substrate 50 to increase heat dissipation efficiency and fix the position of the semiconductor device 20 .
  • the heat transfer block 22 may connect the entire upper surface of the semiconductor device 20 to the second substrate 50 to advantageously dissipate heat.
  • the heat transfer block 22 may be formed of at least one of Cu, Mo, and CuMo alloy. For example, it may have a three-layer structure of Cu-CuMo-Cu.
  • the three-layer structure of Cu-CuMo-Cu has high thermal conductivity, which is advantageous for heat dissipation, and has a low coefficient of thermal expansion, so that the gap between the semiconductor device 20 and the second substrate 50 can be stably maintained even at a high temperature.
  • At least one conductive spacer 60 may be provided, and a lower end thereof may be bonded to the electrode pattern 11 of the first substrate 10 .
  • the conductive spacer 60 may directly electrically connect the first substrate 10 and the second substrate 50 , and may maintain a gap between the first substrate 10 and the second substrate 50 .
  • the conductive spacer 60 may directly connect the first and second substrates 10 and 50 to increase bonding strength and improve electrical characteristics.
  • One or more conductive spacers 60 may be disposed adjacent to the semiconductor device 20 .
  • At least one conductive spacer 60 may be provided as a first conductive spacer 60a and a second conductive spacer 60b.
  • the source electrode of the first semiconductor element 20a since the source electrode of the first semiconductor element 20a is bonded to the first electrode pattern 11a, it may be connected to the first conductive spacer 60a.
  • the drain electrode of the second semiconductor device 20b since the drain electrode of the second semiconductor device 20b is bonded to the third electrode pattern 11c, it may be connected to the second conductive spacer 60b. In this case, the drain electrode of the first semiconductor device 20a and the source electrode of the second semiconductor device 20b may be connected to each other through the second electrode pattern 11b of the first substrate 10 .
  • the conductive spacer 60 may be formed of at least one of Cu, Mo, and CuMo alloy.
  • the conductive spacer 60 may have a three-layer structure of Cu-CuMo-Cu.
  • the three-layer structure of Cu-CuMo-Cu has high thermal conductivity, which is advantageous for heat dissipation and has a low coefficient of thermal expansion, so that the gap between the first substrate 10 and the second substrate 50 can be stably maintained at a high temperature.
  • a lower end of the conductive spacer 60 may be brazed to the first electrode pattern 11a and the third electrode pattern 11c of the first substrate 10 , and an upper end of the second substrate via the bonding layer 61 . (50) may be bonded.
  • the bonding layer used during brazing may include at least one of a Ti layer, an Ag layer, and a Cu layer, and the boundary may be vague after brazing bonding. Brazing bonding can be performed at 780 ⁇ 900°C.
  • the bonding layer 61 is made of solder or silver paste.
  • the bonding layer 61 is made of solder or silver paste.
  • the solder may be formed of a SnPb-based, SnAg-based, SnAgCu-based, or Cu-based solder paste having high bonding strength and excellent high-temperature reliability.
  • Silver paste has better high-temperature reliability and higher thermal conductivity than solder.
  • the silver paste preferably contains 90 to 99% by weight of Ag powder and 1 to 10% by weight of a binder so as to have high thermal conductivity.
  • the Ag powder is preferably nanoparticles. Ag powder of nanoparticles has high junction density and high thermal conductivity due to its high surface area.
  • via holes may be formed vertically through the second substrate 50 .
  • the via hole may be filled with a conductive material to form a connection layer 51 connecting the electrode pattern 52 of the second substrate 50 and the conductive spacer 60 .
  • the conductive material may be Ag or an Ag alloy.
  • the Ag alloy may be an Ag-Pd paste.
  • the connection layer 51 formed of a conductive material may electrically connect the electrode pattern 52 disposed on the upper side of the second substrate 50 and the conductive spacer 60 disposed on the lower side of the second substrate 50 .
  • the second substrate 50 is disposed on the first substrate 10 with the conductive spacer 60 interposed therebetween, and the semiconductor device ( 20) may be transferred to the first and second substrates 10 and 50, and the first and second substrates 10 and 50 may be formed of an AMB (Active Metal Brazing) substrate, etc. It is possible to increase the heat dissipation efficiency.
  • the conductive spacer 60 and the heat transfer block 22 may maintain a gap between the first substrate 10 and the second substrate 50 and improve electrical characteristics.
  • the structure of the power semiconductor module 1 ′′ according to another embodiment of the present invention will be described with reference to FIG. 4 .
  • descriptions of the same components as those of the other embodiment shown in FIG. 3 will be omitted, and differences will be mainly described below.
  • the power semiconductor module 1 ′′ may further include an upper heat sink 70 .
  • the upper heat sink 70 may be integrally bonded to the upper surface of the second substrate 50 via the bonding portion 71 .
  • the junction 71 Ag, AgCu, AgCuTi, SnAg, SnAgCu, or the like may be used.
  • the bonding portion 71 is formed of a material having high thermal conductivity, heat transferred to the second substrate 50 is smoothly transferred to the lower heat sink 70 to facilitate heat dissipation.
  • the upper heat sink 70 is for dissipating heat generated from the semiconductor device 20 disposed under the second substrate 50 , and is used together with the lower heat sink 30 to dualize the heat dissipation direction into upper and lower portions. can do.
  • the upper heat sink 70 may have an area corresponding to that of the second substrate 50 , and may be formed of copper or aluminum to increase heat dissipation efficiency.
  • the second substrate 50 may transfer heat generated from the semiconductor device 20 to the upper heat sink 70 .
  • the lower heat sink 30 is integrally bonded to the lower surface of the first substrate 10 and the upper heat sink 70 is integrally bonded to the upper surface of the second substrate 50, so that the heat dissipation direction is changed to the upper and lower surfaces of the second substrate 50 . It can be dualized to the bottom, thereby further improving the heat dissipation performance.
  • the conductive spacer 60 may connect the electrode pattern 11 of the first substrate 10 and the electrode pattern 52 of the second substrate 50 . That is, since the upper heat sink 70 is bonded to the upper surface of the second substrate 50 , the electrode pattern 52 of the second substrate 50 faces the electrode pattern 11 of the first substrate 10 . can be placed as In this state, the conductive spacer 60 has a lower end bonded to the electrode pattern 11 of the first substrate 10 , and an upper end bonded to the electrode pattern 52 of the second substrate 50 , thereby forming the first and second substrates.
  • the electrode patterns 11 and 52 of (10, 50) may be electrically connected, and a gap between the first substrate 10 and the second substrate 50 may be maintained.
  • the electrical path between the semiconductor chip and the substrate is very short by bonding the semiconductor device in the form of a flip chip without applying a metal wire.
  • the inductance value becomes very small, and thus it is possible to have a package structure that is optimal for the frequency increase pursued in the power semiconductor.
  • the lower heat sink 30 is integrally bonded to the lower surface of the first substrate 10
  • the upper heat sink 70 is integrally bonded to the upper surface of the second substrate 50 .
  • the heat dissipation direction can be dualized to the upper and lower portions, thereby further improving the heat dissipation performance.

Abstract

본 발명은 제1 기판과, 제1 기판 상부에 플립칩(Flip Chip) 형태로 접합되는 적어도 하나의 반도체 소자를 구비하는 전력반도체 모듈을 개시한다. 플립칩(Flip Chip) 형태로 반도체 소자를 접합함으로써 반도체 칩과 기판 간의 전기적 거리(path)가 매우 짧아지고, 인덕턴스 값이 매우 작아져 전력반도체에서 추구하는 주파수 상승에 최적인 패키지 구조를 가질 수 있다. 또한, 반도체 소자의 표면 수 ㎛ 이내에서 발생하는 열이 기판으로 바로 전달되고, 기판으로 전달된 열은 히트 싱크를 통해 원활하게 전달되어 우수한 방열 성능을 가질 수 있다.

Description

전력반도체 모듈
본 발명은 IGBT모듈 등의 반도체 소자를 구비하는 전력반도체 모듈(POWER SEMICONDUCTOR MODULE)에 관한 것이다.
전력반도체 모듈은 IGBT 등의 반도체 소자를 패키지에 모듈화하여 전력의 변환이나 제어용으로 최적화한 반도체 모듈이다.
특히, IGBT(Insulated Gate Bipolar Transistor)는 전력용 반도체의 일종으로 고전력 스위칭용 반도체이다.
전기의 흐름을 막거나 통하게 하는 스위칭 기능은 다른 부품이나 회로로도 구현할 수 있지만 정밀한 동작을 필요로 하는 제품일수록 동작속도가 빠르고 전력의 손실이 적은 전용부품을 필요로 하게 된다.
그러나, 기존 스위칭 반도체인 트랜지스터는 가격이 저렴한 대신 회로구성이 복잡하고 동작속도가 느린 단점이 있고, MOSFET은 저전력이고 속도가 빠른 대신 가격이 비싸다는 단점이 있으며, IGBT는 이 둘의 장점만을 결합한 것으로 평가된다.
전력반도체 모듈은 베이스 플레이트(Base Plate) 위에 기판이 놓이고, 기판 상에 반도체 소자가 놓이는 구조이다.
그리고, 반도체 소자는 금(Au), 동(Cu), 알루미늄(Al) 소재의 와이어 본딩(Bond-wire)에 의해 기판과 전기적으로 연결되며, 기판 또한 와이어 본딩에 의해 PCB와 연결되는 구성을 가진다.
그런데, 이러한 와이어 본딩 구조에 의하면, 와이어에 의한 인덕턴스(Inductance) 값이 높아서 현재 전력반도체가 추구하는 높은 주파수에 대응하기에 문제가 발생할 소지가 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 인덕턴스 값을 낮출 수 있고, 방열 효율이 높은 전력반도체 모듈을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 제1 기판과, 제1 기판 상부에 플립칩(Flip Chip) 형태로 접합되는 적어도 하나의 반도체 소자를 포함할 수 있다.
제1 기판의 하면에 일체로 접합되는 하부 히트싱크를 더 구비할 수 있다.
제1 기판은 세라믹 기재에 금속으로 이루어진 전극패턴이 형성될 수 있다.
하단이 제1 기판의 전극패턴에 접합되는 적어도 하나의 전도성 스페이서를 더 구비할 수 있다.
적어도 하나의 반도체 소자는 제1 반도체 소자 및 제2 반도체 소자로 구비되고, 적어도 하나의 전도성 스페이서는 제1 전도성 스페이서 및 제2 전도성 스페이서로 구비되며, 제1 반도체 소자의 하나의 전극은 제1 전도성 스페이서에 연결되고, 제2 반도체 소자의 하나의 전극은 제2 전도성 스페이서에 연결될 수 있다.
제1 반도체 소자의 다른 전극과 제2 반도체 소자의 다른 전극은 제1 기판의 전극패턴을 통해 연결될 수 있다.
적어도 하나의 전도성 스페이서를 사이에 두고 제1 기판의 상부에 배치된 제2 기판을 더 구비할 수 있다.
제2 기판은 세라믹 기재에 금속으로 이루어진 전극패턴이 형성될 수 있다.
제2 기판의 비아홀에 전도성 물질이 충진되어 형성되고, 제2 기판의 전극패턴과 적어도 하나의 전도성 스페이서를 연결하는 연결층을 더 구비할 수 있다.
하단이 적어도 하나의 반도체 소자의 상면에 접합되고, 상단이 제2 기판에 접합되는 열전달블록을 더 구비할 수 있다.
제2 기판에 적어도 하나의 전도성 스페이서의 상단을 접합하는 본딩층을 더 구비할 수 있다.
제1 기판의 하면에 일체로 접합되는 하부 히트싱크와, 제2 기판의 상면에 일체로 접합되는 상부 히트싱크를 더 구비할 수 있다.
적어도 하나의 전도성 스페이서는 제1 기판의 전극패턴과 제2 기판의 전극패턴을 연결할 수 있다.
적어도 하나의 반도체 소자는 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 기판에 접합될 수 있다.
제1 기판의 상부 공간에 몰딩재료가 채워져 형성되고, 적어도 하나의 반도체 소자를 커버하는 몰딩부를 더 구비할 수 있다.
적어도 하나의 전도성 스페이서는 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성될 수 있다.
본 발명은 반도체 소자의 접합 시 금속 소재의 와이어를 사용하지 않고, 플립칩(Flip Chip) 형태의 반도체 소자를 접합함으로써 반도체 소자와 기판 간의 전기적 거리(path)가 매우 짧아지며, 이로 인해 인덕턴스 값이 매우 작아져 전력반도체에서 추구하는 주파수 상승에 최적인 패키지 구조를 가질 수 있다.
또한, 본 발명은 반도체 소자의 표면 수 ㎛ 이내에서 발생하는 열이 기판으로 바로 전달되고, 기판으로 전달된 열은 히트 싱크를 통해 원활하게 전달되어 우수한 방열 성능을 가질 수 있다.
또한, 본 발명은 반도체 소자의 상하측에 상부 히트싱크 및 하부 히트싱크가 배치되어 방열 방향을 상부 및 하부로 이원화할 수 있고, 이를 통해 방열 성능을 보다 더 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전력반도체 모듈을 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력반도체 모듈에서 반도체 소자를 도시한 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력반도체 모듈을 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 전력반도체 모듈을 도시한 단면도이다.
이하 본 발명의 실시예들을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 실시예들의 설명에 있어서, 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 전력반도체 모듈을 도시한 단면도이고, 도 2는 본 발명의 일 실시예에 따른 전력반도체 모듈에서 반도체 소자를 도시한 평면도이다.
도 1에 도시된 바에 의하면, 본 발명의 일 실시예에 따른 전력반도체 모듈(1)은 제1 기판(10) 및 다이오드(Diode), IGBT, GaN 칩 등의 반도체 소자(20)가 구비될 수 있고, 케이스 내에 패키지될 수 있다. 본 발명의 전력반도체 모듈(1)은 와이어 본딩을 사용하는 종래의 전력반도체 모듈과는 달리 반도체 소자(20)가 제1 기판(10)의 상부에 플립칩 형태로 접합됨으로써 와이어 본딩이 생략되어 인덕턴스 값을 최대한 낮출 수 있고, 방열 성능을 향상시킬 수 있다.
제1 기판(10)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 중 어느 하나일 수 있다. 여기서, 제1 기판(10)은 반도체 소자(20)로부터 발생하는 열의 방열 효율을 높일 수 있도록, 세라믹기재와 상기 세라믹기재의 적어도 일면에 금속층의 전극패턴(11)이 형성된 세라믹 기판으로 구비될 수 있다.
세라믹기재는 알루미나(Al 2O 3), AlN, SiN, Si 3N 4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층은 세라믹기재 상에 금속박을 브레이징 접합하여 반도체 소자(20)를 실장하는 전극패턴 및 구동소자를 실장하는 전극패턴으로 형성될 수 있다. 예컨데, 금속층은 반도체 칩 또는 주변 부품이 실장될 영역에 전극패턴으로 형성될 수 있다. 금속박은 알루미늄박 또는 동박인 것을 일 예로 한다. 금속박은 세라믹기재 상에 780℃~1100℃로 소성되어 세라믹기재와 브레이징 접합되는 것을 일 예로 한다. 이러한 기판을 AMB(Active Metal Brazing) 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판, DBA 기판(Direct Brazed Aluminum)을 적용할 수도 있다. 여기서, AMB 기판은 내구성 및 방열 효율면에서 가장 적합하다.
반도체 소자(20)는 적어도 하나가 구비되고, 다이오드(Diode), IGBT(Insulated Gate Bipolar Transistor), GaN(Gallium Nitride) 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor) 중 어느 하나일 수 있으나, 바람직하게는 GaN 칩이 사용될 수 있다.
GaN 칩은 대전력(300A) 스위치 및 고속(~1MHz) 스위치로 기능하는 반도체 칩이고, 기존의 실리콘 기반 반도체 칩보다 열에 강하면서 칩의 크기도 줄일 수 있는 장점이 있다. 또한, GaN 칩은 높은 전자이동도, 높은 전자밀도 특성으로 고속 스위치가 가능하고, 소형화가 가능해 고성능 및 고효율화에 최적화된 반도체 칩이다. 아울러, GaN 칩은 고온에서도 안정적으로 동작하며 고출력 특성을 가져 고효율화가 가능하다.
반도체 소자(20)는 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층(21)에 의해 제1 기판(10)의 상면에 플립칩(flip chip) 형태로 접합될 수 있다. 이와 같이, 반도체 소자(20)가 플립칩 형태로 접합됨에 따라 와이어 본딩이 생략되어 인덕턴스 값을 최대한 낮출 수 있고, 방열 성능도 개선시킬 수 있다.
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
도 2를 참조하면, 반도체 소자(20)는 드레인(Drain) 전극, 소스(Source) 전극, 게이트(Gate) 전극이 구비될 수 있다. 게이트 전극은 낮은 전압을 이용하여 반도체 소자(20)를 온오프(on/off)시키는 전극이다. 소스 전극은 고전류가 들어오고 나가는 전극이다. 소스 전극과 드레인 전극은 N형과 P형으로 구분되어 전류의 방향을 바꿀 수 있다. 소스 전극과 드레인 전극은 반도체 소자(20)가 접합되는 제1 전극패턴(11a), 제2 전극패턴(11b), 제3 전극패턴(11c)을 통해 전류의 입출력을 담당한다.
도 1에 도시된 바에 의하면, 제1 반도체 소자(20a)는 소스 전극이 제1 전극패턴(11a)에 접합되고, 드레인 전극이 제2 전극패턴(11b)에 접합될 수 있다. 제2 반도체 소자(20b)는 소스 전극이 제2 전극패턴(11b)에 접합되고, 드레인 전극이 제3 전극패턴(11c)에 접합될 수 있다.
이러한 제1 및 제2 반도체 소자(20a,20b)는 모터 제어 등에 적용되는 고속 스위칭을 위해 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로를 구성할 수 있다. 예컨데, 하이 사이드 회로는 높은 전위에 가까운 것으로, 드레인 단자(D)에서 유입된 전원이 제2 반도체 소자(20b)의 드레인 전극 및 소스 전극을 통과하여 제2 전극패턴(11b)의 연결 회로(미도시)로 출력될 수 있다. 로우 사이드 회로는 낮은 전위에 가까운 것으로, 제2 전극패턴(11b)의 연결 회로에서 유입된 전원이 제1 반도체 소자(20a)의 드레인 전극 및 소스 전극을 통과하여 소스 단자(S)로 출력될 수 있다.
하부 히트싱크(30)는 접합부(31)를 매개로 제1 기판(10)의 하면에 일체로 접합될 수 있다. 여기서, 접합부(31)는 Ag, AgCu, AgCuTi, SnAg, SnAgCu 등이 사용될 수 있다. 이와 같이, 접합부(31)를 열전도도가 높은 재료로 형성하면, 제1 기판(10)으로 전달된 열을 하부 히트싱크(30)로 원활하게 전달하여 열 방출을 용이하게 할 수 있다.
하부 히트싱크(30)는 제1 기판(10)의 상부에 배치된 반도체 소자(20)에서 발생하는 열의 방열을 위한 것이다. 하부 히트싱크(30)는 제1 기판(10)과 대응되는 면적으로 형성될 수 있고, 방열 효율을 높이기 위해 구리 또는 알루미늄 재질로 형성될 수 있다.
제1 기판(10)은 반도체 소자(20)에서 발생하는 열을 하부 히트싱크(30)로 전달할 수 있고, 세라믹 기판일 경우 반도체 소자(20)와 하부 히트싱크(30) 사이를 절연하여 쇼트를 방지할 수 있다.
한편, 몰딩부(40)는 반도체 소자(20)를 커버하도록 제1 기판(10)의 상부 공간에 몰딩재료가 채워져 형성될 수 있다. 몰딩부(40)는 제1 기판(10) 상에 접합된 반도체 소자(20)를 고정함과 아울러 외부로부터 보호하는 기능을 수행할 수 있다. 몰딩부(40)는 제1 기판(10)의 상부 공간에 실리콘 또는 에폭시 재질의 몰딩재료를 도포하는 방식 등을 통해 형성할 수 있다. 이와 같이 몰딩부(40)가 형성되면, 반도체 소자(20) 등은 몰딩부(40)에 의해 커버될 수 있다.
이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 전력반도체 모듈(1')의 구조를 설명하기로 한다. 설명의 편의상, 도 1에 도시된 일 실시예와 동일한 구성 요소에 대한 설명은 생략하며, 이하 차이점을 위주로 설명하기로 한다.
도 3에 도시된 바에 의하면, 본 발명의 다른 실시예에 따른 전력반도체 모듈(1')은 제2 기판(50) 및 전도성 스페이서(60)를 더 포함하여 구성될 수 있다.
제2 기판(50)은 후술할 전도성 스페이서(60)를 사이에 두고 제1 기판(10)의 상부에 배치될 수 있다. 제2 기판(50)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 및 PCB(Printed Circuit Board) 기판 중 어느 하나일 수 있다. 여기서, 제2 기판(50)은 반도체 소자(20)로부터 발생하는 열의 방열 효율을 높일 수 있도록, 세라믹기재와 상기 세라믹기재의 적어도 일면에 금속층의 전극패턴(52)이 형성된 세라믹 기판으로 구비될 수 있다. 여기서, 세라믹기재와 금속층의 전극패턴(52)이 형성된 세라믹 기판에 대해서는 일 실시예에서 설명하였으므로 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 다른 실시예에 따른 전력반도체 모듈(1)은 제1 기판(10)과 제2 기판(50)을 상하 복층 구조로 구성하여 패키지 케이스의 크기를 줄일 수 있다. 또한, AMB 기판과 같이 방열 효율이 높은 재질의 제1 기판(10)과 제2 기판(50)이 구비될 경우, 반도체 소자(20)의 상하측에 배치된 제1 및 제2 기판(10,50)에 의해 방열 효율이 더 높아질 수 있다.
또한, 열전달블록(22)은 하단이 적어도 하나의 반도체 소자(20)의 상면에 접합되고, 상단이 제2 기판(50)에 접합될 수 있다. 이러한 열전달블록(22)은 반도체 소자(20)와 제2 기판(50)을 연결하여 방열 효율을 높일 수 있고, 반도체 소자(20)의 위치를 고정시킬 수 있다. 열전달블록(22)은 방열에 유리하도록 반도체 소자(20)의 상면 전체를 제2 기판(50)과 연결시킬 수 있다.
열전달블록(22)은 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성될 수 있다. 일 예로, Cu-CuMo-Cu의 3층 구조일 수 있다. Cu-CuMo-Cu의 3층 구조는 열전도도가 높아 방열에 유리하고 저열팽창계수를 가져 고온에서도 반도체 소자(20)과 제2 기판(50) 사이의 간격을 안정적으로 유지할 수 있다.
한편, 전도성 스페이서(60)는 적어도 하나가 구비되고, 하단이 제1 기판(10)의 전극패턴(11)에 접합될 수 있다. 이러한 전도성 스페이서(60)는 제1 기판(10)과 제2 기판(50)을 직접 전기적으로 연결하고, 제1 기판(10)과 제2 기판(50) 사이의 간격을 유지시킬 수 있다. 이와 같이 전도성 스페이서(60)는 제1 및 제2 기판(10,50)을 직접 연결함으로써 접합 강도를 높이고 전기적 특성을 개선할 수 있다. 전도성 스페이서(60)는 반도체 소자(20)와 근접한 위치에 하나 이상이 배치될 수 있다.
적어도 하나의 전도성 스페이서(60)는 제1 전도성 스페이서(60a) 및 제2 전도성 스페이서(60b)로 구비될 수 있다. 여기서, 제1 반도체 소자(20a)의 소스 전극은 제1 전극패턴(11a)에 접합되므로, 제1 전도성 스페이서(60a)에 연결될 수 있다. 또한, 제2 반도체 소자(20b)의 드레인 전극은 제3 전극패턴(11c)에 접합되므로, 제2 전도성 스페이서(60b)에 연결될 수 있다. 이때, 제1 반도체 소자(20a)의 드레인 전극과 제2 반도체 소자(20b)의 소스 전극은 제1 기판(10)의 제2 전극패턴(11b)을 통해 서로 연결될 수 있다.
전도성 스페이서(60)는 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성될 수 있다. 일 예로, 전도성 스페이서(60)는 Cu-CuMo-Cu의 3층 구조일 수 있다. Cu-CuMo-Cu의 3층 구조는 열전도도가 높아 방열에 유리하고 저열팽창계수를 가져 고온에서 제1 기판(10)과 제2 기판(50) 사이의 간격을 안정적으로 유지할 수 있다.
전도성 스페이서(60)는 하단이 제1 기판(10)의 제1 전극패턴(11a) 및 제3 전극패턴(11c)에 브레이징 접합될 수 있고, 상단이 본딩층(61)을 매개로 제2 기판(50)에 접합될 수 있다. 브레이징 시 사용되는 접합층은 Ti층, Ag층 및 Cu층 중 적어도 하나를 포함하여 형성될 수 있고, 브레이징 접합 후 그 경계가 모호할 수 있다. 브레이징 접합은 780~900℃에서 수행할 수 있다.
본딩층(61)은 솔더 또는 은 페이스트로 이루어진다. 전도성 스페이서(60)의 상단과 하단을 제1 기판(10)과 제2 기판(50)에 브레이징 접합하면 2번의 브레이징 공정을 수행해야 한다. 그리고 브레이징 공정을 2번 수행하면 기판에 휨이 발생할 수 있다. 따라서, 전도성 스페이서(60)의 상단은 솔더 또는 은 페이스트로 이루어진 본딩층(61)으로 접합할 수 있다.
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
제2 기판(50)은 비아홀(via hall)이 상하로 관통 형성될 수 있다. 이러한 비아홀은 전도성 물질이 충진되어 제2 기판(50)의 전극패턴(52)과 전도성 스페이서(60)를 연결하는 연결층(51)이 형성될 수 있다. 전도성 물질은 Ag 또는 Ag 합금일 수 있다. Ag 합금은 Ag-Pd 페이스트일 수 있다. 전도성 물질로 형성된 연결층(51)은 제2 기판(50)의 상측에 배치된 전극패턴(52)과 하측에 배치된 전도성 스페이서(60)를 전기적으로 연결할 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 전력반도체 모듈(1')은 전도성 스페이서(60)를 사이에 두고 제1 기판(10)의 상부에 제2 기판(50)이 배치되고, 반도체 소자(20)로부터 발생하는 열이 제1 및 제2 기판(10,50)에 전달될 수 있으며, 제1 및 제2 기판(10,50)이 AMB(Active Metal Brazing) 기판 등으로 형성될 수 있기 때문에 방열 효율을 높일 수 있다. 또한, 전도성 스페이서(60) 및 열전달블록(22)이 제1 기판(10)과 제2 기판(50) 사이의 간격을 유지시킬 수 있고, 전기적 특성을 개선할 수 있다.
이하, 도 4를 참조하여 본 발명의 또 다른 실시예에 따른 전력반도체 모듈(1”)의 구조를 설명하기로 한다. 설명의 편의상, 도 3에 도시된 다른 실시예와 동일한 구성 요소에 대한 설명은 생략하며, 이하 차이점을 위주로 설명하기로 한다.
도 4에 도시된 바에 의하면, 본 발명의 또 다른 실시예에 따른 전력반도체 모듈(1”)은 상부 히트싱크(70)를 더 포함하여 구성될 수 있다.
상부 히트싱크(70)는 접합부(71)를 매개로 제2 기판(50)의 상면에 일체로 접합될 수 있다. 여기서, 접합부(71)는 Ag, AgCu, AgCuTi, SnAg, SnAgCu 등이 사용될 수 있다. 이와 같이, 접합부(71)를 열전도도가 높은 재료로 형성하면, 제2 기판(50)으로 전달된 열을 하부 히트싱크(70)로 원활하게 전달하여 열 방출을 용이하게 할 수 있다.
상부 히트싱크(70)는 제2 기판(50)의 하부에 배치된 반도체 소자(20)에서 발생하는 열의 방열을 위한 것으로, 하부 히트싱크(30)와 함께 사용됨으로써 방열 방향을 상부 및 하부로 이원화할 수 있다. 상부 히트싱크(70)는 제2 기판(50)과 대응되는 면적으로 형성될 수 있고, 방열 효율을 높이기 위해 구리 또는 알루미늄 재질로 형성될 수 있다.
제2 기판(50)은 반도체 소자(20)에서 발생하는 열을 상부 히트싱크(70)로 전달할 수 있다.
이와 같이, 제1 기판(10)의 하면에 하부 히트싱크(30)가 일체로 접합되고, 제2 기판(50)의 상면에 상부 히트싱크(70)가 일체로 접합됨으로써, 방열 방향을 상부 및 하부로 이원화할 수 있고, 이로 인해 방열 성능을 보다 더 향상시킬 수 있다.
또한, 도 4에 도시된 바에 의하면 전도성 스페이서(60)는 제1 기판(10)의 전극패턴(11)과 제2 기판(50)의 전극패턴(52)을 연결할 수 있다. 즉, 상부 히트싱크(70)가 제2 기판(50)의 상면에 접합되기 때문에 제2 기판(50)의 전극패턴(52)은 제1 기판(10)의 전극패턴(11)과 마주하는 방향으로 배치될 수 있다. 이러한 상태에서 전도성 스페이서(60)는 하단이 제1 기판(10)의 전극패턴(11)에 접합되고, 상단이 제2 기판(50)의 전극패턴(52)에 접합됨으로써 제1 및 제2 기판(10,50)의 전극패턴(11,52)을 전기적으로 연결할 수 있고, 제1 기판(10)과 제2 기판(50) 사이의 간격을 유지시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 전력반도체 모듈에 의하면 금속 소재의 와이어를 적용하지 않고, 플립칩(Flip Chip) 형태로 반도체 소자를 접합함으로써 반도체 칩과 기판 간의 전기적 거리(path)가 매우 짧아지고, 이로 인해 인덕턴스 값이 매우 작아져 전력반도체에서 추구하는 주파수 상승에 최적인 패키지 구조를 가질 수 있다.
또한, 본 발명의 전력반도체 모듈은 제1 기판(10)의 하면에 하부 히트싱크(30)가 일체로 접합되고, 제2 기판(50)의 상면에 상부 히트싱크(70)가 일체로 접합됨으로써, 방열 방향을 상부 및 하부로 이원화할 수 있고, 이로 인해 방열 성능을 보다 더 향상시킬 수 있다.
이상과 같은 본 발명은 예시된 도면을 참조하여 설명되었지만, 기재된 실시 예들에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형될 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정 예 또는 변형 예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이며, 본 발명의 권리범위는 첨부된 특허청구범위에 기초하여 해석되어야 할 것이다.

Claims (16)

  1. 제1 기판; 및
    상기 제1 기판 상부에 플립칩(Flip Chip) 형태로 접합되는 적어도 하나의 반도체 소자;
    를 구비하는 전력반도체 모듈.
  2. 제1항에 있어서,
    상기 제1 기판의 하면에 일체로 접합되는 하부 히트싱크를 더 구비하는 전력반도체 모듈.
  3. 제1항에 있어서,
    상기 제1 기판은 세라믹 기재에 금속으로 이루어진 전극패턴이 형성된 전력반도체 모듈.
  4. 제3항에 있어서,
    하단이 상기 제1 기판의 전극패턴에 접합되는 적어도 하나의 전도성 스페이서를 더 구비하는 전력반도체 모듈.
  5. 제4항에 있어서,
    상기 적어도 하나의 반도체 소자는 제1 반도체 소자 및 제2 반도체 소자로 구비되고,
    상기 적어도 하나의 전도성 스페이서는 제1 전도성 스페이서 및 제2 전도성 스페이서로 구비되며,
    상기 제1 반도체 소자의 하나의 전극은 제1 전도성 스페이서에 연결되고, 상기 제2 반도체 소자의 하나의 전극은 제2 전도성 스페이서에 연결되는 전력반도체 모듈.
  6. 제5항에 있어서,
    상기 제1 반도체 소자의 다른 전극과 상기 제2 반도체 소자의 다른 전극은 상기 제1 기판의 전극패턴을 통해 연결된 전력반도체 모듈.
  7. 제4항에 있어서,
    상기 적어도 하나의 전도성 스페이서를 사이에 두고 상기 제1 기판의 상부에 배치된 제2 기판을 더 구비하는 전력반도체 모듈.
  8. 제7항에 있어서,
    상기 제2 기판은 세라믹 기재에 금속으로 이루어진 전극패턴이 형성된 전력반도체 모듈.
  9. 제8항에 있어서,
    상기 제2 기판의 비아홀에 전도성 물질이 충진되어 형성되고, 상기 제2 기판의 전극패턴과 상기 적어도 하나의 전도성 스페이서를 연결하는 연결층을 더 구비하는 전력반도체 모듈.
  10. 제7항에 있어서,
    하단이 상기 적어도 하나의 반도체 소자의 상면에 접합되고, 상단이 상기 제2 기판에 접합되는 열전달블록을 더 구비하는 전력반도체 모듈.
  11. 제7항에 있어서,
    상기 제2 기판에 상기 적어도 하나의 전도성 스페이서의 상단을 접합하는 본딩층을 더 구비하는 전력반도체 모듈.
  12. 제8항에 있어서,
    상기 제1 기판의 하면에 일체로 접합되는 하부 히트싱크; 및
    상기 제2 기판의 상면에 일체로 접합되는 상부 히트싱크를 더 구비하는 전력반도체 모듈.
  13. 제12항에 있어서,
    상기 적어도 하나의 전도성 스페이서는 상기 제1 기판의 전극패턴과 상기 제2 기판의 전극패턴을 연결하는 전력반도체 모듈.
  14. 제1항에 있어서,
    상기 적어도 하나의 반도체 소자는 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 상기 기판에 접합되는 전력반도체 모듈.
  15. 제1항에 있어서,
    상기 제1 기판의 상부 공간에 몰딩재료가 채워져 형성되고, 상기 적어도 하나의 반도체 소자를 커버하는 몰딩부를 더 구비하는 전력반도체 모듈.
  16. 제4항에 있어서,
    상기 적어도 하나의 전도성 스페이서는 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성된 전력반도체 모듈.
PCT/KR2020/017554 2019-12-05 2020-12-03 전력반도체 모듈 WO2021112590A2 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0160681 2019-12-05
KR20190160681 2019-12-05

Publications (2)

Publication Number Publication Date
WO2021112590A2 true WO2021112590A2 (ko) 2021-06-10
WO2021112590A3 WO2021112590A3 (ko) 2021-07-22

Family

ID=76221851

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/017554 WO2021112590A2 (ko) 2019-12-05 2020-12-03 전력반도체 모듈

Country Status (2)

Country Link
KR (1) KR102418458B1 (ko)
WO (1) WO2021112590A2 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022270960A1 (ko) * 2021-06-25 2022-12-29 주식회사 아모센스 파워모듈
KR102611687B1 (ko) * 2021-06-25 2023-12-08 주식회사 아모센스 파워모듈
KR20240041536A (ko) * 2022-09-23 2024-04-01 주식회사 아모그린텍 히트싱크 일체형 파워모듈용 기판 및 그 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8018056B2 (en) * 2005-12-21 2011-09-13 International Rectifier Corporation Package for high power density devices
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
JP5807432B2 (ja) * 2011-08-03 2015-11-10 株式会社明電舎 半導体モジュール及びスペーサ
KR101477357B1 (ko) * 2012-12-20 2014-12-29 삼성전기주식회사 반도체 모듈 및 그 제조 방법
JP2015023194A (ja) * 2013-07-19 2015-02-02 株式会社東芝 半導体装置
KR101897304B1 (ko) * 2013-10-21 2018-09-10 엘지전자 주식회사 파워 모듈
KR102041645B1 (ko) 2014-01-28 2019-11-07 삼성전기주식회사 전력반도체 모듈
SG10201508520PA (en) * 2015-10-14 2017-05-30 Delta Electronics Int’L Singapore Pte Ltd Power module
KR101956996B1 (ko) * 2016-12-15 2019-06-24 현대자동차주식회사 양면냉각형 파워모듈

Also Published As

Publication number Publication date
KR20210070928A (ko) 2021-06-15
KR102418458B1 (ko) 2022-07-07
WO2021112590A3 (ko) 2021-07-22

Similar Documents

Publication Publication Date Title
WO2021112590A2 (ko) 전력반도체 모듈
US10638633B2 (en) Power module, power converter and manufacturing method of power module
KR100616129B1 (ko) 고 전력 ｍｃｍ 패키지
US7005734B2 (en) Double-sided cooling isolated packaged power semiconductor device
US9468087B1 (en) Power module with improved cooling and method for making
US20220319975A1 (en) Semiconductor device
US20160071781A1 (en) Integrated power module with improved isolation and thermal conductivity
US20060043550A1 (en) Hermetic semiconductor package
WO2021162369A1 (ko) 파워모듈 및 그 제조방법
KR102490612B1 (ko) 전력용 반도체 모듈
US20230253393A1 (en) Dual cool power module with stress buffer layer
WO2023149650A1 (ko) 파워모듈 내 터미널의 전기적 연결 및 일체화 고정 장치
CN113826196A (zh) 双侧冷却的电子器件
EP3770962A1 (en) Semiconductor module arrangement
CN113287195B (zh) 半导体装置
WO2022220488A1 (ko) 파워모듈 및 그 제조방법
WO2023033425A1 (ko) 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈
KR20220004442A (ko) 파워모듈
WO2023106848A1 (ko) 양면 냉각 반도체 장치
JP3644161B2 (ja) パワー半導体モジュール
WO2023055127A1 (ko) 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈
KR102661089B1 (ko) 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈
WO2023244003A1 (ko) 세라믹 기판 및 그 제조방법
WO2023234590A1 (ko) 세라믹 기판 및 그 제조방법
KR102362565B1 (ko) 고전압 브리지 정류기

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20895679

Country of ref document: EP

Kind code of ref document: A2

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20895679

Country of ref document: EP

Kind code of ref document: A2