KR102418458B1 - 전력반도체 모듈 - Google Patents

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Abstract

본 발명은 제1 기판과, 제1 기판 상부에 플립칩(Flip Chip) 형태로 접합되는 적어도 하나의 반도체 소자를 구비하는 전력반도체 모듈을 개시한다. 플립칩(Flip Chip) 형태로 반도체 소자를 접합함으로써 반도체 칩과 기판 간의 전기적 거리(path)가 매우 짧아지고, 인덕턴스 값이 매우 작아져 전력반도체에서 추구하는 주파수 상승에 최적인 패키지 구조를 가질 수 있다. 또한, 반도체 소자의 표면 수 ㎛ 이내에서 발생하는 열이 기판으로 바로 전달되고, 기판으로 전달된 열은 히트 싱크를 통해 원활하게 전달되어 우수한 방열 성능을 가질 수 있다.

Description

전력반도체 모듈{POWER SEMICONDUCTOR MODULE}
본 발명은 IGBT모듈 등의 반도체 소자를 구비하는 전력반도체 모듈에 관한 것이다.
전력반도체 모듈은 IGBT 등의 반도체 소자를 패키지에 모듈화하여 전력의 변환이나 제어용으로 최적화한 반도체 모듈이다.
특히, IGBT(Insulated Gate Bipolar Transistor)는 전력용 반도체의 일종으로 고전력 스위칭용 반도체이다.
전기의 흐름을 막거나 통하게 하는 스위칭 기능은 다른 부품이나 회로로도 구현할 수 있지만 정밀한 동작을 필요로 하는 제품일수록 동작속도가 빠르고 전력의 손실이 적은 전용부품을 필요로 하게 된다.
그러나, 기존 스위칭 반도체인 트랜지스터는 가격이 저렴한 대신 회로구성이 복잡하고 동작속도가 느린 단점이 있고, MOSFET은 저전력이고 속도가 빠른 대신 가격이 비싸다는 단점이 있으며, IGBT는 이 둘의 장점만을 결합한 것으로 평가된다.
전력반도체 모듈은 베이스 플레이트(Base Plate) 위에 기판이 놓이고, 기판 상에 반도체 소자가 놓이는 구조이다.
그리고, 반도체 소자는 금(Au), 동(Cu), 알루미늄(Al) 소재의 와이어 본딩(Bond-wire)에 의해 기판과 전기적으로 연결되며, 기판 또한 와이어 본딩에 의해 PCB와 연결되는 구성을 가진다.
그런데, 이러한 와이어 본딩 구조에 의하면, 와이어에 의한 인덕턴스(Inductance) 값이 높아서 현재 전력반도체가 추구하는 높은 주파수에 대응하기에 문제가 발생할 소지가 있다.
공개특허공보 제10-2015-0089609호(2015.08.05 공개)
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 인덕턴스 값을 낮출 수 있고, 방열 효율이 높은 전력반도체 모듈을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 제1 기판과, 제1 기판 상부에 플립칩(Flip Chip) 형태로 접합되는 적어도 하나의 반도체 소자를 포함할 수 있다.
제1 기판의 하면에 일체로 접합되는 하부 히트싱크를 더 구비할 수 있다.
제1 기판은 세라믹 기재에 금속으로 이루어진 전극패턴이 형성될 수 있다.
하단이 제1 기판의 전극패턴에 접합되는 적어도 하나의 전도성 스페이서를 더 구비할 수 있다.
적어도 하나의 반도체 소자는 제1 반도체 소자 및 제2 반도체 소자로 구비되고, 적어도 하나의 전도성 스페이서는 제1 전도성 스페이서 및 제2 전도성 스페이서로 구비되며, 제1 반도체 소자의 하나의 전극은 제1 전도성 스페이서에 연결되고, 제2 반도체 소자의 하나의 전극은 제2 전도성 스페이서에 연결될 수 있다.
제1 반도체 소자의 다른 전극과 제2 반도체 소자의 다른 전극은 제1 기판의 전극패턴을 통해 연결될 수 있다.
적어도 하나의 전도성 스페이서를 사이에 두고 제1 기판의 상부에 배치된 제2 기판을 더 구비할 수 있다.
제2 기판은 세라믹 기재에 금속으로 이루어진 전극패턴이 형성될 수 있다.
제2 기판의 비아홀에 전도성 물질이 충진되어 형성되고, 제2 기판의 전극패턴과 적어도 하나의 전도성 스페이서를 연결하는 연결층을 더 구비할 수 있다.
하단이 적어도 하나의 반도체 소자의 상면에 접합되고, 상단이 제2 기판에 접합되는 열전달블록을 더 구비할 수 있다.
제2 기판에 적어도 하나의 전도성 스페이서의 상단을 접합하는 본딩층을 더 구비할 수 있다.
제1 기판의 하면에 일체로 접합되는 하부 히트싱크와, 제2 기판의 상면에 일체로 접합되는 상부 히트싱크를 더 구비할 수 있다.
적어도 하나의 전도성 스페이서는 제1 기판의 전극패턴과 제2 기판의 전극패턴을 연결할 수 있다.
적어도 하나의 반도체 소자는 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 기판에 접합될 수 있다.
제1 기판의 상부 공간에 몰딩재료가 채워져 형성되고, 적어도 하나의 반도체 소자를 커버하는 몰딩부를 더 구비할 수 있다.
적어도 하나의 전도성 스페이서는 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성될 수 있다.
본 발명은 반도체 소자의 접합 시 금속 소재의 와이어를 사용하지 않고, 플립칩(Flip Chip) 형태의 반도체 소자를 접합함으로써 반도체 소자와 기판 간의 전기적 거리(path)가 매우 짧아지며, 이로 인해 인덕턴스 값이 매우 작아져 전력반도체에서 추구하는 주파수 상승에 최적인 패키지 구조를 가질 수 있다.
또한, 본 발명은 반도체 소자의 표면 수 ㎛ 이내에서 발생하는 열이 기판으로 바로 전달되고, 기판으로 전달된 열은 히트 싱크를 통해 원활하게 전달되어 우수한 방열 성능을 가질 수 있다.
또한, 본 발명은 반도체 소자의 상하측에 상부 히트싱크 및 하부 히트싱크가 배치되어 방열 방향을 상부 및 하부로 이원화할 수 있고, 이를 통해 방열 성능을 보다 더 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전력반도체 모듈을 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력반도체 모듈에서 반도체 소자를 도시한 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력반도체 모듈을 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 전력반도체 모듈을 도시한 단면도이다.
이하 본 발명의 실시예들을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 실시예들의 설명에 있어서, 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 전력반도체 모듈을 도시한 단면도이고, 도 2는 본 발명의 일 실시예에 따른 전력반도체 모듈에서 반도체 소자를 도시한 평면도이다.
도 1에 도시된 바에 의하면, 본 발명의 일 실시예에 따른 전력반도체 모듈(1)은 제1 기판(10) 및 다이오드(Diode), IGBT, GaN 칩 등의 반도체 소자(20)가 구비될 수 있고, 케이스 내에 패키지될 수 있다. 본 발명의 전력반도체 모듈(1)은 와이어 본딩을 사용하는 종래의 전력반도체 모듈과는 달리 반도체 소자(20)가 제1 기판(10)의 상부에 플립칩 형태로 접합됨으로써 와이어 본딩이 생략되어 인덕턴스 값을 최대한 낮출 수 있고, 방열 성능을 향상시킬 수 있다.
제1 기판(10)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 중 어느 하나일 수 있다. 여기서, 제1 기판(10)은 반도체 소자(20)로부터 발생하는 열의 방열 효율을 높일 수 있도록, 세라믹기재와 상기 세라믹기재의 적어도 일면에 금속층의 전극패턴(11)이 형성된 세라믹 기판으로 구비될 수 있다.
세라믹기재는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층은 세라믹기재 상에 금속박을 브레이징 접합하여 반도체 소자(20)를 실장하는 전극패턴 및 구동소자를 실장하는 전극패턴으로 형성될 수 있다. 예컨데, 금속층은 반도체 칩 또는 주변 부품이 실장될 영역에 전극패턴으로 형성될 수 있다. 금속박은 알루미늄박 또는 동박인 것을 일 예로 한다. 금속박은 세라믹기재 상에 780℃~1100℃로 소성되어 세라믹기재와 브레이징 접합되는 것을 일 예로 한다. 이러한 기판을 AMB(Active Metal Brazing) 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판, DBA 기판(Direct Brazed Aluminum)을 적용할 수도 있다. 여기서, AMB 기판은 내구성 및 방열 효율면에서 가장 적합하다.
반도체 소자(20)는 적어도 하나가 구비되고, 다이오드(Diode), IGBT(Insulated Gate Bipolar Transistor), GaN(Gallium Nitride) 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor) 중 어느 하나일 수 있으나, 바람직하게는 GaN 칩이 사용될 수 있다.
GaN 칩은 대전력(300A) 스위치 및 고속(~1MHz) 스위치로 기능하는 반도체 칩이고, 기존의 실리콘 기반 반도체 칩보다 열에 강하면서 칩의 크기도 줄일 수 있는 장점이 있다. 또한, GaN 칩은 높은 전자이동도, 높은 전자밀도 특성으로 고속 스위치가 가능하고, 소형화가 가능해 고성능 및 고효율화에 최적화된 반도체 칩이다. 아울러, GaN 칩은 고온에서도 안정적으로 동작하며 고출력 특성을 가져 고효율화가 가능하다.
반도체 소자(20)는 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층(21)에 의해 제1 기판(10)의 상면에 플립칩(flip chip) 형태로 접합될 수 있다. 이와 같이, 반도체 소자(20)가 플립칩 형태로 접합됨에 따라 와이어 본딩이 생략되어 인덕턴스 값을 최대한 낮출 수 있고, 방열 성능도 개선시킬 수 있다.
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
도 2를 참조하면, 반도체 소자(20)는 드레인(Drain) 전극, 소스(Source) 전극, 게이트(Gate) 전극이 구비될 수 있다. 게이트 전극은 낮은 전압을 이용하여 반도체 소자(20)를 온오프(on/off)시키는 전극이다. 소스 전극은 고전류가 들어오고 나가는 전극이다. 소스 전극과 드레인 전극은 N형과 P형으로 구분되어 전류의 방향을 바꿀 수 있다. 소스 전극과 드레인 전극은 반도체 소자(20)가 접합되는 제1 전극패턴(11a), 제2 전극패턴(11b), 제3 전극패턴(11c)을 통해 전류의 입출력을 담당한다.
도 1에 도시된 바에 의하면, 제1 반도체 소자(20a)는 소스 전극이 제1 전극패턴(11a)에 접합되고, 드레인 전극이 제2 전극패턴(11b)에 접합될 수 있다. 제2 반도체 소자(20b)는 소스 전극이 제2 전극패턴(11b)에 접합되고, 드레인 전극이 제3 전극패턴(11c)에 접합될 수 있다.
이러한 제1 및 제2 반도체 소자(20a,20b)는 모터 제어 등에 적용되는 고속 스위칭을 위해 하이 사이드(High Side) 회로와 로우 사이드(Low Side) 회로를 구성할 수 있다. 예컨데, 하이 사이드 회로는 높은 전위에 가까운 것으로, 드레인 단자(D)에서 유입된 전원이 제2 반도체 소자(20b)의 드레인 전극 및 소스 전극을 통과하여 제2 전극패턴(11b)의 연결 회로(미도시)로 출력될 수 있다. 로우 사이드 회로는 낮은 전위에 가까운 것으로, 제2 전극패턴(11b)의 연결 회로에서 유입된 전원이 제1 반도체 소자(20a)의 드레인 전극 및 소스 전극을 통과하여 소스 단자(S)로 출력될 수 있다.
하부 히트싱크(30)는 접합부(31)를 매개로 제1 기판(10)의 하면에 일체로 접합될 수 있다. 여기서, 접합부(31)는 Ag, AgCu, AgCuTi, SnAg, SnAgCu 등이 사용될 수 있다. 이와 같이, 접합부(31)를 열전도도가 높은 재료로 형성하면, 제1 기판(10)으로 전달된 열을 하부 히트싱크(30)로 원활하게 전달하여 열 방출을 용이하게 할 수 있다.
하부 히트싱크(30)는 제1 기판(10)의 상부에 배치된 반도체 소자(20)에서 발생하는 열의 방열을 위한 것이다. 하부 히트싱크(30)는 제1 기판(10)과 대응되는 면적으로 형성될 수 있고, 방열 효율을 높이기 위해 구리 또는 알루미늄 재질로 형성될 수 있다.
제1 기판(10)은 반도체 소자(20)에서 발생하는 열을 하부 히트싱크(30)로 전달할 수 있고, 세라믹 기판일 경우 반도체 소자(20)와 하부 히트싱크(30) 사이를 절연하여 쇼트를 방지할 수 있다.
한편, 몰딩부(40)는 반도체 소자(20)를 커버하도록 제1 기판(10)의 상부 공간에 몰딩재료가 채워져 형성될 수 있다. 몰딩부(40)는 제1 기판(10) 상에 접합된 반도체 소자(20)를 고정함과 아울러 외부로부터 보호하는 기능을 수행할 수 있다. 몰딩부(40)는 제1 기판(10)의 상부 공간에 실리콘 또는 에폭시 재질의 몰딩재료를 도포하는 방식 등을 통해 형성할 수 있다. 이와 같이 몰딩부(40)가 형성되면, 반도체 소자(20) 등은 몰딩부(40)에 의해 커버될 수 있다.
이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 전력반도체 모듈(1')의 구조를 설명하기로 한다. 설명의 편의상, 도 1에 도시된 일 실시예와 동일한 구성 요소에 대한 설명은 생략하며, 이하 차이점을 위주로 설명하기로 한다.
도 3에 도시된 바에 의하면, 본 발명의 다른 실시예에 따른 전력반도체 모듈(1')은 제2 기판(50) 및 전도성 스페이서(60)를 더 포함하여 구성될 수 있다.
제2 기판(50)은 후술할 전도성 스페이서(60)를 사이에 두고 제1 기판(10)의 상부에 배치될 수 있다. 제2 기판(50)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 및 PCB(Printed Circuit Board) 기판 중 어느 하나일 수 있다. 여기서, 제2 기판(50)은 반도체 소자(20)로부터 발생하는 열의 방열 효율을 높일 수 있도록, 세라믹기재와 상기 세라믹기재의 적어도 일면에 금속층의 전극패턴(52)이 형성된 세라믹 기판으로 구비될 수 있다. 여기서, 세라믹기재와 금속층의 전극패턴(52)이 형성된 세라믹 기판에 대해서는 일 실시예에서 설명하였으므로 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 다른 실시예에 따른 전력반도체 모듈(1)은 제1 기판(10)과 제2 기판(50)을 상하 복층 구조로 구성하여 패키지 케이스의 크기를 줄일 수 있다. 또한, AMB 기판과 같이 방열 효율이 높은 재질의 제1 기판(10)과 제2 기판(50)이 구비될 경우, 반도체 소자(20)의 상하측에 배치된 제1 및 제2 기판(10,50)에 의해 방열 효율이 더 높아질 수 있다.
또한, 열전달블록(22)은 하단이 적어도 하나의 반도체 소자(20)의 상면에 접합되고, 상단이 제2 기판(50)에 접합될 수 있다. 이러한 열전달블록(22)은 반도체 소자(20)와 제2 기판(50)을 연결하여 방열 효율을 높일 수 있고, 반도체 소자(20)의 위치를 고정시킬 수 있다. 열전달블록(22)은 방열에 유리하도록 반도체 소자(20)의 상면 전체를 제2 기판(50)과 연결시킬 수 있다.
열전달블록(22)은 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성될 수 있다. 일 예로, Cu-CuMo-Cu의 3층 구조일 수 있다. Cu-CuMo-Cu의 3층 구조는 열전도도가 높아 방열에 유리하고 저열팽창계수를 가져 고온에서도 반도체 소자(20)과 제2 기판(50) 사이의 간격을 안정적으로 유지할 수 있다.
한편, 전도성 스페이서(60)는 적어도 하나가 구비되고, 하단이 제1 기판(10)의 전극패턴(11)에 접합될 수 있다. 이러한 전도성 스페이서(60)는 제1 기판(10)과 제2 기판(50)을 직접 전기적으로 연결하고, 제1 기판(10)과 제2 기판(50) 사이의 간격을 유지시킬 수 있다. 이와 같이 전도성 스페이서(60)는 제1 및 제2 기판(10,50)을 직접 연결함으로써 접합 강도를 높이고 전기적 특성을 개선할 수 있다. 전도성 스페이서(60)는 반도체 소자(20)와 근접한 위치에 하나 이상이 배치될 수 있다.
적어도 하나의 전도성 스페이서(60)는 제1 전도성 스페이서(60a) 및 제2 전도성 스페이서(60b)로 구비될 수 있다. 여기서, 제1 반도체 소자(20a)의 소스 전극은 제1 전극패턴(11a)에 접합되므로, 제1 전도성 스페이서(60a)에 연결될 수 있다. 또한, 제2 반도체 소자(20b)의 드레인 전극은 제3 전극패턴(11c)에 접합되므로, 제2 전도성 스페이서(60b)에 연결될 수 있다. 이때, 제1 반도체 소자(20a)의 드레인 전극과 제2 반도체 소자(20b)의 소스 전극은 제1 기판(10)의 제2 전극패턴(11b)을 통해 서로 연결될 수 있다.
전도성 스페이서(60)는 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성될 수 있다. 일 예로, 전도성 스페이서(60)는 Cu-CuMo-Cu의 3층 구조일 수 있다. Cu-CuMo-Cu의 3층 구조는 열전도도가 높아 방열에 유리하고 저열팽창계수를 가져 고온에서 제1 기판(10)과 제2 기판(50) 사이의 간격을 안정적으로 유지할 수 있다.
전도성 스페이서(60)는 하단이 제1 기판(10)의 제1 전극패턴(11a) 및 제3 전극패턴(11c)에 브레이징 접합될 수 있고, 상단이 본딩층(61)을 매개로 제2 기판(50)에 접합될 수 있다. 브레이징 시 사용되는 접합층은 Ti층, Ag층 및 Cu층 중 적어도 하나를 포함하여 형성될 수 있고, 브레이징 접합 후 그 경계가 모호할 수 있다. 브레이징 접합은 780~900℃에서 수행할 수 있다.
본딩층(61)은 솔더 또는 은 페이스트로 이루어진다. 전도성 스페이서(60)의 상단과 하단을 제1 기판(10)과 제2 기판(50)에 브레이징 접합하면 2번의 브레이징 공정을 수행해야 한다. 그리고 브레이징 공정을 2번 수행하면 기판에 휨이 발생할 수 있다. 따라서, 전도성 스페이서(60)의 상단은 솔더 또는 은 페이스트로 이루어진 본딩층(61)으로 접합할 수 있다.
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
제2 기판(50)은 비아홀(via hall)이 상하로 관통 형성될 수 있다. 이러한 비아홀은 전도성 물질이 충진되어 제2 기판(50)의 전극패턴(52)과 전도성 스페이서(60)를 연결하는 연결층(51)이 형성될 수 있다. 전도성 물질은 Ag 또는 Ag 합금일 수 있다. Ag 합금은 Ag-Pd 페이스트일 수 있다. 전도성 물질로 형성된 연결층(51)은 제2 기판(50)의 상측에 배치된 전극패턴(52)과 하측에 배치된 전도성 스페이서(60)를 전기적으로 연결할 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 전력반도체 모듈(1')은 전도성 스페이서(60)를 사이에 두고 제1 기판(10)의 상부에 제2 기판(50)이 배치되고, 반도체 소자(20)로부터 발생하는 열이 제1 및 제2 기판(10,50)에 전달될 수 있으며, 제1 및 제2 기판(10,50)이 AMB(Active Metal Brazing) 기판 등으로 형성될 수 있기 때문에 방열 효율을 높일 수 있다. 또한, 전도성 스페이서(60) 및 열전달블록(22)이 제1 기판(10)과 제2 기판(50) 사이의 간격을 유지시킬 수 있고, 전기적 특성을 개선할 수 있다.
이하, 도 4를 참조하여 본 발명의 또 다른 실시예에 따른 전력반도체 모듈(1”)의 구조를 설명하기로 한다. 설명의 편의상, 도 3에 도시된 다른 실시예와 동일한 구성 요소에 대한 설명은 생략하며, 이하 차이점을 위주로 설명하기로 한다.
도 4에 도시된 바에 의하면, 본 발명의 또 다른 실시예에 따른 전력반도체 모듈(1”)은 상부 히트싱크(70)를 더 포함하여 구성될 수 있다.
상부 히트싱크(70)는 접합부(71)를 매개로 제2 기판(50)의 상면에 일체로 접합될 수 있다. 여기서, 접합부(71)는 Ag, AgCu, AgCuTi, SnAg, SnAgCu 등이 사용될 수 있다. 이와 같이, 접합부(71)를 열전도도가 높은 재료로 형성하면, 제2 기판(50)으로 전달된 열을 하부 히트싱크(70)로 원활하게 전달하여 열 방출을 용이하게 할 수 있다.
상부 히트싱크(70)는 제2 기판(50)의 하부에 배치된 반도체 소자(20)에서 발생하는 열의 방열을 위한 것으로, 하부 히트싱크(30)와 함께 사용됨으로써 방열 방향을 상부 및 하부로 이원화할 수 있다. 상부 히트싱크(70)는 제2 기판(50)과 대응되는 면적으로 형성될 수 있고, 방열 효율을 높이기 위해 구리 또는 알루미늄 재질로 형성될 수 있다.
제2 기판(50)은 반도체 소자(20)에서 발생하는 열을 상부 히트싱크(70)로 전달할 수 있다.
이와 같이, 제1 기판(10)의 하면에 하부 히트싱크(30)가 일체로 접합되고, 제2 기판(50)의 상면에 상부 히트싱크(70)가 일체로 접합됨으로써, 방열 방향을 상부 및 하부로 이원화할 수 있고, 이로 인해 방열 성능을 보다 더 향상시킬 수 있다.
또한, 도 4에 도시된 바에 의하면 전도성 스페이서(60)는 제1 기판(10)의 전극패턴(11)과 제2 기판(50)의 전극패턴(52)을 연결할 수 있다. 즉, 상부 히트싱크(70)가 제2 기판(50)의 상면에 접합되기 때문에 제2 기판(50)의 전극패턴(52)은 제1 기판(10)의 전극패턴(11)과 마주하는 방향으로 배치될 수 있다. 이러한 상태에서 전도성 스페이서(60)는 하단이 제1 기판(10)의 전극패턴(11)에 접합되고, 상단이 제2 기판(50)의 전극패턴(52)에 접합됨으로써 제1 및 제2 기판(10,50)의 전극패턴(11,52)을 전기적으로 연결할 수 있고, 제1 기판(10)과 제2 기판(50) 사이의 간격을 유지시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 전력반도체 모듈에 의하면 금속 소재의 와이어를 적용하지 않고, 플립칩(Flip Chip) 형태로 반도체 소자를 접합함으로써 반도체 칩과 기판 간의 전기적 거리(path)가 매우 짧아지고, 이로 인해 인덕턴스 값이 매우 작아져 전력반도체에서 추구하는 주파수 상승에 최적인 패키지 구조를 가질 수 있다.
또한, 본 발명의 전력반도체 모듈은 제1 기판(10)의 하면에 하부 히트싱크(30)가 일체로 접합되고, 제2 기판(50)의 상면에 상부 히트싱크(70)가 일체로 접합됨으로써, 방열 방향을 상부 및 하부로 이원화할 수 있고, 이로 인해 방열 성능을 보다 더 향상시킬 수 있다.
이상과 같은 본 발명은 예시된 도면을 참조하여 설명되었지만, 기재된 실시 예들에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형될 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정 예 또는 변형 예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이며, 본 발명의 권리범위는 첨부된 특허청구범위에 기초하여 해석되어야 할 것이다.
1,1',1”: 전력반도체 모듈 10: 제1 기판
11: 제1 기판의 전극패턴 20: 반도체 소자
21: 접합층 22: 열전달블록
30: 하부 히트싱크 31: 하부 히트싱크의 접합부
40: 몰딩부 50: 제2 기판
51: 연결층 52: 제2 기판의 전극패턴
60: 전도성 스페이서 61: 본딩층
70: 상부 히트싱크 71: 상부 히트싱크의 접합부

Claims (16)

  1. 세라믹 기재에 금속으로 이루어진 전극패턴이 형성된 제1 기판;
    상기 제1 기판 상부에 플립칩(Flip Chip) 형태로 접합되는 적어도 하나의 반도체 소자;
    하단이 상기 제1 기판의 전극패턴에 접합되는 적어도 하나의 전도성 스페이서;
    상기 적어도 하나의 전도성 스페이서를 사이에 두고 상기 제1 기판의 상부에 배치되고, 세라믹 기재에 금속으로 이루어진 전극패턴이 형성된 제2 기판; 및
    상기 제2 기판의 비아홀에 전도성 물질이 충진되어 형성되고, 상기 제2 기판 상면의 전극패턴과 상기 적어도 하나의 전도성 스페이서를 연결하는 연결층;
    을 구비하는 전력반도체 모듈.
  2. 제1항에 있어서,
    상기 제1 기판의 하면에 일체로 접합되는 하부 히트싱크를 더 구비하는 전력반도체 모듈.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 적어도 하나의 반도체 소자는 제1 반도체 소자 및 제2 반도체 소자로 구비되고,
    상기 적어도 하나의 전도성 스페이서는 제1 전도성 스페이서 및 제2 전도성 스페이서로 구비되며,
    상기 제1 반도체 소자의 하나의 전극은 제1 전도성 스페이서에 연결되고, 상기 제2 반도체 소자의 하나의 전극은 제2 전도성 스페이서에 연결되는 전력반도체 모듈.
  6. 제5항에 있어서,
    상기 제1 반도체 소자의 다른 전극과 상기 제2 반도체 소자의 다른 전극은 상기 제1 기판의 전극패턴을 통해 연결된 전력반도체 모듈.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    하단이 상기 적어도 하나의 반도체 소자의 상면에 접합되고, 상단이 상기 제2 기판에 접합되는 열전달블록을 더 구비하는 전력반도체 모듈.
  11. 제1항에 있어서,
    상기 제2 기판에 상기 적어도 하나의 전도성 스페이서의 상단을 접합하는 본딩층을 더 구비하는 전력반도체 모듈.
  12. 삭제
  13. 삭제
  14. 제1항에 있어서,
    상기 적어도 하나의 반도체 소자는 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 상기 제1 기판에 접합되는 전력반도체 모듈.
  15. 제1항에 있어서,
    상기 제1 기판의 상부 공간에 몰딩재료가 채워져 형성되고, 상기 적어도 하나의 반도체 소자를 커버하는 몰딩부를 더 구비하는 전력반도체 모듈.
  16. 제1항에 있어서,
    상기 적어도 하나의 전도성 스페이서는 Cu, Mo 및 CuMo 합금 중 적어도 하나로 형성된 전력반도체 모듈.
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