WO2023033425A1 - 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈 - Google Patents

파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈 Download PDF

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metal layer
power module
layer pattern
conductive
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이지형
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주식회사 아모센스
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Definitions

  • the present invention relates to a ceramic substrate for a power module, a manufacturing method thereof, and a power module having the same, and more particularly, to a ceramic substrate for a power module in which an electrode of a semiconductor device and a metal layer pattern of the ceramic substrate are electrically connected without wires, It relates to a manufacturing method and a power module having the same (CERAMIC SUBSTRATE FOR POWER MODULE, MANUFACTURING METHOD THEREOF AND POWER MODULE WITH THE SAME).
  • a power module is a semiconductor module optimized for power conversion or control by modularizing a semiconductor element into a package.
  • the power module has a structure in which a substrate is placed on a base plate and a semiconductor device is placed on the substrate.
  • a semiconductor device is electrically connected to a board by wire bonding made of gold (Au), copper (Cu), or aluminum (Al), and the board is also connected to a PCB by wire bonding.
  • wire bonding made of gold (Au), copper (Cu), or aluminum (Al)
  • the board is also connected to a PCB by wire bonding.
  • the present invention has been made to solve the above-described problems, and the present invention electrically connects an electrode of a semiconductor device and a metal layer pattern of a ceramic substrate through a conductive spacer without wires, thereby eliminating high-power and high-current electrical hazards. Its purpose is to provide a ceramic substrate for a power module, a manufacturing method thereof, and a power module having the same.
  • a ceramic substrate for a power module is a ceramic substrate for a power module on which a plurality of semiconductor elements are mounted, and includes a ceramic substrate and a metal layer pattern formed on at least one surface of the ceramic substrate. and a plurality of conductive spacers having one surface bonded to the metal layer pattern, and a brazing filler layer that brazes each surface of the metal layer pattern and the conductive spacer, and the conductive spacer may be disposed to be bonded to an electrode of a semiconductor device.
  • the metal layer pattern includes a first metal layer pattern formed on an upper surface of the ceramic substrate and a second metal layer pattern formed on a lower surface of the ceramic substrate, and the conductive spacers include a plurality of first conductive spacers having one surface bonded to the first metal layer pattern; , A plurality of second conductive spacers having one surface bonded to the second metal layer pattern may be included.
  • the conductive spacer may be formed of at least one of Cu, Mo, a CuMo alloy, and a CuW alloy.
  • the brazing filler layer may be made of a material including at least one of Ag, Cu, AgCu, and AgCuTi.
  • the present invention may provide a power module including the ceramic substrate for a power module as described above. Specifically, it includes a pair of ceramic substrates having a metal layer pattern formed on at least one surface of the ceramic substrate, and a plurality of semiconductor elements disposed between the pair of ceramic substrates, wherein each of the pair of ceramic substrates has one surface covered with the metal layer pattern.
  • a plurality of bonded conductive spacers and a brazing filler layer for brazing bonding each surface of the metal layer pattern and the conductive spacer, and the conductive spacer provided on at least one of the pair of ceramic substrates may be bonded to an electrode of a semiconductor device. .
  • the metal layer pattern includes a first metal layer pattern formed on an upper surface of the ceramic substrate and a second metal layer pattern formed on a lower surface of the ceramic substrate, and the conductive spacers include a plurality of first conductive spacers having one surface bonded to the first metal layer pattern; , A plurality of second conductive spacers having one surface bonded to the second metal layer pattern may be included.
  • one of the first conductive spacer and the second conductive spacer may be bonded to an electrode of a semiconductor device.
  • At least one of the first conductive spacer and the second conductive spacer may be formed in an area corresponding to an electrode of a semiconductor device.
  • first conductive spacers and the number of second conductive spacers may be the same.
  • each electrode of the semiconductor element may be bonded to the other surface of each conductive spacer by a bonding layer including solder or silver paste.
  • the present invention may provide a method of manufacturing a ceramic substrate for a power module on which a plurality of semiconductor elements are mounted. Specifically, the steps of forming a metal layer pattern on at least one surface of a ceramic substrate, preparing a plurality of conductive spacers, and brazing bonding the metal layer pattern and one surface of each conductive spacer, wherein the brazing bonding step, A step of arranging the conductive spacer to be bonded to the electrode of the semiconductor device may be included.
  • the conductive spacers may be formed of at least one of Cu, Mo, a CuMo alloy, and a CuW alloy.
  • the brazing bonding step is to place a brazing filler layer having a thickness of 5 ⁇ m or more and 100 ⁇ m or less between one surface of each conductive spacer and the metal layer pattern by any one of paste application, foil attachment, and P-filler. and brazing by melting the brazing filler layer.
  • the brazing filler layer may be made of a material containing at least one of Ag, Cu, AgCu, and AgCuTi.
  • the brazing step may be performed at 450° C. or higher.
  • the present invention electrically connects an electrode of a semiconductor device and a metal layer pattern of a ceramic substrate through a conductive spacer without wires, thereby eliminating electrical risk factors that may occur during wire bonding, converting rated voltage and current, and providing high power Reliability and efficiency can be increased when used.
  • the height between the ceramic substrate and the semiconductor element can be easily adjusted to correspond to the height of the molding mold during the molding process.
  • heat generated from the semiconductor device can be easily transferred to the ceramic substrate through the conductive spacer, thereby increasing heat dissipation efficiency.
  • heat generated from semiconductor elements can be dissipated from both sides of the semiconductor elements through conductive spacers provided on each of a pair of ceramic substrates, even if multiple or large numbers of semiconductor elements are condensed for miniaturization of the power module. characteristics can be maximized.
  • one side of the conductive spacer is brazed to a metal layer pattern of a ceramic substrate via a brazing filler layer, and the other side is bonded to an electrode of a semiconductor device via a bonding layer containing solder or silver paste, so that the bonding strength is improved. High and high temperature reliability is excellent.
  • FIG. 1 is a perspective view illustrating a ceramic substrate for a power module according to an embodiment of the present invention.
  • FIG. 2 is a plan view illustrating a ceramic substrate for a power module according to an embodiment of the present invention.
  • FIG 3 is a side view illustrating a ceramic substrate for a power module according to an embodiment of the present invention.
  • FIG. 4 is a side view illustrating a state in which a plurality of semiconductor elements are bonded to the ceramic substrate for a power module of FIG. 3 .
  • FIG. 5 is a side view illustrating an example in which a ceramic substrate for a power module according to an embodiment of the present invention is disposed on both sides of a plurality of semiconductor elements.
  • FIG. 6 is a side view illustrating a ceramic substrate for a power module according to another embodiment of the present invention.
  • FIG. 7 is a bottom view illustrating a ceramic substrate for a power module according to another embodiment of the present invention.
  • FIG. 8 is a side view illustrating an example in which a ceramic substrate for a power module according to another embodiment of the present invention is disposed on both sides of a plurality of semiconductor elements.
  • FIG. 9 is a flowchart illustrating a method of manufacturing a ceramic substrate for a power module according to an embodiment of the present invention.
  • FIG. 1 is a perspective view showing a ceramic substrate for a power module according to an embodiment of the present invention
  • FIG. 2 is a plan view showing a ceramic substrate for a power module according to an embodiment of the present invention
  • FIG. 3 is an embodiment of the present invention. It is a side view showing a ceramic substrate for a power module according to.
  • a ceramic substrate 100 for a power module includes a ceramic substrate 110, a metal layer pattern 120, a plurality of conductive spacers 130, and a brazing filler layer. 140 may be provided, and a plurality of semiconductor devices 200 may be mounted to configure a power module.
  • the power module of the present invention is bonded to the plurality of conductive spacers 130 of the ceramic substrate 100 by bonding the electrodes of the plurality of semiconductor elements 200, thereby omitting wire bonding, thereby providing high power. , high current electrical risk factors can be excluded, and heat dissipation performance can be improved.
  • the ceramic substrate 110 may be, for example, any one of alumina (Al 2 O 3 ), AlN, SiN, and Si 3 N 4 .
  • the metal layer pattern 120 may be formed as an electrode pattern for mounting a semiconductor device or peripheral components by brazing a metal foil to at least one surface of the ceramic substrate 110 .
  • the metal layer pattern 120 includes a first metal layer pattern 121 formed on the upper surface of the ceramic substrate 110 and a second metal layer pattern 122 formed on the lower surface of the ceramic substrate 110. may be provided.
  • the metal foil constituting the metal layer pattern 120 is, for example, aluminum foil or copper foil.
  • the metal foil is fired on the ceramic substrate 110 at 780° C. to 1100° C.
  • AMB active metal brazing
  • DBC Direct Bonding Copper
  • TPC Thick Printing Copper
  • the AMB substrate is most suitable in terms of durability and heat dissipation efficiency.
  • the thickness of the ceramic substrate 110 may be 0.32t, and the thickness of each of the first metal layer pattern 121 and the second metal layer pattern 122 may be 0.3t, as an example, but is limited thereto. It doesn't work.
  • One surface of the plurality of conductive spacers 130 may be bonded to the metal layer pattern 120 of the ceramic substrate 100 .
  • the conductive spacer 130 may be provided to electrically connect the metal layer pattern 120 and the semiconductor device 200 and adjust a height between the ceramic substrate 100 and the semiconductor device 200 .
  • the area of the conductive spacer 130 may be provided in a block shape having a size of 0.5 mm or more and a thickness of 0.3 mm or more corresponding to the area of an electrode (not shown) of the semiconductor device 200, and the shape of the conductive spacer 130 is not limited thereto and may be provided in various forms.
  • the ceramic substrate 100 for a power module may be sealed with a molding resin (not shown) such as epoxy for protection from the external environment after a plurality of semiconductor elements 200 are mounted corresponding to each of the plurality of conductive spacers 130.
  • a molding resin such as epoxy for protection from the external environment after a plurality of semiconductor elements 200 are mounted corresponding to each of the plurality of conductive spacers 130.
  • the molding resin may be melted under high temperature and high pressure and injected into a mold (not shown) in a liquid state. Afterwards, the cured molding resin protects the plurality of semiconductor devices 200 from external environments such as physical impact, moisture, and contamination, and can stably maintain a coupled state of each component.
  • the molding process uses a molding mold, it is necessary to adjust the height between the ceramic substrate 100 and the semiconductor device 200 according to the height of the molding mold.
  • the ceramic substrate 100 for a power module may include a plurality of conductive spacers 130 integrally bonded to the metal layer pattern 120 .
  • Each of the plurality of conductive spacers 130 may be disposed between an electrode of each of the plurality of semiconductor elements 200 and the metal layer pattern 120 of the ceramic substrate 100 .
  • the conductive spacer 130 is formed to a size corresponding to the height of the molding mold, the height between the ceramic substrate 100 and the semiconductor device 200 can be easily adjusted.
  • the height of the molding mold may be 3 mm to 4 mm, and correspondingly, the conductive spacer 130 may be formed to a thickness of 0.3 mm or more.
  • the present invention arranges a plurality of conductive spacers 130 for height adjustment at portions where electrodes of each of the plurality of semiconductor elements 200 are joined in the metal layer pattern 120 of the ceramic substrate 100. much cheaper in In addition, since the height between the ceramic substrate 100 and the semiconductor device 200 can be easily and variously adjusted according to the height of the conductive spacer 130 , productivity can be improved.
  • the conductive spacer 130 may be used as a conductor to connect circuits. That is, while one surface of the conductive spacer 130 is brazed to the metal layer pattern 120 of the ceramic substrate 100, the electrode of the semiconductor device 200 may be bonded to the other surface. Accordingly, the conductive spacer 130 may electrically connect the electrode of the semiconductor device 200 to the metal layer pattern 120 of the ceramic substrate 100 without wires.
  • the present invention can omit wire bonding by directly connecting the electrode of the semiconductor device 200 and the metal layer pattern 120 of the ceramic substrate 100 using the conductive spacer 130, wire bonding may occur. It is possible to convert the rated voltage and current while removing the electrical risk factors present, and to increase reliability and efficiency when used in high power.
  • the conductive spacer 130 may be made of at least one of Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu, and Cu/W/Cu, or a composite material thereof.
  • the conductive spacer 130 may be formed of at least one of Cu, Mo, a CuMo alloy, and a CuW alloy having excellent coefficients of thermal expansion and thermal conductivity.
  • the conductive spacer 130 may have a three-layer structure of Cu/CuMo/Cu.
  • the three-layer structure of Cu/CuMo/Cu has high thermal conductivity, is advantageous for heat dissipation, and has a low thermal expansion coefficient, so that the distance between the ceramic substrate 100 and the semiconductor device 200 can be stably maintained even at high temperatures, and the ceramic substrate 100 ) It is possible to minimize the occurrence of warpage when bonding with the metal layer pattern 120 by brazing.
  • the conductive spacer 130 may be provided in a state in which thermal stress, thermal deformation, and the like are removed in advance through heat treatment. If thermal stress and thermal strain are removed in advance, thermal stress generated by thermal expansion and contraction in the process of bonding the metal layer pattern 120 of the ceramic substrate 100 and the conductive spacer 130 by brazing is relieved to improve bonding strength. can make it In addition, since the bonding area is not damaged, the heat transfer effect can be improved.
  • each of the plurality of conductive spacers 130 may be brazed to the metal layer pattern 120 via the brazing filler layer 140 .
  • the brazing filler layer 140 bonds the metal layer pattern 120 and one surface of the conductive spacer 130 by brazing, and may be made of a material including at least one of Ag, Cu, AgCu, and AgCuTi.
  • Ag and Cu have high thermal conductivity, they serve to increase bonding strength and facilitate heat transfer between the metal layer pattern 120 and the conductive spacer 130, thereby increasing heat dissipation efficiency.
  • Ti has good wettability, so that Ag and Cu can be easily attached to the metal layer pattern 120 .
  • the brazing filler layer 140 may be formed of a multi-layered thin film.
  • the thin film having a multi-layer structure is intended to compensate for poor performance and increase bonding strength.
  • the brazing filler layer 140 may have a two-layer structure including an Ag layer and a Cu layer formed on the Ag layer.
  • the brazing filler layer 140 may have a three-layer structure including a Ti layer, an Ag layer formed on the Ti layer, and a Cu layer formed on the Ag layer. After the brazing filler layer 140 is used for brazing bonding of the metal layer pattern 120 and the conductive spacer 130, the boundary of the multilayer structure may be blurred. Brazing bonding can be performed at 450°C or higher.
  • FIG. 4 is a side view illustrating a state in which a plurality of semiconductor elements are bonded to the ceramic substrate for a power module of FIG. 3 .
  • each of the plurality of conductive spacers 130 may be bonded to the electrode of the semiconductor device 200 via the bonding layer 300 .
  • the conductive spacer 130 may be bonded to a gate electrode and a source electrode of the semiconductor device 200, and thereby electrically connected to the electrode of the semiconductor device 200. .
  • the plurality of semiconductor devices 200 include a Si chip, a SiC chip, a GaN chip, a Metal Oxide Semiconductor Field Effect Transistor (MOSFET), an Insulated Gate Bipolar Transistor (IGBT), a Junction Field Effect Transistor (JFET), and a High Electric Mobility Transistor (HEMT).
  • FRD Fluor Recovery Diode
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • JFET Junction Field Effect Transistor
  • HEMT High Electric Mobility Transistor
  • electrodes of IGBTs or SiC chips may be mounted on half of the plurality of conductive spacers 130
  • FRD elements may be mounted on the other half of the plurality of conductive spacers 130
  • the other half of the plurality of conductive spacers 130 may be used for heat dissipation or position fixing without a separate device.
  • the bonding layer 300 is for bonding the electrode of the semiconductor device 200 and the other surface of the conductive spacer 130, and may include solder or silver paste.
  • the ceramic substrate 100 may be warped because two brazing processes must be performed.
  • the other surface of the conductive spacer 130 is preferably bonded to the electrode of the semiconductor device 200 by the bonding layer 300 including solder or silver paste.
  • the solder may be formed of a SnPb-based, SnAg-based, SnAgCu-based, or Cu-based solder paste having high bonding strength and excellent high-temperature reliability.
  • Silver paste has better high-temperature reliability and higher thermal conductivity than solder.
  • the silver paste preferably contains 90 to 99% by weight of Ag powder and 1 to 10% by weight of a binder so as to have high thermal conductivity.
  • the Ag powder is preferably a nanoparticle. Nanoparticle Ag powder has high bonding density and high thermal conductivity due to its high surface area.
  • the ceramic substrate for a power module can electrically connect the electrode of the semiconductor device 200 to the metal layer pattern 120 without a wire through the conductive spacer 130, and corresponds to the molding mold.
  • the height between the ceramic substrate 100 and the semiconductor device 200 can be easily and variously adjusted, thereby improving productivity.
  • heat generated from the semiconductor device 200 may be transferred to the ceramic substrate 100 through the conductive spacer 130 to increase heat dissipation efficiency.
  • one surface of the conductive spacer 130 is brazed to the metal layer pattern 120 of the ceramic substrate 100 via the brazing filler layer 140, and the other surface is brazed to the semiconductor device 200 via the bonding layer 300. ), it has high bonding strength and excellent high-temperature reliability.
  • FIG. 5 is a side view illustrating an example in which a ceramic substrate for a power module according to an embodiment of the present invention is disposed on both sides of a plurality of semiconductor elements.
  • a plurality of semiconductor elements 200 may be disposed between a pair of ceramic substrates 100A and 100B.
  • Each of the pair of ceramic substrates 100A and 100B includes a plurality of conductive spacers 130 having one surface bonded to the metal layer pattern 120, and a brazing filler for brazing one surface of each of the metal layer pattern 120 and the conductive spacer 130.
  • Layer 140 may be provided. At least one conductive spacer 130 of the pair of ceramic substrates 100A and 100B may be bonded to and electrically connected to an electrode of the semiconductor device 200 .
  • electrodes formed on the upper surface of the semiconductor element 200 are bonded and electrically connected to the conductive spacer 130 provided on the upper ceramic substrate 100A through the bonding layer 300, and the semiconductor element 200
  • the electrode formed on the lower surface may be bonded and electrically connected to the conductive spacer 130 provided on the lower ceramic substrate 100B through the bonding layer 300 .
  • the electrode of the semiconductor element 200 may be formed only on the lower surface and bonded to the conductive spacer 130 of the lower ceramic substrate 100B, and in this case, the upper surface of the semiconductor element 200 is formed on the upper ceramic substrate 100A for heat dissipation. It can be bonded to the conductive spacer 130 of.
  • heat dissipation performance can be further improved.
  • FIGS. 6 to 8 a ceramic substrate for a power module according to another embodiment of the present invention will be described with reference to FIGS. 6 to 8 .
  • FIG. 6 is a side view showing a ceramic substrate for a power module according to another embodiment of the present invention
  • FIG. 7 is a bottom view showing a ceramic substrate for a power module according to another embodiment of the present invention
  • FIG. This is a side view illustrating an example in which a ceramic substrate for a power module according to another embodiment is disposed on both sides of a plurality of semiconductor elements.
  • a ceramic substrate 100' for a power module includes a first metal layer pattern 121' formed on an upper surface of a ceramic substrate 110' and a second metal layer pattern 121' formed on a lower surface of the ceramic substrate 110'. 2 may include a metal layer pattern 122'.
  • the ceramic substrate 100' includes a plurality of first conductive spacers 131', one surface of which is bonded to the first metal layer pattern 121', and a plurality of first conductive spacers 131', one surface of which is bonded to the second metal layer pattern 122'. 2 conductive spacers 132' may be included.
  • first conductive spacer 131' may be brazed to the first metal layer pattern 121' through the brazing filler layer 140', and one surface of the second conductive spacer 132' may be brazed to the filler layer 140'. It may be brazed to the second metal layer pattern 122' via (140').
  • the upper ceramic substrate 100A' and the lower ceramic substrate 100B' may each have the same number of first conductive spacers 131' and second conductive spacers 132'.
  • the arrangement form of each of the first conductive spacer 131' and the second conductive spacer 132' is not limited to the form shown in the drawings.
  • the first conductive spacer 131' and the second conductive spacer 132' are disposed at offset from each other or opposite to each other with respect to the ceramic substrate 110'. It can be.
  • the ceramic substrate 100' for a power module has conductive spacers 131' and 132' on both sides of the ceramic substrate 100'. It is characterized by being provided. When multiple or large amounts of power semiconductor devices are concentrated to downsize a power module, a large amount of heat is generated. Therefore, heat dissipation characteristics can be maximized by applying a double-sided heat dissipation structure through the conductive spacers 131' and 132' provided on both sides of the ceramic substrate 100' of the present invention.
  • the conductive spacers 131' and 132' may be formed of at least one of a Cu, Mo, CuMo alloy, and a CuW alloy having excellent coefficients of thermal expansion and thermal conductivity, heat generated from the semiconductor device 200 may be effectively dissipated.
  • a plurality of semiconductor elements 200' may be disposed between an upper ceramic substrate 100A' and a lower ceramic substrate 100B'.
  • Each of the upper ceramic substrate 100A' and the lower ceramic substrate 100B' includes a plurality of first conductive spacers 131', one surface of which is bonded to the first metal layer pattern 121', and a second metal layer pattern 122'. It may include a plurality of second conductive spacers 132', one surface of which is bonded to.
  • one of the first conductive spacer 131' and the second conductive spacer 132' may be bonded to and electrically connected to an electrode of the semiconductor device 200.
  • at least one of the first conductive spacer 131' and the second conductive spacer 132' may be formed with an area corresponding to an electrode of the semiconductor device 200'.
  • Each of the plurality of semiconductor devices 200' may be disposed between the second conductive spacer 132' of the upper ceramic substrate 100A' and the first conductive spacer 131' of the lower ceramic substrate 100B'.
  • the electrode formed on the upper surface of the semiconductor element 200' is bonded and electrically connected to the second conductive spacer 132' provided on the upper ceramic substrate 100A' through the bonding layer 300'
  • Electrodes formed on the lower surface of the semiconductor element 200' may be bonded to and electrically connected to the first conductive spacer 131' of the lower ceramic substrate 100B' through the bonding layer 300'.
  • the electrode of the semiconductor element 200' may be formed only on the lower surface and bonded to the first conductive spacer 131' of the lower ceramic substrate 100B', and in this case, the upper surface of the semiconductor element 200' is for heat dissipation. It may be bonded to the second conductive spacer 132' of the upper ceramic substrate 100A'. In this way, when a double-sided cooling type structure in which a pair of ceramic substrates 100A' and 100B' are disposed on both sides of the plurality of semiconductor elements 200' is applied, heat dissipation performance can be further improved.
  • FIG. 9 is a flowchart illustrating a method of manufacturing a ceramic substrate for a power module according to an embodiment of the present invention.
  • a method of manufacturing a ceramic substrate for a power module on which a plurality of semiconductor elements 200 are mounted includes forming a metal layer pattern 120 on at least one surface of a ceramic substrate 110 (S10), A step of preparing a plurality of conductive spacers 130 ( S20 ), and a step of brazing bonding the metal layer pattern 120 and one surface of each of the conductive spacers 130 ( S30 ) may be included.
  • the ceramic substrate 110 may be any one of alumina (Al 2 O 3 ), AlN, SiN, Si 3 N 4 there is.
  • the metal layer pattern 120 may be formed as an electrode pattern for mounting a semiconductor device or a peripheral component by brazing an aluminum foil or a copper foil to at least one surface of the ceramic substrate 110 .
  • the conductive spacers 130 may be formed of at least one of Cu, Mo, a CuMo alloy, and a CuW alloy.
  • the area of the conductive spacer 130 may correspond to the area of an electrode (not shown) of the semiconductor device 200 and may be provided in a block shape having a size of 0.5 mm or more and a thickness of 0.3 mm or more.
  • the step of brazing each surface of the metal layer pattern 120 and the conductive spacer 130 may include disposing the conductive spacer 130 to be bonded to an electrode of the semiconductor device 200 .
  • the conductive spacer 130 is integrally provided on the ceramic substrate 100 and disposed between the electrode of the semiconductor device 200 and the metal layer pattern 120 of the ceramic substrate 100 when the semiconductor device 200 is mounted. can Therefore, the conductive spacer 130 can be easily used to adjust the height between the ceramic substrate 100 and the semiconductor device 200, can maximize heat dissipation characteristics, and connect the electrode of the semiconductor device 200 to the metal layer without wires. It has the advantage of being electrically connected to the pattern 120 .
  • a thickness of 5 ⁇ m or more and 100 ⁇ m or less is formed between one surface of each conductive spacer 130 and the metal layer pattern 120 by any one of paste application, foil attachment, and P-filler.
  • a step of disposing a brazing filler layer 140 having a thickness and brazing by melting the brazing filler layer 140 may be further included.
  • the brazing filler layer 140 may be made of a material including at least one of Ag, Cu, AgCu, and AgCuTi.
  • the step of brazing by melting the brazing filler layer 140 may be performed at 450° C. or higher, and during brazing, an upper weight or pressure may be applied to increase bonding strength and prevent generation of voids.
  • the present invention can electrically connect the electrode of the semiconductor device 200 to the metal layer pattern 120 of the ceramic substrate 100 without a wire through the conductive spacer 130, and corresponding to the molding mold. Since the height between the substrate 100 and the semiconductor device 200 can be easily and variously adjusted, productivity can be improved. In addition, heat generated from the semiconductor device 200 may be transferred to the ceramic substrate 100 through the conductive spacer 130 to increase heat dissipation efficiency. In addition, one surface of the conductive spacer 130 is brazed to the metal layer pattern 120 via the brazing filler layer 140, and the other surface is bonded to the electrode of the semiconductor device 200 via the bonding layer 300. High bonding strength and excellent high temperature reliability.

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Abstract

본 발명은 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈에 관한 것으로, 전도성 스페이서를 매개로 반도체 소자의 전극과 세라믹 기판의 금속층 패턴을 와이어 없이 전기적으로 연결함으로써, 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 변환할 수 있고, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.

Description

파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈
본 발명은 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈에 관한 것으로, 더욱 상세하게는 반도체 소자의 전극과 세라믹 기판의 금속층 패턴을 와이어 없이 전기적으로 연결한 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈(CERAMIC SUBSTRATE FOR POWER MODULE, MANUFACTURING METHOD THEREOF AND POWER MODULE WITH THE SAME)에 관한 것이다.
파워모듈은 반도체 소자를 패키지에 모듈화하여 전력의 변환이나 제어용으로 최적화한 반도체 모듈이다.
파워모듈은 베이스 플레이트(Base Plate) 위에 기판이 놓이고, 기판 상에 반도체 소자가 놓이는 구조이다.
기존의 파워모듈에서 반도체 소자는 금(Au), 동(Cu), 알루미늄(Al) 소재의 와이어 본딩(Bond-wire)에 의해 기판과 전기적으로 연결되며, 기판 또한 와이어 본딩에 의해 PCB와 연결되는 구성을 가진다. 즉, 전기적 신호 및 전력 변환을 위한 전력 이동선로가 와이어 본딩에 의해 이루어지는 구조이다.
그런데, 이러한 와이어 본딩 구조에 의하면, 고전력, 고전류의 전기적 에너지로 인하여 단락, 단선이 발생할 가능성이 있어 차량 전체의 잠재적 위험요소가 되고 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 전도성 스페이서를 매개로 반도체 소자의 전극과 세라믹 기판의 금속층 패턴을 와이어 없이 전기적으로 연결하여 고전력, 고전류의 전기적 위험요소를 배재할 수 있는 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 파워모듈용 세라믹 기판은, 복수의 반도체 소자가 실장되는 파워모듈용 세라믹 기판으로서, 세라믹 기재와, 세라믹 기재의 적어도 일면에 형성된 금속층 패턴과, 일면이 금속층 패턴에 접합된 복수의 전도성 스페이서와, 금속층 패턴과 전도성 스페이서 각각의 일면을 브레이징 접합하는 브레이징 필러층을 구비하고, 전도성 스페이서는 반도체 소자의 전극과 접합되도록 배치될 수 있다.
여기서, 금속층 패턴은 세라믹 기재의 상면에 형성된 제1 금속층 패턴과, 세라믹 기재의 하면에 형성된 제2 금속층 패턴을 포함하며, 전도성 스페이서는 제1 금속층 패턴에 일면이 접합된 복수의 제1 전도성 스페이서와, 제2 금속층 패턴에 일면이 접합된 복수의 제2 전도성 스페이서를 포함할 수 있다.
한편, 전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다. 또한, 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다.
한편, 본 발명은 상기와 같은 파워모듈용 세라믹 기판을 구비하는 파워모듈을 제공할 수 있다. 구체적으로, 세라믹 기재의 적어도 일면에 금속층 패턴이 형성된 한 쌍의 세라믹 기판과, 한 쌍의 세라믹 기판 사이에 배치되는 복수의 반도체 소자를 포함하며, 한 쌍의 세라믹 기판 각각은, 일면이 금속층 패턴에 접합된 복수의 전도성 스페이서와, 금속층 패턴과 전도성 스페이서 각각의 일면을 브레이징 접합하는 브레이징 필러층을 구비하고, 한 쌍의 세라믹 기판 중 적어도 하나에 구비된 전도성 스페이서는 반도체 소자의 전극과 접합될 수 있다.
여기서, 금속층 패턴은 세라믹 기재의 상면에 형성된 제1 금속층 패턴과, 세라믹 기재의 하면에 형성된 제2 금속층 패턴을 포함하고, 전도성 스페이서는 제1 금속층 패턴에 일면이 접합된 복수의 제1 전도성 스페이서와, 제2 금속층 패턴에 일면이 접합된 복수의 제2 전도성 스페이서를 포함할 수 있다.
또한, 한 쌍의 세라믹 기판 각각은, 제1 전도성 스페이서와 제2 전도성 스페이서 중 어느 하나가 반도체 소자의 전극과 접합될 수 있다.
또한, 한 쌍의 세라믹 기판 각각은, 제1 전도성 스페이서와 제2 전도성 스페이서 중 적어도 하나가 반도체 소자의 전극에 대응되는 면적으로 형성될 수 있다.
또한, 제1 전도성 스페이서의 개수 및 제2 전도성 스페이서의 개수는 동일할 수 있다.
한편, 반도체 소자 각각의 전극은 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 전도성 스페이서 각각의 타면에 접합될 수 있다.
한편, 본 발명은 복수의 반도체 소자가 실장되는 파워모듈용 세라믹 기판의 제조방법을 제공할 수 있다. 구체적으로, 세라믹 기재의 적어도 일면에 금속층 패턴을 형성하는 단계와, 복수의 전도성 스페이서를 준비하는 단계와, 금속층 패턴과 전도성 스페이서 각각의 일면을 브레이징 접합하는 단계를 포함하고, 브레이징 접합하는 단계는, 전도성 스페이서를 반도체 소자의 전극과 접합되도록 배치하는 단계를 포함할 수 있다.
복수의 전도성 스페이서를 준비하는 단계에서, 전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다.
브레이징 접합하는 단계는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 전도성 스페이서 각각의 일면과 금속층 패턴 사이에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계와, 브레이징 필러층을 용융시켜 브레이징하는 단계를 더 포함할 수 있다.
브레이징 필러층을 배치하는 단계에서, 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 또한, 브레이징하는 단계는 450℃ 이상에서 수행할 수 있다.
본 발명은 전도성 스페이서를 매개로 반도체 소자의 전극과 세라믹 기판의 금속층 패턴을 와이어 없이 전기적으로 연결함으로써, 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 변환할 수 있고, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.
또한, 본 발명은 세라믹 기판의 금속층 패턴과 반도체 소자의 전극 사이에 전도성 스페이서를 배치함으로써 몰딩 공정 시 몰딩 금형의 높이에 대응하여 세라믹 기판과 반도체 소자 사이의 높이를 용이하게 조절할 수 있다.
또한, 본 발명은 반도체 소자로부터 발생하는 열이 전도성 스페이서를 통해 세라믹 기판에 용이하게 전달되어 방열 효율이 높아질 수 있다.
또한, 본 발명은 파워모듈의 소형화를 위해 반도체 소자를 다중, 다량 집속하더라도 반도체 소자에서 발생하는 열이 한 쌍의 세라믹 기판 각각에 구비된 전도성 스페이서를 통해 반도체 소자의 양면에서 방열될 수 있기 때문에 방열 특성을 극대화할 수 있다.
또한, 본 발명은 전도성 스페이서의 일면이 세라믹 기판의 금속층 패턴에 브레이징 필러층을 매개로 브레이징 접합되고, 타면이 솔더 또는 은 페이스트를 포함하는 접합층을 매개로 반도체 소자의 전극과 접합되어 접합 강도가 높고 고온 신뢰성이 우수하다.
도 1은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 사시도이다.
도 2는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 평면도이다.
도 3은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 측면도이다.
도 4는 도 3의 파워모듈용 세라믹 기판에 복수의 반도체 소자가 접합된 상태를 도시한 측면도이다.
도 5는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판이 복수의 반도체 소자의 양면에 배치된 예를 도시한 측면도이다.
도 6은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판을 도시한 측면도이다.
도 7은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판을 도시한 저면도이다.
도 8은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판이 복수의 반도체 소자의 양면에 배치된 예를 도시한 측면도이다.
도 9는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판의 제조방법을 도시한 흐름도이다.
이하 본 발명의 실시예들을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 실시예들의 설명에 있어서, 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 사시도이고, 도 2는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 평면도이며, 도 3은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 측면도이다.
도 1 내지 도 3에 도시된 바에 의하면, 본 발명의 실시예에 따른 파워모듈용 세라믹 기판(100)은 세라믹 기재(110), 금속층 패턴(120), 복수의 전도성 스페이서(130) 및 브레이징 필러층(140)이 구비될 수 있고, 복수의 반도체 소자(200)가 실장되어 파워모듈을 구성할 수 있다. 본 발명의 파워모듈은 와이어 본딩을 사용하는 종래의 파워모듈과는 달리 복수의 반도체 소자(200)의 전극이 세라믹 기판(100)의 복수의 전도성 스페이서(130)에 접합됨으로써 와이어 본딩이 생략되어 고전력, 고전류의 전기적 위험요소를 배재할 수 있고, 방열 성능을 향상시킬 수 있다.
세라믹 기재(110)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층 패턴(120)은 세라믹 기재(110)의 적어도 일면에 금속박이 브레이징 접합되어 반도체 소자 또는 주변 부품을 실장하기 위한 전극패턴으로 형성될 수 있다. 예컨데, 도 3에 도시된 바와 같이 금속층 패턴(120)은 세라믹 기재(110)의 상면에 형성된 제1 금속층 패턴(121)과, 세라믹 기재(110)의 하면에 형성된 제2 금속층 패턴(122)으로 구비될 수 있다. 금속층 패턴(120)을 이루는 금속박은 알루미늄박 또는 동박인 것을 일 예로 한다. 여기서, 금속박은 세라믹 기재(110) 상에 780℃~1100℃로 소성되어 세라믹 기재(110)와 브레이징 접합되는 것을 일예로 한다. 이러한 기판을 AMB(Active Metal Brazing) 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판을 적용할 수도 있다. 여기서, AMB 기판은 내구성 및 방열 효율면에서 가장 적합하다.
또한, 세라믹 기판(100)에서 세라믹 기재(110)의 두께는 0.32t, 제1 금속층 패턴(121) 및 제2 금속층 패턴(122) 각각의 두께는 0.3t인 것을 일례로 할 수 있으나, 이에 한정되지는 않는다.
복수의 전도성 스페이서(130)는 일면이 세라믹 기판(100)의 금속층 패턴(120) 상에 접합될 수 있다. 이러한 전도성 스페이서(130)는 금속층 패턴(120)과 반도체 소자(200)를 전기적으로 연결하고, 세라믹 기판(100)과 반도체 소자(200) 사이의 높이를 조절하기 위해 구비될 수 있다. 이러한 전도성 스페이서(130)의 면적은 반도체 소자(200)의 전극(미도시) 면적에 대응하여 크기가 0.5mm 이상이고 두께가 0.3mm 이상인 블록 형태로 구비될 수 있으며, 전도성 스페이서(130)의 형태는 이에 한정되지 않고 다양한 형태로 구비될 수 있다.
파워모듈용 세라믹 기판(100)은 복수의 전도성 스페이서(130) 각각에 대응하여 복수의 반도체 소자(200)가 실장된 후 외부 환경으로부터의 보호를 위해 에폭시 등의 몰딩 수지(미도시)로 밀봉될 수 있다. 몰딩 수지는 고온 고압 하에서 용융되어 액상으로 몰드 금형(미도시) 내로 주입될 수 있다. 이후에 경화된 몰딩 수지는 복수의 반도체 소자(200)를 물리적 충격, 습기, 오염 등의 외부 환경으로부터 보호하며, 각 구성요소들의 결합 상태를 안정적으로 유지시킬 수 있다. 이와 같이 몰딩 공정은 몰딩 금형을 이용하므로, 몰딩 금형의 높이에 따라 세라믹 기판(100)과 반도체 소자(200) 사이의 높이를 조절할 필요가 있다. 만약 세라믹 기판(100)과 반도체 소자(200) 사이의 높이가 몰딩 금형의 높이에 따라 적절하게 조절되지 않으면, EMC(epoxy molding compound)가 몰드 금형 내에 채워지는데 문제가 발생할 수 있다. 만약 세라믹 기판(100)과 반도체 소자(200) 사이의 높이에 따라 몰딩 금형 등의 장비들을 교체한다면 많은 비용이 발생하기 때문에 바람직하지 않다.
따라서, 본 발명의 실시예에 따른 파워모듈용 세라믹 기판(100)은 금속층 패턴(120)에 일체로 접합된 복수의 전도성 스페이서(130)가 구비될 수 있다. 복수의 전도성 스페이서(130) 각각은 복수의 반도체 소자(200) 각각의 전극과 세라믹 기판(100)의 금속층 패턴(120) 사이에 배치될 수 있다. 이러한 전도성 스페이서(130)가 몰딩 금형의 높이에 대응하는 크기로 형성됨에 따라 세라믹 기판(100)과 반도체 소자(200) 사이의 높이가 용이하게 조절될 수 있다. 일예로, 몰딩 금형의 높이는 3mm 내지 4mm일 수 있고, 이에 대응하여 전도성 스페이서(130)는 0.3mm 이상의 두께로 형성될 수 있다.
만약 전도성 스페이서(130)를 배치하지 않고 세라믹 기판(100)의 금속층 패턴(120)을 더 높게 형성하여 세라믹 기판(100)과 반도체 소자(200) 사이의 높이를 조절할 경우, 금속층 패턴(120) 전체의 두께를 더 두껍게 형성해야 하므로 비용이 많이 드는 단점이 있다. 반면, 본 발명은 세라믹 기판(100)의 금속층 패턴(120)에서 복수의 반도체 소자(200) 각각의 전극이 접합되는 부분들에 높이 조절을 위한 복수의 전도성 스페이서(130)를 배치하기 때문에 비용 면에서 훨씬 저렴하다. 또한, 전도성 스페이서(130)의 높이에 따라 세라믹 기판(100)과 반도체 소자(200) 사이의 높이가 쉽고 다양하게 조절될 수 있기 때문에 생산성을 향상시킬 수 있다.
또한, 전도성 스페이서(130)는 도전체로서 회로를 연결하기 위해서 사용될 수 있다. 즉, 전도성 스페이서(130)는 일면이 세라믹 기판(100)의 금속층 패턴(120)에 브레이징 접합된 상태에서 반도체 소자(200)의 전극이 타면에 접합될 수 있다. 따라서, 전도성 스페이서(130)는 와이어 없이 반도체 소자(200)의 전극을 세라믹 기판(100)의 금속층 패턴(120)과 전기적으로 연결할 수 있다.
이와 같이, 본 발명은 전도성 스페이서(130)를 이용해 반도체 소자(200)의 전극과 세라믹 기판(100)의 금속층 패턴(120)을 직접적으로 연결하여 와이어 본딩을 생략할 수 있기 때문에 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 변환할 수 있고, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.
전도성 스페이서(130)는 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있다. 바람직하게는, 전도성 스페이서(130)는 열팽창계수와 열전도도가 우수한 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다.
일예로, 전도성 스페이서(130)는 Cu/CuMo/Cu의 3층 구조일 수 있다. Cu/CuMo/Cu의 3층 구조는 열전도도가 높아 방열에 유리하고 저열팽창계수를 가져 고온에서도 세라믹 기판(100)과 반도체 소자(200) 사이의 간격을 안정적으로 유지할 수 있으며, 세라믹 기판(100)의 금속층 패턴(120)과 브레이징 접합 시 휨 발생을 최소화할 수 있다.
이러한 전도성 스페이서(130)는 열처리를 통해 열응력, 열변형 등이 사전에 제거된 상태로 구비될 수도 있다. 열응력, 열변형이 사전에 제거되면, 세라믹 기판(100)의 금속층 패턴(120)과 전도성 스페이서(130)를 브레이징 접합하는 과정에서 열팽창과 열수축에 의해 생성되는 열응력이 완화되어 접합 강도를 향상시킬 수 있다. 또한, 접합 부위가 손상되지 않기 때문에 열 전달 효과가 우수해질 수 있다.
도 3에 도시된 바와 같이, 복수의 전도성 스페이서(130) 각각의 일면은 금속층 패턴(120)에 브레이징 필러층(140)을 매개로 브레이징 접합될 수 있다.
브레이징 필러층(140)은 금속층 패턴(120)과 전도성 스페이서(130)의 일면을 브레이징 접합하는 것으로, Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 여기서, Ag와 Cu는 열전도도가 높아 접합력을 높이는 역할과 동시에 금속층 패턴(120)과 전도성 스페이서(130) 간의 열 전달을 용이하게 하여 방열 효율을 높일 수 있다. 또한, Ti는 젖음성이 좋아 Ag와 Cu가 금속층 패턴(120)에 용이하게 부착되게 할 수 있다.
브레이징 필러층(140)은 다층 구조의 박막으로 형성될 수도 있다. 다층 구조의 박막은 부족한 성능을 보완하여 접합력을 높이기 위한 것이다. 일예로, 브레이징 필러층(140)은 Ag층과, Ag층 상에 형성된 Cu층을 포함하는 2층 구조로 이루어질 수 있다. 또는 브레이징 필러층(140)은 Ti층과, Ti층 상에 형성된 Ag층과, Ag층 상에 형성된 Cu층을 포함하는 3층 구조로 이루어질 수 있다. 이러한 브레이징 필러층(140)은 금속층 패턴(120)과 전도성 스페이서(130)의 브레이징 접합에 사용된 이후에 다층 구조의 경계가 모호해질 수 있다. 브레이징 접합은 450℃ 이상에서 수행될 수 있다.
도 4는 도 3의 파워모듈용 세라믹 기판에 복수의 반도체 소자가 접합된 상태를 도시한 측면도이다.
도 4에 도시된 바와 같이, 복수의 전도성 스페이서(130) 각각의 타면은 접합층(300)을 매개로 반도체 소자(200)의 전극에 접합될 수 있다. 비록 도시되지는 않았으나, 전도성 스페이서(130)는 반도체 소자(200)의 게이트(Gate) 전극, 소스(Source) 전극과 접합될 수 있고, 이로 인해 반도체 소자(200)의 전극과 전기적으로 연결될 수 있다.
복수의 반도체 소자(200)는 Si 칩, SiC 칩, GaN 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor), FRD(Fast Recovery Diode) 중 적어도 하나일 수 있다.
일례로, 복수의 전도성 스페이서(130) 중 절반은 IGBT 또는 SiC 칩의 전극이 실장될 수 있고, 복수의 전도성 스페이서(130) 중 나머지 절반은 FRD 소자가 실장될 수 있다. 또는, 복수의 전도성 스페이서(130) 중 나머지 절반은 별도의 소자가 구비되지 않고, 방열 또는 위치 고정용으로 사용될 수도 있다.
접합층(300)은 반도체 소자(200)의 전극과 전도성 스페이서(130)의 타면을 접합하기 위한 것으로, 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함할 수 있다. 전도성 스페이서(130)의 일면과 타면을 모두 브레이징 접합하면 2번의 브레이징 공정을 수행해야 하기 때문에 세라믹 기판(100)에 휨이 발생할 수 있다. 따라서, 전도성 스페이서(130)의 타면은 솔더 또는 은 페이스트를 포함하는 접합층(300)에 의해 반도체 소자(200)의 전극과 접합되는 것이 바람직하다.
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
이와 같이, 본 발명의 실시예에 따른 파워모듈용 세라믹 기판은 전도성 스페이서(130)를 통해 와이어 없이 반도체 소자(200)의 전극을 금속층 패턴(120)과 전기적으로 연결할 수 있고, 몰딩 금형에 대응하여 세라믹 기판(100)과 반도체 소자(200) 사이의 높이를 쉽고 다양하게 조절할 수 있어 생산성을 향상시킬 수 있다. 또한, 반도체 소자(200)으로부터 발생하는 열이 전도성 스페이서(130)를 통해 세라믹 기판(100)에 전달되어 방열 효율이 높아질 수 있다. 이와 더불어, 전도성 스페이서(130)는 일면이 세라믹 기판(100)의 금속층 패턴(120)에 브레이징 필러층(140)을 매개로 브레이징 접합되고, 타면이 접합층(300)을 매개로 반도체 소자(200)의 전극과 접합되어 접합 강도가 높고 고온 신뢰성이 우수하다.
도 5는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판이 복수의 반도체 소자의 양면에 배치된 예를 도시한 측면도이다.
도 5를 참조하면, 복수의 반도체 소자(200)는 한 쌍의 세라믹 기판(100A,100B) 사이에 배치될 수 있다. 한 쌍의 세라믹 기판(100A,100B) 각각은 일면이 금속층 패턴(120)에 접합된 복수의 전도성 스페이서(130), 금속층 패턴(120)과 전도성 스페이서(130) 각각의 일면을 브레이징 접합하는 브레이징 필러층(140)을 구비할 수 있다. 한 쌍의 세라믹 기판(100A,100B) 중 적어도 하나의 전도성 스페이서(130)는 반도체 소자(200)의 전극과 접합되어 전기적으로 연결될 수 있다. 일례로, 반도체 소자(200)의 상면에 형성된 전극은 상부 세라믹 기판(100A)에 구비된 전도성 스페이서(130)와 접합층(300)을 매개로 접합되어 전기적으로 연결되고, 반도체 소자(200)의 하면에 형성된 전극은 하부 세라믹 기판(100B)에 구비된 전도성 스페이서(130)와 접합층(300)을 매개로 접합되어 전기적으로 연결될 수 있다. 또는, 반도체 소자(200)의 전극은 하면에만 형성되어 하부 세라믹 기판(100B)의 전도성 스페이서(130)에 접합될 수 있고, 이때 반도체 소자(200)의 상면은 방열을 위해 상부 세라믹 기판(100A)의 전도성 스페이서(130)에 접합될 수 있다. 이와 같이, 복수의 반도체 소자(200)의 양면에 한 쌍의 세라믹 기판(100A,100B)이 배치된 양면 냉각형 구조가 적용할 경우, 방열 성능이 더욱더 향상될 수 있다.
이하, 도 6 내지 도 8을 참조하여, 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판에 대해서 설명하기로 한다.
도 6은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판을 도시한 측면도이고, 도 7은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판을 도시한 저면도이며, 도 8은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판이 복수의 반도체 소자의 양면에 배치된 예를 도시한 측면도이다.
도 6 및 도 7을 참조하면, 파워모듈용 세라믹 기판(100')은 세라믹 기재(110')의 상면에 형성된 제1 금속층 패턴(121')과, 세라믹 기재(110')의 하면에 형성된 제2 금속층 패턴(122')을 포함할 수 있다. 또한, 세라믹 기판(100')은 제1 금속층 패턴(121')에 일면이 접합된 복수의 제1 전도성 스페이서(131')와, 제2 금속층 패턴(122')에 일면이 접합된 복수의 제2 전도성 스페이서(132')를 포함할 수 있다. 제1 전도성 스페이서(131')의 일면은 브레이징 필러층(140')을 매개로 제1 금속층 패턴(121')에 브레이징 접합될 수 있고, 제2 전도성 스페이서(132')의 일면은 브레이징 필러층(140')을 매개로 제2 금속층 패턴(122')에 브레이징 접합될 수 있다.
상부 세라믹 기판(100A') 및 하부 세라믹 기판(100B') 각각은 제1 전도성 스페이서(131')의 개수 및 제2 전도성 스페이서(132')의 개수가 동일하게 구비될 수 있다. 이러한 제1 전도성 스페이서(131') 및 제2 전도성 스페이서(132') 각각의 배치 형태는 도면에 도시된 형태로 한정되지는 않는다. 예를 들어, 사용 용도에 따라 제1 전도성 스페이서(131') 및 제2 전도성 스페이서(132') 각각은 세라믹 기재(110')를 기준으로 할 때 서로 어긋난 위치에 배치되거나 서로 마주하는 위치에 배치될 수 있다.
본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판(100')은 도 1 내지 도 5에 도시된 실시예와 비교하여 전도성 스페이서(131',132')가 세라믹 기판(100')의 양면에 구비된 것을 특징으로 한다. 파워모듈의 소형화를 위해 전력 반도체 소자를 다중, 다량 집속하면 대량의 열이 발생하게 된다. 따라서, 본 발명의 세라믹 기판(100')의 양면에 구비된 전도성 스페이서(131',132')를 통해 양면 방열 구조를 적용하여 방열 특성을 극대화할 수 있다. 전도성 스페이서(131',132')는 열팽창계수와 열전도도가 우수한 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있기 때문에 반도체 소자(200)로부터 발생하는 열을 효과적으로 방열시킬 수 있다.
도 8을 참조하면, 복수의 반도체 소자(200')는 상부 세라믹 기판(100A') 및 하부 세라믹 기판(100B') 사이에 배치될 수 있다. 상부 세라믹 기판(100A') 및 하부 세라믹 기판(100B') 각각은 제1 금속층 패턴(121')에 일면이 접합된 복수의 제1 전도성 스페이서(131')와, 제2 금속층 패턴(122')에 일면이 접합된 복수의 제2 전도성 스페이서(132')를 포함할 수 있다. 여기서, 제1 전도성 스페이서(131')와 제2 전도성 스페이서(132') 중 어느 하나는 반도체 소자(200)의 전극과 접합되어 전기적으로 연결될 수 있다. 또한, 제1 전도성 스페이서(131')와 제2 전도성 스페이서(132') 중 적어도 하나는 반도체 소자(200')의 전극에 대응되는 면적으로 형성될 수 있다.
복수의 반도체 소자(200') 각각은 상부 세라믹 기판(100A')의 제2 전도성 스페이서(132')와 하부 세라믹 기판(100B')의 제1 전도성 스페이서(131') 사이에 배치될 수 있다. 일례로, 반도체 소자(200')의 상면에 형성된 전극은 상부 세라믹 기판(100A')에 구비된 제2 전도성 스페이서(132')와 접합층(300')을 매개로 접합되어 전기적으로 연결되고, 반도체 소자(200')의 하면에 형성된 전극은 하부 세라믹 기판(100B')의 제1 전도성 스페이서(131')와 접합층(300')을 매개로 접합되어 전기적으로 연결될 수 있다. 또는, 반도체 소자(200')의 전극은 하면에만 형성되어 하부 세라믹 기판(100B')의 제1 전도성 스페이서(131')에 접합될 수 있고, 이때 반도체 소자(200')의 상면은 방열을 위해 상부 세라믹 기판(100A')의 제2 전도성 스페이서(132')에 접합될 수 있다. 이와 같이, 복수의 반도체 소자(200')의 양면에 한 쌍의 세라믹 기판(100A',100B')이 배치된 양면 냉각형 구조가 적용할 경우, 방열 성능이 더욱더 향상될 수 있다.
도 9는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판의 제조방법을 도시한 흐름도이다.
복수의 반도체 소자(200)가 실장되는 파워모듈용 세라믹 기판의 제조방법은 도 9에 도시된 바와 같이, 세라믹 기재(110)의 적어도 일면에 금속층 패턴(120)을 형성하는 단계(S10)와, 복수의 전도성 스페이서(130)를 준비하는 단계(S20)와, 금속층 패턴(120)과 전도성 스페이서(130) 각각의 일면을 브레이징 접합하는 단계(S30)를 포함할 수 있다.
세라믹 기재(110)의 적어도 일면에 금속층 패턴(120)을 형성하는 단계(S10)에서, 세라믹 기재(110)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나일 수 있다. 또한, 금속층 패턴(120)은 세라믹 기재(110)의 적어도 일면에 알루미늄박 또는 동박이 브레이징 접합되어 반도체 소자 또는 주변 부품을 실장하기 위한 전극패턴으로 형성될 수 있다.
복수의 전도성 스페이서(130)를 준비하는 단계(S20)에서, 전도성 스페이서(130)는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다. 일예로, 전도성 스페이서(130)의 면적은 반도체 소자(200)의 전극(미도시) 면적에 대응하여 크기가 0.5mm 이상이고 두께가 0.3mm 이상인 블록 형태로 구비될 수 있다.
금속층 패턴(120)과 전도성 스페이서(130) 각각의 일면을 브레이징 접합하는 단계(S30)는, 전도성 스페이서(130)를 반도체 소자(200)의 전극과 접합되도록 배치하는 단계를 포함할 수 있다. 이와 같이, 전도성 스페이서(130)는 세라믹 기판(100)에 일체형으로 구비되어 반도체 소자(200)의 실장 시 반도체 소자(200)의 전극과 세라믹 기판(100)의 금속층 패턴(120) 사이에 배치될 수 있다. 따라서, 전도성 스페이서(130)는 세라믹 기판(100)과 반도체 소자(200) 사이의 높이를 조절하는데 용이하게 사용될 수 있고, 방열 특성을 극대화할 수 있으며, 와이어 없이 반도체 소자(200)의 전극을 금속층 패턴(120)과 전기적으로 연결시킬 수 있다는 장점이 있다.
브레이징 접합하는 단계(S30)는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 전도성 스페이서(130) 각각의 일면과 금속층 패턴(120) 사이에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층(140)을 배치하는 단계와, 브레이징 필러층(140)을 용융시켜 브레이징하는 단계를 더 포함할 수 있다.
브레이징 필러층(140)을 배치하는 단계에서, 브레이징 필러층(140)은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다.
브레이징 필러층(140)을 용융시켜 브레이징하는 단계는, 450℃ 이상에서 수행하고, 브레이징 중에 접합력을 높이고, 보이드(Void)가 발생하지 않도록 상부 중량 또는 가압을 실시할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 전도성 스페이서(130)를 통해 와이어 없이 반도체 소자(200)의 전극을 세라믹 기판(100)의 금속층 패턴(120)과 전기적으로 연결할 수 있고, 몰딩 금형에 대응하여 세라믹 기판(100)과 반도체 소자(200) 사이의 높이를 쉽고 다양하게 조절할 수 있어 생산성을 향상시킬 수 있다. 또한, 반도체 소자(200)으로부터 발생하는 열이 전도성 스페이서(130)를 통해 세라믹 기판(100)에 전달되어 방열 효율이 높아질 수 있다. 이와 더불어, 전도성 스페이서(130)는 일면이 금속층 패턴(120)에 브레이징 필러층(140)을 매개로 브레이징 접합되고, 타면이 접합층(300)을 매개로 반도체 소자(200)의 전극과 접합되어 접합 강도가 높고 고온 신뢰성이 우수하다.
이상과 같은 본 발명은 예시된 도면을 참조하여 설명되었지만, 기재된 실시 예들에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형될 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정 예 또는 변형 예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이며, 본 발명의 권리범위는 첨부된 특허청구범위에 기초하여 해석되어야 할 것이다.

Claims (15)

  1. 복수의 반도체 소자가 실장되는 파워모듈용 세라믹 기판으로서,
    세라믹 기재;
    상기 세라믹 기재의 적어도 일면에 형성된 금속층 패턴;
    일면이 상기 금속층 패턴에 접합된 복수의 전도성 스페이서; 및
    상기 금속층 패턴과 상기 전도성 스페이서 각각의 일면을 브레이징 접합하는 브레이징 필러층을 구비하고,
    상기 전도성 스페이서는 상기 반도체 소자의 전극과 접합되도록 배치되는 파워모듈용 세라믹 기판.
  2. 제1항에 있어서,
    상기 금속층 패턴은,
    상기 세라믹 기재의 상면에 형성된 제1 금속층 패턴과, 상기 세라믹 기재의 하면에 형성된 제2 금속층 패턴을 포함하며,
    상기 전도성 스페이서는,
    상기 제1 금속층 패턴에 일면이 접합된 복수의 제1 전도성 스페이서와, 상기 제2 금속층 패턴에 일면이 접합된 복수의 제2 전도성 스페이서를 포함하는 파워모듈용 세라믹 기판.
  3. 제1항에 있어서,
    상기 전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성된 파워모듈용 세라믹 기판.
  4. 제1항에 있어서,
    상기 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어지는 파워모듈용 세라믹 기판.
  5. 세라믹 기재의 적어도 일면에 금속층 패턴이 형성된 한 쌍의 세라믹 기판; 및
    상기 한 쌍의 세라믹 기판 사이에 배치되는 복수의 반도체 소자를 포함하며,
    상기 한 쌍의 세라믹 기판 각각은,
    일면이 상기 금속층 패턴에 접합된 복수의 전도성 스페이서; 및
    상기 금속층 패턴과 상기 전도성 스페이서 각각의 일면을 브레이징 접합하는 브레이징 필러층을 구비하고,
    상기 한 쌍의 세라믹 기판 중 적어도 하나에 구비된 전도성 스페이서는 상기 반도체 소자의 전극과 접합되는 파워모듈.
  6. 제5항에 있어서,
    상기 금속층 패턴은,
    상기 세라믹 기재의 상면에 형성된 제1 금속층 패턴과, 상기 세라믹 기재의 하면에 형성된 제2 금속층 패턴을 포함하고,
    상기 전도성 스페이서는,
    상기 제1 금속층 패턴에 일면이 접합된 복수의 제1 전도성 스페이서와, 상기 제2 금속층 패턴에 일면이 접합된 복수의 제2 전도성 스페이서를 포함하는 파워모듈.
  7. 제6항에 있어서,
    상기 한 쌍의 세라믹 기판 각각은,
    상기 제1 전도성 스페이서와 상기 제2 전도성 스페이서 중 어느 하나가 상기 반도체 소자의 전극과 접합되는 파워모듈.
  8. 제6항에 있어서,
    상기 한 쌍의 세라믹 기판 각각은,
    상기 제1 전도성 스페이서와 상기 제2 전도성 스페이서 중 적어도 하나가 상기 반도체 소자의 전극에 대응되는 면적으로 형성된 파워모듈.
  9. 제6항에 있어서,
    상기 제1 전도성 스페이서의 개수 및 상기 제2 전도성 스페이서의 개수는 동일한 파워모듈.
  10. 제5항에 있어서,
    상기 반도체 소자 각각의 전극은 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 상기 전도성 스페이서 각각의 타면에 접합되는 파워모듈.
  11. 복수의 반도체 소자가 실장되는 파워모듈용 세라믹 기판의 제조방법으로서,
    세라믹 기재의 적어도 일면에 금속층 패턴을 형성하는 단계;
    복수의 전도성 스페이서를 준비하는 단계; 및
    상기 금속층 패턴과 상기 전도성 스페이서 각각의 일면을 브레이징 접합하는 단계를 포함하고,
    상기 브레이징 접합하는 단계는,
    상기 전도성 스페이서를 상기 반도체 소자의 전극과 접합되도록 배치하는 단계를 포함하는 파워모듈용 세라믹 기판의 제조방법.
  12. 제11항에 있어서,
    상기 복수의 전도성 스페이서를 준비하는 단계에서,
    상기 전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성된 파워모듈용 세라믹 기판의 제조방법.
  13. 제11항에 있어서,
    상기 브레이징 접합하는 단계는,
    페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 상기 전도성 스페이서 각각의 일면과 상기 금속층 패턴 사이에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계; 및
    상기 브레이징 필러층을 용융시켜 브레이징하는 단계를 더 포함하는 파워모듈용 세라믹 기판의 제조방법.
  14. 제13항에 있어서,
    상기 브레이징 필러층을 배치하는 단계에서,
    상기 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어지는 파워모듈용 세라믹 기판의 제조방법.
  15. 제13항에 있어서,
    상기 브레이징하는 단계는,
    450℃ 이상에서 수행하는 파워모듈용 세라믹 기판의 제조방법.
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