WO2020159031A1 - 전력 반도체 모듈 패키지 및 이의 제조방법 - Google Patents

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이정화
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이민희
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Definitions

  • the present invention relates to a power semiconductor module package and a method for manufacturing the same, and more particularly, to a power semiconductor module package and a method for manufacturing the semiconductor device having excellent performance for dissipating heat generated from a chip to the outside.
  • ⁇ Semiconductor power devices such as MOSFETs, bipolar transistors, IGBTs, and diodes can cause package failure if the thermal expansion coefficient is different between the components included in the bar package that emits a large amount of heat generated during operation.
  • instability of transmitted power may be a problem.
  • semiconductor power devices require high output from electric vehicles, high-speed rails, and solar cells, and their demands are increasing in areas requiring high-speed switching.
  • package defects and quality deterioration due to mismatch in thermal expansion coefficient There is an increasing need for ways to improve the problem.
  • FIG. 1 is a photograph showing a conventional IGBT module by way of example.
  • sidewalls and cover materials are used as plastic materials, unlike the substrate material, and in the manufacturing, the final IGBT module is manufactured after being separately manufactured from the substrate and assembled with the substrate.
  • the IGBT module manufactured in this way has different material types of the substrate, sidewall (spacer), and cover, and has severe problems such as poor durability and poor package due to deformation due to the external environment due to the difference in thermal expansion coefficient. Since it is not good, heat is radiated only toward the bottom of the substrate, and thus there is a limit in heat dissipation characteristics of the entire package.
  • the PGA type package for example, since a sintered substrate is used, additional processes such as through-hole formation and soldering on the substrate are required when connecting terminals using pins.
  • Korean Patent Publication No. 10-2009-0010166 discloses a heat dissipation substrate having a power module base made of a high thermal conductivity material, an insulating substrate bonded to an upper surface of the heat dissipation substrate, a wiring layer provided on the upper surface of the insulating substrate, and a heat dissipation substrate.
  • a base for a power module having a heat dissipation fin bonded to a lower surface it is forced to dissipate heat only to one side and is bulky, making it difficult to downsize and precision parts, and adopts a casing material as a resin material, making it possible to The problem due to the difference in thermal expansion coefficient has not been solved.
  • the present invention has excellent performance in dissipating a large amount of heat generated when driving a semiconductor power device such as an IGBT, and a power semiconductor module package and a method of manufacturing the substrate, sidewalls, and covers integrated into a single material
  • a semiconductor power device such as an IGBT
  • a power semiconductor module package and a method of manufacturing the substrate, sidewalls, and covers integrated into a single material
  • the base substrate is a first thick film having a through hole filled with tungsten paste, the first A first tungsten paste layer under the thick film, a second tungsten paste layer on the first thick film, a side wall and a partition wall having a through hole filled with a tungsten paste on the second tungsten paste layer, and an upper portion of the side wall and the partition wall A portion of the first tungsten paste layer including a third tungsten paste layer and connected to a through hole filled with tungsten paste is not connected to another portion of the first tungsten paste layer connected to another through hole filled with tungsten paste.
  • the cover substrate includes a second thick film, a fourth tungsten paste layer on the second thick film, a through hole penetrating the second thick film and the fourth tungsten paste layer is formed, and the chip is the cover substrate And bonded to the base substrate with silver nano ink, wherein the first thick film, the side wall, the partition wall, and the second thick film are the same material, and provide a power semiconductor module package that is a ceramic material including aluminum oxide or aluminum nitride.
  • the first tungsten paste layer is a nickel layer is deposited as a plating layer on the portion connected to the connection terminal
  • the second tungsten paste layer, the third tungsten paste layer and the fourth tungsten paste layer are nickel layers and copper as plating layers, respectively.
  • a power semiconductor module package characterized in that the layers and gold layers are sequentially stacked.
  • the thickness of the first tungsten paste layer, the second tungsten paste layer, the third tungsten paste layer, and the fourth tungsten paste layer is 100 to 400 ⁇ m, respectively, including the plating layer, thereby providing a power semiconductor module package. do.
  • a power semiconductor module package characterized in that it further comprises a connection terminal bonded to the nickel layer stacked on the first tungsten paste layer.
  • a diameter of the through hole filled with the tungsten paste is 100 to 400 ⁇ m, and provides a power semiconductor module package.
  • the step of preparing the base substrate is a ceramic including aluminum oxide or aluminum nitride.
  • the step of preparing the cover substrate Forming a second thick film having a through hole through a tape casting and punching process using a ceramic sheet containing aluminum oxide or aluminum nitride; Forming a fourth tungsten paste layer on a portion of the second thick film except for the through hole; Sintering the thick film on which the fourth tungsten paste layer is formed; And sequentially forming a nickel layer, a copper layer, and a gold layer as a plating layer on the fourth tungsten paste layer, wherein the step of providing a chip between the base substrate and the cover substrate comprises the second tungsten paste of the base substrate.
  • Bonding the chip to the second tungsten paste layer by applying silver nano-ink to a position to place the chip on the layer and then placing the chip to apply heating and pressure; And a silver tungsten paste layer on the third tungsten paste layer and the second tungsten paste layer on the sidewalls and the partition walls, and then the fourth tungsten paste layer on the cover substrate applied to the silver nanoparticles. And contacting the cover substrate with the top of the chip, the sidewalls, and the barrier ribs to contact with ink, and heating and pressing to adhere the ceramic, which is the same as the first thick film as the material of the sidewalls, the barrier ribs, and the second thick film. It provides a method for manufacturing a power semiconductor module package using a material.
  • the thickness of the first tungsten paste layer, the second tungsten paste layer, the third tungsten paste layer and the fourth tungsten paste layer, including the plating layer is 100 to 400 ⁇ m, respectively, and the method for manufacturing a power semiconductor module package.
  • a diameter of the through hole filled with the tungsten paste is 100 to 400 ⁇ m, and provides a method for manufacturing a power semiconductor module package.
  • a method for manufacturing a power semiconductor module package further comprising the step of bonding a connection terminal to the first tungsten paste layer.
  • the chip provides a power semiconductor module package manufacturing method characterized in that the power semiconductor.
  • the present invention can provide a power semiconductor module package having excellent performance for dissipating heat generated from a chip to the outside and a manufacturing method thereof. Specifically, it has the advantage of dissipating heat generated in the chip through the base substrate and the cover substrate of a ceramic material containing aluminum oxide or aluminum nitride in the upper, lower, and lateral directions of the chip. In particular, semiconductor power such as IGBT There is an advantage that a large amount of heat generated when driving the device can be discharged without damaging the power semiconductor module package.
  • the chips can be vertically connected on the circuit, and thus there is an advantage that three-dimensional circuit configuration is possible.
  • the structural problems of the conventional module package such as durability and heat dissipation characteristics problems due to the material difference between the base substrate and the side wall and the cover at a time So that we can solve it.
  • Figure 1 is a photograph showing a conventional IGBT module
  • Figure 2 is a cross-sectional view showing a base substrate according to an embodiment of the present invention
  • Figure 3 is a cross-sectional view showing a cover substrate according to an embodiment of the present invention.
  • Figure 4 is a cross-sectional view showing a SMD type power semiconductor module package according to an embodiment of the present invention
  • FIG. 5 is a cross-sectional view showing a PGA type power semiconductor module package according to an embodiment of the present invention
  • FIG. 6 is a cross-sectional view showing a lead frame type power semiconductor module package according to an embodiment of the present invention
  • FIG. 7 is a flowchart illustrating a method of manufacturing a power semiconductor module package according to the present invention.
  • FIG. 2 is a cross-sectional view showing a base substrate according to an embodiment of the present invention
  • FIG. 3 is a cross-sectional view showing a cover substrate according to an embodiment of the present invention
  • FIG. 4 is a SMD type according to an embodiment of the present invention It is a cross-sectional view showing a power semiconductor module package.
  • the present invention is a power semiconductor module package having a chip between a base substrate and a cover substrate, wherein the base substrate is a first thick film having a through hole 3 filled with tungsten paste ( 1), a first tungsten paste layer 11 under the first thick film 1, a second tungsten paste layer 12 on the first thick film 1, and on the second tungsten paste layer 12 A side wall 22 and a partition wall 21 provided with a through hole 3 filled with a tungsten paste, a third tungsten paste layer 23 on the side walls 22 and the partition wall 21, and a tungsten paste A portion of the first tungsten paste layer 11 connected to the filled through hole 3 is connected to another portion of the first tungsten paste layer 11 connected to another through hole 3 filled with tungsten paste.
  • the cover substrate includes a second thick film 4, a fourth tungsten paste layer 41 on the second thick film 4, and the second thick film 4 and the fourth tungsten paste layer 41 ) Through holes 6 are formed, and the chip 7 is adhered to the cover substrate and the base substrate with silver nano ink 5.
  • the first thick film 1, the side wall 22, the partition wall 21, and the second thick film 4 are made of a ceramic material including aluminum oxide or aluminum nitride as the same material, By making them structurally integral, it is possible to solve structural problems of the conventional module package, such as durability and heat dissipation characteristics, due to material differences between the base substrate and the side wall and the cover.
  • the aluminum oxide has various purity and is the most common material among advanced ceramic materials.
  • the properties of aluminum oxide are excellent electrical insulation (1x10 14 ⁇ 1x10 15 ⁇ cm), high mechanical strength (300 ⁇ 630 MPa), high compressive strength (2,000 ⁇ 4,000 MPa), high hardness (15 ⁇ 19 GPa), general thermal conductivity (20 ⁇ 30 W/mK), high corrosion and abrasion resistance, good gliding ability, low density (3.75 to 3.95 g/cm 3 ), high sintering temperature of 1,000 to 1,800°C, bio-inertness, and food compatibility.
  • Aluminum nitride (AlN) is stable in an inert gas atmosphere and melts near 2,800°C and decomposes around 1,800°C in vacuum. Since the surface oxide layer is formed in the atmosphere at 700°C or higher, it has stable properties up to 1,370°C.
  • AlN aluminum nitride
  • AlN has a theoretical thermal conductivity (319 W/m ⁇ K) of at least 10 times that of alumina and excellent electrical insulation (9 ⁇ 10 13 10 ⁇ cm).
  • the coefficient of thermal expansion (4 ⁇ 10 -6 ) is smaller than that of alumina, similar to that of Si semiconductors, and has excellent mechanical strength (430 MPa).
  • aluminum oxide or aluminum nitride was used for the base substrate and the cover substrate, so that a large amount of heat generated when driving semiconductor power elements such as IGBT can be discharged without damaging the chip package.
  • the side wall 22 is installed to prevent the infiltration of foreign substances from the outside, and the partition wall 21 is provided to partition the space in the package, so that the chip 7 can be integrated, and the side wall 22 and the partition wall 21 are provided.
  • a through hole 3 filled with tungsten paste was formed inside the side wall 22 and the partition wall 21 to allow current to flow, and at this time, the diameter of the through hole 3 may be 100 to 400 ⁇ m. . If the diameter of the through-hole 3 is smaller than 100 ⁇ m, the current may not flow smoothly, and if it is larger than 400 ⁇ m, workability may deteriorate.
  • the thickness of the base substrate and cover ⁇ substrate and the side walls and partition walls may be different depending on the type of ceramic material used, specifically, when aluminum oxide is used as a ceramic material as a reference after sintering, 0.3 to 1.0 mm, ceramic material When using aluminum nitride, it may be 0.5 to 1.0 mm.
  • the first tungsten paste layer 11 may be a nickel layer as a plating layer on the portion connected to the connection terminal, the second tungsten paste layer 12, the third tungsten paste layer 23 and the fourth
  • Each of the tungsten paste layers 41 may be sequentially plated with a nickel layer, a copper layer, and a gold layer.
  • the tungsten paste can withstand the high sintering temperature of aluminum oxide or aluminum nitride.
  • the nickel layer may be formed on a tungsten paste layer in a plating form, and a nickel layer is required to form a copper layer.
  • the copper layer may be formed in a circuit pattern that allows current to flow, and the gold layer may be stacked over the copper layer to prevent oxidation of the copper layer.
  • the thickness of the first tungsten paste layer 11, the second tungsten paste layer 12, the third tungsten paste layer 23, and the fourth tungsten paste layer 41 may be 5 to 7 ⁇ m, respectively.
  • the thickness of each tungsten paste layer is too small, peeling of each conductive layer may occur due to heat generated by the chip, and when the thickness is excessively large, peeling may be caused by thermal shock.
  • the total thickness may be 100 to 400 ⁇ m, respectively.
  • connection terminal may be directly bonded to the plating layer (nickel layer) formed on a portion of the first tungsten paste layer 11.
  • FIG. 5 is a cross-sectional view showing a PGA type power semiconductor module package according to an embodiment of the present invention
  • FIG. 6 is a cross-sectional view showing a lead frame type power semiconductor module package according to an embodiment of the present invention.
  • connection terminal such as a pin 8 or a lead frame 10 may be bonded to the first tungsten paste layer 11.
  • the pin 8 or the lead frame 10 can be joined by a simple process through general soldering to brazing joint 9 formation.
  • connection terminals can be terminals of different polarities and connected to the circuit.
  • the empty space between the base substrate and the cover substrate may be filled with silicon. Since the space between the substrates is filled with silicon, short circuit between the circuit and the circuit can be prevented, and the chip can be protected from external shocks and secured with the durability of the chip package.
  • the through hole of the second thick film 4 may be sealed with a ceramic material including aluminum oxide or aluminum nitride, which is the same material.
  • the chip may be a semiconductor power device.
  • Semiconductor power devices such as MOSFETs, bipolar transistors, IGBTs, and diodes, emit a large amount of heat generated during driving. If the thermal expansion coefficients are different between the components included in the package, package failure may occur. The instability of the transfer voltage due to the damage is a problem, but when using the power semiconductor module package according to the present invention, heat generated in the semiconductor power device can be rapidly dissipated up and down to solve the above problems and heat up and down. By discharging to, the power semiconductor module package of the present invention can be stacked up and down to achieve integrated circuit.
  • FIG. 7 is a flowchart illustrating a method of manufacturing a power semiconductor module package according to the present invention.
  • a method for manufacturing a power semiconductor module package includes preparing a base substrate (S1), preparing a cover substrate (S2), and providing a chip between the base substrate and the cover substrate ( S3).
  • the preparing of the base substrate (S1) may include forming a first thick film 1 having a through hole 3 through a tape casting and punching process using a ceramic sheet containing aluminum oxide or aluminum nitride; Filling a through hole 3 of the first thick film 1 with a tungsten paste; Forming a first tungsten paste layer 11 on a portion of the first thick film 1 in contact with the through hole 3 filled with the tungsten paste; Forming a second tungsten paste layer 12 on a portion of the first thick film 1 in contact with the through hole 3 filled with the tungsten paste; After forming a side wall 22 and a partition 21 having a through hole 3 on the second tungsten paste layer 12, and filling the through hole 3 with a tungsten paste, the side wall 22 ) And forming a third tungsten paste layer 23 on the partition wall 21; The first thick film 1 on which the first tungsten paste layer 11 and the second tungsten paste layer 12 are formed and the sidewall 22 and the partition wall 21 on which the third tungs
  • step And forming a nickel layer as a plating layer on a portion connected to the connection terminal in the first tungsten paste layer 11, and a nickel layer, copper as a plating layer on the second tungsten paste layer 12 and the third tungsten paste layer 23. And sequentially forming a layer and a gold layer.
  • preparing the cover substrate (S2) includes forming a second thick film 4 having through holes through a tape casting and punching process using a ceramic sheet containing aluminum oxide or aluminum nitride; Forming a fourth tungsten paste layer 41 on a portion of the second thick film 4 except for the through hole; Sintering the second thick film 4 on which the fourth tungsten paste layer 41 is formed; And sequentially forming a nickel layer, a copper layer, and a gold layer as a plating layer on the sintered fourth tungsten paste layer 41.
  • step (S3) of providing a chip between the base substrate and the cover substrate silver nano-ink 5 is applied at a position to place the chip 7 on the second tungsten paste layer 12 of the base substrate. Then, placing the chip 7 to apply heating and pressure to bond the chip to the second tungsten paste layer 12; And silver nano ink (5) is applied on top of the chip (7) bonded to the third tungsten paste layer (23) and the second tungsten paste layer (12) on the side walls (22) and the partition walls (21). After that, the cover substrate is brought into contact with the top of the chip 7, the side wall 22 and the partition wall 21 so that the fourth tungsten paste layer 41 of the cover substrate contacts the applied silver nano ink 5. And bonding by heating and pressing.
  • the method of forming the nickel layer, the copper layer, and the gold layer on the tungsten paste layer may be deposition, plating, etc., but is not limited thereto.
  • the thickness of the first tungsten paste layer 11, the second tungsten paste layer 12, the third tungsten paste layer 23, and the fourth tungsten paste layer 41 may be 5 to 7 ⁇ m, respectively.
  • the diameter of the through hole 3 filled with the tungsten paste paste may be 100 to 400 ⁇ m.
  • the total thickness may be 100 to 400 ⁇ m, respectively.
  • connection terminal to the first tungsten paste layer 11 may be further included, and the method of bonding may be soldering or brazing.
  • the chip may be a semiconductor power device.

Abstract

본 발명은 칩에서 발생하는 열을 외부로 방출시키는 성능이 우수한 전력 반도체 모듈 패키지 및 이의 제조방법을 제공할 수 있다. 구체적으로 산화알루미늄 혹은 질화알루미늄을 포함하는 베이스 기판과 커버 기판을 통해 칩에서 발생하는 열을 칩의 상부, 하부 및 측방향으로 방출시킬 수 있는 이점이 있으며, 특히 IGBT 등의　반도체 파워 소자의 구동시 발생하는 많은 양의 열을 칩 패키지의 피해 없이 방출할 수 있는 전력 반도체 모듈 패키지 및 이의 제조방법이 개시된다.

Description

전력 반도체 모듈 패키지 및 이의 제조방법
본 발명은 전력 반도체 모듈 패키지 및 이의 제조방법에 관한 것으로, 보다 상세하게는 칩에서 발생하는 열을 외부로 방출시키는 성능이 우수한 전력 반도체 모듈 패키지 및 이의 제조방법에 관한 것이다.
MOSFET, Bipolar transistor, IGBT, diode 등의　반도체 파워 소자는 구동시　발생하는 많은 양의 열을 방출하는　바 패키지에 포함된 구성 상호간에 열팽창률이 상이한 경우 패키지 불량이 야기될 수 있고, 이로 인한 회로 손상으로 전달 전력의 불안정함이 문제될 수 있다. 특히, 반도체 파워 소자는 전기자동차, 고속철도, 태양전지 등의 고출력이 요구되고, 고속의 스위칭이 필요한 분야에서 그 수요가 증가하고 있는 바, 해당 기술분야에서는 열팽창률 미스매치로 인한 패키지 불량 및 품질 저하 문제 개선 방안의 필요성이 증대되고 있다.
도 1은 종래 IGBT 모듈을 예시적으로 나타낸 사진이다. 도 1 같이, 종래 IGBT 모듈에서는 측벽 및 커버 소재를 기판 소재와 달리 플라스틱 소재로 채용하면서, 그 제조에 있어서도 기판과 별도로 제작된 후 기판과 조립되어 최종 IGBT 모듈이 제작되는 방식이다.
이러한 방식으로 제조되는 IGBT 모듈은 기판과 측벽(스페이서) 및 커버의 소재 종류가 상이하여 열팽창계수 차이로 인해 외부 환경에 따른 변형으로 내구성 저하, 패키지 불량 등 심각한 문제가 있고, 플라스틱 소재의 방열 특성이 좋지 않아 기판의 하단 쪽으로만 방열이 이루어져 전체 패키지의 방열 특성에 있어서도 한계가 있다. 또한, PGA 타입 패키지의 경우를 예로 들면, 소결된 상태의 기판을 이용하기 때문에 핀을 이용한 단자 연결 시 기판에 관통홀 형성, 납땜 등 부가적인 공정이 요구된다.
한편, 한국 공개특허 제10-2009-0010166호는 파워 모듈용 베이스가 고열전도성 재료로 이루어지는 방열 기판과, 방열 기판의 상면에 접합된 절연 기판과, 절연 기판의 상면에 설치된 배선층과, 방열 기판의 하면에 접합된 방열 핀을 구비한 파워 모듈용 베이스를 개시하고 있으나, 한쪽으로만 열을 방출할 수 밖에 없고 부피가 커져 부품의 소형화 및 정밀화가 어려우며, 케이싱 소재를 수지 소재로 채용하여 기판 소재와 열팽창계수 차이로 인한 문제를 해결하지 못하고 있다.
본 발명은 IGBT 등의　반도체 파워 소자의 구동시　발생하는 많은 양의 열을 방출시키는 성능이 우수하고, 기판과 측벽 및 커버를 하나의 소재로 일체화하여 제조할 수 있는 전력 반도체 모듈 패키지 및 이의 제조방법을 제공하고자 한다.
전술한 과제를 해결하기 위하여 본 발명은, 베이스 기판과 커버 기판 사이에 칩을 구비한 전력 반도체 모듈 패키지에 있어서, 상기 베이스 기판은 텅스텐 페이스트가 충진된 관통홀이 구비된 제1 후막, 상기 제1 후막의 아래에 제1 텅스텐 페이스트층, 상기 제1 후막의 위에 제2 텅스텐 페이스트층, 상기 제2 텅스텐 페이스트층 위에 텅스텐 페이스트가 충진된 관통홀이 구비된 측벽 및 격벽, 상기 측벽 및 격벽의 상부에 제3 텅스텐 페이스트층을 포함하고, 텅스텐 페이스트가 충진된 관통홀과 연결된 상기 제1 텅스텐 페이스트층의 일부분이 텅스텐 페이스트가 충진된 다른 관통홀과 연결된 상기 제1 텅스텐 페이스트층의 다른 부분과 서로 연결되지 않고, 상기 커버 기판은 제2 후막, 상기 제2 후막 위에 제4 텅스텐 페이스트층을 포함하고, 상기 제2 후막 및 상기 제4 텅스텐 페이스트층을 관통하는 관통홀이 형성되고, 상기 칩은 상기 커버 기판 및 상기 베이스 기판과 은 나노 잉크로 접착되고, 상기 제1 후막, 상기 측벽, 상기 격벽 및 상기 제2 후막은 동일한 소재로서 산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 소재인 전력 반도체 모듈 패키지를 제공한다.
또한, 상기 제1 텅스텐 페이스트층은 연결단자와 연결되는 부분에 도금층으로 니켈층이 적층되고, 상기 제2 텅스텐 페이스트층, 제3 텅스텐 페이스트층 및 제4 텅스텐 페이스트층은 각각 도금층으로 니켈층, 구리층 및 금층이 순차적으로 적층된 것을 특징으로 하는 전력 반도체 모듈 패키지를 제공한다.
또한, 상기 제1 텅스텐 페이스트층, 제2 텅스텐 페이스트층, 제3 텅스텐 페이스트층 및 제4 텅스텐 페이스트층의 두께는 상기 도금층을 포함하여 각각 100~400㎛인 것을 특징으로 하는 전력 반도체 모듈 패키지를 제공한다.
또한, 상기 제1 텅스텐 페이스트층에 적층된 니켈층에, 접합된 연결단자를 더 포함하는 것을 특징으로 하는 전력 반도체 모듈 패키지를 제공한다.
또한, 상기 텅스텐 페이스트가 충진된 관통홀의 직경은 100~400 ㎛인 것을 특징으로 하는 전력 반도체 모듈 패키지를 제공한다.
상기 또 다른 과제를 해결하기 위하여 본 발명은, 베이스 기판과 커버 기판 사이에 칩을 구비한 전력 반도체 모듈 패키지 제조방법에 있어서, 상기 베이스 기판을 준비하는 단계는, 산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 시트를 사용하여 테이프 캐스팅 및 펀칭 공정을 통해 관통홀이 구비된 제1 후막을 형성하는 단계; 상기 제1 후막의 관통홀에 텅스텐 페이스트를 충진하는 단계; 상기 제1 후막의 아래에 상기 텅스텐 페이스트가 충진된 관통홀과 접촉하는 부분에 제1 텅스텐 페이스트층을 형성하는 단계; 상기 제1 후막의 위에 상기 텅스텐 페이스트가 충진된 관통홀과 접촉하는 부분에 제2 텅스텐 페이스트층을 형성하는 단계; 상기 제2 텅스텐 페이스트층 위에 관통홀을 구비한 측벽 및 격벽을 형성한 다음, 상기 관통홀에 텅스텐 페이스트를 충진한 후, 상기 측벽 및 격벽의 상부에 제3 텅스텐 페이스트층을 형성하는 단계; 상기 제1 텅스텐 페이스트층 및 제2 텅스텐 페이스트층이 형성된 제1 후막 및 상기 제3 텅스텐 페이스트층이 형성된 측벽 및 격벽을 소결하는 단계; 및 상기 제1 텅스텐 페이스트층에서 연결단자와 연결되는 부분에 도금층으로 니켈층을 형성하고, 제2 텅스텐 페이스트층 및 제3 텅스텐 페이스트층 위에 도금층으로 니켈층, 구리층 및 금층을 순차적으로 형성하는 단계;를 포함하고, 상기 커버 기판을 준비하는 단계는, 산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 시트를 사용하여 테이프 캐스팅 및 펀칭 공정을 통해 관통홀이 구비된 제2 후막을 형성하는 단계; 상기 제2 후막 위의 관통홀을 제외한 부분에 제4 텅스텐 페이스트층을 형성하는 단계; 상기 제4 텅스텐 페이스트층이 형성된 후막을 소결하는 단계; 상기 제4 텅스텐 페이스트층 위에 도금층으로 니켈층, 구리층 및 금층을 순차적으로 형성하는 단계;를 포함하고, 상기 베이스 기판과 커버 기판 사이에 칩을 구비하는 단계는, 상기 베이스 기판의 제2 텅스텐 페이스트층 위의 칩을 배치할 위치에 은 나노 잉크를 도포한 후 칩을 배치하여 가열 및 압력을 가하여 칩을 제2 텅스텐 페이스트층에 접착하는 단계; 및 상기 측벽 및 격벽의 상부의 제3 텅스텐 페이스트층 및 상기 제2 텅스텐 페이스트층에 접착된 칩의 상부에 은 나노 잉크를 도포한 후, 상기 커버 기판의 제4 텅스텐 페이스트층이 상기 도포된 은 나노 잉크와 접촉하도록 커버 기판을 칩, 측벽 및 격벽의 상부와 접촉시켜 가열 및 가압하여 접착하는 단계;를 포함하되, 상기 상기 측벽, 상기 격벽 및 상기 제2 후막의 소재로 상기 제1 후막과 동일한 세라믹 소재를 사용하는 전력 반도체 모듈 패키지 제조방법을 제공한다.
또한, 상기 제1 텅스텐 페이스트층, 제2 텅스텐 페이스트층, 제3 텅스텐 페이스트층 및 제4 텅스텐 페이스트층의 두께는 상기 도금층을 포함하여 각각 100~400㎛인 것을 특징으로 하는 전력 반도체 모듈 패키지 제조방법을 제공한다.
또한, 상기 텅스텐 페이스트가 충진된 관통홀의 직경은 100~400 ㎛인 것을 특징으로 하는 전력 반도체 모듈 패키지 제조방법을 제공한다.
또한, 상기 제1 텅스텐 페이스트층에 연결단자를 접합하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 모듈 패키지 제조방법을 제공한다.
또한, 상기 칩은 전력 반도체인 것을 특징으로 하는 전력 반도체 모듈 패키지 제조방법을 제공한다.
본 발명은 칩에서 발생하는 열을 외부로 방출시키는 성능이 우수한 전력 반도체 모듈 패키지 및 이의 제조방법을 제공할 수 있다. 구체적으로, 산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 소재의 베이스 기판과 커버 기판을 통해 칩에서 발생하는 열을 칩의 상부, 하부 및 측방향으로 방출시킬 수 있는 이점이 있으며, 특히 IGBT 등의　반도체 파워 소자의 구동시 발생하는 많은 양의 열을 전력 반도체 모듈 패키지의 피해 없이 방출할 수 있는 이점이 있다.
또한, 베이스 기판과 커버 기판의 적용으로 칩을 수직으로 회로 상 연결할 수 있어 입체적인 회로 구성이 가능한 이점이 있다.
또한, 베이스 기판과 측벽 및 커버를 동일한 소재로 채용하고, 이들이 구조적으로 일체로 제작되도록 함으로써, 베이스 기판과 측벽 및 커버의 소재 차이로 인한 내구성, 방열 특성 문제 등 종래 모듈 패키지의 구조적 문제점을 일거에 해결할 수 있도록 한다.
또한, PGA 타입 패키지로 적용에 있어, 핀을 이용한 단자 연결 시 기판에 관통홀(Via-hole)을 형성, 납땜 등의 부가적인 공정 필요 없이, 외부에서 니켈 도금된 텅스텐 페이스트층에 솔더링 내지 브레이징을 통해 간단한 공정으로 핀을 부착시킬 수 있다.
도 1은 종래 IGBT 모듈을 예시적으로 나타낸 사진,
도 2는 본 발명의 일 실시 예에 따른 베이스 기판을 나타낸 단면도,
도 3은 본 발명의 일 실시 예에 따른 커버 기판을 나타낸 단면도,
도 4는 본 발명의 일 실시 예에 따른 SMD 타입의 전력 반도체 모듈 패키지를 나타낸 단면도,
도 5는 본 발명의 일 실시 예에 따른 PGA 타입의 전력 반도체 모듈 패키지를 나타낸 단면도,
도 6은 본 발명의 일 실시 예에 따른 리드프레임 타입의 전력 반도체 모듈 패키지를 나타낸 단면도,
도 7은 본 발명에 따른 전력 반도체 모듈 패키지 제조방법을 설명하는 순서도.
이하에서는 본 발명의 바람직한 실시 예를 첨부한 도면을 참고하여 상세하게 설명한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐리게 할 수 있다고 판단되는 경우 그 상세한 설명을 생략하기로 한다. 도면에서 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략하였고, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 부여하였으며, 본 발명의 세부구성 방향은 도면을 기준으로 하여 설명한다. 또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한, 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
도 2는 본 발명의 일 실시 예에 따른 베이스 기판을 나타낸 단면도이고, 도 3은 본 발명의 일 실시 예에 따른 커버 기판을 나타낸 단면도이고, 도 4는 본 발명의 일 실시 예에 따른 SMD 타입의 전력 반도체 모듈 패키지를 나타낸 단면도이다.
도 2 내지 도 4를 참조하면, 본 발명은 베이스 기판과 커버 기판 사이에 칩을 구비한 전력 반도체 모듈 패키지로서, 상기 베이스 기판은 텅스텐 페이스트가 충진된 관통홀(3)이 구비된 제1 후막(1), 상기 제1 후막(1)의 아래에 제1 텅스텐 페이스트층(11), 상기 제1 후막(1)의 위에 제2 텅스텐 페이스트층(12), 상기 제2 텅스텐 페이스트층(12) 위에 텅스텐 페이스트가 충진된 관통홀(3)이 구비된 측벽(22) 및 격벽(21), 상기 측벽(22) 및 격벽(21)의 상부에 제3 텅스텐 페이스트층(23)을 포함하고, 텅스텐 페이스트가 충진된 관통홀(3)과 연결된 상기 제1 텅스텐 페이스트층(11)의 일부분이 텅스텐 페이스트가 충진된 다른 관통홀(3)과 연결된 상기 제1 텅스텐 페이스트층(11)의 다른 부분과 서로 연결되지 않고, 상기 커버 기판은 제2 후막(4), 상기 제2 후막(4) 위에 제4 텅스텐 페이스트층(41)을 포함하고, 상기 제2 후막(4) 및 상기 제4 텅스텐 페이스트층(41)을 관통하는 관통홀(6)이 형성되고, 상기 칩(7)은 상기 커버 기판 및 상기 베이스 기판과 은 나노 잉크(5)로 접착된다.
이때, 본 발명에서 상기 제1 후막(1), 상기 측벽(22), 상기 격벽(21) 및 상기 제2 후막(4)은 동일한 소재로서 산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 소재로 구성되고, 이들이 구조적으로 일체로 제작되도록 함으로써, 베이스 기판과 측벽 및 커버의 소재 차이로 인한 내구성, 방열 특성 문제 등 종래 모듈 패키지의 구조적 문제점을 일거에 해결할 수 있도록 하게 된다.
상기 산화알루미늄은 순도가 다양하며, 첨단 세라믹 재료 중 가장 보편화된 소재이다.　산화알루미늄의 특성은 우수한 전기 절연성(1x1014　~ 1x1015　Ωcm), 높은 기계 강도(300 ~ 630 MPa), 높은 압축강도(2,000 ~ 4,000 MPa), 높은 경도(15 ~ 19 GPa), 일반 열전도율(20 ~ 30 W/mK), 높은 내부식성 및 내마모성, 양호한 활공능력, 저밀도(3.75 ~ 3.95 g/㎤), 높은 소결 온도 1,000 ~ 1,800℃, 생체불활성, 식품 적합성이 있다.
질화알루미늄(AlN)은 불활성가스 분위기에서 안정하여 2,800℃부근에서 용융하며 진공 중에서는 1,800℃ 부근에서 분해가 된다. 대기 중에서는 700℃ 이상에서는 표면 산화층이 형성되기 때문에 1,370℃까지 안정한 특성을 가지고 있다.
또한, 질화알루미늄(AlN)은 이론 열전도도(319　W/m·K)가 알루미나보다 10배 이상이고 전기절연성(9×1013 Ω·㎝)이 우수하다. 게다가, 열팽창계수(4×10-6)가 알루미나보다 작고 Si 반도체와 비슷하고 기계적　강도(430　MPa)도 우수한 특징이 있다.
이에,　본　발명에서는　산화알루미늄 또는 질화알루미늄을　베이스　기판　및　커버　기판에　사용하여　IGBT 등의　반도체 파워 소자의 구동시 발생하는 많은 양의 열을 칩 패키지의 피해 없이 방출할 수　있도록　하였다.
또한, 측벽(22)을 설치하여 외부로부터 이물질의 침투를 막고, 격벽(21)을 설치하여 패키지 속의 공간을 구획하여 칩(7)의 집적화가 가능하며, 상기 측벽(22) 및 격벽(21)을 상기 베이스 기판 및 커버 기판과 동일한 소재로 채용하여, 종래 기판과 스페이서의 소재 차이로 인한 내구성, 패키지 불량, 방열 특성 등의 문제를 해결할 수 있다.
또한, 측벽(22) 및 격벽(21) 내부에 텅스텐 페이스트가 충진된 관통홀(3)을 형성하여 전류가 흐를 수 있도록 하였으며, 이때, 관통홀(3)의 직경은 100~400 ㎛ 일 수 있다. 상기 관통홀(3)의 직경이 100 ㎛보다 작으면 전류의 흐름이 원활하지 않을 수 있으며, 400 ㎛보다 크면 작업성이 떨어질 수 있다.
여기서, 상기 베이스　기판　및　커버　기판과 상기 측벽 및 격벽의 두께는 사용되는 세라믹 소재 종류에 따라 상이할 수 있으며, 구체적으로 소결 후 기준으로 세라믹 소재로 산화알루미늄을 채용할 경우 0.3~1.0mm, 세라믹 소재로 질화알루미늄을 채용할 경우 0.5~1.0mm일 수 있다.
한편, 상기 제1 텅스텐 페이스트층(11)은 연결단자와 연결되는 부분에 도금층으로 니켈층이 적층될 수 있고, 상기 제2 텅스텐 페이스트층(12), 제3 텅스텐 페이스트층(23) 및 제4 텅스텐 페이스트층(41)은 각각 도금층으로 니켈층, 구리층 및 금층이 순차적으로 적층될 수 있다. 텅스텐 페이스트는 산화알루미늄 또는 질화알루미늄의 높은 소결온도에 견딜 수 있다.
여기서, 상기 니켈층은 텅스텐 페이스트층 위에 도금 형식으로 형성될 수 있으며, 구리층을 형성하기 위해 니켈층이 필요하다. 또한, 구리층은 전류가 흐를 수 있게 하는 회로 패턴으로 형성될 수 있으며, 금층은 구리층의 산화를 막기 위해 구리층 위에 적층될 수 있다.
상기 제1 텅스텐 페이스트층(11), 제2 텅스텐 페이스트층(12), 제3 텅스텐 페이스트층(23) 및 제4 텅스텐 페이스트층(41)의 두께는 각각 5~7 ㎛일 수 있다. 상기 각 텅스텐 페이스트층의 두께가 너무 작을 경우에는 칩에 의해 발생하는 열에 의해 각 도전층의 박리가 일어날 수 있으며, 두께가 과도하게 큰 경우에는 열 충격에 의해 박리될 수 있다. 또한, 상기 제1 텅스텐 페이스트층, 제2 텅스텐 페이스트층, 제3 텅스텐 페이스트층 및 제4 텅스텐 페이스트층이 상기 도금층을 포함할 경우에는 총 두께가 각각 100~400㎛일 수 있다.
이상의 SMD 타입의 패키지의 경우에는 제1 텅스텐 페이스트층(11) 일부에 형성된 도금층(니켈층)에 연결단자가 직접 접합될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 PGA 타입의 전력 반도체 모듈 패키지를 나타낸 단면도이고, 도 6은 본 발명의 일 실시 예에 따른 리드프레임 타입의 전력 반도체 모듈 패키지를 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 상기 제1 텅스텐 페이스트층(11)에 핀(8), 리드프레임(10) 등의 연결단자를 접합할 수 있다. 핀(8) 또는 리드프레임(10)은 일반적인 솔더링 내지 브레이징 접합부(9) 형성을 통해 간단한 공정으로 접합될 수 있다.
한편, 텅스텐 페이스트가 충진된 관통홀(3)과 연결된 상기 제1 텅스텐 페이스트층(11)의 일부분이 텅스텐 페이스트가 충진된 다른 관통홀(3)과 연결된 상기 제1 텅스텐 페이스트층(11)의 다른 부분과 서로 연결되지 않아서 연결단자는 서로 다른 극성의 단자가 되어 회로에 접속될 수 있다.
상기 베이스 기판과 커버 기판 사이의 빈 공간은 실리콘으로 충진될 수 있다. 기판 사이의 공간이 실리콘으로 채워짐으로써 회로와 회로 사이의 쇼트 발생을 막을 수 있으며, 외부 충격으로부터 칩을 보호하고 칩 패키지의 내구성으로 확보할 수 있다. 실리콘으로 충진 후 제2 후막(4)의 관통홀을 동일한 소재인 산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 소재로 밀봉될 수 있다.
한편, 본 발명에서 상기 칩은 반도체 파워 소자일 수 있다. MOSFET, Bipolar transistor, IGBT, Diode 등의　반도체 파워 소자는 구동시　발생하는 많은 양의 열을 방출하는 바 패키지에 포함된 구성 상호간에 열팽창률이 상이한 경우 패키지 불량이 야기될 수 있고, 파장변환수단의 손상으로 인한 전달 전압의 불안정함이 문제되나, 본 발명에 따른 전력 반도체 모듈 패키지를 사용하는 경우 반도체 파워 소자에서 발생하는 열을 상하로 빠르게 방출할 수 있어 상기와 같은 문제점을 해결할 수 있으며, 열을 상하로 방출하는 바, 본 발명의 전력 반도체 모듈 패키지를 상하로 쌓아서 회로의 집적화를 이룰 수 있다.
이하, 본 발명에 따른 전력 반도체 모듈 패키지 제조방법을 상세히 설명한다.
도 7은 본 발명에 따른 전력 반도체 모듈 패키지 제조방법을 설명하는 순서도이다.
도 7을 참조하면, 본 발명에 따른 전력 반도체 모듈 패키지 제조방법은 베이스 기판을 준비하는 단계(S1), 커버 기판을 준비하는 단계(S2) 및 베이스 기판과 커버 기판 사이에 칩을 구비하는 단계(S3)를 포함한다.
상기 베이스 기판을 준비하는 단계(S1)는 산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 시트를 사용하여 테이프 캐스팅 및 펀칭 공정을 통해 관통홀(3)이 구비된 제1 후막(1)을 형성하는 단계; 상기 제1 후막(1)의 관통홀(3)에 텅스텐 페이스트를 충진하는 단계; 상기 제1 후막(1)의 아래에 상기 텅스텐 페이스트가 충진된 관통홀(3)과 접촉하는 부분에 제1 텅스텐 페이스트층(11)을 형성하는 단계; 상기 제1 후막(1)의 위에 상기 텅스텐 페이스트가 충진된 관통홀(3)과 접촉하는 부분에 제2 텅스텐 페이스트층(12)을 형성하는 단계; 상기 제2 텅스텐 페이스트층(12) 위에 관통홀(3)을 구비한 측벽(22) 및 격벽(21)을 형성한 다음, 상기 관통홀(3)에 텅스텐 페이스트를 충진한 후, 상기 측벽(22) 및 격벽(21)의 상부에 제3 텅스텐 페이스트층(23)을 형성하는 단계; 상기 제1 텅스텐 페이스트층(11) 및 제2 텅스텐 페이스트층(12)이 형성된 제1 후막(1) 및 상기 제3 텅스텐 페이스트층(23)이 형성된 측벽(22) 및 격벽(21)을 소결하는 단계; 및 상기 제1 텅스텐 페이스트층(11)에서 연결단자와 연결되는 부분에 도금층으로 니켈층을 형성하고, 제2 텅스텐 페이스트층(12) 및 제3 텅스텐 페이스트층(23) 위에 도금층으로 니켈층, 구리층 및 금층을 순차적으로 형성하는 단계;를 포함한다.
또한, 상기 커버 기판을 준비하는 단계(S2)는 산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 시트를 사용하여 테이프 캐스팅 및 펀칭 공정을 통해 관통홀이 구비된 제2 후막(4)을 형성하는 단계; 상기 제2 후막(4) 위의 관통홀을 제외한 부분에 제4 텅스텐 페이스트층(41)을 형성하는 단계; 상기 제4 텅스텐 페이스트층(41)이 형성된 제2 후막(4)을 소결하는 단계; 상기 소결된 제4 텅스텐 페이스트층(41) 위에 도금층으로 니켈층, 구리층 및 금층을 순차적으로 형성하는 단계;를 포함한다.
또한, 상기 베이스 기판과 커버 기판 사이에 칩을 구비하는 단계(S3)는 상기 베이스 기판의 제2 텅스텐 페이스트층(12) 위의 칩(7)을 배치할 위치에 은 나노 잉크(5)를 도포한 후 칩(7)을 배치하여 가열 및 압력을 가하여 칩을 제2 텅스텐 페이스트층(12)에 접착하는 단계; 및 상기 측벽(22) 및 격벽(21)의 상부의 제3 텅스텐 페이스트층(23) 및 상기 제2 텅스텐 페이스트층(12)에 접착된 칩(7)의 상부에 은 나노 잉크(5)를 도포한 후, 상기 커버 기판의 제4 텅스텐 페이스트층(41)이 상기 도포된 은 나노 잉크(5)와 접촉하도록 커버 기판을 칩(7), 측벽(22) 및 격벽(21)의 상부와 접촉시켜 가열 및 가압하여 접착하는 단계;를 포함한다.
상기 텅스텐 페이스트층에 니켈층, 구리층 및 금층을 형성하는 방법은 증착, 도금 등이 될 수 있으나, 이에 한정하는 것은 아니다.
또한, 제1 텅스텐 페이스트층(11), 제2 텅스텐 페이스트층(12), 제3 텅스텐 페이스트층(23) 및 제4 텅스텐 페이스트층(41)의 두께는 각각 5~7 ㎛일 수 있고, 상기 텅스텐 페이스트 페이스트가 충진된 관통홀(3)의 직경은 100~400 ㎛일 수 있다. 또한, 상기 제1 텅스텐 페이스트층, 제2 텅스텐 페이스트층, 제3 텅스텐 페이스트층 및 제4 텅스텐 페이스트층이 상기 도금층을 포함할 경우에는 총 두께가 각각 100~400㎛일 수 있다.
또한, 상기 제1 텅스텐 페이스트층(11)에 연결단자를 접합하는 단계를 더 포함할 수 있으며, 접합하는 방법은 솔더링 또는 브레이징일 수 있다.
또한, 본 발명에서 상기 칩은 반도체 파워 소자일 수 있다.
이상으로 본 발명의 바람직한 실시 예를 도면을 참조하여 상세하게 설명하였다. 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다.
따라서, 본 발명의 범위는 상기 발명의 설명보다는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미, 범위 및 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
* 부호의 설명
1 : 제1　후막 11 ： 제1 텅스텐 페이스트층
12 ： 제2 텅스텐 페이스트층 21 : 격벽
22 ： 측벽 23 ： 제3 텅스텐 페이스트층
3 : 베이스 기판의 관통홀 4 : 제2 후막
41 : 제4 텅스텐 페이스트층 5 : 은 나노 잉크
６ : 커버　기판의　 관통홀 7 : 칩
8 : 핀 9 : 접합부
10 : 리드프레임

Claims (10)

  1. 베이스 기판과 커버 기판 사이에 칩을 구비한 전력 반도체 모듈 패키지에 있어서,
    상기 베이스 기판은 텅스텐 페이스트가 충진된 관통홀이 구비된 제1 후막, 상기 제1 후막의 아래에 제1 텅스텐 페이스트층, 상기 제1 후막의 위에 제2 텅스텐 페이스트층, 상기 제2 텅스텐 페이스트층 위에 텅스텐 페이스트가 충진된 관통홀이 구비된 측벽 및 격벽, 상기 측벽 및 격벽의 상부에 제3 텅스텐 페이스트층을 포함하고,
    텅스텐 페이스트가 충진된 관통홀과 연결된 상기 제1 텅스텐 페이스트층의 일부분이 텅스텐 페이스트가 충진된 다른 관통홀과 연결된 상기 제1 텅스텐 페이스트층의 다른 부분과 서로 연결되지 않고,
    상기 커버 기판은 제2 후막, 상기 제2 후막 위에 제4 텅스텐 페이스트층을 포함하고, 상기 제2 후막 및 상기 제4 텅스텐 페이스트층을 관통하는 관통홀이 형성되고,
    상기 칩은 상기 커버 기판 및 상기 베이스 기판과 은 나노 잉크로 접착되고,
    상기 제1 후막, 상기 측벽, 상기 격벽 및 상기 제2 후막은 동일한 소재로서 산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 소재인 전력 반도체 모듈 패키지.
  2. 제1항에 있어서,
    상기 제1 텅스텐 페이스트층은 연결단자와 연결되는 부분에 도금층으로 니켈층이 적층되고, 상기 제2 텅스텐 페이스트층, 제3 텅스텐 페이스트층 및 제4 텅스텐 페이스트층은 각각 도금층으로 니켈층, 구리층 및 금층이 순차적으로 적층된 것을 특징으로 하는 전력 반도체 모듈 패키지.
  3. 제2항에 있어서,
    상기 제1 텅스텐 페이스트층, 제2 텅스텐 페이스트층, 제3 텅스텐 페이스트층 및 제4 텅스텐 페이스트층의 두께는 상기 도금층을 포함하여 각각 100~400 ㎛인 것을 특징으로 하는 전력 반도체 모듈 패키지.
  4. 제2항에 있어서,
    상기 제1 텅스텐 페이스트층에 적층된 니켈층에, 접합된 연결단자를 더 포함하는 것을 특징으로 하는 전력 반도체 모듈 패키지.
  5. 제1항에 있어서,
    상기 텅스텐 페이스트가 충진된 관통홀의 직경은 100~400 ㎛인 것을 특징으로 하는 전력 반도체 모듈 패키지.
  6. 베이스 기판과 커버 기판 사이에 칩을 구비한 전력 반도체 모듈 패키지 제조방법에 있어서,
    상기 베이스 기판을 준비하는 단계는,
    산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 시트를 사용하여 테이프 캐스팅 및 펀칭 공정을 통해 관통홀이 구비된 제1 후막을 형성하는 단계;
    상기 제1 후막의 관통홀에 텅스텐 페이스트를 충진하는 단계;
    상기 제1 후막의 아래에 상기 텅스텐 페이스트가 충진된 관통홀과 접촉하는 부분에 제1 텅스텐 페이스트층을 형성하는 단계;
    상기 제1 후막의 위에 상기 텅스텐 페이스트가 충진된 관통홀과 접촉하는 부분에 제2 텅스텐 페이스트층을 형성하는 단계;
    상기 제2 텅스텐 페이스트층 위에 관통홀을 구비한 측벽 및 격벽을 형성한 다음, 상기 관통홀에 텅스텐 페이스트를 충진한 후, 상기 측벽 및 격벽의 상부에 제3 텅스텐 페이스트층을 형성하는 단계;
    상기 제1 텅스텐 페이스트층 및 제2 텅스텐 페이스트층이 형성된 제1 후막 및 상기 제3 텅스텐 페이스트층이 형성된 측벽 및 격벽을 소결하는 단계; 및
    상기 제1 텅스텐 페이스트층에서 연결단자와 연결되는 부분에 도금층으로 니켈층을 형성하고, 제2 텅스텐 페이스트층 및 제3 텅스텐 페이스트층 위에 도금층으로 니켈층, 구리층 및 금층을 순차적으로 형성하는 단계;를 포함하고,
    상기 커버 기판을 준비하는 단계는,
    산화알루미늄 또는 질화알루미늄을 포함하는 세라믹 시트를 사용하여 테이프 캐스팅 및 펀칭 공정을 통해 관통홀이 구비된 제2 후막을 형성하는 단계;
    상기 제2 후막 위의 관통홀을 제외한 부분에 제4 텅스텐 페이스트층을 형성하는 단계;
    상기 제4 텅스텐 페이스트층이 형성된 후막을 소결하는 단계;
    상기 제4 텅스텐 페이스트층 위에 도금층으로 니켈층, 구리층 및 금층을 순차적으로 형성하는 단계;를 포함하고,
    상기 베이스 기판과 커버 기판 사이에 칩을 구비하는 단계는,
    상기 베이스 기판의 제2 텅스텐 페이스트층 위의 칩을 배치할 위치에 은 나노 잉크를 도포한 후 칩을 배치하여 가열 및 압력을 가하여 칩을 제2 텅스텐 페이스트층에 접착하는 단계; 및
    상기 측벽 및 격벽의 상부의 제3 텅스텐 페이스트층 및 상기 제2 텅스텐 페이스트층에 접착된 칩의 상부에 은 나노 잉크를 도포한 후, 상기 커버 기판의 제4 텅스텐 페이스트층이 상기 도포된 은 나노 잉크와 접촉하도록 커버 기판을 칩, 측벽 및 격벽의 상부와 접촉시켜 가열 및 가압하여 접착하는 단계;를 포함하되,
    상기 상기 측벽, 상기 격벽 및 상기 제2 후막의 소재로 상기 제1 후막과 동일한 세라믹 소재를 사용하는 전력 반도체 모듈 패키지 제조방법.
  7. 제6항에 있어서,
    상기 제1 텅스텐 페이스트층, 제2 텅스텐 페이스트층, 제3 텅스텐 페이스트층 및 제4 텅스텐 페이스트층의 두께는 상기 도금층을 포함하여 각각 100~400 ㎛인 것을 특징으로 하는 전력 반도체 모듈 패키지 제조방법.
  8. 제6항에 있어서,
    상기 텅스텐 페이스트가 충진된 관통홀의 직경은 100~400 ㎛인 것을 특징으로 하는 전력 반도체 모듈 패키지 제조방법.
  9. 제6항에 있어서,
    상기 제1 텅스텐 페이스트층에 연결단자를 접합하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 모듈 패키지 제조방법.
  10. 제6항에 있어서,
    상기 칩은 전력 반도체인 것을 특징으로 하는 전력 반도체 모듈 패키지 제조방법.
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