JP2023151388A - 多数個取りセラミック基板、及びその製造方法 - Google Patents

多数個取りセラミック基板、及びその製造方法 Download PDF

Info

Publication number
JP2023151388A
JP2023151388A JP2022060973A JP2022060973A JP2023151388A JP 2023151388 A JP2023151388 A JP 2023151388A JP 2022060973 A JP2022060973 A JP 2022060973A JP 2022060973 A JP2022060973 A JP 2022060973A JP 2023151388 A JP2023151388 A JP 2023151388A
Authority
JP
Japan
Prior art keywords
substrate
dummy conductive
ceramic
outer peripheral
base material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022060973A
Other languages
English (en)
Inventor
健太郎 江藤
Kentaro Eto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Insulators Ltd
NGK Electronics Devices Inc
Original Assignee
NGK Insulators Ltd
NGK Electronics Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Insulators Ltd, NGK Electronics Devices Inc filed Critical NGK Insulators Ltd
Priority to JP2022060973A priority Critical patent/JP2023151388A/ja
Publication of JP2023151388A publication Critical patent/JP2023151388A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Structure Of Printed Boards (AREA)

Abstract

【課題】外周領域の厚みのばらつきを抑制し、これによって基板端部のうねりを抑制することができる、多数個取りセラミック基板、及びその製造方法を提供する。【解決手段】本発明に係る多数個取りセラミック基板は、複数のセラミック層を積層することにより形成され、第1面及び第2面を有する矩形状の基材であって、前記第1面及び前記第2面のそれぞれに、基板領域、及び前記基板領域の外側に形成された外周領域を有する基材と、前記各基板領域の少なくとも一部に形成され、金属メッキ層によって被覆された製品用導電パターンを有する複数の基板要素と、前記各外周領域の少なくとも一部に形成され、所定間隔をおいて並ぶ複数のダミー用導電パターンと、を備え、前記第1面及び前記第2面に、それぞれ形成される複数の前記ダミー用導電パターンは、前記第1面及び前記第2面の対応する位置にそれぞれ形成されている。【選択図】図2

Description

本発明は、多数個取りセラミック基板、及びその製造方法に関する。
特許文献1に、分割により個片のセラミック基板を得ることができる多数個取りセラミック基板が開示されている。この多数個取りセラミック基板は、個片のセラミック基板となる複数の基板要素が形成された基板領域と、この基板領域の外側に位置する外周領域とを有している。各セラミック基板には、導体パターンによって内部回路素子が形成されている。
多数個取りセラミック基板は、導体パターンを印刷形成したセラミックグリーンシートを複数積層して板状積層体とし、この板状積層体を焼結させることによって製造される。このような多数個取りセラミック基板においては、焼結時に起こり得る基板の反りや変形を抑えるために、基板領域に形成される製品用導体パターンと同じ形状のダミー導体パターンを外周領域に形成することが提案されている。
特開2021-12896号公報
しかしながら、基板の表面と裏面とでダミー導体パターンが異なるため表裏の焼成による収縮のバランスが悪かった。
従って、板状積層体焼結後の多数個取りセラミック基板では外周領域のうねりを十分に抑制できなかった。そのため、例えば、多数個取りセラミック基板のハンドリング時にうねり箇所に応力が集中して多数個取りセラミック基板が割れるおそれがあった。
本発明は、上記問題を解決するためになされたものであり、外周領域の導電パターンの厚みのばらつきを抑制し、これによって焼結後の外周領域のうねりを抑制することができる、多数個取りセラミック基板、及びその製造方法を提供することを目的とする。
本発明に係る多数個取りセラミック基板は、複数のセラミック層を積層することにより形成され、第1面及び第2面を有する矩形状の基材であって、前記第1面及び前記第2面のそれぞれに、基板領域、及び前記基板領域の外側に形成された外周領域を有する基材と、前記各基板領域の少なくとも一部に形成され、金属メッキ層によって被覆された製品用導電パターンを有する複数の基板要素と、前記各外周領域の少なくとも一部に形成され、所定間隔をおいて並ぶ複数のダミー用導電パターンと、を備え、前記第1面及び前記第2面に、それぞれ形成される複数の前記ダミー用導電パターンは、前記第1面及び前記第2面の対応する位置にそれぞれ形成されている。
上記多数個取りセラミック基板において、前記複数のダミー用導電パターンは、それぞれ矩形状に形成することができる。
上記多数個取りセラミック基板において、前記複数のダミー用導電パターンは、前記外周領域から前記基板領域に向かう方向に複数列形成されるとともに、前記外周領域の周方向に複数列形成することができる。
上記多数個取りセラミック基板において、前記複数のダミー用導電パターンのうち、厚みが最も小さいダミー用導電パターンの厚みは、厚みが最も大きいダミー用導電パターンの厚みの75%以上とすることができる。
上記多数個取りセラミック基板において、前記外周領域の周方向の70%以上に、前記複数のダミー用導電パターンを形成することができる。
上記多数個取りセラミック基板においては、前記複数のダミー用導電パターンは、前記基材の対向する二対の辺のそれぞれにおいて、対称となるように形成することができる。
上記多数個取りセラミック基板において、前記外周領域において、前記基材の4つの隅部には、前記ダミー用導電パターンが形成されないようにすることができる。
上記多数個取りセラミック基板においては、前記基材のいずれかの一辺の長さに対する、当該一辺に平行な方向における前記ダミー用導電パターンの幅の割合が0.5~8%、かつ前記基材のいずれかの一辺の長さに対する、当該一辺に平行な方向における前記ダミー用導電パターンの前記所定間隔の割合が0.1~0.3%とすることができる。
本発明に係る上記多数個取りセラミック基板の製造方法は、第1セラミック層及び第2セラミック層を含む、複数のセラミック層を準備するステップであって、前記第1セラミック層及び前記第2セラミック層の一方の面が、それぞれ、基板領域、及び前記基板領域の外側に形成された外周領域を有する、ステップと、前記第1セラミック層及び前記第2セラミック層の前記各基板領域の少なくとも一部に、製品用導電パターンを有する複数の基板要素を印刷するステップと、前記第1セラミック層及び前記第2セラミック層の前記各外周領域の少なくとも一部に、所定間隔をおいて並ぶ複数のダミー用導電パターンを印刷するステップと、前記第1セラミック層の一方の面、及び前記第2セラミック層の一方の面が、それぞれ第1面及び第2面となるように、前記複数のセラミック層を積層して基材を形成するステップと、前記第1面及び前記第2面において、前記基板領域と前記外周領域の間、及び前記基板要素の間に、分割用の溝を形成するステップと、前記基材を焼成するステップと、前記製品用導電パターンを覆うように金属メッキ層を形成するステップと、を備えている。
本発明によれば、外周領域のダミー用導電パターンの厚みのばらつきを抑制し、これによって焼結後の基板の外周領域におけるうねりを抑制することができる。その結果、多数個取りセラミック基板のハンドリング時に応力が集中して多数個取りセラミック基板が割れることを防ぐことができる。
本発明の一実施形態に係る多数個取りセラミック基板の平面図である。 図1の一部拡大平面図である。 図1の一部断面図である。 外周領域にべた塗りの導電層を設けたときの断面図である。 図1の基板の外周領域の断面図である。 本発明の他の実施の形態に係る多数個取りセラミック基板の平面図である。 実施例1,2及び比較例に係る多数個取りセラミック基板の概略平面図である。 実施例1の外周領域の表面のうねりを示すグラフである。 実施例2の外周領域の表面のうねりを示すグラフである。 実施例3の外周領域の表面のうねりを示すグラフである。
以下、本発明に係る多数個取りセラミック基板、及びその製造方法の一実施形態について、図面を参照しつつ説明する。図1は本実施形態に係る多数個取りセラミック基板の平面図、図2は一部拡大平面図、図3は図1の一部断面図である。
<1.多数個取りセラミック基板>
<1-1.多数個取りセラミック基板の概要>
本実施形態に係る多数個取りセラミック基板1からは、後述するように、分割することで複数のセラミック基板を得ることができる。そして、それらセラミック基板は、電子機器などの配線基板、回路基板などとして利用することができる。
図1~図3に示すように、この多数個取りセラミック基板1は、第1面101及び第2面102を有する矩形状に形成された板状の基材10を有している。第1面101及び第2面102は、それぞれ、矩形状の基板領域2と、その周囲を囲む枠形の外周領域3を有している。基板領域2及び外周領域3は、第1面101及び第2面102で同じ形状であり、且つ同じ位置に設けられている。
基材10は、複数のセラミック層51,52を積層することで形成されている。この例では2枚のセラミック層を積層しているが、積層するセラミック層の数は特には限定されない。ここでは、説明の便宜上、基材10の第1面101を構成するセラミック層を第1セラミック層51、基材10の第2面102を構成するセラミック層を第2セラミック層52と称することとする。したがって、第1及び第2ラセミック層51,52に、それぞれ上述した基板領域2及び外周領域3が形成されている。
各セラミック層51,52は、例えばアルミナ(Al23)を主成分とする高温焼成セラミックで形成することができる。
また、各セラミック層51,52の間には、図示を省略するビアホールが形成されており、ビアホールに充填されたビアによって、後述するように第1面101及び第2面102に形成された導電パターンを導通するようになっている。
<1-2.基板領域>
図2に示すように、第1面101の基板領域2には、分割されて個々のセラミック基板となる複数の基板要素21が縦横に並んで配置されている。各基板要素21は、矩形状に形成され、各種金属層などからなる製品用導電パターンによって内部回路素子が形成されている。本実施形態では、一例として、4つの製品用導電パターン21a~21dが形成されているが、パターンの形態はこれに限定されない。
図3に示すように、製品用導電パターン21a~21dは、金属メッキ層22によって被覆されている。金属メッキ層22は、ロウ材、半田などの接合材を介して他の部品と接続される。すなわち、金属メッキ層22は、他の部品との接合部としての役割を果たす。製品用導電パターン21a~21dは、導電性を有する金属材料で形成されている。このような金属材料としては、例えば、タングステン(W)、モリブデン(Mo)、銅(Cu)、および銀(Ag)などを挙げることができる。一方、金属メッキ層22は、ニッケル(Ni)メッキおよび金(Au)メッキなどにより形成することができる。なお、金属メッキ層22は複数層で形成されていてもよく、例えば、製品用導電パターン21a~21d上に形成されるNiメッキと、Niメッキ被覆上に形成されるAuメッキ被覆とで構成されていてもよい。
各基板要素21は、長方形、正方形などの矩形状を有しており、その一辺の長さは焼成後に約0.1~1.0mm程度となっている。基板領域2において、基材10の表面には、隣接する各基板要素21の間には、基板要素21を個々に区画するために縦横に延びる分割溝18が形成されている。これにより、多数個取りセラミック基板1を個々に分割する工程を容易に実施することができる。このような分割溝18は、基板領域2と外周領域3との境界にも形成されている。なお、分割溝18は、基材10のいずれか一方の面にのみ形成されていてもよい。
図3に示すように、第2面102の基板領域2にも、第1面101と同様に、分割されて個々のセラミック基板となる複数の基板要素21が縦横に並んで配置されている。第1面101の基板要素21と第2面102の基板要素21は、それぞれ各面101,102で同じ位置に形成されている。したがって、上述した分割溝18に沿って多数個取りセラミック基板1を分割すると、各セラミック基板1の両面には、製品用導電パターン及び金属メッキ層を有する基板要素21が形成される。但し、一般的には、第2面102の基板要素21の製品用導電パターン25は、第1面101の基板要素21の製品用導電パターン21a~21dとは相違している。
<1-3.外周領域>
外周領域3は、基材10の外周部分を構成している。外周領域3は多数個取りセラミック基板1の基板要素21とはならず焼成後に廃棄されるため、外周領域3には、内部回路素子は形成されていない。但し、外周領域3には、焼成工程によって起こり得る基板1のうねりなどの変形を抑止するためのダミー用導電パターンが形成されている。
図2に示すように、外周領域3には、矩形状に形成された複数のダミー用導電パターン31が縦横に並んで配置されている。本実施形態では、一例として、基材10の外縁から基板領域2に向かう幅方向に3列のダミー用導電パターン31が形成されている。また、これらダミー用導電パターン31は、基材10の4隅以外の4つの辺に形成されており、基材10の対向する2対の辺のそれぞれにおいて、対称となるように形成されている。電解メッキ法により金属メッキ層22を施す際に、例えば、基板領域2内のメッキ厚さを調整する目的で、外周領域3の4隅にべた塗りのダミー用導電パターン31を形成することがある。従って、目的に応じて4隅のダミー用導電パターン31は、形成されていてもよいが、図2に示すように形成されていなくてもよい。また、基材10の対向する二対の辺それぞれにおいて、対称となるようにダミー用導電パターン31が形成されていることにより、それぞれのうねりの発生を均一に抑制することができる。
図3に示すように、第2面102の外周領域3にも、第1面101と同様のダミー用導電パターン31が形成されている。第2面102のダミー用導電パターン31は、第1面101のダミー用導電パターン31と同じ大きさで、且つ同じ位置に形成されている。したがって、第1面101側から第2面102を透視すると、第1面101のダミー用導電パターン31は、第2面102のダミー用導電パターンと一致している。但し、第1面101のダミー用導電パターン31と第2面102のダミー用導電パターンとが完全に一致していなくてもよく、多少であればずれていてもよい。
各ダミー用導電パターン31は、長方形、正方形などの矩形状を有しており、その一辺の幅は焼成後0.1~5.0mmであってよいが、約0.1~1.0mm程度が好ましく、約0.4~0.5mm程度がさらに好ましい。隣接するダミー用導電パターンの間の隙間の長さは、例えば、0.05~0.10mm程度にすることができる。また、ダミー用導電パターン31の一辺の長さは、基材10の短辺の長さの0.5~8.0%であることが好ましい。隣接するダミー用導電パターン31の間の隙間の長さは、基材10の短辺の長さの0.1~0.3%であることが好ましい。このような範囲であれば、後述するが、ダミー用導電パターン31の厚みの差を減らすことができ、結果、焼成後のうねり量を減らすことができる。
なお、各ダミー用導電パターン31の大きさは、必ずしも、基板領域2の基板要素21と同じ大きさでなくてもよい。したがって、例えば、隣接する各ダミー用導電パターン31の隙間が、基板領域2の分割溝18を延長した線上になくてもよい。また、ダミー用導電パターン31には、金属メッキ層22は被覆されていない。
また、基材10の外周領域3には、基板1の位置合わせ用の切り欠き36が設けられている。これら切り欠き36は、基板1の製造時に各セラミック層を重ねたり、基板1を切断したりするときの位置合わせの目印(指標)として利用されるが、その位置、大きさ、個数は特には限定されない。その他、金属メッキ層22を施す際の電極を取り付けることができる。また、切り欠き36の代わりに、あるいは切り欠き36に加えて、貫通孔を形成することもできる。
<2.多数個取りセラミック基板の製造方法>
次に、多数個取りセラミック基板1の製造方法について説明する。
多数個取りセラミック基板1は、以下の工程により製造される。
(1)導体パターン形成工程
(2)積層工程
(3)分割溝の形成工程
(4)焼成工程
(5)メッキ工程
<2-1.導体パターン形成工程>
第1セラミック層51G及び第2セラミック層52Gを準備する。これらセラミック層51G,52Gは、例えば、セラミック成分の粉末を主成分とする原料粉末を適当な有機溶剤およびバインダとともに混練してスラリーを作製し、このスラリーをドクターブレード法やリップコータ法などの成形方法でシート状に成形することによって形成されたセラミックグリーンシートである。これらセラミック層51G,52Gは、後の焼成工程において焼結され、基材10を構成するセラミック層51,52となる。
次に、各セラミック層51G,52Gの所定の位置にレーザーなどで貫通孔が設けられる。この貫通孔は金属粉末を有する金属ペーストで充填される。この金属ペーストは焼結後にビア導体となる。次に各セラミック層51G,52Gの一方の面に、製品用導電パターン21G及びダミー用導電パターン31Gを形成する。製品用導電パターン21G及びダミー用導電パターン31Gは金属ペーストからなり、焼成後に製品用導電パターン21及びダミー用導電パターン31となる。これらの形成は、スクリーン印刷法を用いて行われる。これにより、基板領域2に、回路素子および配線などを構成する製品用導電パターン21aG~21dGが印刷形成される。また、外周領域3には、ダミー用導電パターン31Gが形成される。焼成後、各セラミック層51,52の製品用導電パターン21a~21dは、ビア導体(図示省略)を介して電気的に接続されてよい。一方、ダミー用導電パターン31、及びダミー用導電層32は、製品用導電パターン21a~21dとは接続されていない。
<2-2.積層工程>
上記のように金属ペーストの印刷が施された2枚のセラミック層51G,52Gを積層する。具体的には、各セラミック層51G,52Gにおいて、導体パターン21aG~21dGが形成された面が平板状積層体の表面になるように積層し、圧着する。これにより、厚さが、例えば0.15~1.0mm程度の平板状積層体が得られる。
<2-3.分割溝形成工程>
上述した分割溝18を形成するために、基板領域2における各基板要素21の境界、基板領域2と外周領域3との境界に沿って、平板状積層体の表面にレーザーやカッタなどで分割溝18を形成する。このとき、分割溝18は、基材10の第1面101及び第2面102に相当する、平板状積層体の少なくとも一方の表面に形成されればよい。
<2-4.焼成工程>
平板状積層体を焼成する。例えば、1300~1700℃で、20~40時間焼成を行う。これにより、セラミック層51,52で構成される基材10が得られる。
<2-5.メッキ工程>
メッキ工程では、基材10の第1面101の製品用導電パターン21a~21dに金属メッキを施す。メッキ処理は、電解メッキなどの従来公知の方法を用いて実施することができる。こうして、上述した多数個取りセラミック基板1が完成する。
続いて、多数個取りセラミック基板1から個片のセラミック基板を製造する場合には、基板領域2と外周領域3との境界で基材10を分割し、外周領域3を破棄する。さらに、基板領域2を個々の基板要素21に分割すれば、個片のセラミック基板を得ることができる。
<3.特徴>
上記のように形成された多数個取りセラミック基板1によれば、次の効果を得ることができる。
(1)外周領域3にダミー用導電パターン31が設けられているため、焼結時に起こり得る多数個取りセラミック基板1のうねりを抑制することができる。特に、外周領域3には、複数個のダミー用導電パターン31が配置されているため、外周領域3におけるダミー用導電パターン31の厚みのばらつきを抑制することができる。例えば、外周領域3に、べた塗りの導電パターンが形成されていれば、印刷時に厚みのばらつきが生じやすい。スクリーン印刷法の特性上、印刷面積が大きいほどこのような厚みばらつきは顕著になる。具体的には、図4に示すように、多数個取りセラミック基板1の外縁から基板領域2に向かう幅方向において、多数個取りセラミック基板1の外縁と、基板領域2に隣接している部分とで導電パターンの厚みが大きくなり、両者の中央付近で導電パターンの厚みが小さくなる。このような厚みのばらつきが大きいと、焼成後の外周領域3にうねりが生じるおそれがある。
これに対して、本実施形態のように、外周領域3に形成するダミー用導電パターンを、サイズの小さいパターンの集合からなり、それらの合計面積がべた塗りとほぼ同等になるようなパターンすると、個々のパターンの印刷面積を小さくできる。そのため、図5に示すように、各ダミー用導電パターン31での厚みのばらつきが抑制されるため、外周領域3に形成されるダミー用導電パターン31全体として、厚みのばらつきを抑制することができる。その結果、焼成後の外周領域3にうねりが生じるのを抑制することができ、例えば、多数個取りセラミック基板1のハンドリング時に応力が集中して多数個取りセラミック基板が割れることを防ぐことができる。
(2)基材10の第1面101及び第2面102において、ダミー用導電パターン31が同じ形状で同じ位置に形成されているため、焼結時の収縮を均一にすることができる。したがって、焼成後の外周領域3におけるうねりの発生を抑制することができる。
(3)各ダミー用導電パターン21の大きさは、基板領域2の基板要素21と同じ大きさでなくても上述した効果を得ることができるため、各ダミー用導電パターン21の設計の自由度(大きさ、位置など)を高くすることができる。
<4.変形例>
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、種々の変更が可能である。以下、本発明の変形例について説明する。但し、以下の変形例は適宜組み合わせることができる。
(1)上記実施形態では、ダミー用導電パターン31を矩形状に形成しているが、これに限定されるものではなく、種々の形状にすることができる。例えば、円形、多角形状などにすることができる。但し、矩形状であると同一面積の中にダミー用導電パターン31を余分な隙間が無いように設けることができるため、好ましい。
また、上記実施形態では、基板要素21とダミー用導電パターン31との形状が相違しているが、同じであってもよい。
(2)上記実施形態では、外周領域3の全周ではなく、一部にダミー用導電パターン31を形成しているが、全周に形成することもできる。一部に形成する場合には、例えば、外周領域3の周方向の70%以上に形成することが好ましい。また、外周領域3の一部にダミー用導電パターン31を形成する場合、ダミー用導電パターン31が形成されていない領域には、適宜、ダミー用の他の導電層を形成することができる。また、必要に応じて、金属メッキ層を形成することもできる。
(3)図6は、本発明の他の実施の形態に係る多数個取りセラミック基板1の平面図である。この基板は、上記実施形態で示した外周領域3のダミー用導電パターン31に加え、基材10の中心から外縁領域3に向けて十字状に延びる複数のダミー用導電パターン39が設けられている。これにより、1つの多数個取りセラミック基板1に基板領域2が4つ含まれている。すなわち、複数のダミー用導電パターン31,39が、4つの基板領域2を囲むように設けられている。図6は、基板領域2を4つ有する例であるが、基板領域2の数はこれに限定されない。すなわち、基材10の内部に複数のダミー用導電パターン39を形成することで、これら複数のダミー用導電パターン31、39に囲まれた複数の基板領域2を形成することができる。
以下、本発明の実施例について説明する。但し、本発明は以下の実施例に限定されない。
<1.実施例及び比較例の作製>
以下の通り、実施例1,2及び比較例に係る多数個取りセラミック基板を、上述した製造方法により複数個ずつ作製した。図7は、実施例1,2及び比較例の概略平面図である。実施例1,2では、外周領域の全体に複数個のダミー用導電パターンを形成している。一方、比較例では、外周領域全体にべた塗りの導電層を形成している。詳細は、以下の通りである。
(1) 基材の寸法:48×75mm(焼成後38×60mm)
(2) 基板領域の寸法:30×50mm(焼成後20×40mm)
(3) 基板領域の基板要素の寸法:1.0×0.8mm(焼成後0.8×0.6mm)
(4) 外周領域の幅(基材の外縁から基板領域の向かう方向の長さ):10mm(焼成後5mm)
(5) 基材の厚み:0.1mm(焼成後0.1mm)
(6) 基材の材料:アルミナ
(7) 製品用導電パターン及びダミー用導電パターンの材料:タングステンおよびモリブデン
(8) 金属メッキ層の材料:Ni、Au
その他の寸法に関しては、表1に示す通りである。(数値は焼成後のものである。)なお、表1内のダミー用導電パターンの寸法とは、細かく分割されたダミー用導電パターン1個あたりの寸法のことである。比較例については、外周領域全域に図4に示すようなべた塗りの導電パターンを形成しているため、表1内のダミー用導電パターンの寸法と、ダミー用導電パターン間の隙間の寸法については記載していない。本発明者が鋭意検討を繰り返した結果、焼成後の基材のいずれかの一辺の長さに対する、当該一辺に平行な方向におけるダミー用導電パターンの幅の割合が0.5~8%、焼成後の基材のいずれかの一辺の長さに対する、当該一辺に平行な方向における隣接するダミー用導電パターンの間の隙間の長さの割合が0.1~0.3%の範囲であれば、後述するように、基板のうねり量の最大値を0.7mm以下に抑えることができた。
<2.外周領域のダミー用導電パターンの厚みの評価>
焼成前の多数個取りセラミック基板において、基板の長辺の外周領域において、ダミー用導電パターンのスクリーン印刷後の金属ペーストの厚みを測定した。結果は、以下の表2に示すとおりである。(表2の端部(基板外縁側)、中央、端部(基板領域側)は、図4、図5に示す位置関係と対応している。)なお、以下の寸法は、8個の基板の平均値である。
※単位はμm
比較例では、外周領域の幅方向全体に亘ってダミー用導電層が印刷によって形成されるため、上述した図4に示すように、中央付近の厚みが端部付近の厚みよりも小さく、実際の測定(表2)によると約55%程度になっている。一方、実施例1,2では、外周領域に複数個のダミー用導電パターンが印刷によって形成されるため、上述した図5に示すように、厚みのばらつきが小さくなっている。具体的には、表2に示す通り、中央付近の厚みが、実施例1において、端部付近の厚みの約75%、実施例2においては約100%になっている。したがって、ダミー用導電パターンは小さいほど、厚みのばらつきが小さくなることが分かった。
<3.外周領域のうねりの評価>
実施例1,2及び比較例に係る多数個取りセラミック基板を3個ずつ(#1~#3)、長辺における外周領域の表面形状を表面の高さの変化として測定した。この測定は探針を表面に接触させながら操作する方式の表面粗さ計を用いて行った。結果は、図8~図10に示すとおりである。これらの図のグラフの横軸は多数個取りセラミック基板の長辺(全長60mm)を示しており、縦軸は多数個取りセラミック基板の高さ(mm)である。なお、図8~図10の曲線が一部途切れているが、これについては、切り欠き36の存在で高さの測定ができなかったためである。図10に例として示すように、外周領域の表面において、隣接する凹凸の高さの差が最も大きい部分を「うねり量の最大値」として測定した。各シートにおける「うねり量の最大値」は表3に示すとおりである。
図8~図10に示すように、比較例の「うねり量の最大値」が最も大きく、実施例2の「うねり量の最大値」が最も小さかった。これは、外周領域の厚みのばらつきに起因していると考えられる。本発明者が検討したところ、「うねり量の最大値」が、0.7mmを超えると、多数個取りセラミック基板のハンドリング時に応力が集中して多数個取りセラミック基板が割れるおそれが高いことが分かった。
1 多数個取りセラミック基板
10 基材
2 基板領域
21 基板要素
21a~21d 製品用導電パターン
3 外周領域
31 ダミー用導電パターン

Claims (9)

  1. 複数のセラミック層を積層することにより形成され、第1面及び第2面を有する矩形状の基材であって、前記第1面及び前記第2面のそれぞれに、基板領域、及び前記基板領域の外側に形成された外周領域を有する基材と、
    前記各基板領域の少なくとも一部に形成され、金属メッキ層によって被覆された製品用導電パターンを有する複数の基板要素と、
    前記各外周領域の少なくとも一部に形成され、所定間隔をおいて並ぶ複数のダミー用導電パターンと、
    を備え、
    前記第1面及び前記第2面に、それぞれ形成される複数の前記ダミー用導電パターンは、前記第1面及び前記第2面の対応する位置にそれぞれ形成されている、多数個取りセラミック基板。
  2. 前記複数のダミー用導電パターンは、それぞれ矩形状に形成されている、請求項1に記載の多数個取りセラミック基板。
  3. 前記複数のダミー用導電パターンは、前記外周領域から前記基板領域に向かう方向に複数列形成されるとともに、前記外周領域の周方向に複数列形成されている、請求項1または2に記載の多数個取りセラミック基板。
  4. 前記複数のダミー用導電パターンのうち、厚みが最も小さいダミー用導電パターンの厚みは、厚みが最も大きいダミー用導電パターンの厚みの75%以上である、請求項1から3のいずれかに記載の多数個取りセラミック基板。
  5. 前記外周領域の周方向の70%以上に、前記複数のダミー用導電パターンが形成されている、請求項1から4のいずれかに記載の多数個取りセラミック基板。
  6. 前記複数のダミー用導電パターンは、前記基材の対向する二対の辺のそれぞれにおいて、対称となるように形成されている、請求項1から5のいずれかに記載の多数個取りセラミック基板。
  7. 前記外周領域において、前記基材の4つの隅部には、前記ダミー用導電パターンが形成されていない、請求項1から6のいずれかに記載の多数個取りセラミック基板。
  8. 前記基材のいずれかの一辺の長さに対する、当該一辺に平行な方向における前記ダミー用導電パターンの幅の割合が0.5~8%、かつ
    前記基材のいずれかの一辺の長さに対する、当該一辺に平行な方向における前記ダミー用導電パターンの前記所定間隔の割合が0.1~0.3%である、請求項1から7のいずれかに記載の多数個取りセラミック基板。
    前記基材のいずれかの一辺の長さに対する、当該一辺に平行な方向における前記ダミー用導電パターンの幅の割合が0.5~8%、かつ
    前記基材のいずれかの一辺の長さに対する、当該一辺に形成されている前記ダミー用導電パターンの前記所定間隔の割合が0.1~0.3%である、請求項1から7のいずれかに記載の多数個取りセラミック基板。
  9. 第1セラミック層及び第2セラミック層を含む、複数のセラミック層を準備するステップであって、前記第1セラミック層及び前記第2セラミック層の一方の面が、それぞれ、基板領域、及び前記基板領域の外側に形成された外周領域を有する、ステップと、
    前記第1セラミック層及び前記第2セラミック層の前記各基板領域の少なくとも一部に、製品用導電パターンを有する複数の基板要素を印刷するステップと、
    前記第1セラミック層及び前記第2セラミック層の前記各外周領域の少なくとも一部に、所定間隔をおいて並ぶ複数のダミー用導電パターンを印刷するステップと、
    前記第1セラミック層の一方の面、及び前記第2セラミック層の一方の面が、それぞれ第1面及び第2面となるように、前記複数のセラミック層を積層して基材を形成するステップと、
    前記第1面及び前記第2面において、前記基板領域と前記外周領域の間、及び前記基板要素の間に、分割用の溝を形成するステップと、
    前記基材を焼成するステップと、
    前記製品用導電パターンを覆うように金属メッキ層を形成するステップと、を備えている、多数個取りセラミック基板の製造方法。
JP2022060973A 2022-03-31 2022-03-31 多数個取りセラミック基板、及びその製造方法 Pending JP2023151388A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022060973A JP2023151388A (ja) 2022-03-31 2022-03-31 多数個取りセラミック基板、及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022060973A JP2023151388A (ja) 2022-03-31 2022-03-31 多数個取りセラミック基板、及びその製造方法

Publications (1)

Publication Number Publication Date
JP2023151388A true JP2023151388A (ja) 2023-10-16

Family

ID=88326522

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022060973A Pending JP2023151388A (ja) 2022-03-31 2022-03-31 多数個取りセラミック基板、及びその製造方法

Country Status (1)

Country Link
JP (1) JP2023151388A (ja)

Similar Documents

Publication Publication Date Title
KR100645710B1 (ko) 적층 세라믹 캐패시터
CN102568824B (zh) 层叠陶瓷电子部件
JP2007036003A (ja) 積層コンデンサ
JP5670806B2 (ja) セラミック基板及びその製造方法
JP5236371B2 (ja) セラミック部品の製造方法
JP5409261B2 (ja) 電子部品搭載用基板の製造方法
JP5168096B2 (ja) セラミック基板および電子部品の製造方法
JP2011151281A (ja) 電子部品の製造方法
JP2001035747A (ja) 積層セラミックコンデンサ
JP2023151388A (ja) 多数個取りセラミック基板、及びその製造方法
JP5738109B2 (ja) 多数個取り配線基板
KR20060099859A (ko) 기판의 치수변형을 최소화할 수 있는 ltcc기판의제조방법 및 이로부터 제조된 ltcc기판
JP2000306711A (ja) 多連チップ抵抗器およびその製造方法
WO2018030192A1 (ja) セラミック電子部品
JP2000269074A (ja) 積層セラミックコンデンサとその製造方法
JP5956185B2 (ja) 多数個取り配線基板
KR100956212B1 (ko) 다층 세라믹 기판의 제조 방법
JPH09306710A (ja) チップネットワーク電子部品
JP7223638B2 (ja) 多数個取りセラミック基板、その製造方法、およびセラミック基板の製造方法
JP5472653B2 (ja) チップ状電子部品の製造方法およびセラミック基板
JPH07135116A (ja) 複合部品及びその製造方法
JP2004022958A (ja) 多数個取りセラミック基板
JP3684290B2 (ja) 積層電子部品とその製造方法
JP2022149755A (ja) 多数個取り基板及び配線基板並びに電子部品
JPH06283335A (ja) チップインダクタ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231110