JPH07135116A

JPH07135116A - 複合部品及びその製造方法

Info

Publication number: JPH07135116A
Application number: JP28240693A
Authority: JP
Inventors: Chisa Yokota; 千砂横田; Hidekazu Uryu; 英一瓜生; Koji Nishida; 孝治西田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-11-11
Filing date: 1993-11-11
Publication date: 1995-05-23

Abstract

(57)【要約】【目的】デジタル機器の小型・薄型化に伴う高密度実
装回路基板のチップ部品として、小型低背で実装性に優
れ、かつ量産性に富んだインダクタアレイの実現を目的
とする。【構成】分割スリット溝１４及び分割スリット上にス
ルーホール１３を有する焼結済のシート状フェライト基
板１１と、フェライト基板１１上に形成された内部導体
パターンと磁性体層を交互に繰り返し積層したインダク
タ層と、前記内部導体パターンと電気的に接続するよう
にフェライト基板１１の凹部に設けることにより、半田
ブリッジの発生を防ぐと共に機械的強度が強く、寸法精
度の高い実装性と量産性に優れたインダクタアレイを得
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は小型デジタル電子機器の
高密度実装回路基板に面実装する積層型ビーズアレイ等
の複合部品及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、ノイズ対策部品としてのチップイ
ンダクタ等の複合部品はデジタル機器の小型・薄型化に
伴う高密度実装回路基板に数多く使用されており、１個
に複数個の素子が内蔵されたアレイタイプが要望されて
いる。

【０００３】以下、従来のインダクタアレイの製造方法
について説明する。図８は従来のインダクタアレイの製
造方法を示す斜視図である。従来のインダクタアレイの
製造方法は、アルミニウム等の金属３４の平坦な表面に
ポリエステルフィルム等のプラスチックフィルム支持体
３５を張り、その上に磁性体層３１と内部導体３２とを
交互に印刷し積層する。積層体３６は通常複数個形成さ
れる。

【０００４】すべての積層が終わった後、プラスチック
フィルム支持体３５ごと積層体３６を金属３４の平坦面
から剥離し、積層体３６にカッターを入れて単品に分割
し、焼成炉にいれて所要焼成温度及び時間で積層体３６
を一体焼結する。得られた積層インダクタアレイの端子
が露出する端面に導電ペーストを施し、適宜の温度で焼
成して外部電極３３を形成し、必要ならば捺印等を施す
というものであった。

【０００５】また、反りがなく、かつ寸法精度がよいフ
ェライト基板を大量に製造することは難しかった。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来の構成では量産性の面で大きな問題点を有していた。

【０００７】すなわち、従来のインダクタアレイの製造
方法においては個片に分割してから焼成するため、焼成
後の外部電極形成などの工程（外部電極の形成、捺印
等）は個片１個ずつの処理となり一括処理に比べて時間
がかかるという問題点を有していた。

【０００８】また、従来の構成では外部端子間で半田ブ
リッジや半田喰われが生じやすいという欠点もあり、実
開昭５７−６６５５３号に示されるように外部端子を凹
型にしようと試みられているが（図９参照）、従来の製
造方法で外部端子を凹型にしようとすると分割前に積層
体の厚み分のスルーホールを開ける加工が必要となり、
加工時間がかかると共に、焼成前の厚い積層体にスルー
ホール印刷法等で外部端子を形成するのは、積層体への
導電ペーストの溶剤の吸収が早く非常に困難であるとい
う問題点を有していた。

【０００９】本発明は上記従来の問題点を解決するもの
で、量産性ならびに実装性に優れたインダクタアレイを
提供することを目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
本発明は、周縁部に複数の切欠き部を有するフェライト
基板と、前記切欠き部及びその周囲に形成した第１及び
第２の外部電極と、第１の外部電極に接続して前記フェ
ライト基板上に形成した下部導体パターンと、この下部
導体パターン上に形成したバイアホールを有する磁性体
層とこの磁性体層上に形成し前記バイアホールを介して
前記下部導体パターンまたは内部導体に接続する内部導
体とからなる一層以上積層されたインダクタ層と前記イ
ンダクタ層の最上部の内部導体と前記第２の外部電極と
を接続しかつ前記各内部導体、磁性体層は前記切欠き部
以外に形成したものである。

【００１１】

【作用】この構成によって本発明の複合部品は、分割ス
リット及びスルーホールを有するフェライト基板上の分
割スリット及びスルーホールを除いて内部導体や磁性体
層を形成するため、内部導体パターンや磁性体層を積層
しながら一層一層個別焼成できるので、導体ペーストの
溶剤が磁性体層に吸収されず導体パターンをファインパ
ターンに仕上げることができる。

【００１２】また、フェライト基板上に形成したスルー
ホールに外部電極を形成するため、多数個の複合部品の
外部電極を一括形成して焼成することができる。

【００１３】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。

【００１４】（実施例１）本発明の第１の実施例におけ
る複合部品としてのチップインダクタアレイについて図
を用いてその説明をする。図２は本実施例のチップイン
ダクタアレイの製造工程を示す。

【００１５】分割後の一個片が６．４×３．２ｍｍ²の
個片１２になるように、図２（ａ）のような分割スリッ
ト溝１４及びスルーホール１３を加工したＮｉ・Ｚｎ・
Ｃｕ系の焼結済みフェライト基板１１に図２（ｂ）に示
すように第１及び第２の外部電極２１ａ及び２１ｂをＡ
ｇ・Ｐｄ系の導体ペーストで印刷形成し、８５０℃で焼
成する。次に図２（ｃ）のように約１．５ターンの下部
導体パターン２２をＡｇとＰｄの合金粉からなるＡｇ・
Ｐｄ系の導体ペーストで第１の外部電極２１ａに接続す
るように印刷形成し８５０℃で焼成する。

【００１６】次に図２（ｄ）のように、内部導体２４の
端部を電気的に接続するためのバイアホール２７を有す
るＮｉ・Ｚｎ・Ｃｕ系の第１の磁性体層２３を磁性体ペ
ーストで膜厚が４０μｍ〜６０μｍになるように印刷形
成し、図２（ｅ）のように、下部導体パターン２２の端
部をバイアホール２７を介して電気的に接続しかつ第２
の外部電極２１ｂに接続するように、第１の導体パター
ンである約１．５ターンの内部導体２４を印刷形成する
ことによりインダクタ層を設ける。

【００１７】この後、図２（ｆ）のように、内部導体２
４の上に膜厚が約２５０μｍからなる上部磁性体層２５
を印刷形成する。最後に、この上部磁性体層２５上にＳ
ｉＯ ₂−ＺｎＯ−ＣａＯの結晶化ガラスからなり熱膨張
係数が５３×１０^-7である結晶化ガラスからなる収縮抑
制層２６を印刷形成する。これらフェライト基板１１上
に形成された磁性体層２３、上部磁性体層２５、下部導
体パターン２２、内部導体２４および収縮抑制層２６を
一体積層物とし、これを９５０℃の高温で１時間焼成す
る。ついで分割スリット溝１４に沿って分割し、個片に
して図１に示すようなチップインダクタを得る。このよ
うにして得られたチップインダクタンスアレイのインピ
ーダンスは１６２Ω（１００ＭＨｚ）であった。

【００１８】なお、本実施例では１．５ターンの下部導
体パターン２２と内部導体２４をバイアホール２７を有
する磁性体層を介して接続する構造となっているが、高
いインピーダンスを得るために、図３のように、さらに
導体層と磁性体層を繰り返し積層することもできる。

【００１９】（実施例２）本発明の第２の実施例におけ
る複合部品としてのチップインダクタアレイについて図
を用いて説明する。図５は本実施例のチップインダクタ
アレイの製造工程を示す。

【００２０】分割後の一個片が５．０×２．５ｍｍ²の
個片１２になるように、図５（ａ）のような分割スリッ
ト溝１４及びスルーホール１３を加工したＮｉ・Ｚｎ・
Ｃｕ系の焼結済フェライト基板１１に、図５（ｂ）に示
すように、第１及び第２の外部電極２１ａ及び２１ｂを
Ａｇ・Ｐｄ系の導体ペーストで印刷形成し８５０℃で焼
成する。次に図５（ｃ）のように対向する第１及び第２
の外部電極２１ａ及び２１ｂを結ぶ直線状の内部導体パ
ターン２２ＡをＡｇ系の導体ペーストで印刷形成し８５
０℃で焼成する。

【００２１】この後図５（ｄ）のように、内部導体パタ
ーン２２Ａを覆うフェライト仮焼粉末の平均粒径が４．
０μｍであるフェライトペーストを、約３００μｍの膜
厚になるように印刷し、上部磁性体層２５とする。さら
にこれを９００℃で１時間焼成する。ついで、分割スリ
ット溝１４に沿って分割し、個片にして図４に示すよう
なチップインダクタを得る。このようにして得られたチ
ップインダクタアレイのインピーダンスは３０Ω（１０
０ＭＨｚ）であった。

【００２２】（実施例３）本発明の第３の実施例におけ
る複合部品としてチップインダクタアレイについて図を
用いて説明する。図６は本実施例のチップインダクタア
レイの製造工程を示す。

【００２３】Ｎｉ・Ｚｎ・Ｃｕ系のフェライト仮焼粉末
を一定の大きさの粒子に造粒し、非着磁性の金型を用い
てプレス成形後、９５０〜１３００℃で焼結したフェラ
イト基板を作成する。さらにこの基板を５．０×２．５
ｍｍ²（厚み０．６３５ｍｍ）の個片１２になるよう
に、図６（ａ）のような分割スリット溝１４及びスルー
ホール１３を加工したシート状フェライト基板１１を製
造した。

【００２４】次に図６（ｂ）に示すように、フェライト
基板１１に第１及び第２の外部電極２１ａ及び２１ｂを
Ａｇ・Ｐｄ系の導体ペーストで印刷形成する。次に図６
（ｃ）のように、約１．５ターンの下部導体パータン２
２を、Ｐｄ濃度が５％であるＡｇ・Ｐｄ系の導体ペース
トで第１の外部電極２１ａに接続するように印刷形成す
る。

【００２５】次に図６（ｄ）のように、この下部導体パ
ターン２２の端部を電気的に接続するためのバイアホー
ル２７を有するＮｉ・Ｚｎ・Ｃｕ系の第１の磁性体層２
３を磁性体ペーストで印刷形成し、図６（ｅ）のよう
に、下部導体パターン２２の端部をバイアホール２７を
介して電気的に接続しかつ第２の外部電極２１ｂに接続
するように第１の導体パターンであるストレートパター
ンの内部導体２４を印刷形成することによりインダクタ
層を設ける。

【００２６】この後図６（ｆ）のように、内部導体２４
を覆うように磁性体ペーストを印刷し、これを上部磁性
体層２５とする。この上部磁性体層２５上に比較的粒度
の粗い、収縮抑制層２６を印刷する。この収縮抑制層２
６は磁性体材料８５％と低軟化点ガラス１５％からな
り、かつ焼成時に前記インダクタ層及び上部磁性体層２
５の収縮を抑制するものである。これらフェライト基板
１１上に形成された磁性体層２３、上部磁性体層２５、
下部導体パターン２２、内部導体２４及び収縮抑制層２
６を一体積層物とし、これを９５０℃の高温で１時間一
括焼成する。

【００２７】焼成後分割スリット溝１４に沿って分割
し、これによりスルーホール１３は切半されて切り欠き
状態となる個片状のチップインダクタアレイを得る。こ
のようにして得られたチップインダクタアレイのインピ
ーダンスは約６３Ω（１００ＭＨｚ）であった。

【００２８】（実施例４）本発明の第４の実施例におけ
る複合部品としてのチップインダクタアレイについて図
を用いてその製造方法を説明する。図６は本実施例のチ
ップインダクタアレイの製造工程を示す。分割後の一個
片が、５．０×２．５ｍｍ²の個片１２になるように、
図６（ａ）のような分割スリット溝１４及びスルーホー
ル１３を加工したＮｉ・Ｚｎ・Ｃｕ系の焼結済みフェラ
イト基板１１に図６（ｂ）に示すように外部電極２１を
Ａｇ・Ｐｄ系の導体ペーストで印刷し、８５０℃で焼成
する。次に図６（ｃ）のように、約１．５ターンの下部
導体パターン２２を、核となるＡｇのまわりにＰｄコー
トを施したＡｇ・Ｐｄ系の導体ペーストで印刷形成し８
５０℃で焼成する。

【００２９】次に図６（ｄ）のように、この下部導体パ
ターン２２の端部を電気的に接続するため、バイアホー
ル２７を有するＮｉ・Ｚｎ・Ｃｕ系の第１の磁性体層２
３を磁性体ペーストで膜厚が約４０μｍになるように印
刷形成し、９００℃で焼成した後、図６（ｅ）のよう
に、下部導体パターン２２の端部をバイアホール２７を
介して電気的に接続するように第１の導体パターンであ
るストレートパターンの内部導体２４を印刷形成するこ
とによりインダクタ層を設ける。

【００３０】この後図６（ｆ）のように、内部導体２４
を覆うように磁性体ペーストを印刷し、これを上部磁性
体層２５とする。上部磁性体層２５上に、ＳｉＯ₂−Ｍ
ｇＯ−ＺｎＯ−Ａｌ₂Ｏ₃の結晶化ガラスからなり熱膨張
係数が７３×１０^-7でかつ焼成時に前記インダクタ層及
び上部磁性体層２５の収縮を抑制する収縮抑制層２６を
印刷する。これらフェライト基板上に形成された磁性体
層２３、上部磁性体層２５、下部導体パターン２２、内
部導体２４及び収縮抑制層２６を一体積層物とし、これ
を９５０℃の高温で１時間焼成する。

【００３１】焼成後分割スリット溝１４に沿って分割
し、個片にしてチップインダクタアレイを得る。このよ
うにして得られたチップインダクタンスアレイのインピ
ーダンスは７２Ω（１００ＭＨｚ）であった。

【００３２】ところで本発明の各実施例におけるチップ
インダクタアレイにおいて、フェライト仮焼粉の平均粒
径が２．０μｍ以下のフェライト仮焼粉末を用いた磁性
体ペーストで上部磁性体層２５を形成すると、上部磁性
体層２５の収縮率が大きく焼成後にフェライト基板１２
から剥離したり、クラックが発生した。また、平均粒径
が６．０μｍ以上のフェライト仮焼粉末を用いた磁性体
ペーストで上部磁性体層２５を形成すると、フェライト
の焼結が進まずインピーダンス特性が著しく低下した。

【００３３】このフェライト仮焼粉末の平均粒径とイン
ピーダンス特性および成膜状態の関係を（表１）に示
す。

【００３４】

【表１】

【００３５】従って、フェライト基板上に厚塗りのフェ
ライト磁性層を形成する場合において、フェライト仮焼
粉末平均粒径は、約２．０μｍ〜６．０μｍの範囲で選
ばれることが好ましい。

【００３６】また本実施例に示される、チップインダク
タアレイと図８や図９の従来のチップインダクタアレイ
をそれぞれ１０００個ずつ半田実装したときの半田ブリ
ッジ発生率及び半田実装後のヒートショックテスト（−
５５←→＋１２５℃）における半田クラック発生率を
（表２）に示す。

【００３７】

【表２】

【００３８】表２より、本発明におけるインダクタアレ
イの実装性、信頼性の良さは明らかである。

【００３９】以上述べたように、本実施例の複合部品と
してのチップインダクタ及びその製造方法によれば、従
来のチップインダクタアレイに比べて、寸法精度の高い
焼結済みのシート状フェライト基板１１をベースとして
磁性体層を設けるため、複数個の素子を効率良く、しか
も高精度に一括形成できる。このように本発明の複合チ
ップインダクタ及びその製造方法は、量産性の点で優れ
た効果が得られる。

【００４０】加えて、本発明によれば、角板状のフェラ
イト基板と、このフェライト基板上に導体パターンを内
設した磁性体上に形成された収縮抑制層を設けることに
より、焼結時に発生する磁性体の反りを抑制し平坦化す
ることができ、製品形状のばらつきが小さく、実装性と
量産性に優れたものができる。また、磁性体層と導体層
を積層していく途中に数層の収縮抑制層を積層すること
によって平坦度が増すことは言うまでもない。

【００４１】また磁性体ペーストの種類によっては、磁
性体層と外部電極及び内部導体との膨張係数の違いによ
って起こる層間剥離やクラックを防ぐために、第１、第
２及び第４の実施例にあるように外部電極及び内部導体
を磁性体層よりも先に焼成したり、何層か積層される内
部導体や磁性体層を個別に焼成してもよい。

【００４２】また、必要により外部電極にＮｉめっきや
半田めっきを施しても良い。ところで本実施例では、フ
ェライト基板１２のサイズやスルーホールの穴数の一例
を示したが、フェライト基板をプレス成形する金型を変
更するだけで、形状、スルーホールの穴数及び穴位置を
分割スリット部のみならず、自由に変更することができ
る。

【００４３】また、本実施例では、複合部品として、コ
イルを内蔵したチップインダクタアレイを例示したが、
コンデンサとコイルとを複合させたＬＣフィルタ複合部
品等へも応用できるものである。

【００４４】

【発明の効果】以上のように本発明の複合部品は、外部
端子、及び第１層目の内部導体を先に焼成したり、各層
を個別に焼成すると、収縮率の違いによって起こる層間
剥離やクラックを防ぐことができる。特に、下層となる
磁性体層を先に焼成すると、その上に形成される導体ペ
ーストの溶剤が吸収されにくくなるので精密で鮮明な導
体パターンを形成することができる。

【００４５】この種の個別焼成技術は従来の製造工法で
は導入できなかったが、今回、分割スリットを有する焼
結剤のフェライト基板をベースにし、分割スリットを除
いて各層を積層することではじめて可能になったもので
ある。

【００４６】また、高温で焼結された機械的強度の高い
フェライト基板上にインダクタを形成しているため、抗
折強度が高く実装時の部品のカケ、割れがなく、しかも
焼結済のフェライト基板であることから、寸法精度が高
く実装性が良好である。加えて、分割スリット及びスル
ーホールを有するシート状のフェライト基板上に磁性体
層を形成していることから製造が容易で量産性に富んで
いる。

【００４７】また、外部端子をスルーホールにして凹状
とすることにより、実装時に発生する半田ブリッジを防
ぐと共に、外部端子の表面積が大きくなり製品と実装基
板との接着強度を高め、半田クラック等の信頼性を高め
るという効果もある。

【００４８】さらに、積層体の最上層に収縮抑制層を形
成することにより、磁性体層が焼結する前に収縮抑制層
が先に焼結膜を形成するため、この膜が磁性体の焼成時
の上部の収縮を抑制し、磁性体層上部の平坦化を実現で
きることから高密度実装に適したインダクタアレイを得
ることができる。

【００４９】また、分割スリットを有するフェライト基
板であるため、内部導体及び磁性体層の一括焼成では多
数個取りのフェライト基板ごと焼成することができ、焼
成後の工程（例えば外部電極の形成や捺印等）も従来の
１個ずつ、個別に処理する方法に比べて、非常に簡単に
できるという利点もある。さらに、外部端子はスルーホ
ールにして凹状とすることにより、外部端子の表面積が
大きくなり製品と実装基板との接着強度を高めるという
効果に加えて、外部電極の厚みを従来例に較べて薄くす
ることができるため、図７及び図１０に示すように本発
明と従来例におけるはんだ実装後の半田フィレットの形
成状態が異なり、熱ストレス等が加わった場合の半田ク
ラックの発生率が、低減するという効果も有するもので
ある。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるチップインダク
タアレイの斜視図

【図２】同第１の実施例におけるチップインダクタアレ
イの製造工程図

【図３】同第１の実施例におけるチップインダクタアレ
イの製造工程図

【図４】同第２の実施例におけるチップインダクタアレ
イの斜視図

【図５】同第２の実施例におけるチップインダクタアレ
イの製造工程図

【図６】同第３及び第４の実施例におけるチップインダ
クタアレイの製造工程図

【図７】同第４の実施例におけるチップインダクタアレ
イの半田実装時の半田フィレットの形成状態を示す正面
図

【図８】従来のチップインダクタアレイの製造工程図

【図９】従来のチップインダクタアレイの斜視図

【図１０】従来のチップインダクタアレイの半田実装時
の半田フィレットの形成状態を示す正面図

【符号の説明】

１１，１２フェライト基板１３スルーホール１４分割スリット溝２１ａ，２１ｂ外部電極２２下部導体パターン２２Ａ内部導体パターン２３磁性体層２４内部導体２５上部磁性体層２６収縮抑制層

Claims

【特許請求の範囲】

【請求項１】周縁部に複数の切欠き部を有するフェラ
イト基板と、前記切欠き部及びその周囲に形成した第１
及び第２の外部電極と、第１の外部電極に接続して前記
フェライト基板上に形成した下部導体パターンと、この
下部導体パターン上に形成したバイアホールを有する磁
性体層とこの磁性体層上に形成し前記バイアホールを介
して前記下部導体パターンまたは他の内部導体に接続す
る内部導体とからなる一層以上積層されたインダクタ層
と、前記インダクタ層の最上部の内部導体と前記第２の
外部電極とを接続しかつ前記各内部導体、磁性体層は前
記切欠き部上以外に形成した複合部品。
【請求項２】分割スリットとこの分割スリット上に複
数のスルーホールを有する焼結済みのフェライト基板上
の前記スルーホール及びその周囲に導電ペーストを焼き
付けて第１及び第２の外部電極を形成し、前記フェライ
ト基板上に第１の外部電極に接続するように下部導体パ
ターンを形成し、この下部導体パターン上にバイアホー
ルを有する磁性体層を形成しこの磁性体層上に前記バイ
アホールを介して前記下部導体パターンに接続するよう
に内部導体を形成し、更に磁性体層及び内部導体を繰り
返し形成してインダクタ層となし、前記インダクタ層の
最上部の内部導体と前記第２の外部電極とを接続し、前
記各内部導体、磁性体層は前記分割スリット及びスルー
ホール以外に形成した複合部品の製造方法。
【請求項３】周縁部に複数の切欠き部を有するフェラ
イト基板と、前記切欠き部及びその周囲に形成した第１
及び第２の外部電極と、前記フェライト基板上の切欠き
部以外に形成されかつ互いに対向する外部電極を結ぶ複
数個の内部導体と、この導体パターン上に形成した上部
磁性体層とを有する複合部品。
【請求項４】分割スリットとこの分割スリット上に複
数のスルーホールを有する焼結済みのフェライト基板上
に、前記スルーホール及びその周囲に導電ペーストを焼
き付けることにより外部電極を形成し、前記フェライト
基板上の切欠き部以外に互いに対向する外部電極を結ぶ
複数個の導体パターンを形成し、この内部導体上に上部
磁性体層を形成した後焼成し、前記分割スリットに沿っ
て分割する複合部品の製造方法。
【請求項５】内部導体及び磁性体層からなるインダク
タ層上に、磁性体材料と非晶質ガラスとの混合物質ある
いは結晶化ガラスからなる収縮抑制層を備えたことを特
徴とする請求項１または３記載の複合部品。
【請求項６】内部導体及び磁性体層からなるインダク
タ層上に、磁性体材料と非晶質ガラスとの混合物質、あ
るいは結晶化ガラスからなる収縮抑制層を形成すること
を特徴とする請求項２または４記載の複合部品の製造方
法。