JPH0817637A - チップ型ｌｒフィルタおよびその製造方法 - Google Patents
チップ型ｌｒフィルタおよびその製造方法Info
- Publication number
- JPH0817637A JPH0817637A JP6143307A JP14330794A JPH0817637A JP H0817637 A JPH0817637 A JP H0817637A JP 6143307 A JP6143307 A JP 6143307A JP 14330794 A JP14330794 A JP 14330794A JP H0817637 A JPH0817637 A JP H0817637A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- ceramic substrate
- filter
- external electrode
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Adjustable Resistors (AREA)
- Coils Or Transformers For Communication (AREA)
- Filters And Equalizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 デジタル機器の小型・薄型化に伴う高密度実
装回路基板のノイズ対策部品として、小型低背で実装性
および量産性に優れ、かつノイズ除去特性に優れたチッ
プ型ＬＲフィルタの実現を目的とする。 【構成】 角板状のセラミック基板１０と、前記セラミ
ック基板の一方の面に厚膜導体パターン３０を内設した
インダクタ層６０と、前記インダクタ層６０上に形成さ
れた収縮抑制層４６および抵抗体層５０を形成し、第１
および第２の外部電極２０ａ，２０ｂでこれらの層を接
続してＬＲのフィルタ回路を構成している。これによ
り、実装性、量産性と併せてノイズ除去特性に優れたチ
ップ型ＬＲフィルタを実現できる。
装回路基板のノイズ対策部品として、小型低背で実装性
および量産性に優れ、かつノイズ除去特性に優れたチッ
プ型ＬＲフィルタの実現を目的とする。 【構成】 角板状のセラミック基板１０と、前記セラミ
ック基板の一方の面に厚膜導体パターン３０を内設した
インダクタ層６０と、前記インダクタ層６０上に形成さ
れた収縮抑制層４６および抵抗体層５０を形成し、第１
および第２の外部電極２０ａ，２０ｂでこれらの層を接
続してＬＲのフィルタ回路を構成している。これによ
り、実装性、量産性と併せてノイズ除去特性に優れたチ
ップ型ＬＲフィルタを実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、小型電子機器の高密度
回路基板に面実装するチップ型ＬＲフィルタおよびその
製造方法に関するものである。
回路基板に面実装するチップ型ＬＲフィルタおよびその
製造方法に関するものである。
【０００２】
【従来の技術】近年、インダクタンス素子は、磁性素体
に貫通孔を設けその貫通孔に導体を通したインダクタン
ス素子を始めとして、高密度実装回路基板の高周波ノイ
ズ対策部品として多用されている。
に貫通孔を設けその貫通孔に導体を通したインダクタン
ス素子を始めとして、高密度実装回路基板の高周波ノイ
ズ対策部品として多用されている。
【０００３】以下に従来のチップインダクタについて説
明する。図３５は従来のチップインダクタの内部構造を
示す外観斜視図を示すものである。図３５において、１
１０は磁性素体、１１１は貫通孔導体、１１２は外部導
体、１１３は端面電極、１１４は貫通孔である。
明する。図３５は従来のチップインダクタの内部構造を
示す外観斜視図を示すものである。図３５において、１
１０は磁性素体、１１１は貫通孔導体、１１２は外部導
体、１１３は端面電極、１１４は貫通孔である。
【０００４】以上のように構成された従来のチップイン
ダクタは、複数の貫通孔１１４を有するほぼ直方体のチ
ップ状磁性素体１１０と、これらを電気的に接続してチ
ップインダクタを構成したものである。これにより、Ｉ
Ｃピンやコネクタピンに近接して高密度に実装できる。
ダクタは、複数の貫通孔１１４を有するほぼ直方体のチ
ップ状磁性素体１１０と、これらを電気的に接続してチ
ップインダクタを構成したものである。これにより、Ｉ
Ｃピンやコネクタピンに近接して高密度に実装できる。
【０００５】
【発明が解決しようとする課題】しかしながら前記従来
の構成では、製品形状に起因する実装性、量産性および
ノイズ除去特性において大きな問題点を有していた。
の構成では、製品形状に起因する実装性、量産性および
ノイズ除去特性において大きな問題点を有していた。
【０００６】すなわち、実装性においては、インダクタ
ンス素子としてインダクタンス値の大きなものを得るた
めには、貫通導体孔の距離はある程度必要でありチップ
高さが高くなるため低背化には限界がある。さらに、量
産性においては、磁性素体１１０がほぼ直方体の形状を
しているため、貫通導体や端子電極の形成を個片状態で
形成しなければならず、どうしても煩雑な工程を必要と
する。このため、量産には向かないという問題点を有し
ていた。
ンス素子としてインダクタンス値の大きなものを得るた
めには、貫通導体孔の距離はある程度必要でありチップ
高さが高くなるため低背化には限界がある。さらに、量
産性においては、磁性素体１１０がほぼ直方体の形状を
しているため、貫通導体や端子電極の形成を個片状態で
形成しなければならず、どうしても煩雑な工程を必要と
する。このため、量産には向かないという問題点を有し
ていた。
【０００７】また、ノイズ特性に関しては、形状により
導体の長さに制限を受けるためインダクタンスおよびイ
ンピーダンスを大きく取れず、ノイズ除去特性について
も問題点を有していた。
導体の長さに制限を受けるためインダクタンスおよびイ
ンピーダンスを大きく取れず、ノイズ除去特性について
も問題点を有していた。
【０００８】本発明は前記従来の問題点を解決するもの
で、従来のチップインダクタでは実現できない優れた実
装性と量産性を有し、ノイズ除去特性に優れたチップ型
ＬＲフィルタおよびその製造方法を提供することを目的
とする。
で、従来のチップインダクタでは実現できない優れた実
装性と量産性を有し、ノイズ除去特性に優れたチップ型
ＬＲフィルタおよびその製造方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明は、角板状のセラミック基板と、このセラミッ
ク基板上に、厚膜導体パターンを内設した磁性体層と、
前記磁性体層上面に形成して焼成時に前記磁性体層の収
縮を抑制する無機物質からなる収縮抑制層と、前記収縮
抑制層の上部に形成した内部電極を備えた抵抗体層と、
前記セラミック基板の端部において前記厚膜導体パター
ンの一端部と電気的に接続して配設した信号ライン用の
第１の外部電極と、前記セラミック基板の端部において
この第１の外部電極と対向するように前記厚膜導体パタ
ーンの他端部と前記抵抗体層の一方の内部電極の端部と
電気的に接続して配設した信号ライン用の第２の外部電
極とを有し、前記厚膜導体パターンの他端部と前記抵抗
体層の他方の内部電極の端部とを直列に接続し構成した
ものである。
に本発明は、角板状のセラミック基板と、このセラミッ
ク基板上に、厚膜導体パターンを内設した磁性体層と、
前記磁性体層上面に形成して焼成時に前記磁性体層の収
縮を抑制する無機物質からなる収縮抑制層と、前記収縮
抑制層の上部に形成した内部電極を備えた抵抗体層と、
前記セラミック基板の端部において前記厚膜導体パター
ンの一端部と電気的に接続して配設した信号ライン用の
第１の外部電極と、前記セラミック基板の端部において
この第１の外部電極と対向するように前記厚膜導体パタ
ーンの他端部と前記抵抗体層の一方の内部電極の端部と
電気的に接続して配設した信号ライン用の第２の外部電
極とを有し、前記厚膜導体パターンの他端部と前記抵抗
体層の他方の内部電極の端部とを直列に接続し構成した
ものである。
【００１０】
【作用】この構成により、本発明のチップ型ＬＲフィル
タは、焼結済みの強固なセラミック基板をベースとして
いるため、薄型で低背であると同時にチップ外形寸法の
ばらつきが小さく高密度な実装に適したものとなる。ま
た、シート状のセラミック基板上に形成されたインダク
タ層上の収縮抑制層が前記インダクタ層の焼結より先に
焼結膜を形成するため、この膜がインダクタ層の焼成時
の上部の収縮を抑制し、インダクタ層上部を平坦にでき
るので、その上部に抵抗体層を形成することができるた
め複合化が可能となる。また、角板型厚膜チップ抵抗器
と同様に製造が容易で量産性に富むものである。このた
め、従来のチップインダクタでは実現できない優れた実
装性、量産性とノイズ除去特性に優れたチップ型ＬＲフ
ィルタを提供できる。
タは、焼結済みの強固なセラミック基板をベースとして
いるため、薄型で低背であると同時にチップ外形寸法の
ばらつきが小さく高密度な実装に適したものとなる。ま
た、シート状のセラミック基板上に形成されたインダク
タ層上の収縮抑制層が前記インダクタ層の焼結より先に
焼結膜を形成するため、この膜がインダクタ層の焼成時
の上部の収縮を抑制し、インダクタ層上部を平坦にでき
るので、その上部に抵抗体層を形成することができるた
め複合化が可能となる。また、角板型厚膜チップ抵抗器
と同様に製造が容易で量産性に富むものである。このた
め、従来のチップインダクタでは実現できない優れた実
装性、量産性とノイズ除去特性に優れたチップ型ＬＲフ
ィルタを提供できる。
【００１１】
（実施例１）以下本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１２】図１は本発明の第１の実施例におけるチッ
プ型ＬＲフィルタの構造説明のための分解斜視図であ
る。図２はその外観斜視図を示す図である。図３はその
等価回路を示したものである。また、図４から図１５は
本実施例の製造方法を示す平面図である。
プ型ＬＲフィルタの構造説明のための分解斜視図であ
る。図２はその外観斜視図を示す図である。図３はその
等価回路を示したものである。また、図４から図１５は
本実施例の製造方法を示す平面図である。
【００１３】図１から図１５において、１０はセラミッ
ク基板、１１はシート状セラミック基板、２０ａは信号
ライン用の第１の外部電極、２０ｂは信号ライン用の第
２の外部電極、３０，３０ａ，３０ｂ，３０ｃは厚膜導
体パターン、４０，４０ａ，４０ｂ，４０ｃは磁性体
層、４６は収縮抑制層、５０は抵抗体層、５１は内部電
極、５２は厚膜抵抗体、６０はインダクタ層、６１，６
２，６３はヴィアホール、７０は保護膜、８１は一次分
割溝、８２は二次分割溝である。
ク基板、１１はシート状セラミック基板、２０ａは信号
ライン用の第１の外部電極、２０ｂは信号ライン用の第
２の外部電極、３０，３０ａ，３０ｂ，３０ｃは厚膜導
体パターン、４０，４０ａ，４０ｂ，４０ｃは磁性体
層、４６は収縮抑制層、５０は抵抗体層、５１は内部電
極、５２は厚膜抵抗体、６０はインダクタ層、６１，６
２，６３はヴィアホール、７０は保護膜、８１は一次分
割溝、８２は二次分割溝である。
【００１４】以上のように構成されるチップ型ＬＲフィ
ルタについて、図を用いてその製造方法を説明する。
ルタについて、図を用いてその製造方法を説明する。
【００１５】図４は、分割後に１個片が３．０×１．５
ｍｍの角板状のセラミック基板１０になるように、一次
分割溝８１、二次分割溝８２を加工したアルミナ系のシ
ート状セラミック基板１１である。シート状セラミック
基板１１上に図５に示すようにＮｉ・Ｚｎ・Ｃｕ系のフ
ェライトを主成分とするシート状の磁性体層４０ａを形
成した後、図６に示すように銀パラジウム系の厚膜導体
パターン３０ａをその一端辺が一次分割溝８１に沿うよ
うに印刷形成する。
ｍｍの角板状のセラミック基板１０になるように、一次
分割溝８１、二次分割溝８２を加工したアルミナ系のシ
ート状セラミック基板１１である。シート状セラミック
基板１１上に図５に示すようにＮｉ・Ｚｎ・Ｃｕ系のフ
ェライトを主成分とするシート状の磁性体層４０ａを形
成した後、図６に示すように銀パラジウム系の厚膜導体
パターン３０ａをその一端辺が一次分割溝８１に沿うよ
うに印刷形成する。
【００１６】その上に、図７に示すようにＮｉ・Ｚｎ・
Ｃｕ系のフェライトを主成分とする磁性体層４０ｂを印
刷形成し、ヴィアホール６１を形成する。次に図８に示
すように銀パラジウム系の厚膜導体パターン３０ｂを印
刷形成する。さらにその上に、図９に示すようにヴィア
ホール６２を形成するＮｉ・Ｚｎ・Ｃｕ系のフェライト
を主成分とする磁性体層４０ｃを印刷する。そしてこの
磁性体層４０ｃに厚膜導体パターン３０ｃを印刷するこ
とによってインダクタ層を形成し、その上部に図１０に
示すようにヴィアホール６３を有し結晶化ガラスを主成
分とする収縮抑制層４６を形成し、ダイシング等により
分割溝８１，８２に沿って溝を形成して８００℃〜１１
００℃で焼成する。
Ｃｕ系のフェライトを主成分とする磁性体層４０ｂを印
刷形成し、ヴィアホール６１を形成する。次に図８に示
すように銀パラジウム系の厚膜導体パターン３０ｂを印
刷形成する。さらにその上に、図９に示すようにヴィア
ホール６２を形成するＮｉ・Ｚｎ・Ｃｕ系のフェライト
を主成分とする磁性体層４０ｃを印刷する。そしてこの
磁性体層４０ｃに厚膜導体パターン３０ｃを印刷するこ
とによってインダクタ層を形成し、その上部に図１０に
示すようにヴィアホール６３を有し結晶化ガラスを主成
分とする収縮抑制層４６を形成し、ダイシング等により
分割溝８１，８２に沿って溝を形成して８００℃〜１１
００℃で焼成する。
【００１７】次に、図１１に示すように、一方の内部電
極がヴィアホール６３より覗いている厚膜導体パターン
３０ｃの一部と接続するように内部電極５１を形成し、
その上に、図１２に示すように酸化ルテニウム系の厚膜
グレーズ抵抗ペーストをスクリーン印刷して抵抗体５２
を形成する。
極がヴィアホール６３より覗いている厚膜導体パターン
３０ｃの一部と接続するように内部電極５１を形成し、
その上に、図１２に示すように酸化ルテニウム系の厚膜
グレーズ抵抗ペーストをスクリーン印刷して抵抗体５２
を形成する。
【００１８】さらにその上に、図１３に示すように抵抗
体を防湿および酸によるダメージから回避するための保
護膜７０をスクリーン印刷し形成した後、これを５５０
℃〜９００℃で焼成する。その後、図１４に示すように
シート状のセラミック基板１１の一次分割溝８１に沿っ
て分割した後、磁性体層４０の一方の厚膜導体パターン
３０の端部に接続する信号ライン用の第１の外部電極２
０ａと、抵抗体層５０の一方の内部電極５１の端部に接
続する信号ライン用の第２の外部電極２０ｂとを、銀系
の厚膜導体ペーストを塗布することにより、セラミック
基板１０の一対の端面にそれぞれ対向するように形成
し、５５０℃〜９００℃で焼成する。最後に図１５に示
すように二次分割溝８２に沿って分割してチップ型ＬＲ
フィルタを完成させる。
体を防湿および酸によるダメージから回避するための保
護膜７０をスクリーン印刷し形成した後、これを５５０
℃〜９００℃で焼成する。その後、図１４に示すように
シート状のセラミック基板１１の一次分割溝８１に沿っ
て分割した後、磁性体層４０の一方の厚膜導体パターン
３０の端部に接続する信号ライン用の第１の外部電極２
０ａと、抵抗体層５０の一方の内部電極５１の端部に接
続する信号ライン用の第２の外部電極２０ｂとを、銀系
の厚膜導体ペーストを塗布することにより、セラミック
基板１０の一対の端面にそれぞれ対向するように形成
し、５５０℃〜９００℃で焼成する。最後に図１５に示
すように二次分割溝８２に沿って分割してチップ型ＬＲ
フィルタを完成させる。
【００１９】本実施例による直列に構成されたチップ型
ＬＲフィルタと従来のチップインダクタを、図１６に示
すような回路において、１０ＭＨｚの信号をドライバ用
ＩＣに入力し、約３０ｃｍの距離離れた観測点での各々
の出力波形により比較した。
ＬＲフィルタと従来のチップインダクタを、図１６に示
すような回路において、１０ＭＨｚの信号をドライバ用
ＩＣに入力し、約３０ｃｍの距離離れた観測点での各々
の出力波形により比較した。
【００２０】その結果、本実施例のチップ型ＬＲフィル
タは回路中に直列に抵抗素子とインダクタ素子が付加さ
れたことと等価になっている。この直列抵抗によって、
信号のアンダーシュート／オーバーシュート時の急峻な
電流を低減させるノイズ除去効果と従来のインダクタン
ス素子のノイズ除去効果とを併せ持つことから、図１７
に示すように、本実施例のチップ型ＬＲフィルタの波形
（イ）が従来のチップインダクタの波形（ロ）よりもノ
イズの少ない信号となり、従来のチップインダクタに比
べてノイズ除去性に優れた特性を有している。
タは回路中に直列に抵抗素子とインダクタ素子が付加さ
れたことと等価になっている。この直列抵抗によって、
信号のアンダーシュート／オーバーシュート時の急峻な
電流を低減させるノイズ除去効果と従来のインダクタン
ス素子のノイズ除去効果とを併せ持つことから、図１７
に示すように、本実施例のチップ型ＬＲフィルタの波形
（イ）が従来のチップインダクタの波形（ロ）よりもノ
イズの少ない信号となり、従来のチップインダクタに比
べてノイズ除去性に優れた特性を有している。
【００２１】また、多数の両者のチップ部品をチップマ
ウント機によりプリント基板上にマウントし、はんだ付
けしてそれらの実装性を比較評価したところ、本発明の
チップ型ＬＲフィルタはチップの割れ、位置ずれ、はん
だ不良が皆無であった。このように、本発明によるチッ
プインダクタは、実装性の点で優れた効果が得られる。
ウント機によりプリント基板上にマウントし、はんだ付
けしてそれらの実装性を比較評価したところ、本発明の
チップ型ＬＲフィルタはチップの割れ、位置ずれ、はん
だ不良が皆無であった。このように、本発明によるチッ
プインダクタは、実装性の点で優れた効果が得られる。
【００２２】さらに、本発明のチップ型ＬＲフィルタお
よびその製造方法によれば、機械的強度が高く寸法精度
の高い焼結済みのシート状セラミック基板１１をベース
としてインダクタ層と抵抗体層を設けるため、複数個の
素子を効率良くしかも高精度に一括形成できる。このよ
うに本発明のチップ型ＬＲフィルタおよびその製造方法
は、量産性の点で優れた効果が得られる。
よびその製造方法によれば、機械的強度が高く寸法精度
の高い焼結済みのシート状セラミック基板１１をベース
としてインダクタ層と抵抗体層を設けるため、複数個の
素子を効率良くしかも高精度に一括形成できる。このよ
うに本発明のチップ型ＬＲフィルタおよびその製造方法
は、量産性の点で優れた効果が得られる。
【００２３】以上のように本実施例によれば、角板状の
セラミック基板１０と、このセラミック基板の一方の面
にインダクタ層６０、収縮抑制層４６および抵抗体層５
０を第１，第２の外部電極２０ａ，２０ｂで接続して直
列型のＬＲフィルタ回路を構成することにより、実装性
と量産性の優れたものにすることができる。特に、本実
施例の製造方法によれば、スクリーン印刷機を用いて高
性能な積層インダクタを作製でき、非常に量産性の優れ
たものとなる。
セラミック基板１０と、このセラミック基板の一方の面
にインダクタ層６０、収縮抑制層４６および抵抗体層５
０を第１，第２の外部電極２０ａ，２０ｂで接続して直
列型のＬＲフィルタ回路を構成することにより、実装性
と量産性の優れたものにすることができる。特に、本実
施例の製造方法によれば、スクリーン印刷機を用いて高
性能な積層インダクタを作製でき、非常に量産性の優れ
たものとなる。
【００２４】（実施例２）以下、本発明の第２の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００２５】図１８は本発明の第２の実施例におけるチ
ップ型ＬＲフィルタの構造説明のための分解斜視図であ
る。図１９はその外観斜視図を示す図である。図２０は
その等価回路をそれぞれ示したものである。また、図２
１から図３２は本実施例の製造方法を示す平面図であ
る。図１８から図３２において、１０はセラミック基
板、１１はシート状セラミック基板、２０ａは信号ライ
ン用の第１の外部電極、２０ｂは信号ライン用の第２の
外部電極、３０，３０ａ，３０ｂは厚膜導体パターン、
４０，４０ａ，４０ｂ，４０ｃは磁性体層、４６は収縮
抑制層、５０は抵抗体層、５１は内部電極、５３は薄膜
抵抗体、６０はインダクタ層、６１はヴィアホール、７
０は保護膜、８１は一次分割溝、８２は二次分割溝、９
０はアース用の第３の外部電極である。
ップ型ＬＲフィルタの構造説明のための分解斜視図であ
る。図１９はその外観斜視図を示す図である。図２０は
その等価回路をそれぞれ示したものである。また、図２
１から図３２は本実施例の製造方法を示す平面図であ
る。図１８から図３２において、１０はセラミック基
板、１１はシート状セラミック基板、２０ａは信号ライ
ン用の第１の外部電極、２０ｂは信号ライン用の第２の
外部電極、３０，３０ａ，３０ｂは厚膜導体パターン、
４０，４０ａ，４０ｂ，４０ｃは磁性体層、４６は収縮
抑制層、５０は抵抗体層、５１は内部電極、５３は薄膜
抵抗体、６０はインダクタ層、６１はヴィアホール、７
０は保護膜、８１は一次分割溝、８２は二次分割溝、９
０はアース用の第３の外部電極である。
【００２６】以上のように構成されたチップ型ＬＲフィ
ルタについて、図を用いてその製造方法を説明する。図
２１は、分割後に１個片が３．０×１．５ｍｍの角板状
のセラミック基板１０になるように、一次分割溝８１、
二次分割溝８２を加工したアルミナ系のシート状セラミ
ック基板１１である。
ルタについて、図を用いてその製造方法を説明する。図
２１は、分割後に１個片が３．０×１．５ｍｍの角板状
のセラミック基板１０になるように、一次分割溝８１、
二次分割溝８２を加工したアルミナ系のシート状セラミ
ック基板１１である。
【００２７】次に図２２に示すようにＮｉ・Ｚｎ・Ｃｕ
系のフェライトを主成分とするシート状の磁性体層４０
ａを形成した後、図２３に示すように銀パラジウム系の
厚膜導体パターン３０ａをその一端辺が一次分割溝８１
に沿うように印刷形成する。その上に、図２４に示すよ
うにヴィアホール６１を有しＮｉ・Ｚｎ・Ｃｕ系のフェ
ライトを主成分とする磁性体層４０ｂを印刷形成する。
系のフェライトを主成分とするシート状の磁性体層４０
ａを形成した後、図２３に示すように銀パラジウム系の
厚膜導体パターン３０ａをその一端辺が一次分割溝８１
に沿うように印刷形成する。その上に、図２４に示すよ
うにヴィアホール６１を有しＮｉ・Ｚｎ・Ｃｕ系のフェ
ライトを主成分とする磁性体層４０ｂを印刷形成する。
【００２８】次に図２５に示すように銀パラジウム系の
厚膜導体パターン３０ｂを、一端部がヴィアホール６１
において先に形成した厚膜導体パターン３０ａと接続し
かつ他端辺が一次分割溝８１に沿うように印刷形成し、
さらにその上に、図２６に示すようにＮｉ・Ｚｎ・Ｃｕ
系のフェライトを主成分とする磁性体層４０ｃを印刷す
ることによってインダクタ層６０を形成する。その上部
に図２７に示すように結晶化ガラスを主成分とする収縮
抑制層４６を図２６と同様のパターンで形成し、ダイシ
ング等により分割溝８１，８２に沿って溝を形成して８
００℃〜１１００℃で焼成する。
厚膜導体パターン３０ｂを、一端部がヴィアホール６１
において先に形成した厚膜導体パターン３０ａと接続し
かつ他端辺が一次分割溝８１に沿うように印刷形成し、
さらにその上に、図２６に示すようにＮｉ・Ｚｎ・Ｃｕ
系のフェライトを主成分とする磁性体層４０ｃを印刷す
ることによってインダクタ層６０を形成する。その上部
に図２７に示すように結晶化ガラスを主成分とする収縮
抑制層４６を図２６と同様のパターンで形成し、ダイシ
ング等により分割溝８１，８２に沿って溝を形成して８
００℃〜１１００℃で焼成する。
【００２９】次に、図２８に示すように内部電極５１を
形成し、図２９に示すようにニッケル・クロム系の合金
膜抵抗体をスパッタで形成し、抵抗体５３を形成する。
さらにその上に、図３０に示すように抵抗体を防湿およ
び酸によるダメージから回避するための保護膜７０をス
クリーン印刷し形成した後、これを１５０℃で焼成す
る。その後、図３１に示すようにシート状のセラミック
基板１１の一次分割溝８１に沿って分割した後、磁性体
層４０の一方の厚膜導体パターン３０の端部に接続する
信号ライン用の第１の外部電極２０ａと、厚膜導体パタ
ーン３０の他端部と抵抗体層５０の一方の内部電極５１
の端部とに接続する信号ライン用の第２の外部電極２０
ｂとをスパッタで形成し、最後に図３２に示すように二
次分割溝８２に沿って分割し、スパッタにより抵抗体層
５０の他方の内部電極５１に接続するアース用の第３の
外部電極９０を形成して回路構成がＬ型のチップ型ＬＲ
フィルタを完成させる。
形成し、図２９に示すようにニッケル・クロム系の合金
膜抵抗体をスパッタで形成し、抵抗体５３を形成する。
さらにその上に、図３０に示すように抵抗体を防湿およ
び酸によるダメージから回避するための保護膜７０をス
クリーン印刷し形成した後、これを１５０℃で焼成す
る。その後、図３１に示すようにシート状のセラミック
基板１１の一次分割溝８１に沿って分割した後、磁性体
層４０の一方の厚膜導体パターン３０の端部に接続する
信号ライン用の第１の外部電極２０ａと、厚膜導体パタ
ーン３０の他端部と抵抗体層５０の一方の内部電極５１
の端部とに接続する信号ライン用の第２の外部電極２０
ｂとをスパッタで形成し、最後に図３２に示すように二
次分割溝８２に沿って分割し、スパッタにより抵抗体層
５０の他方の内部電極５１に接続するアース用の第３の
外部電極９０を形成して回路構成がＬ型のチップ型ＬＲ
フィルタを完成させる。
【００３０】本実施例によるＬ型のチップ型ＬＲフィル
タと従来のチップインダクタを、図３３に示すような回
路において、１０ＭＨｚの信号をドライバ用ＩＣに入力
し約３０ｃｍの距離離れた観測点での出力波形により比
較した。
タと従来のチップインダクタを、図３３に示すような回
路において、１０ＭＨｚの信号をドライバ用ＩＣに入力
し約３０ｃｍの距離離れた観測点での出力波形により比
較した。
【００３１】その結果、本実施例のチップ型ＬＲフィル
タは回路中に並列に抵抗素子と直列にインダクタンス素
子が付加されたことと等価になっている。この抵抗がプ
ルダウン抵抗および終端（マッチング）抵抗の役割を果
たし、信号のアンダーシュート／オーバーシュートを抑
えるノイズ除去効果と従来のインダクタンス素子のノイ
ズ除去効果とを併せ持つことから、図３４に示すような
本実施例のチップ型ＬＲフィルタの波形（ハ）が従来の
チップインダクタの波形（ニ）よりもノイズの少ない信
号となり従来のチップインダクタに比べてノイズ除去性
に優れた特性を有していることがわかる。
タは回路中に並列に抵抗素子と直列にインダクタンス素
子が付加されたことと等価になっている。この抵抗がプ
ルダウン抵抗および終端（マッチング）抵抗の役割を果
たし、信号のアンダーシュート／オーバーシュートを抑
えるノイズ除去効果と従来のインダクタンス素子のノイ
ズ除去効果とを併せ持つことから、図３４に示すような
本実施例のチップ型ＬＲフィルタの波形（ハ）が従来の
チップインダクタの波形（ニ）よりもノイズの少ない信
号となり従来のチップインダクタに比べてノイズ除去性
に優れた特性を有していることがわかる。
【００３２】また、多数の両者のチップ部品をチップマ
ウント機によりプリント基板上にマウントし、はんだ付
けしてそれらの実装性を比較評価したところ、本発明の
チップ型ＬＲフィルタはチップの割れ、位置ずれ、はん
だ不良が皆無であった。このように、本発明によるチッ
プ型ＬＲフィルタは、実装性の点で優れた効果が得られ
る。
ウント機によりプリント基板上にマウントし、はんだ付
けしてそれらの実装性を比較評価したところ、本発明の
チップ型ＬＲフィルタはチップの割れ、位置ずれ、はん
だ不良が皆無であった。このように、本発明によるチッ
プ型ＬＲフィルタは、実装性の点で優れた効果が得られ
る。
【００３３】なお、実施例１から実施例２において、外
部電極、導体パターン、内部電極の各厚膜導体は、銀系
の厚膜導体ペーストを用いて空気中で焼成していたが、
これに限ることなく、銅系の厚膜導体ペーストを用いて
窒素などの非酸化性雰囲気で焼成して得ることもでき
る。さらには、収縮抑制層４６上に厚膜および薄膜の抵
抗体を形成してチップ型ＬＲフィルタを構成することは
たやすい。
部電極、導体パターン、内部電極の各厚膜導体は、銀系
の厚膜導体ペーストを用いて空気中で焼成していたが、
これに限ることなく、銅系の厚膜導体ペーストを用いて
窒素などの非酸化性雰囲気で焼成して得ることもでき
る。さらには、収縮抑制層４６上に厚膜および薄膜の抵
抗体を形成してチップ型ＬＲフィルタを構成することは
たやすい。
【００３４】
【発明の効果】以上のように本発明のチップ型ＬＲフィ
ルタは、焼成済みの強固なセラミック基板をベースとし
ているため、薄型で低背であると同時にチップ外形寸法
のばらつきが小さく高密度な実装に適している。また、
シート状のセラミック基板上に形成されたインダクタ層
上の収縮抑制層が、前記インダクタ層の焼結より先に焼
結膜を形成するため、この膜がインダクタ層の焼成時の
上部の収縮を抑制し、インダクタ層上部の平坦化を実現
できるので、その上部にさらに抵抗体層を形成すること
ができるため、複合化が可能となり、角板型厚膜チップ
抵抗器と同様に製造が容易で量産性に富むものである。
このため、従来のチップインダクタでは実現できない優
れた実装性、量産性とノイズ除去特性に優れたチップ型
ＬＲフィルタおよびその製造方法を実現できるものであ
る。
ルタは、焼成済みの強固なセラミック基板をベースとし
ているため、薄型で低背であると同時にチップ外形寸法
のばらつきが小さく高密度な実装に適している。また、
シート状のセラミック基板上に形成されたインダクタ層
上の収縮抑制層が、前記インダクタ層の焼結より先に焼
結膜を形成するため、この膜がインダクタ層の焼成時の
上部の収縮を抑制し、インダクタ層上部の平坦化を実現
できるので、その上部にさらに抵抗体層を形成すること
ができるため、複合化が可能となり、角板型厚膜チップ
抵抗器と同様に製造が容易で量産性に富むものである。
このため、従来のチップインダクタでは実現できない優
れた実装性、量産性とノイズ除去特性に優れたチップ型
ＬＲフィルタおよびその製造方法を実現できるものであ
る。
【図１】本発明の第１の実施例におけるチップ型ＬＲフ
ィルタの分解斜視図
ィルタの分解斜視図
【図２】同チップ型ＬＲフィルタの外観斜視図
【図３】同チップ型ＬＲフィルタの等価回路図
【図４】同チップ型ＬＲフィルタの主な製造工程を示す
平面図
平面図
【図５】同じく平面図
【図６】同じく平面図
【図７】同じく平面図
【図８】同じく平面図
【図９】同じく平面図
【図１０】同じく平面図
【図１１】同じく平面図
【図１２】同じく平面図
【図１３】同じく平面図
【図１４】同じく平面図
【図１５】同じく平面図
【図１６】同実施例におけるノイズ除去効果を測定する
ための回路図
ための回路図
【図１７】同実施例におけるチップ型ＬＲフィルタと従
来のチップインダクタのノイズ除去効果を比較測定した
信号波形図
来のチップインダクタのノイズ除去効果を比較測定した
信号波形図
【図１８】本発明の第２の実施例におけるチップ型ＬＲ
フィルタの分解斜視図
フィルタの分解斜視図
【図１９】同チップ型ＬＲフィルタの外観斜視図
【図２０】同チップ型ＬＲフィルタの等価回路図
【図２１】同チップ型ＬＲフィルタの主な製造工程を示
す平面図
す平面図
【図２２】同じく平面図
【図２３】同じく平面図
【図２４】同じく平面図
【図２５】同じく平面図
【図２６】同じく平面図
【図２７】同じく平面図
【図２８】同じく平面図
【図２９】同じく平面図
【図３０】同じく平面図
【図３１】同じく平面図
【図３２】同じく平面図
【図３３】同実施例のノイズ除去効果を測定するための
回路図
回路図
【図３４】同実施例におけるチップ型ＬＲフィルタと従
来のチップインダクタのノイズ除去効果を比較測定した
信号波形図
来のチップインダクタのノイズ除去効果を比較測定した
信号波形図
【図３５】従来のチップインダクタの外観斜視図
１０ セラミック基板 １１ シート状セラミック基板 ２０ａ 第１の外部電極 ２０ｂ 第２の外部電極 ３０，３０ａ，３０ｂ，３０ｃ 厚膜導体パターン ４０，４０ａ，４０ｂ，４０ｃ 磁性体層 ４６ 収縮抑制層 ５０ 抵抗体層 ５１ 内部電極 ５２ 厚膜抵抗体 ５３ 薄膜抵抗体 ６０ インダクタ層 ８１ 一次分割溝 ８２ 二次分割溝 ９０ 第３の外部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 7/075 Ａ 8321−5Ｊ
Claims (5)
- 【請求項１】 角板状のセラミック基板と、このセラミ
ック基板上に、厚膜導体パターンを内設した磁性体層
と、前記磁性体層上面に形成して焼成時に前記磁性体層
の収縮を抑制する無機物質からなる収縮抑制層と、前記
収縮抑制層の上部に形成した一対の内部電極を備えた抵
抗体層と、前記セラミック基板の端部において前記厚膜
導体パターンの一端部と電気的に接続して配設した信号
ライン用の第１の外部電極と、前記抵抗体層の一方の内
部電極の端部と電気的に接続し、前記セラミック基板の
端部において前記第１の外部電極と対向する位置に配設
した信号ライン用の第２の外部電極とを有し、前記厚膜
導体パターンの他端部と前記抵抗体層の他方の内部電極
の端部とを直列に接続し構成したことを特徴とするチッ
プ型ＬＲフィルタ。 - 【請求項２】 抵抗体層の他方の内部電極と電気的に接
続した第３の外部電極を有する請求項１記載のチップ型
ＬＲフィルタ。 - 【請求項３】 収縮抑制層が結晶化ガラスを主成分とす
る薄層であることを特徴とする請求項１または請求項２
記載のチップ型ＬＲフィルタ。 - 【請求項４】 シート状で焼結済みのセラミック基板上
に複数個の磁性体層を形成する工程と、この磁性体層上
面に焼成時に前記磁性体層の収縮を抑制する無機物質か
らなる収縮抑制層を形成する工程と、前記シート状のセ
ラミック基板を多数個チップ形状に細分化するための複
数個の縦および横方向の分割溝を形成する工程と、前記
収縮抑制層上部に抵抗体層を形成する工程と、前記セラ
ミック基板および磁性体層および収縮抑制層および抵抗
体層を、前記分割溝に沿って縦方向に一次分割する工程
と、前記セラミック基板の端部において前記厚膜導体パ
ターンの一部と電気的に接続して配設するように信号ラ
イン用の第１の外部電極を形成する工程と、前記セラミ
ック基板の端部において前記第１の外部電極と対向する
ように、前記厚膜導体パターンの他端と前記抵抗体層の
一方の内部電極の端部とを電気的に接続して信号ライン
用の第２の外部電極を形成する工程と、前記セラミック
基板および磁性体層および収縮抑制層および抵抗体層
を、前記分割溝に沿って横方向に二次分割する工程とを
有するチップ型ＬＲフィルタの製造方法。 - 【請求項５】 信号ライン用の外部電極を形成した後、
抵抗体の他方の内部電極と電気的に接続した第３の外部
電極を形成する工程を有する請求項４記載のチップ型Ｌ
Ｒフィルタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143307A JPH0817637A (ja) | 1994-06-24 | 1994-06-24 | チップ型ｌｒフィルタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143307A JPH0817637A (ja) | 1994-06-24 | 1994-06-24 | チップ型ｌｒフィルタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817637A true JPH0817637A (ja) | 1996-01-19 |
Family
ID=15335725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6143307A Pending JPH0817637A (ja) | 1994-06-24 | 1994-06-24 | チップ型ｌｒフィルタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817637A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000059248A (ko) * | 2000-07-26 | 2000-10-05 | 엄우식 | 적층형 저항-인덕터 복합 칩 및 그 제조 방법 |
| GB2398177A (en) * | 2003-01-28 | 2004-08-11 | Hewlett Packard Development Co | Inductor with a resistive termination |
| KR100870631B1 (ko) * | 2006-02-16 | 2008-11-26 | 티디케이가부시기가이샤 | 노이즈 필터 및 노이즈 필터의 실장 구조 |
-
1994
- 1994-06-24 JP JP6143307A patent/JPH0817637A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000059248A (ko) * | 2000-07-26 | 2000-10-05 | 엄우식 | 적층형 저항-인덕터 복합 칩 및 그 제조 방법 |
| GB2398177A (en) * | 2003-01-28 | 2004-08-11 | Hewlett Packard Development Co | Inductor with a resistive termination |
| KR100870631B1 (ko) * | 2006-02-16 | 2008-11-26 | 티디케이가부시기가이샤 | 노이즈 필터 및 노이즈 필터의 실장 구조 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2626143B2 (ja) | 複合積層電子部品 | |
| JPS61256611A (ja) | 可変チツプ形インダクタの製造方法 | |
| JPH0817637A (ja) | チップ型ｌｒフィルタおよびその製造方法 | |
| JPH05283284A (ja) | チップ型ノイズ対策用フィルタおよびその製造方法 | |
| JPH0636906A (ja) | チップ型ｌｒフィルタおよびその製造方法 | |
| JPH0636936A (ja) | 複合インダクタおよびその製造方法 | |
| JPH06283384A (ja) | チップ型コンデンサアレイ | |
| JPS6221260B2 (ja) | ||
| JPH05152130A (ja) | 複合インダクタおよびその製造方法 | |
| JP2000173857A (ja) | 電子部品及びノイズフィルタならびに電子部品の端子電極構造 | |
| JP3248294B2 (ja) | チップインダクタ及びその製造方法 | |
| JPH0660134U (ja) | 積層チップｅｍｉ除去フィルタ | |
| JPH09260144A (ja) | コイル部品およびその製造方法 | |
| JP3885965B2 (ja) | 面実装型チップネットワーク部品 | |
| JPH0555045A (ja) | チツプインダクタおよびその製造方法 | |
| JP2003151850A (ja) | 積層セラミックコンデンサおよびその容量調整方法 | |
| JPH06333744A (ja) | 積層チップビーズアレイ | |
| JPH0737719A (ja) | チップインダクタ及びその製造方法 | |
| JP2705704B2 (ja) | 積層型ｌｒフィルタの製造方法 | |
| JPH07135116A (ja) | 複合部品及びその製造方法 | |
| JP3231350B2 (ja) | コンデンサネットワーク | |
| JP2705706B2 (ja) | 積層型ｌｒフィルタの製造方法 | |
| JPH0430172B2 (ja) | ||
| JP2705705B2 (ja) | 積層型ｌｒフィルタの製造方法 | |
| JP2533603Y2 (ja) | Ｌｃ複合部品 |