JPH0636906A - チップ型ｌｒフィルタおよびその製造方法 - Google Patents
チップ型ｌｒフィルタおよびその製造方法Info
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- JPH0636906A JPH0636906A JP4191834A JP19183492A JPH0636906A JP H0636906 A JPH0636906 A JP H0636906A JP 4191834 A JP4191834 A JP 4191834A JP 19183492 A JP19183492 A JP 19183492A JP H0636906 A JPH0636906 A JP H0636906A
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- filter
- chip
- external electrode
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Abstract
(57)【要約】
【目的】 デジタル機器の小型・薄型化に伴う高密度実
装回路基板のノイズ対策部品として、小型低背で実装性
および量産性に優れ、かつノイズ除去特性に優れたチッ
プ型ＬＲフィルタの実現を目的とする。 【構成】 角板状のセラミック基板１０の一方の面に導
体パターン３０を内設したインダクタ層６０を形成する
とともに、前記セラミック基板１０の他方の面に抵抗体
層５０を形成し、外部電極９０ａ，９０ｂ，９０ｃでこ
れらの層を接続してＬＲのフィルタ回路を構成してい
る。これにより、実装性、量産性と併せてノイズ除去特
性に優れたチップ型ＬＲフィルタを実現できる。
装回路基板のノイズ対策部品として、小型低背で実装性
および量産性に優れ、かつノイズ除去特性に優れたチッ
プ型ＬＲフィルタの実現を目的とする。 【構成】 角板状のセラミック基板１０の一方の面に導
体パターン３０を内設したインダクタ層６０を形成する
とともに、前記セラミック基板１０の他方の面に抵抗体
層５０を形成し、外部電極９０ａ，９０ｂ，９０ｃでこ
れらの層を接続してＬＲのフィルタ回路を構成してい
る。これにより、実装性、量産性と併せてノイズ除去特
性に優れたチップ型ＬＲフィルタを実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、小型電子機器の高密度
回路基板に面実装するチップ型ＬＲフィルタおよびその
製造方法に関するものである。
回路基板に面実装するチップ型ＬＲフィルタおよびその
製造方法に関するものである。
【０００２】
【従来の技術】近年、インダクタンス素子としては磁性
素体に貫通孔を設け、その貫通孔に導体を通したインダ
クタンス素子を始めとして、高密度実装回路基板の高周
波ノイズ対策部品として多用されている。
素体に貫通孔を設け、その貫通孔に導体を通したインダ
クタンス素子を始めとして、高密度実装回路基板の高周
波ノイズ対策部品として多用されている。
【０００３】以下に従来のチップインダクタについて説
明する。図３６は従来のチップインダクタの内部構造を
示す外観斜視図を示すものである。図３６において、１
１０は磁性素体、１１１は貫通孔導体、１１２は外部導
体、１１３は端面電極、１１４は貫通孔である。
明する。図３６は従来のチップインダクタの内部構造を
示す外観斜視図を示すものである。図３６において、１
１０は磁性素体、１１１は貫通孔導体、１１２は外部導
体、１１３は端面電極、１１４は貫通孔である。
【０００４】以上のように構成された従来のチップイン
ダクタは、複数の貫通孔１１４を有するほぼ直方体のチ
ップ上磁性素体１１０と、これを電気的に接続してチッ
プインダクタを構成したものである。これにより、ＩＣ
ピンやコネクタピンに近接して高密度に実装できる。
ダクタは、複数の貫通孔１１４を有するほぼ直方体のチ
ップ上磁性素体１１０と、これを電気的に接続してチッ
プインダクタを構成したものである。これにより、ＩＣ
ピンやコネクタピンに近接して高密度に実装できる。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、製品形状に起因する実装性面、量産性面
およびノイズ除去特性面において大きな問題点を有して
いた。
来の構成では、製品形状に起因する実装性面、量産性面
およびノイズ除去特性面において大きな問題点を有して
いた。
【０００６】すなわち、インダクタンス素子としてイン
ダクタンス値の大きなものを得るためには、貫通導体孔
の距離はある程度必要となり、どうしてもチップ高さが
高くなり低背化には限界がある。さらに、磁性素体１１
０がほぼ直方体の形状をしているため、貫通導体や端子
電極の形成を個片状態で形成しなければならず、どうし
ても煩雑な工程を必要とする。このため、量産には向か
ないという問題点を有していた。また、形状に制限を受
けるためインダクタンスおよびインピーダンスを大きく
取れず、ノイズ除去特性についても問題点を有してい
た。
ダクタンス値の大きなものを得るためには、貫通導体孔
の距離はある程度必要となり、どうしてもチップ高さが
高くなり低背化には限界がある。さらに、磁性素体１１
０がほぼ直方体の形状をしているため、貫通導体や端子
電極の形成を個片状態で形成しなければならず、どうし
ても煩雑な工程を必要とする。このため、量産には向か
ないという問題点を有していた。また、形状に制限を受
けるためインダクタンスおよびインピーダンスを大きく
取れず、ノイズ除去特性についても問題点を有してい
た。
【０００７】本発明は上記従来の問題点を解決するもの
で、従来のチップインダクタでは実現できない優れた実
装性と量産性を有し、ノイズ除去特性に優れたチップ型
ＬＲフィルタおよびその製造方法を提供することを目的
とする。
で、従来のチップインダクタでは実現できない優れた実
装性と量産性を有し、ノイズ除去特性に優れたチップ型
ＬＲフィルタおよびその製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明は、角板状のセラミック基板と、このセラミッ
ク基板の一方の面にインダクタ層、他方の面に抵抗体層
を形成し、外部電極との接続でＬ，Ｒのフィルタ回路を
構成している。
に本発明は、角板状のセラミック基板と、このセラミッ
ク基板の一方の面にインダクタ層、他方の面に抵抗体層
を形成し、外部電極との接続でＬ，Ｒのフィルタ回路を
構成している。
【０００９】
【作用】本発明のチップ型ＬＲフィルタは、焼結済みの
強固なセラミック基板をベースとしているため、薄型で
低背であると同時にチップ外形寸法のばらつきが小さく
高密度な実装に適している。また、シート状のセラミッ
ク基板上にインダクタ層および抵抗体層を形成するた
め、角板型厚膜チップ抵抗器と同様に製造が容易で量産
性に富む。このため、従来のチップインダクタでは実現
できない優れた実装性、量産性とノイズ除去特性に優れ
たチップ型ＬＲフィルタを提供できる。
強固なセラミック基板をベースとしているため、薄型で
低背であると同時にチップ外形寸法のばらつきが小さく
高密度な実装に適している。また、シート状のセラミッ
ク基板上にインダクタ層および抵抗体層を形成するた
め、角板型厚膜チップ抵抗器と同様に製造が容易で量産
性に富む。このため、従来のチップインダクタでは実現
できない優れた実装性、量産性とノイズ除去特性に優れ
たチップ型ＬＲフィルタを提供できる。
【００１０】
（実施例１）以下本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１１】図１は本発明の第１の実施例におけるチッ
プ型ＬＲフィルタの構造説明のための分解斜視図であ
り、図２はその外観斜視図を示す図であり、図３はその
等価回路をそれぞれ示したものである。また、図４〜図
１５は本実施例の製造方法を示す平面図である。図にお
いて、１０はセラミック基板、１１はシート状セラミッ
ク基板、２０は端面電極、３０，３０ａ，３０ｂは導体
パターン、４０，４０ａ，４０ｂ，４０ｃは磁性体層、
５０は抵抗体層、５１は内部電極、５２は厚膜抵抗体、
６０はインダクタ層、７０は保護膜、８１は一次分割
溝、８２は二次分割溝、９０ａ，９０ｂ，９０ｃは外部
電極である。
プ型ＬＲフィルタの構造説明のための分解斜視図であ
り、図２はその外観斜視図を示す図であり、図３はその
等価回路をそれぞれ示したものである。また、図４〜図
１５は本実施例の製造方法を示す平面図である。図にお
いて、１０はセラミック基板、１１はシート状セラミッ
ク基板、２０は端面電極、３０，３０ａ，３０ｂは導体
パターン、４０，４０ａ，４０ｂ，４０ｃは磁性体層、
５０は抵抗体層、５１は内部電極、５２は厚膜抵抗体、
６０はインダクタ層、７０は保護膜、８１は一次分割
溝、８２は二次分割溝、９０ａ，９０ｂ，９０ｃは外部
電極である。
【００１２】以上のように構成されたチップ型ＬＲフィ
ルタについて、図４〜図１５を用いてその製造方法を説
明する。
ルタについて、図４〜図１５を用いてその製造方法を説
明する。
【００１３】図４は、一次分割溝８１に沿って直径０．
４mmの丸孔１２を等ピッチに設けたシート状セラミック
基板１１を用意し、この丸孔に銀パラジウム系厚膜導体
ペーストをスクリーン印刷機でスルーホール印刷し、８
５０℃で焼成することにより複数の端面電極２０を形成
したものである。
４mmの丸孔１２を等ピッチに設けたシート状セラミック
基板１１を用意し、この丸孔に銀パラジウム系厚膜導体
ペーストをスクリーン印刷機でスルーホール印刷し、８
５０℃で焼成することにより複数の端面電極２０を形成
したものである。
【００１４】次に、図５に示すようにＮｉＺｎＣｕ系の
フェライトを主成分とする磁性体層４０ａをスクリーン
印刷によって形成した後、図６に示すように銀パラジウ
ム系の厚膜導体パターン３０ａを印刷形成し、その上
に、図７に示すようにＮｉＺｎＣｕ系のフェライトを主
成分とする磁性体層４０ｂを印刷形成し、次に図８に示
すように銀パラジウム系の厚膜導体パターン３０ｂを印
刷形成し、さらにその上に、図９に示すようにＮｉＺｎ
Ｃｕ系のフェライトを主成分とする磁性体層４０ｃを印
刷することによってインダクタ層を形成し、８００℃〜
１１００℃で焼成する。
フェライトを主成分とする磁性体層４０ａをスクリーン
印刷によって形成した後、図６に示すように銀パラジウ
ム系の厚膜導体パターン３０ａを印刷形成し、その上
に、図７に示すようにＮｉＺｎＣｕ系のフェライトを主
成分とする磁性体層４０ｂを印刷形成し、次に図８に示
すように銀パラジウム系の厚膜導体パターン３０ｂを印
刷形成し、さらにその上に、図９に示すようにＮｉＺｎ
Ｃｕ系のフェライトを主成分とする磁性体層４０ｃを印
刷することによってインダクタ層を形成し、８００℃〜
１１００℃で焼成する。
【００１５】ついで図１０に示すように、シート状セラ
ミック基板１１の他方の面に銀パラジウム系の厚膜導体
ペーストをスクリーン印刷して内部電極５１を形成し、
図１１に示すように酸化ルテニウム系の厚膜グレーズ抵
抗ペーストをスクリーン印刷して厚膜抵抗体５２を形成
して抵抗体層５０を設ける。さらにその上に、図１２に
示すように抵抗体層を防湿および酸によるダメージから
回避するための保護膜７０をスクリーン印刷し形成した
後、これを５５０℃から９００℃で焼成する。その後、
図１３に示すようにシート状のセラミック基板１１の一
次分割溝８１に沿って分割した後、図１４に示すように
分割された両端面にインダクタ層の一方の導体パターン
３０の端部と端面電極２０とを接続する第１の信号ライ
ン用外部電極９０ａ、およびこの外部電極９０ａと対向
して配設され、抵抗体層５０の一方の内部電極５１の端
部と端面電極２０とを接続する第２の信号ライン用外部
電極９０ｂ、ならびにインダクタ層の他方の導体パター
ン３０の端部と抵抗体層５０の他方の内部電極５１の端
部と接続する第３の接続用外部電極９０ｃを銀パラジウ
ム系の厚膜導体ペーストを塗布することにより形成し、
５５０℃から９００℃で焼成する。最後に図１５に示す
ように二次分割溝８２に沿って分割してチップ型ＬＲフ
ィルタを完成させる。
ミック基板１１の他方の面に銀パラジウム系の厚膜導体
ペーストをスクリーン印刷して内部電極５１を形成し、
図１１に示すように酸化ルテニウム系の厚膜グレーズ抵
抗ペーストをスクリーン印刷して厚膜抵抗体５２を形成
して抵抗体層５０を設ける。さらにその上に、図１２に
示すように抵抗体層を防湿および酸によるダメージから
回避するための保護膜７０をスクリーン印刷し形成した
後、これを５５０℃から９００℃で焼成する。その後、
図１３に示すようにシート状のセラミック基板１１の一
次分割溝８１に沿って分割した後、図１４に示すように
分割された両端面にインダクタ層の一方の導体パターン
３０の端部と端面電極２０とを接続する第１の信号ライ
ン用外部電極９０ａ、およびこの外部電極９０ａと対向
して配設され、抵抗体層５０の一方の内部電極５１の端
部と端面電極２０とを接続する第２の信号ライン用外部
電極９０ｂ、ならびにインダクタ層の他方の導体パター
ン３０の端部と抵抗体層５０の他方の内部電極５１の端
部と接続する第３の接続用外部電極９０ｃを銀パラジウ
ム系の厚膜導体ペーストを塗布することにより形成し、
５５０℃から９００℃で焼成する。最後に図１５に示す
ように二次分割溝８２に沿って分割してチップ型ＬＲフ
ィルタを完成させる。
【００１６】本実施例による直列に構成されたチップ型
ＬＲフィルタと従来のチップインダクタを図１６に示す
ような回路において、１０ＭHzの信号をドライバ用ＩＣ
に入力し約３０cmの距離離れた観測点での出力波形で比
較した。本実施例のチップ型ＬＲフィルタは回路中に直
列に抵抗素子とインダクタンス素子が付加されたことと
等価になり、一つにこの直列抵抗によって信号のアンダ
ーシュート／オーバーシュート時の急峻な電流を低減さ
せるノイズ除去効果と二つに従来のインダクタンス素子
の持つノイズ除去効果を併せ持つことから、図１７に示
すように、本実施例のチップ型ＬＲフィルタの波形
（イ）が従来のチップインダクタの波形（ロ）よりもノ
イズの少ない信号となり、従来のチップインダクタに比
べてノイズ除去性に優れた特性を有していることがわか
る。また、多数の両者のチップ部品をチップマウント機
によりプリント基板上にマウントし、はんだ付けしてそ
れらの実装性を比較評価したところ、本発明のチップ型
ＬＲフィルタはチップの割れ、位置ずれ、ハンダ不良が
皆無であった。このように、本発明によるチップインダ
クタは、実装性の点で優れた効果が得られる。
ＬＲフィルタと従来のチップインダクタを図１６に示す
ような回路において、１０ＭHzの信号をドライバ用ＩＣ
に入力し約３０cmの距離離れた観測点での出力波形で比
較した。本実施例のチップ型ＬＲフィルタは回路中に直
列に抵抗素子とインダクタンス素子が付加されたことと
等価になり、一つにこの直列抵抗によって信号のアンダ
ーシュート／オーバーシュート時の急峻な電流を低減さ
せるノイズ除去効果と二つに従来のインダクタンス素子
の持つノイズ除去効果を併せ持つことから、図１７に示
すように、本実施例のチップ型ＬＲフィルタの波形
（イ）が従来のチップインダクタの波形（ロ）よりもノ
イズの少ない信号となり、従来のチップインダクタに比
べてノイズ除去性に優れた特性を有していることがわか
る。また、多数の両者のチップ部品をチップマウント機
によりプリント基板上にマウントし、はんだ付けしてそ
れらの実装性を比較評価したところ、本発明のチップ型
ＬＲフィルタはチップの割れ、位置ずれ、ハンダ不良が
皆無であった。このように、本発明によるチップインダ
クタは、実装性の点で優れた効果が得られる。
【００１７】さらに、本発明のチップ型ＬＲフィルタお
よびその製造方法によれば、機械的強度が高く寸法精度
の高い焼結済みのシート状セラミック基板１１をベース
としてインダクタ層と抵抗体層を設けるため、複数個の
素子を効率良くしかも高精度に一括形成できる。このよ
うに本発明のチップ型ＬＲフィルタおよびその製造方法
は、量産性の点で優れた効果が得られる。
よびその製造方法によれば、機械的強度が高く寸法精度
の高い焼結済みのシート状セラミック基板１１をベース
としてインダクタ層と抵抗体層を設けるため、複数個の
素子を効率良くしかも高精度に一括形成できる。このよ
うに本発明のチップ型ＬＲフィルタおよびその製造方法
は、量産性の点で優れた効果が得られる。
【００１８】以上のように本実施例によれば、角板状の
セラミック基板１０と、このセラミック基板の一方の面
にインダクタ層６０、他方の面に抵抗体層５０をそれぞ
れ設け、外部電極９０ａ，９０ｂ，９０ｃで接続して直
列型のＬＲフィルタ回路を構成することにより、実装性
と量産性を優れたものにすることができる。特に本実施
例の製造方法では、スクリーン印刷機を用いて高性能な
積層インダクタを作製できるため、非常に量産性の優れ
たものである。
セラミック基板１０と、このセラミック基板の一方の面
にインダクタ層６０、他方の面に抵抗体層５０をそれぞ
れ設け、外部電極９０ａ，９０ｂ，９０ｃで接続して直
列型のＬＲフィルタ回路を構成することにより、実装性
と量産性を優れたものにすることができる。特に本実施
例の製造方法では、スクリーン印刷機を用いて高性能な
積層インダクタを作製できるため、非常に量産性の優れ
たものである。
【００１９】（実施例２）以下、本発明の第２の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００２０】図１８は本発明の第２の実施例におけるチ
ップ型ＬＲフィルタの構造説明のための分解斜視図を示
す図であり、図１９はその外観斜視図を示す図であり、
図２０はその等価回路をそれぞれ示したものである。図
２１〜図３３は本実施例の製造方法を示す平面図であ
る。
ップ型ＬＲフィルタの構造説明のための分解斜視図を示
す図であり、図１９はその外観斜視図を示す図であり、
図２０はその等価回路をそれぞれ示したものである。図
２１〜図３３は本実施例の製造方法を示す平面図であ
る。
【００２１】図において、１０はセラミック基板、１１
はシート状セラミック基板、２０は端面電極、３０，３
０ａ，３０ｂは導体パターン、４０，４０ａ，４０ｂ，
４０ｃは磁性体層、５０は抵抗体層、６０はインダクタ
層、７０は保護膜、８１は一次分割溝、８２は二次分割
溝、９０ａ，９０ｂ，９０ｃは外部電極である。以上は
実施例１の構成と同様である。実施例１の構成と異なる
のは、第１と第２の信号ライン用外部電極９０ａ，９０
ｂ間で、磁性体層４０に厚膜の導体パターン３０を内設
してインダクタ層を構成し、第２の信号ライン用外部電
極９０ｂと第３のアース用外部電極９０ｃ間で抵抗体層
５０を形成する点と、抵抗体が薄膜であることによって
Ｌ型のＬＲフィルタを構成するように配置されている点
にある。
はシート状セラミック基板、２０は端面電極、３０，３
０ａ，３０ｂは導体パターン、４０，４０ａ，４０ｂ，
４０ｃは磁性体層、５０は抵抗体層、６０はインダクタ
層、７０は保護膜、８１は一次分割溝、８２は二次分割
溝、９０ａ，９０ｂ，９０ｃは外部電極である。以上は
実施例１の構成と同様である。実施例１の構成と異なる
のは、第１と第２の信号ライン用外部電極９０ａ，９０
ｂ間で、磁性体層４０に厚膜の導体パターン３０を内設
してインダクタ層を構成し、第２の信号ライン用外部電
極９０ｂと第３のアース用外部電極９０ｃ間で抵抗体層
５０を形成する点と、抵抗体が薄膜であることによって
Ｌ型のＬＲフィルタを構成するように配置されている点
にある。
【００２２】以上のように構成されたチップ型ＬＲフィ
ルタについて、図を用いてその製造方法を説明する。図
２１に示すように一次分割溝８１に沿って等ピッチに設
けた複数の直径０．４mmの丸孔１２と、二次分割溝８２
に沿って等ピッチに設けた複数の直径０．４mmの半円状
の孔１３を端面の中央部に配したシート状セラミック基
板１１を用いて、これら複数の孔に銀パラジウム系厚膜
導体ペーストをスクリーン印刷機でスルーホール印刷
し、８５０℃で焼成することにより複数の端面電極２０
を形成したものである。次に図２２に示すようにＮｉＺ
ｎＣｕ系のフェライトを主成分とする磁性体層４０ａを
スクリーン印刷によって形成した後、図２３に示すよう
に銀パラジウム系の厚膜導体パターン３０ａを印刷形成
し、その上に、図２４に示すようにＮｉＺｎＣｕ系のフ
ェライトを主成分とする磁性体層４０ｂを印刷形成し、
次に図２５に示すように銀パラジウム系の厚膜導体パタ
ーン３０ｂを印刷形成し、さらにその上に、図２６に示
すようにＮｉＺｎＣｕ系のフェライトを主成分とする磁
性体層４０ｃを印刷することによってインダクタ層を形
成し、８００℃〜１１００℃で焼成する。ついで図２７
に示すように、シート状セラミック基板１１の他方の面
に金を主成分とする合金を端面電極２０と電気的に接続
するようにスパッタで内部電極５１を形成する。さら
に、図２８に示すようにニッケル・クロム系の合金膜抵
抗体５３をスパッタで形成し、抵抗体層５０を形成す
る。その後図２９に示すように抵抗体層を防湿および酸
によるダメージから回避するための保護膜をスクリーン
印刷し形成した後、図３０に示すようにシート状のセラ
ミック基板１１の一次分割溝８１に沿って分割した後、
図３１に示すようにインダクタ層６０の一方の導体パタ
ーン３０の端部と第１の信号ライン用端面電極２０およ
びインダクタ層６０の他方の導体パターン３０の端部と
抵抗体層５０の一方の内部電極５１の端部と第２の信号
ライン用端面電極２０を電気的に接続するように銀パラ
ジウム系の厚膜導体ペーストを塗布・焼成することによ
り外部電極９０ａ，９０ｂを形成する。最後に図３２に
示すように二次分割溝８２に沿って分割して個片にした
後、図３３に示すように端面電極２０に接続する第３の
アース用外部電極９０ｃを抵抗体層の他方の内部電極５
１の端部と電気的に接続するように銀パラジウム系の厚
膜導体ペーストを塗布・焼成してＬ型のチップ型ＬＲフ
ィルタを完成させる。
ルタについて、図を用いてその製造方法を説明する。図
２１に示すように一次分割溝８１に沿って等ピッチに設
けた複数の直径０．４mmの丸孔１２と、二次分割溝８２
に沿って等ピッチに設けた複数の直径０．４mmの半円状
の孔１３を端面の中央部に配したシート状セラミック基
板１１を用いて、これら複数の孔に銀パラジウム系厚膜
導体ペーストをスクリーン印刷機でスルーホール印刷
し、８５０℃で焼成することにより複数の端面電極２０
を形成したものである。次に図２２に示すようにＮｉＺ
ｎＣｕ系のフェライトを主成分とする磁性体層４０ａを
スクリーン印刷によって形成した後、図２３に示すよう
に銀パラジウム系の厚膜導体パターン３０ａを印刷形成
し、その上に、図２４に示すようにＮｉＺｎＣｕ系のフ
ェライトを主成分とする磁性体層４０ｂを印刷形成し、
次に図２５に示すように銀パラジウム系の厚膜導体パタ
ーン３０ｂを印刷形成し、さらにその上に、図２６に示
すようにＮｉＺｎＣｕ系のフェライトを主成分とする磁
性体層４０ｃを印刷することによってインダクタ層を形
成し、８００℃〜１１００℃で焼成する。ついで図２７
に示すように、シート状セラミック基板１１の他方の面
に金を主成分とする合金を端面電極２０と電気的に接続
するようにスパッタで内部電極５１を形成する。さら
に、図２８に示すようにニッケル・クロム系の合金膜抵
抗体５３をスパッタで形成し、抵抗体層５０を形成す
る。その後図２９に示すように抵抗体層を防湿および酸
によるダメージから回避するための保護膜をスクリーン
印刷し形成した後、図３０に示すようにシート状のセラ
ミック基板１１の一次分割溝８１に沿って分割した後、
図３１に示すようにインダクタ層６０の一方の導体パタ
ーン３０の端部と第１の信号ライン用端面電極２０およ
びインダクタ層６０の他方の導体パターン３０の端部と
抵抗体層５０の一方の内部電極５１の端部と第２の信号
ライン用端面電極２０を電気的に接続するように銀パラ
ジウム系の厚膜導体ペーストを塗布・焼成することによ
り外部電極９０ａ，９０ｂを形成する。最後に図３２に
示すように二次分割溝８２に沿って分割して個片にした
後、図３３に示すように端面電極２０に接続する第３の
アース用外部電極９０ｃを抵抗体層の他方の内部電極５
１の端部と電気的に接続するように銀パラジウム系の厚
膜導体ペーストを塗布・焼成してＬ型のチップ型ＬＲフ
ィルタを完成させる。
【００２３】本実施例によるＬ型のチップ型ＬＲフィル
タと従来のチップインダクタを図３４に示すような回路
において、１０ＭHzの信号をドライバ用ＩＣに入力し約
３０cmの距離離れた観測点での出力波形で比較した。本
実施例のチップ型ＬＲフィルタは回路中に並列に抵抗素
子と直列にインダクタンス素子が付加されたことと等価
になり、一つにこの直列抵抗がプルダウン抵抗および終
端（マッチング）抵抗の役割を果たし、信号のアンダー
シュート／オーバーシュートを抑えるノイズ除去効果と
二つに従来のインダクタンス素子の持つノイズ除去効果
を併せ持つことから、図３５に示すように、本実施例の
チップ型ＬＲフィルタの波形（ハ）が従来のチップイン
ダクタの波形（ニ）よりもノイズの少ない信号となり、
従来のチップインダクタに比べてノイズ除去性に優れた
特性を有していることがわかる。また、多数の両者のチ
ップ部品をチップマウント機によりプリント基板上にマ
ウントし、はんだ付けしてそれらの実装性を比較評価し
たところ、本発明のチップ型ＬＲフィルタはチップの割
れ、位置ずれ、はんだ不良が皆無であった。このよう
に、本発明によるチップ型ＬＲフィルタは、実装性の点
で優れた効果が得られる。
タと従来のチップインダクタを図３４に示すような回路
において、１０ＭHzの信号をドライバ用ＩＣに入力し約
３０cmの距離離れた観測点での出力波形で比較した。本
実施例のチップ型ＬＲフィルタは回路中に並列に抵抗素
子と直列にインダクタンス素子が付加されたことと等価
になり、一つにこの直列抵抗がプルダウン抵抗および終
端（マッチング）抵抗の役割を果たし、信号のアンダー
シュート／オーバーシュートを抑えるノイズ除去効果と
二つに従来のインダクタンス素子の持つノイズ除去効果
を併せ持つことから、図３５に示すように、本実施例の
チップ型ＬＲフィルタの波形（ハ）が従来のチップイン
ダクタの波形（ニ）よりもノイズの少ない信号となり、
従来のチップインダクタに比べてノイズ除去性に優れた
特性を有していることがわかる。また、多数の両者のチ
ップ部品をチップマウント機によりプリント基板上にマ
ウントし、はんだ付けしてそれらの実装性を比較評価し
たところ、本発明のチップ型ＬＲフィルタはチップの割
れ、位置ずれ、はんだ不良が皆無であった。このよう
に、本発明によるチップ型ＬＲフィルタは、実装性の点
で優れた効果が得られる。
【００２４】なお、実施例１から実施例２において、外
部電極、導体パターン、内部電極の各厚膜導体は、銀系
の厚膜導体ペーストを用いて空気中で焼成したが、これ
に限ることなく、銅系の厚膜導体ペーストを用いて窒素
などの非酸化性雰囲気で焼成して得ることもできる。さ
らには、インダクタ層６０の上に厚膜および薄膜の抵抗
体を形成してもよい。
部電極、導体パターン、内部電極の各厚膜導体は、銀系
の厚膜導体ペーストを用いて空気中で焼成したが、これ
に限ることなく、銅系の厚膜導体ペーストを用いて窒素
などの非酸化性雰囲気で焼成して得ることもできる。さ
らには、インダクタ層６０の上に厚膜および薄膜の抵抗
体を形成してもよい。
【００２５】
【発明の効果】以上のように本発明は、角板状のセラミ
ック基板と、このセラミック基板の一方の面にインダク
タ層、他方の面に抵抗体層をそれぞれ設け、外部電極で
これらの層を接続してＬＲのフィルタ回路を構成したも
のであり、優れた実装性と量産性を有し、優れたノイズ
除去特性を併せ持つチップ型ＬＲフィルタおよびその製
造方法を実現できるものである。
ック基板と、このセラミック基板の一方の面にインダク
タ層、他方の面に抵抗体層をそれぞれ設け、外部電極で
これらの層を接続してＬＲのフィルタ回路を構成したも
のであり、優れた実装性と量産性を有し、優れたノイズ
除去特性を併せ持つチップ型ＬＲフィルタおよびその製
造方法を実現できるものである。
【図１】本発明の第１の実施例におけるチップ型ＬＲフ
ィルタの分解斜視図
ィルタの分解斜視図
【図２】同チップ型ＬＲフィルタの外観斜視図
【図３】同チップ型ＬＲフィルタの等価回路図
【図４】同チップ型ＬＲフィルタの主な製造工程を示す
平面図
平面図
【図５】同じく平面図
【図６】同じく平面図
【図７】同じく平面図
【図８】同じく平面図
【図９】同じく平面図
【図１０】同じく平面図
【図１１】同じく平面図
【図１２】同じく平面図
【図１３】同じく平面図
【図１４】同じく平面図
【図１５】同じく平面図
【図１６】ノイズ除去効果を測定するための回路図
【図１７】ノイズ除去効果を比較測定した信号波形図
【図１８】本発明の第２の実施例におけるチップ型ＬＲ
フィルタの分解斜視図
フィルタの分解斜視図
【図１９】同チップ型ＬＲフィルタの外観斜視図
【図２０】同チップ型ＬＲフィルタの等価回路図
【図２１】同チップ型ＬＲフィルタの主な製造工程を示
す平面図
す平面図
【図２２】同じく平面図
【図２３】同じく平面図
【図２４】同じく平面図
【図２５】同じく平面図
【図２６】同じく平面図
【図２７】同じく平面図
【図２８】同じく平面図
【図２９】同じく平面図
【図３０】同じく平面図
【図３１】同じく平面図
【図３２】同じく平面図
【図３３】同じく平面図
【図３４】ノイズ除去効果を測定するための回路図
【図３５】ノイズ除去効果を比較測定した信号波形図
【図３６】従来のチップインダクタの外観斜視図
１０ セラミック基板 １１ シート状セラミック基板 ２０ 端面電極 ３０，３０ａ，３０ｂ 導体パターン ４０，４０ａ，４０ｂ，４０ｃ 磁性体層 ５０ 抵抗体層 ５１ 内部電極 ５２ 厚膜抵抗体 ５３ 合金膜抵抗体 ６０ インダクタ層 ７０ 保護膜 ８１ 一次分割溝 ８２ 二次分割溝 ９０ａ，９０ｂ，９０ｃ 外部電極
Claims (5)
- 【請求項１】角板状のセラミック基板と、このセラミッ
ク基板の一方の面上に形成されかつ磁性体層に導体パタ
ーンを内設してなるインダクタ層と、前記セラミック基
板の他方の面上に形成されかつ内部電極を備えた抵抗体
層と、前記セラミック基板の端部に前記導体パターンの
一端部と電気的に接続して配設した第１の信号ライン用
外部電極と、この第１の外部電極と対向してセラミック
基板に配設されかつ前記抵抗体層の一方の内部電極の端
部と電気的に接続される第２の信号ライン用外部電極
と、前記導体パターンの他端部と前記抵抗体層の他方の
内部電極とを電気的に接続する第３の外部電極とを備え
たことを特徴とするチップ型ＬＲフィルタ。 - 【請求項２】角板状のセラミック基板と、このセラミッ
ク基板の一方の面上に形成された磁性体層に導体パター
ンを内設してなるインダクタ層と、前記セラミック基板
の他方の面上に形成されかつ内部電極を備えた抵抗体層
と、前記セラミック基板の端部に前記導体パターンの一
端部と電気的に接続して配設した第１の信号ライン用外
部電極と、この第１の信号ライン用外部電極と対向して
配設されかつ前記導体パターンの他端部と前記抵抗体層
の一方の内部電極とを電気的に接続した第２の信号ライ
ン用外部電極と、前記抵抗体層の他方の内部電極と電気
的に接続された第３の外部電極とを備えたことを特徴と
するチップ型ＬＲフィルタ。 - 【請求項３】セラミック基板の片面に形成される抵抗体
層が厚膜抵抗体であることを特徴とする請求項１記載の
チップ型ＬＲフィルタ。 - 【請求項４】セラミック基板の片面に形成される抵抗体
層を薄膜抵抗体であることを特徴とする請求項１記載の
チップ型ＬＲフィルタ。 - 【請求項５】シート状の焼結済みのセラミック基板の片
面に複数個のインダクタ層を形成し、他方の面に抵抗体
層を形成した後一次分割し、第１の信号ライン用外部電
極および第２の信号ライン用外部電極を形成し、二次分
割して多数のチップに細分化することを特徴とする請求
項１記載のチップ型ＬＲフィルタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191834A JPH0636906A (ja) | 1992-07-20 | 1992-07-20 | チップ型ｌｒフィルタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191834A JPH0636906A (ja) | 1992-07-20 | 1992-07-20 | チップ型ｌｒフィルタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636906A true JPH0636906A (ja) | 1994-02-10 |
Family
ID=16281297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4191834A Pending JPH0636906A (ja) | 1992-07-20 | 1992-07-20 | チップ型ｌｒフィルタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636906A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2398177A (en) * | 2003-01-28 | 2004-08-11 | Hewlett Packard Development Co | Inductor with a resistive termination |
| JP2005110237A (ja) * | 2003-09-12 | 2005-04-21 | Koa Corp | Ｌｒ複合部品およびその製造方法 |
| KR100558443B1 (ko) * | 2003-10-29 | 2006-03-10 | 삼성전기주식회사 | 저온 소성 세라믹 기판의 외부 단자 구조 및 그 형성방법 |
-
1992
- 1992-07-20 JP JP4191834A patent/JPH0636906A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2398177A (en) * | 2003-01-28 | 2004-08-11 | Hewlett Packard Development Co | Inductor with a resistive termination |
| JP2005110237A (ja) * | 2003-09-12 | 2005-04-21 | Koa Corp | Ｌｒ複合部品およびその製造方法 |
| KR100558443B1 (ko) * | 2003-10-29 | 2006-03-10 | 삼성전기주식회사 | 저온 소성 세라믹 기판의 외부 단자 구조 및 그 형성방법 |
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