JP5867467B2 - 半導体装置の製造方法 - Google Patents

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Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１には、開口を有するマスクを基板の上面に載置し、当該マスクを通して基板の上面に導電膜を成長させる技術が開示されている。これにより、基板の上面にパターン化された導電膜を形成することができる。
特開２００２−３８２５４号公報
特許文献１に開示のマスクを製造する際には、開口部の寸法に製造誤差が生じる。また、特許文献１のようにマスクを基板の上面に載置する際には、載置位置に誤差が生じる。これらの誤差の影響により、特許文献１の技術では、精度よく導電膜を形成することが困難である。
したがって、本願明細書では、より高い精度で導電膜を形成することができる技術を提供する。
本願明細書が開示する半導体装置の製造方法は、上面に凹部を有する基板上に、開口を有するマスクを載置する工程を有する。ここでは、基板の上面のうちの凹部の外側の外部領域の少なくとも一部がマスクの下面に接触し、かつ、凹部の上方にマスクの開口の端部が位置するようにマスクを載置する。この製造方法は、さらに、基板上にマスクを載置した後に、マスクを通して基板の上面に導電膜を成長させる工程と、導電膜を成長させた後に、マスクを基板から取り外す工程を有する。
このような構成によれば、導電膜を成長させる工程において、基板の上面のうち、マスクに覆われている領域上には導電膜は形成されない。また、基板の上面のうち、マスクの開口が位置している領域には、導電膜が形成される。凹部の上方にはマスクの開口の端部が位置するので、凹部の上方には部分的にマスクが存在する。しかしながら、マスクと凹部は非接触となっているので、マスクの下側の凹部内にも導電膜が形成される。したがって、基板の上面のうち、マスクの開口に対応する領域と、マスクの開口の端面の下側に位置する凹部内に導電膜が形成される。このため、形成される導電膜の外周端の位置は、凹部の外周端の位置と略一致する。このような構成によれば、導電膜の形成領域が凹部の外周端の位置により決まるため、マスクの開口の端部の位置に誤差が生じても、当該誤差が導電膜の形成領域に影響を与えない。また、基板の上面の凹部は精度よく形成することが可能である。このため、この方法によれば、基板上に精度よく導電膜を形成することができる。
上述した方法は、マスクの下面に平坦領域が形成されていてもよい。この場合、基板上にマスクを載置する工程では、平坦領域を外部領域の少なくとも一部に接触させることができる。
このような構成によれば、マスクの載置位置にずれが生じたとしても、マスクと外部領域との接触位置が変化しない。このため、精度よく導電膜を形成することができる。
上述した方法は、マスクを基板から取り外した後に、基板の上面の導電膜に対してろう付けする工程をさらに有してもよい。
このような構成によれば、ろう材から導電膜に加わる応力を低減することができる。
上述した方法においては、凹部が、基板の上面を一巡するように伸びる溝であってもよい。
また、本明細書が開示する半導体装置は、上面に凹部が形成されている基板と、凹部内に形成されている導電膜を有する。導電膜の端部は、凹部の端部に沿って伸びている。
このような構成の半導体装置は、上述したいずれかの方法により製造することができる。したがって、この半導体装置は、高精度にパターン化された導電膜を有することができる。
上述した半導体装置では、導電膜の端部近傍において、導電膜の厚みが、導電膜の端部から離れるに従って増加していてもよい。
上述した半導体装置は、導電膜に接続されているろう材をさらに有していてもよい。
実施例１の半導体装置１０の縦断面図。 半導体装置１０の上面図。 溝２０近傍の半導体装置１０の拡大縦断面図。 はんだ３０がろう付けされた導電膜１６の拡大断面図。 溝２０を有さない半導体装置において、はんだ３０がろう付けされた導電膜１６の拡大断面図。 溝２０を形成する工程の説明図。 マスク４０を載置する工程の説明図。 導電膜１６を成長させる工程の説明図。 実施例２の半導体装置１００の縦断面図。 マスク４０を載置する工程の説明図。 導電膜１６を成長させる工程の説明図。 実施例１の第１変形例の半導体装置の縦断面図。 実施例１の第２変形例の半導体装置の縦断面図。 実施例１の第３変形例の半導体装置の縦断面図。 実施例１の第３変形例の半導体装置の縦断面図。 実施例１の第４変形例の半導体装置の縦断面図。
最初に、以下に説明する実施例の特徴を列記する。なお、ここに列記する特徴は、何れも独立して有効なものである。
（実施例１の特徴１） 基板の上面には、溝が形成されている。基板上にマスクを載置する工程では、溝に隣接する一方の領域をマスクで覆い、溝に隣接する他方の領域上にマスクの開口が位置するようにマスクを載置する。このとき、マスクの開口の端部を、溝の上方に位置させる。溝とマスクの間には空間が存在する。
（実施例１の特徴２） 溝の幅方向におけるマスクの開口幅の製造誤差を記号ａで表し、マスクの載置位置の誤差を記号ｂで表した場合に、溝の幅がａ＋２ｂ以上である。
（実施例２の特徴１） 基板の上面には、凹部が形成されている。基板上にマスクを載置する工程では、凹部に隣接する領域をマスクで覆い、凹部上にマスクの開口が位置するようにマスクを載置する。このとき、マスクの開口の端部は、凹部の上方に位置させる。凹部とマスクの間には空間が存在する。
図１は、実施例１の半導体装置１０の縦断面図を示している。なお、本明細書で開示する実施例は、半導体装置の電極に関するものである。したがって、以下の説明では、電極に関連する点に絞って説明し、半導体層の内部の構造等の説明は省略する。
半導体装置１０は、半導体基板１２と、絶縁膜１４と、導電膜１６を有している。絶縁膜１４は、半導体基板１２上に形成されている。以下では、半導体基板１２と絶縁膜１４を合わせて基板１８という。絶縁膜１４の上面には、溝２０が形成されている。図２に示すように、溝２０は、基板１８を上から見たときに、一巡するように形成されている。以下では、基板１８を上から見たときに、溝２０に囲まれている領域を内部領域２２といい、溝２０より外周側の領域を外部領域２４という。内部領域２２及び外部領域２４内の絶縁膜１４の上面は平坦である。導電膜１６は、絶縁膜１４上に形成されている。図２の斜線のハッチングは、導電膜１６が形成されている領域を示している。導電膜１６は、内部領域２２内及び溝２０内に形成されている。外部領域２４内には導電膜１６は形成されていない。したがって、導電膜１６の外周端は、溝２０と外部領域２４との境界（すなわち、溝２０の端部）に沿って伸びている。
図３に示すように、溝２０は、その幅方向において、緩やかな略円弧状の断面形状を有している。溝２０内においては、導電膜１６は、外部領域２４側で薄く、内部領域２２側に向かうにしたがって厚くなっている。
図４に示すように、導電膜１６は、はんだ３０（すなわち、ろう材）によって外部端子３２に対してろう付けされ得る。図４の矢印８０は、はんだ３０から導電膜１６の端部に対して加わる熱応力を示している。また、図４の破線は、導電膜１６の端部の位置における基板１８の上面の向き（接線方向）を示している。また、図５の矢印８２は、比較例として、基板１８に溝２０が形成されていない場合において、はんだ３０から導電膜１６の端部に対して加わる熱応力を示している。図５に示すように、溝２０が存在しない場合には、導電膜１６の端部において、応力８２と基板１８の上面との間の角度βが小さい。このため、応力８２によって導電膜１６が引き剥がされ易い。これに対し、図４に示すように、溝２０が存在する場合には、導電膜１６の端部において、応力８０と基板１８の上面（すなわち、破線）との間の角度αが大きい。このため、応力８０が生じていても、導電膜１６が引き剥がされ難い。
次に、半導体装置１０の製造方法について説明する。最初に、半導体基板１２上に、図６に示すように、間隔を開けて２つの段差構造体１４ａを形成する。段差構造体１４ａは、溝２０に対応する位置に間隔を設けるように形成する。なお、段差構造体１４ａは、絶縁材料を塗布する等、種々の方法で形成することができる。次に、段差構造体１４ａを含む基板の表面に、絶縁膜１４ｂを成膜する。これによって、上面に溝２０を有する絶縁膜１４が完成する。なお、溝２０の形状は、段差構造体１４ａの間隔の幅、高さ、段差構造体１４ａの端部の形状（テーパ状、曲面状等）、絶縁膜１４ｂの成膜条件等により制御することができる。
もしくは、上記の絶縁膜１４及び溝２０の形成方法に代えて、以下の方法を採用することもできる。この方法では、半導体基板１２の上面に絶縁膜１４を形成し、その後、選択的に絶縁膜１４をエッチングすることで、溝２０を形成する。
絶縁膜１４及び溝２０を形成したら、次に、図７に示すように、基板１８の上面にマスク４０を載置する。マスク４０は、いわゆるマスクプレートである。すなわち、マスク４０は、金属製のプレートである。マスク４０には、開口４２が形成されている。開口４２の端面は、下面側ほど開口４２の幅が狭くなるテーパ形状を有している。開口４２を除けば、マスク４０の下面は平坦である。ここでは、マスク４０の下面が外部領域２４と接触し、開口４２が内部領域２２の上方に位置するようにマスク４０を載置する。開口４２の端部４４は、溝２０の上方に位置するようにする。端部４４は、絶縁膜１４に対して接触していない。
なお、図７に示す開口４２の幅の製造誤差を記号ａで表し、マスク４０の載置時の誤差をｂで表すと、溝２０の幅はａ＋２ｂ以上の幅とされている。このため、上述した製造誤差及び載置時の誤差が共に最大となった場合でも、開口４２の端部４４が溝２０の上方に必ず位置する。なお、マスク製造、マスク設置に対して工程能力が十分にある場合は、溝２０の幅を、（ａ２＋（２ｂ）２）０．５以上となるように設定しても構わない。
なお、マスク４０の開口４２の端部４４には、異物が付着し易い。このような異物がマスク４０と基板１８の間に入り込むと、マスク４０が基板１８から浮き上がってしまい、適切に基板１８を適切にマスクすることができない。しかしながら、上述した方法によれば、端部４４の下側に溝２０が位置しているため、端部４４に異物が付着していたとしても、異物が基板１８に接触し難い。このため、マスク４０が基板１８から浮き上がることが防止される。
マスク４０を基板１８上に載置したら、基板１８に対してスパッタリングによる導電膜の成膜処理を行う。これにより、図８に示すように、基板１８とマスク４０の露出している範囲に、導電膜１６が形成される。内部領域２２は開口４２の下側に存在するので、内部領域２２の全体に導電膜１６が形成される。溝２０は、部分的にマスク４０の下側に存在しているが、溝２０とマスク４０の間には空間が形成されている。スパッタ原子はマスク４０の下側まで回り込むため、マスク４０の下側の溝２０の内部にも導電膜１６が形成される。したがって、溝２０の内部全体に導電膜１６が形成される。外部領域２４はマスク４０によって覆われているので、外部領域２４の絶縁膜１４上には導電膜１６は形成されない。なお、溝２０の内部では、外周側ほど導電膜１６の成長速度は遅くなる。このため、図３で示すように、溝２０の内部では外周側ほど導電膜１６が薄くなる。
導電膜１６を形成したら、基板１８からマスク４０を取り外す。これによって、図１に示す半導体装置１０が完成する。なお、導電膜１６を外部電極に接続する際には、図４に示すろう付け工程をさらに実施することができる。
以上に説明したように、実施例１の製造方法では、溝２０の上方にマスク４０の開口４２の端部４４が位置するようにマスク４０を基板１８上に載置する。そして、マスク４０を通して導電膜１６の成膜処理を行う。このような構成によれば、導電膜１６が形成される範囲は、溝２０の外周端（すなわち、溝２０と外部領域２４との境界）によって決定される。溝２０の外周端の位置は、マスク４０の製造誤差や、マスク４０の載置時の誤差の影響を受けない。また、溝２０は高精度で形成することができる。このため、実施例１の製造方法によれば、導電膜１６を高精度で形成することができる。
また、この製造方法によれば、マスク４０の端部４４が基板１８に接触しないので、基板１８に傷が発生することを抑制することができる。
なお、実施例１においては、溝２０が請求項の凹部に該当する。
図９に示すように、実施例２の半導体装置１００も、実施例１の半導体装置１０と同様に、半導体基板１２と、絶縁膜１４と、導電膜１６を有している。ただし、実施例２の半導体装置１００では、絶縁膜１４の上面に凹部５０が形成されている。以下では、凹部５０の外側の領域を外部領域５２という。凹部５０の底面は平坦である。また、外部領域５２は平坦である。導電膜１６は、凹部５０内の全域に形成されている。外部領域２４内には導電膜１６は形成されていない。したがって、導電膜１６の外周端は、凹部５０と外部領域２４との境界（すなわち、凹部５０の端部）に沿って伸びている。外部領域５２近傍において、導電膜１６は、外部領域５２側で薄く、外部領域５２から離れるにしたがって厚くなっている。図９の構造によれば、図４と同様に、導電膜１６の剥がれを抑制することができる。
次に、実施例２の半導体装置１００の製造方法について説明する。最初に、半導体基板１２上に凹部５０を有する絶縁膜１４を形成する。凹部５０を有する絶縁膜１４は、実施例１の絶縁膜１４と略同様の方法により形成することができる。
絶縁膜１４及び凹部５０を形成したら、次に、図１０に示すように、基板１８の上面にマスク４０を載置する。マスク４０は、実施例１で用いたものと略同様である。ここでは、マスク４０の下面が外部領域５２と接触し、開口４２が凹部５０の上方に位置するようにマスク４０を載置する。開口４２の端部４４は、凹部５０の上方に位置するようにする。端部４４は、絶縁膜１４に対して接触していない。
マスク４０を基板１８上に載置したら、基板１８に対してスパッタリングによる導電膜の成膜処理を行う。これにより、図１１に示すように、基板１８とマスク４０の露出している範囲に、導電膜１６が形成される。凹部５０は、部分的にマスク４０の下側に存在しているが、凹部５０とマスク４０の間には空間が形成されている。スパッタ原子はマスク４０の下側まで回り込むため、マスク４０の下側の凹部５０の内部にも導電膜１６が形成される。したがって、凹部５０の内部全体に導電膜１６が形成される。外部領域５２はマスク４０に覆われているので、外部領域５２の絶縁膜１４上には導電膜１６は形成されない。
導電膜１６を形成したら、基板１８からマスク４０を取り外す。これによって、図９に示す半導体装置１０が完成する。なお、実施例２の製造方法でも、ろう付け工程をさらに実施することができる。
以上に説明したように、実施例２の製造方法では、凹部５０の上方にマスク４０の開口４２の端部４４が位置するようにマスク４０を基板１８上に載置する。そして、マスク４０を通して導電膜１６の成膜処理を行う。このような構成によれば、導電膜１６が形成される範囲は、凹部５０の外周端（すなわち、凹部５０と外部領域２４との境界）によって決定される。凹部５０の外周端の位置は、マスク４０の製造誤差や、マスク４０の載置時の誤差の影響を受けない。また、凹部５０は高精度で形成することができる。このため、実施例２の製造方法によれば、導電膜１６を高精度で形成することができる。
また、この製造方法によれば、マスク４０の端部４４が基板１８に接触しないので、基板１８に傷が発生することを抑制することができる。
なお、実施例２においては、凹部５０が請求項の凹部に該当する。
以上、実施例１、２の構成について説明した。なお、実施例１では、内部領域２２と外部領域２４が略同一平面に形成されていたが、図１２に示すように、内部領域２２が外部領域２４よりも上側に位置していてもよい。
また、実施例１では、内部領域２２と外部領域２４が平坦であった。また、実施例２では、凹部５０の底面と外部領域５２が平坦であった。しかしながら、これらは必ずしも平坦である必要はない。これらの領域に凹凸が形成されていてもよい。例えば、図１３に示すように、マスク４０と接触する領域Ｃが凸状の断面形状を有していてもよい。このような構成でも、溝２０の外周端（すなわち、接触領域Ｃ）の位置によって電極が形成される領域が決定されるため、実施例１と同様の効果を得ることができる。また、図１３において、溝２０に代えて、凹部５０の構造を採用してもよい。
また、実施例１では、溝２０の幅方向の断面形状が円弧状であった。しかしながら、図１４に示すように、溝２０の幅方向の断面形状が矩形であってもよい。すなわち、溝２０の深さが略一定であってもよい。このような構成によれば、マスク４０の開口４２の端部４４に異物４６が付着した場合に、マスク４０が基板１８から浮き上がることをより効果的に抑制することができる。すなわち、図１５に示すようにマスク４０に位置ずれが生じた場合でも、開口４２の端部４４の下側に十分な空間が確保される。したがって、マスク４０に位置ずれが生じても、異物によってマスク４０が基板１８から浮き上がることを防止することができる。
また、実施例１、２では、マスク４０の下面が平坦であった。このようにマスク４０の下面が平坦であると、マスク４０と基板１８との接触面積が広くなり、マスク４０から基板１８への熱伝導が容易となる。このため、成膜処理時に、マスク４０の温度上昇が抑制され、マスク４０の熱膨張を抑制することができる。但し、実施例１、２では、マスク４０の下面は必ずしも平坦である必要はない。例えば、図１６に示すように、マスク４０の下面の一部に凹部４８が形成されていてもよい。すなわち、マスク４０と基板１８との接触部Ｄ（すなわち、溝２０に隣接する接触部Ｄ）が、マスク４０の位置ずれの影響を受けないような構造であれば、高精度に導電膜１６を形成することができる。なお、図１６のように接触部Ｄにおけるマスク４０の下面が平坦であれば、マスク４０の位置ずれの影響を受けないようにすることができる。したがって、マスク４０の下面は、少なくとも開口４２の端部４４近傍で平坦であることが好ましい。また、図１６において、溝２０に代えて、凹部５０の構造を採用してもよい。
また、実施例１、２では、絶縁膜１４の上面に導電膜１６を形成したが、半導体層等、他の層の上面に導電膜を形成する場合でも、実施例１、２の技術を用いることができる。
また、上述した実施例１、２では、導電膜の成膜処理としてスパッタリングを用いたが、スパッタリングの代わりに、蒸着、メッキ、導電性ペーストの塗布（スプレー、インクジェット、またはその他の塗布法）等、種々の成膜処理を用いることができる。これらの成膜処理でも、マスク４０の下側の溝２０または凹部５０の内部に導電膜を成長させることが可能である。したがって、上述した実施例と同様に、高精度に導電膜を形成することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：絶縁膜
１４ａ：段差構造体
１４ｂ：絶縁膜
１６：導電膜
１８：基板
２０：溝
２２：内部領域
２４：外部領域
３０：はんだ
３２：外部端子
４０：マスク
４２：開口
４４：端部
５０：凹部
５２：外部領域

Claims (3)

  1. 半導体装置の製造方法であって、
    上面に凹部を有する基板上に、開口を有するマスクを載置する工程であって、基板の上面のうちの凹部の外側の外部領域の少なくとも一部がマスクの下面に接触し、かつ、凹部の上方にマスクの開口の端部が位置するように載置する工程と、
    基板上にマスクを載置した後に、マスクを通して基板の上面に導電膜を成長させる工程と、
    導電膜を成長させた後に、マスクを基板から取り外す工程、
    を有し、
    凹部が、基板の上面を一巡するように伸びる溝であることを特徴とする半導体装置の製造方法。
  2. マスクの下面に平坦領域が形成されており、
    基板上にマスクを載置する工程では、平坦領域を外部領域の少なくとも一部に接触させることを特徴とする請求項１の製造方法。
  3. マスクを基板から取り外した後に、基板の上面の導電膜に対してろう付けする工程をさらに有する請求項１または２の製造方法。
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* Cited by examiner, † Cited by third party
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Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4634941Y1 (ja) * 1968-11-18 1971-12-02
JPS5264285A (en) * 1975-11-21 1977-05-27 Hitachi Ltd Production of compositemetal layer of integrated circuit device
NL8004573A (nl) * 1979-09-19 1981-03-23 Gen Electric Werkwijze voor het vervaardigen van samengestelde voorwerpen.
JPS6484724A (en) 1987-09-28 1989-03-30 Nec Corp Semiconductor device
JPH0634941Y2 (ja) 1989-01-06 1994-09-14 三菱電機株式会社 エレベータの調速機用工具
JPH02222162A (ja) 1989-02-22 1990-09-04 Sharp Corp 半導体装置の製造方法
JP2644079B2 (ja) * 1990-11-05 1997-08-25 山形日本電気株式会社 半導体集積回路
JP2727909B2 (ja) 1993-03-26 1998-03-18 松下電器産業株式会社 金属配線の形成方法
US6323111B1 (en) * 1999-10-28 2001-11-27 Agere Systems Guardian Corp Preweakened on chip metal fuse using dielectric trenches for barrier layer isolation
JP2002025935A (ja) * 2000-07-11 2002-01-25 Advantest Corp 導体部材形成方法、パターン形成方法
JP2002038254A (ja) 2000-07-24 2002-02-06 Toray Ind Inc 導電膜パターン化用マスク
JP3864232B2 (ja) 2003-12-10 2006-12-27 独立行政法人産業技術総合研究所 ナノギャップ電極の製造方法及び該方法により製造されたナノギャップ電極を用いた素子
US20070001301A1 (en) * 2005-06-08 2007-01-04 Yongqian Wang Under bump metallization design to reduce dielectric layer delamination
JP5065595B2 (ja) 2005-12-28 2012-11-07 株式会社東芝 窒化物系半導体装置
JP2008084697A (ja) 2006-09-27 2008-04-10 Toshiba Corp 回転陽極ｘ線管装置
JP4963998B2 (ja) * 2007-03-28 2012-06-27 ローム株式会社 回路基板、半導体装置、及び半田バンプの形成方法
FR2914781B1 (fr) * 2007-04-03 2009-11-20 Commissariat Energie Atomique Procede de realisation de depots localises
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