JP3864232B2 - ナノギャップ電極の製造方法及び該方法により製造されたナノギャップ電極を用いた素子 - Google Patents
ナノギャップ電極の製造方法及び該方法により製造されたナノギャップ電極を用いた素子 Download PDFInfo
- Publication number
- JP3864232B2 JP3864232B2 JP2003412356A JP2003412356A JP3864232B2 JP 3864232 B2 JP3864232 B2 JP 3864232B2 JP 2003412356 A JP2003412356 A JP 2003412356A JP 2003412356 A JP2003412356 A JP 2003412356A JP 3864232 B2 JP3864232 B2 JP 3864232B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- mask
- substrate
- plate
- gap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims description 49
- 239000002184 metal Substances 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 230000008021 deposition Effects 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 14
- 238000007740 vapor deposition Methods 0.000 claims description 13
- 239000002086 nanomaterial Substances 0.000 claims description 9
- 239000010409 thin film Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 description 15
- 239000010410 layer Substances 0.000 description 12
- PBHVCRIXMXQXPD-UHFFFAOYSA-N chembl2369102 Chemical compound C1=CC(S(=O)(=O)O)=CC=C1C(C1=CC=C(N1)C(C=1C=CC(=CC=1)S(O)(=O)=O)=C1C=CC(=N1)C(C=1C=CC(=CC=1)S(O)(=O)=O)=C1C=CC(N1)=C1C=2C=CC(=CC=2)S(O)(=O)=O)=C2N=C1C=C2 PBHVCRIXMXQXPD-UHFFFAOYSA-N 0.000 description 10
- 239000002120 nanofilm Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000000089 atomic force micrograph Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000010894 electron beam technology Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 239000002070 nanowire Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004205 dimethyl polysiloxane Substances 0.000 description 2
- 238000001000 micrograph Methods 0.000 description 2
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- -1 Polydimethylsiloxane Polymers 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 150000004032 porphyrins Chemical class 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- YNHJECZULSZAQK-UHFFFAOYSA-N tetraphenylporphyrin Chemical compound C1=CC(C(=C2C=CC(N2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3N2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 YNHJECZULSZAQK-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
本発明は、ウェットプロセスを用いないナノメートルスケール・オーダーのギャップ幅を持つナノギャップ電極の製造方法及び該方法により製造されたナノギャップ電極を有する素子に関するものである。
近年、微細加工技術・分子合成技術の発達により、単体もしくは数個の分子の機能を用いたデバイスの作製が求められている。有機分子は機能を示す最小単位で、合成化学の技術により様々な特性を持った分子をアボガドロ数単位で大量生産できるという利点がある。そして、分子は構造により基板上で自己組織化構造と呼ばれる特徴的な自己集合構造をとることが知られている。また基板上への展開条件により、分子のナノ構造を配向・配列制御ができるなど、基板上の分子構造に関して表面科学は大きなバックグラウンドを持っており、分子デバイスへの技術応用が有望である。
このようなナノ分子構造を直接利用したデバイスを作製するためには、この構造を下回るギャップ幅を持つ電極が必要である。
このようなナノ分子構造を直接利用したデバイスを作製するためには、この構造を下回るギャップ幅を持つ電極が必要である。
ところで、マイクロメートルスケール・オーダーあるいはナノスメートルスケール・オーダーのギャップサイズの電極においては、ボトムコンタクト型ギャップ電極と、トップコンタクト型ギャップ電極とが代表的である（応用物理 第７２巻 第９号（２００３） １１５１〜１１５６（非特許文献１）参照）。図１を参照してその説明を行う。例えば、有機ＦＥＴに代表される素子において、電極と機能を持つ半導体部分との展開方法は非常に重要である。特に有機ＦＥＴにおいてこの半導体部分は有機分子膜である。図１（ａ）に示すボトムコンタクト型ギャップ電極は、まず電極を基板上に形成してから分子膜を形成するタイプのものである。図１（ｂ）に示すトップコンタクト型ギャップ電極は、分子膜をまず基板の上に展開してから電極を形成するタイプのものである。ここでトップコンタクト型電極では、先に展開した分子膜は必ずしも強固に基板にくっついているわけではなく、分子膜の種類にもよるが、必ずしもボトムコンタクト型電極と同じような処理ができるわけではない。特に、微細加工のパターンニングに欠かせない電子ビーム露光や光露光などは、レジストの塗布時や剥離時に有機溶媒などによる処理を必要とする。基板などの安定な物質ではこのような溶液処理（ウェットプロセス）は問題ないが、安定ではない分子膜においては分子膜が破壊されたり変質したりするなど様々な影響が考えられる。そのためトップコンタクト型ギャップ電極には微細なパターンニング技術を適用しづらいという問題があった。
一方、トップコンタクト型ギャップ電極はボトムコンタクト型電極に比べ、電気伝導度が良いということが知られている。また、いずれのタイプのギャップ電極を採用するかは非常に重要な問題である。また、特にナノ分子構造の形成に影響が少なく、ナノ分子構造と同程度のギャップサイズを持つトップコンタクト型ギャップ電極は、分子を平坦な基板表面に展開した構造を利用したデバイスにとって非常に有用であると考えられる。さらに、展開した分子構造に極力影響を与えないように電極作製においてはウェットプロセスが必要な光露光などを使用しない手法が理想である。
これまで、トップコンタクト型のナノギャップ電極の製造方法としては、下記のような方法が提案されている。
（１）Ｎａｎｏ Ｌｅｔｔ．３（２００３） １３７１（非特許文献２）
この論文で報告されている技術は、電子ビーム描写を用いて微細なシャドウマスクを作製し、このマスクにより５００ｎｍ程度の電極パターンを作製するものである。しかし、この技術では、シャドウマスクの端で金属がマイグレーションを起こしやすく、１００ｎｍ以下のギャップ幅の電極の作製は難しいと考えられる。
（２）Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．８２（２００３） ７９３（非特許文献３）
この論文で報告されている技術は、ＰＤＭＳ（Ｐｏｌｙｄｉｍｅｔｈｙｌｓｉｌｏｘａｎｅ）と呼ばれる軟らかい有機分子基板上に光露光などでレジストをパターンニングしナノギャップ電極を作製するものである。この技術で作製した電極を、分子を展開した基板の上にハンコを押す要領で押し付けて、トップコンタクト型のナノギャップ電極が実現される。ここに開示されている手法ではギャップ幅が１５０ｎｍ〜２５μｍの電極が実現され、特殊な材料を用いた場合には５０ｎｍのギャップ幅の電極が実現することができると報告されているが、このような手法では、一般には１００ｎｍ以下のギャップ幅を有する電極構造の作製は困難である。
（１）Ｎａｎｏ Ｌｅｔｔ．３（２００３） １３７１（非特許文献２）
この論文で報告されている技術は、電子ビーム描写を用いて微細なシャドウマスクを作製し、このマスクにより５００ｎｍ程度の電極パターンを作製するものである。しかし、この技術では、シャドウマスクの端で金属がマイグレーションを起こしやすく、１００ｎｍ以下のギャップ幅の電極の作製は難しいと考えられる。
（２）Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．８２（２００３） ７９３（非特許文献３）
この論文で報告されている技術は、ＰＤＭＳ（Ｐｏｌｙｄｉｍｅｔｈｙｌｓｉｌｏｘａｎｅ）と呼ばれる軟らかい有機分子基板上に光露光などでレジストをパターンニングしナノギャップ電極を作製するものである。この技術で作製した電極を、分子を展開した基板の上にハンコを押す要領で押し付けて、トップコンタクト型のナノギャップ電極が実現される。ここに開示されている手法ではギャップ幅が１５０ｎｍ〜２５μｍの電極が実現され、特殊な材料を用いた場合には５０ｎｍのギャップ幅の電極が実現することができると報告されているが、このような手法では、一般には１００ｎｍ以下のギャップ幅を有する電極構造の作製は困難である。
このようにこれまで、ウェットプロセスを必要とせず、１００ｎｍ以下のギャップ幅を持つナノギャップ電極は実現していなかった。
応用物理 第７２巻 第９号（２００３） １１５１〜１１５６
Ｎａｎｏ Ｌｅｔｔ．３（２００３） １３７１
Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ８２（２００３） ７９３
本発明は、上記のような従来技術に鑑みてなされたものであり、光露光や電子ビーム露光などのウェットプロセスを用いることなく、ミクロンオーダー程度のパターンニング精度の技術を用いて、１００ｎｍ以下、特に５０ｎｍ以下のギャップ幅のナノギャップ電極を製造する方法及び該方法により製造されたナノギャップ電極を用いた素子を提供することをその課題とする。
また、本発明は、光露光や電子ビーム露光などのウェットプロセスを用いることなく、ミクロンオーダー程度のパターンニング精度の技術を用いて、上記のようなギャップ幅のナノギャップ電極を製造する方法及び該方法により製造されたトップコンタクト型ナノギャップ電極を用いた素子を提供することを別の課題とする。
また、本発明は、光露光や電子ビーム露光などのウェットプロセスを用いることなく、ミクロンオーダー程度のパターンニング精度の技術を用いて、上記のようなギャップ幅のナノギャップ電極を製造する方法及び該方法により製造されたトップコンタクト型ナノギャップ電極を用いた素子を提供することを別の課題とする。
本発明によれば、上記課題は下記の技術的手段により解決される。
（１）（Ａ）基板上に、ナノレベルで平坦な壁面エッジを持つプレートをあてがうプレート適用工程と、
（Ｂ）プレートを第一のマスクとして、基板面及びプレートのエッジ面に対して導電性材料を斜め蒸着し、電極エッジ角度θ１（０°＜θ１＜９０°）となるように第一番目の電極層を設ける第一の蒸着工程と、
（Ｃ）第一のマスク取り外し工程と、
（Ｄ）スリットを持つメタルマスクを第二のマスクとして、基板上に形成された第一番目の電極に対して該スリットが直角となる方向にあてがうメタルマスク適用工程と、
（Ｅ）前記蒸着方向と同じ方向から基板面に対して蒸着角度θ２（０°＜θ２＜θ１＜９０°）で導電性材料を斜め蒸着し、ナノメートルスケール・オーダーのギャップが形成されるように第二番目の電極層を設ける第二の蒸着工程と、
（Ｆ）第二のマスク取り外し工程と
からなることを特徴とするナノギャップ電極の製造方法。
（２）（Ａ）基板上に機能性薄膜又は機能性ナノ構造体を展開する展開工程と、
（Ｂ）機能性薄膜又は機能性ナノ構造体が展開された基板上に、ナノレベルで平坦な壁面エッジを持つプレートをあてがうプレート適用工程と、
（Ｃ）該プレートを第一のマスクとして、導電性材料を斜め蒸着し、基板面及びプレートのエッジ面に対して導電性材料を斜め蒸着し、電極エッジ角度θ １ （０°＜θ１＜９０°）となるように第一番目の電極層を設ける第一の蒸着工程と、
（Ｄ）第一のマスク取り外し工程と、
（Ｅ）スリットを持つメタルマスクを第二のマスクとして、基板上に形成された第一番目の電極に対して該スリットが直角となる方向にあてがうメタルマスク適用工程と、
（Ｆ）前記蒸着方向と同じ方向から基板面に対して蒸着角度θ２（０°＜θ２＜θ１＜９０°）で導電性材料を斜め蒸着し、２００ｎｍ幅以下のギャップが形成されるように第二番目の電極層を設ける第二の蒸着工程と、
（Ｇ）第二のマスク取り外し工程と
からなることを特徴とするナノギャップ電極の製造方法。
（３）前記（１）又は（２）の方法により製造されたナノギャップ電極を用いた素子。
（１）（Ａ）基板上に、ナノレベルで平坦な壁面エッジを持つプレートをあてがうプレート適用工程と、
（Ｂ）プレートを第一のマスクとして、基板面及びプレートのエッジ面に対して導電性材料を斜め蒸着し、電極エッジ角度θ１（０°＜θ１＜９０°）となるように第一番目の電極層を設ける第一の蒸着工程と、
（Ｃ）第一のマスク取り外し工程と、
（Ｄ）スリットを持つメタルマスクを第二のマスクとして、基板上に形成された第一番目の電極に対して該スリットが直角となる方向にあてがうメタルマスク適用工程と、
（Ｅ）前記蒸着方向と同じ方向から基板面に対して蒸着角度θ２（０°＜θ２＜θ１＜９０°）で導電性材料を斜め蒸着し、ナノメートルスケール・オーダーのギャップが形成されるように第二番目の電極層を設ける第二の蒸着工程と、
（Ｆ）第二のマスク取り外し工程と
からなることを特徴とするナノギャップ電極の製造方法。
（２）（Ａ）基板上に機能性薄膜又は機能性ナノ構造体を展開する展開工程と、
（Ｂ）機能性薄膜又は機能性ナノ構造体が展開された基板上に、ナノレベルで平坦な壁面エッジを持つプレートをあてがうプレート適用工程と、
（Ｃ）該プレートを第一のマスクとして、導電性材料を斜め蒸着し、基板面及びプレートのエッジ面に対して導電性材料を斜め蒸着し、電極エッジ角度θ １ （０°＜θ１＜９０°）となるように第一番目の電極層を設ける第一の蒸着工程と、
（Ｄ）第一のマスク取り外し工程と、
（Ｅ）スリットを持つメタルマスクを第二のマスクとして、基板上に形成された第一番目の電極に対して該スリットが直角となる方向にあてがうメタルマスク適用工程と、
（Ｆ）前記蒸着方向と同じ方向から基板面に対して蒸着角度θ２（０°＜θ２＜θ１＜９０°）で導電性材料を斜め蒸着し、２００ｎｍ幅以下のギャップが形成されるように第二番目の電極層を設ける第二の蒸着工程と、
（Ｇ）第二のマスク取り外し工程と
からなることを特徴とするナノギャップ電極の製造方法。
（３）前記（１）又は（２）の方法により製造されたナノギャップ電極を用いた素子。
本発明によれば、上記手法を採用したので、光露光や電子ビーム露光などのウェットプロセスを用いることなく、ミクロンオーダー程度のパターンニング精度の技術を用いて、１００ｎｍ以下、特に５０ｎｍ以下のギャップ幅のナノギャップ電極及び該ナノギャップ電極を用いた素子を提供することが可能となる。
また、本発明によれば、上記と同様の手法により、上記と同様なギャップ幅のトップコンタクト型ナノギャップ電極及び該トップコンタクト型ナノギャップ電極を用いた素子を
また、本発明によれば、上記と同様の手法により、上記と同様なギャップ幅のトップコンタクト型ナノギャップ電極及び該トップコンタクト型ナノギャップ電極を用いた素子を
以下、本発明を詳細に説明する。
本発明のナノギャップ電極の製造方法は、
（Ａ）基板上に、ナノレベルで平坦な壁面エッジを持つプレートをあてがうプレート適用工程、
（Ｂ）プレートを第一のマスクとして、基板面及びプレートのエッジ面に対して導電性材料を斜め蒸着し、電極エッジ角度θ１（０°＜θ１＜９０°）となるように第一番目の電極層を設ける第一の蒸着工程、
（Ｃ）第一のマスク取り外し工程、
（Ｄ）スリットを持つメタルマスクを第二のマスクとして、基板上に形成された第一番目の電極に対して該スリットが直角となる方向にあてがうメタルマスク適用工程、
（Ｅ）前記蒸着方向と同じ方向から基板面に対して蒸着角度θ２（０°＜θ２＜θ１＜９０°）で導電性材料を斜め蒸着し、ナノメートルスケール・オーダーのギャップが形成されるように第二番目の電極層を設ける第二の蒸着工程、
（Ｆ）第二のマスク取り外し工程
の各工程からなる。
本発明のナノギャップ電極の製造方法は、
（Ａ）基板上に、ナノレベルで平坦な壁面エッジを持つプレートをあてがうプレート適用工程、
（Ｂ）プレートを第一のマスクとして、基板面及びプレートのエッジ面に対して導電性材料を斜め蒸着し、電極エッジ角度θ１（０°＜θ１＜９０°）となるように第一番目の電極層を設ける第一の蒸着工程、
（Ｃ）第一のマスク取り外し工程、
（Ｄ）スリットを持つメタルマスクを第二のマスクとして、基板上に形成された第一番目の電極に対して該スリットが直角となる方向にあてがうメタルマスク適用工程、
（Ｅ）前記蒸着方向と同じ方向から基板面に対して蒸着角度θ２（０°＜θ２＜θ１＜９０°）で導電性材料を斜め蒸着し、ナノメートルスケール・オーダーのギャップが形成されるように第二番目の電極層を設ける第二の蒸着工程、
（Ｆ）第二のマスク取り外し工程
の各工程からなる。
本発明は、トップコンタクト型ナノギャップ電極を製造する場合にも適用でき、この場合、その製造方法は、
（Ａ）基板上に機能性薄膜又は機能性ナノ構造体を展開する展開工程、
（Ｂ）機能性薄膜又は機能性ナノ構造体が展開された基板上に、ナノレベルで平坦な壁面エッジを持つプレートをあてがうプレート適用工程、
（Ｃ）該プレートを第一のマスクとして、導電性材料を斜め蒸着し、基板面及びプレートのエッジ面に対して導電性材料を斜め蒸着し、電極エッジ角度θ １ （０°＜θ１＜９０°）となるように第一番目の電極層を設ける第一の蒸着工程、
（Ｄ）第一のマスク取り外し工程、
（Ｅ）スリットを持つメタルマスクを第二のマスクとして、基板上に形成された第一番目の電極に対して該スリットが直角となる方向にあてがうメタルマスク適用工程と、
（Ｆ）前記蒸着方向と同じ方向から基板面に対して蒸着角度θ２（０°＜θ２＜θ１＜９０°）で導電性材料を斜め蒸着し、ナノメートルスケール・オーダーのギャップが形成されるように第二番目の電極層を設ける第二の蒸着工程、
（Ｇ）第二のマスク取り外し工程
の各工程からなる。
（Ａ）基板上に機能性薄膜又は機能性ナノ構造体を展開する展開工程、
（Ｂ）機能性薄膜又は機能性ナノ構造体が展開された基板上に、ナノレベルで平坦な壁面エッジを持つプレートをあてがうプレート適用工程、
（Ｃ）該プレートを第一のマスクとして、導電性材料を斜め蒸着し、基板面及びプレートのエッジ面に対して導電性材料を斜め蒸着し、電極エッジ角度θ １ （０°＜θ１＜９０°）となるように第一番目の電極層を設ける第一の蒸着工程、
（Ｄ）第一のマスク取り外し工程、
（Ｅ）スリットを持つメタルマスクを第二のマスクとして、基板上に形成された第一番目の電極に対して該スリットが直角となる方向にあてがうメタルマスク適用工程と、
（Ｆ）前記蒸着方向と同じ方向から基板面に対して蒸着角度θ２（０°＜θ２＜θ１＜９０°）で導電性材料を斜め蒸着し、ナノメートルスケール・オーダーのギャップが形成されるように第二番目の電極層を設ける第二の蒸着工程、
（Ｇ）第二のマスク取り外し工程
の各工程からなる。
図２は本発明によるナノギャップ電極の製造方法の工程説明図である。
本発明方法では、図２（ａ）に示すような、基板上に有機分子を展開させた基板においても適応ができる。なお、本明細書中において「展開」とは、真空蒸着、スピンコートなど様々な手法で有機分子を基板上に吸着させることを意味する。有機分子の展開の形態は、機能性薄膜又は機能性ナノ構造体（例えば、後述する自己組織化一次元構造体）とすることができる。
図２（ｂ）に示すように、ナノレベルで平坦な壁面エッジを持つプレートを、基板上に重ねる。そして、プレートをマスクにして（プレートのエッジ面を電極エッジ部分のマスクにする）金属を斜め蒸着する。これにより電極エッジ角度がθ１の電極が形成される。その後、プレートを外す。なお、本明細書中「ナノレベルで平坦」とは、ナノスケール以下の凹凸で平坦であるという意味である。また、本明細書中「エッジ」とは、対象となるもの（プレート、電極など）の角の部分という意味である。
次に、図２（ｃ）に示すように、スリットを有するメタルマスクを、作製した電極に対して直角になるように重ねて、図の方向にθ２の角度をつけて金属を斜め蒸着する。
最後に、メタルマスクを外して、図２（ｄ）に示すようなナノギャップ型電極が得られる。
本発明方法では、図２（ａ）に示すような、基板上に有機分子を展開させた基板においても適応ができる。なお、本明細書中において「展開」とは、真空蒸着、スピンコートなど様々な手法で有機分子を基板上に吸着させることを意味する。有機分子の展開の形態は、機能性薄膜又は機能性ナノ構造体（例えば、後述する自己組織化一次元構造体）とすることができる。
図２（ｂ）に示すように、ナノレベルで平坦な壁面エッジを持つプレートを、基板上に重ねる。そして、プレートをマスクにして（プレートのエッジ面を電極エッジ部分のマスクにする）金属を斜め蒸着する。これにより電極エッジ角度がθ１の電極が形成される。その後、プレートを外す。なお、本明細書中「ナノレベルで平坦」とは、ナノスケール以下の凹凸で平坦であるという意味である。また、本明細書中「エッジ」とは、対象となるもの（プレート、電極など）の角の部分という意味である。
次に、図２（ｃ）に示すように、スリットを有するメタルマスクを、作製した電極に対して直角になるように重ねて、図の方向にθ２の角度をつけて金属を斜め蒸着する。
最後に、メタルマスクを外して、図２（ｄ）に示すようなナノギャップ型電極が得られる。
図３に作製したナノギャップ電極のイメージ図を示す。左側の図（ａ）は電極を上から見たもので、右側の図（ｂ）は断面を示す。ここでギャップサイズＧは一回目蒸着金属電極の高さをＨ、一回目蒸着金属の電極エッジ角度をθ１、二回目蒸着金属の蒸着角度をθ２とすると、これらの間に、
Ｇ＝Ｈ（ｃｏｔａｎθ２−ｃｏｔａｎθ１） （１）
の関係が有り、蒸着の条件によりギャップサイズの制御ができる。現在、本発明者らは、この技術により、１０ｎｍ〜２００ｎｍのギャップサイズを実現している。
Ｇ＝Ｈ（ｃｏｔａｎθ２−ｃｏｔａｎθ１） （１）
の関係が有り、蒸着の条件によりギャップサイズの制御ができる。現在、本発明者らは、この技術により、１０ｎｍ〜２００ｎｍのギャップサイズを実現している。
次に、ナノギャップ電極の作製例を示す。
まず一回目の蒸着の前にθ１のエッジ角度がどの程度の大きさになるのか前もって検証する必要がある。今回の蒸着条件ではこの電極エッジ角度θ１は大よそ３５°であった。使用した基板は膜厚４００ｎｍの酸化シリコン層が表面を覆っているシリコン基板を用いた。また、電極の金属は、接着層に２ｎｍ程度のＣｒ層を用い、その上に金電極を蒸着したものとした。金属電極の蒸着厚さは式（１）に従い調節した。本例ではＨ＝５０ｎｍ，θ２＝３０°で行った。
より詳しくは、膜厚４００ｎｍの酸化シリコン層が表面を覆っているシリコン基板上に、劈開したシリコンプレートを密着させ、上記の条件で金属を斜め蒸着させた（Ｃｒ＋Ａｕ）。次に、シリコンプレートを取り外し、スリットを有するメタルマスクを、スリットが、先に形成された金属電極と直角となるように重ね、二回目の金属斜め蒸着を行った（Ｃｒ＋Ａｕ）。その後、メタルマスクを取り外すと、ナノギャップ電極が得られた。
まず一回目の蒸着の前にθ１のエッジ角度がどの程度の大きさになるのか前もって検証する必要がある。今回の蒸着条件ではこの電極エッジ角度θ１は大よそ３５°であった。使用した基板は膜厚４００ｎｍの酸化シリコン層が表面を覆っているシリコン基板を用いた。また、電極の金属は、接着層に２ｎｍ程度のＣｒ層を用い、その上に金電極を蒸着したものとした。金属電極の蒸着厚さは式（１）に従い調節した。本例ではＨ＝５０ｎｍ，θ２＝３０°で行った。
より詳しくは、膜厚４００ｎｍの酸化シリコン層が表面を覆っているシリコン基板上に、劈開したシリコンプレートを密着させ、上記の条件で金属を斜め蒸着させた（Ｃｒ＋Ａｕ）。次に、シリコンプレートを取り外し、スリットを有するメタルマスクを、スリットが、先に形成された金属電極と直角となるように重ね、二回目の金属斜め蒸着を行った（Ｃｒ＋Ａｕ）。その後、メタルマスクを取り外すと、ナノギャップ電極が得られた。
図４に本例で作製したナノギャップ電極の電子顕微鏡像を示す。図４（ｂ）は図４（ａ）の一部分を拡大したものを示している。本例ではスリット幅５μｍのメタルマスクを使用したが、このスリット幅にわたってほぼ２０ｎｍと均一なギャップ構造を実現していた。これらの電極の抵抗値は１０ＴΩ以上の抵抗値を示しリークが殆どなく、当該技術が有用であることが確認された。
次に、本発明によりトップコンタクト型ナノギャップ電極を作製した例を述べる。
ポルフィリン系の分子であるＴＰＰＳ（５，１０，１５，２０−ｔｅｔｒａｐｈｅｎｙｌ−２１Ｈ，２３Ｈ−ｐｏｒｐｈｉｎｅ ｔｅｔｒａｓｕｌｆｏｎｉｃ ａｃｉｄ）（分子構造は図５参照）水溶液を基板に滴下すると、特徴的な自己組織化一次元構造を形成された（図６の原子間力顕微鏡（ＡＦＭ）像参照）。この一次元構造は図５のＴＰＰＳがπ−スタッキングしたことによるナノスケール針状結晶構造である（図６中の模式図参照）。この結晶を展開した基板の上に当該技術によりナノギャップ電極を作製した。ナノギャップ電極の作製条件は次の通りである。
基板：膜厚４００ｎｍの酸化シリコン層が表面を覆っているシリコン基板
プレート：劈開したシリコンプレート
第一回目の蒸着金属：Ｃｒ＋Ａｕ
θ１：３５°
第二回目の蒸着金属：Ｃｒ＋Ａｕ
θ２：１５°
Ｈ：１００ｎｍ
作製した試料のＡＦＭ像を図７に示す。ＡＦＭ像及び高さ解析の結果、このナノギャップ電極のギャップサイズは約８０ｎｍであり、ナノギャップ構造が形成されていることがわかる。また、左右の電極に渡ってＴＰＰＳの自己組織化構造が崩れずに構造が保たれているため、電極作製による影響があまりないことがわかる。図８は当電極によるＴＰＰＳ分子のＩ−Ｖ測定の結果を示している。このように本発明の当該技術により基板表面の自己組織化構造に極力影響を与えず、１００ｎｍ以下のギャップサイズで電気特性評価に成功した。
ポルフィリン系の分子であるＴＰＰＳ（５，１０，１５，２０−ｔｅｔｒａｐｈｅｎｙｌ−２１Ｈ，２３Ｈ−ｐｏｒｐｈｉｎｅ ｔｅｔｒａｓｕｌｆｏｎｉｃ ａｃｉｄ）（分子構造は図５参照）水溶液を基板に滴下すると、特徴的な自己組織化一次元構造を形成された（図６の原子間力顕微鏡（ＡＦＭ）像参照）。この一次元構造は図５のＴＰＰＳがπ−スタッキングしたことによるナノスケール針状結晶構造である（図６中の模式図参照）。この結晶を展開した基板の上に当該技術によりナノギャップ電極を作製した。ナノギャップ電極の作製条件は次の通りである。
基板：膜厚４００ｎｍの酸化シリコン層が表面を覆っているシリコン基板
プレート：劈開したシリコンプレート
第一回目の蒸着金属：Ｃｒ＋Ａｕ
θ１：３５°
第二回目の蒸着金属：Ｃｒ＋Ａｕ
θ２：１５°
Ｈ：１００ｎｍ
作製した試料のＡＦＭ像を図７に示す。ＡＦＭ像及び高さ解析の結果、このナノギャップ電極のギャップサイズは約８０ｎｍであり、ナノギャップ構造が形成されていることがわかる。また、左右の電極に渡ってＴＰＰＳの自己組織化構造が崩れずに構造が保たれているため、電極作製による影響があまりないことがわかる。図８は当電極によるＴＰＰＳ分子のＩ−Ｖ測定の結果を示している。このように本発明の当該技術により基板表面の自己組織化構造に極力影響を与えず、１００ｎｍ以下のギャップサイズで電気特性評価に成功した。
本発明方法は、ウェットプロセスを用いないで既存のプロセス技術で唯一実現可能な１００ｎｍ以下のサイズのナノギャップ電極作製手法である。このサイズのナノ構造の物性を引き出す素子が完成すると、その量産化のためには非常に有望な基盤技術になる可能性がある。本発明方法はトップコンタクト型なのギャップ電極の作製にも好適に適応が可能である。
Claims (3)
- （Ａ）基板上に、ナノレベルで平坦な壁面エッジを持つプレートをあてがうプレート適用工程と、
（Ｂ）プレートを第一のマスクとして、基板面及びプレートのエッジ面に対して導電性材料を斜め蒸着し、電極エッジ角度θ１（０°＜θ１＜９０°）となるように第一番目の電極層を設ける第一の蒸着工程と、
（Ｃ）第一のマスク取り外し工程と、
（Ｄ）スリットを持つメタルマスクを第二のマスクとして、基板上に形成された第一番目の電極に対して該スリットが直角となる方向にあてがうメタルマスク適用工程と、
（Ｅ）前記蒸着方向と同じ方向から基板面に対して蒸着角度θ２（０°＜θ２＜θ１＜９０°）で導電性材料を斜め蒸着し、ナノメートルスケール・オーダーのギャップが形成されるように第二番目の電極層を設ける第二の蒸着工程と、
（Ｆ）第二のマスク取り外し工程と
からなることを特徴とするナノギャップ電極の製造方法。 - （Ａ）基板上に機能性薄膜又は機能性ナノ構造体を展開する展開工程と、
（Ｂ）機能性薄膜又は機能性ナノ構造体が展開された基板上に、ナノレベルで平坦な壁面エッジを持つプレートをあてがうプレート適用工程と、
（Ｃ）該プレートを第一のマスクとして、基板面及びプレートのエッジ面に対して導電性材料を斜め蒸着し、電極エッジ角度θ１（０°＜θ１＜９０°）となるように第一番目の電極層を設ける第一の蒸着工程と、
（Ｄ）第一のマスク取り外し工程と、
（Ｅ）スリットを持つメタルマスクを第二のマスクとして、基板上に形成された第一番目の電極に対して該スリットが直角となる方向にあてがうメタルマスク適用工程と、
（Ｆ）前記蒸着方向と同じ方向から基板面に対して蒸着角度θ２（０°＜θ２＜θ１＜９０°）で導電性材料を斜め蒸着し、ナノメートルスケール・オーダーのギャップが形成されるように第二番目の電極層を設ける第二の蒸着工程と、
（Ｇ）第二のマスク取り外し工程と
からなることを特徴とするナノギャップ電極の製造方法。 - 請求項１又は２の方法により製造されたナノギャップ電極を用いた素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003412356A JP3864232B2 (ja) | 2003-12-10 | 2003-12-10 | ナノギャップ電極の製造方法及び該方法により製造されたナノギャップ電極を用いた素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003412356A JP3864232B2 (ja) | 2003-12-10 | 2003-12-10 | ナノギャップ電極の製造方法及び該方法により製造されたナノギャップ電極を用いた素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005175164A JP2005175164A (ja) | 2005-06-30 |
| JP3864232B2 true JP3864232B2 (ja) | 2006-12-27 |
Family
ID=34732824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003412356A Expired - Lifetime JP3864232B2 (ja) | 2003-12-10 | 2003-12-10 | ナノギャップ電極の製造方法及び該方法により製造されたナノギャップ電極を用いた素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3864232B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437562B2 (en) | 2013-09-03 | 2016-09-06 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method of semiconductor device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4919146B2 (ja) | 2005-09-27 | 2012-04-18 | 独立行政法人産業技術総合研究所 | スイッチング素子 |
| KR100782911B1 (ko) | 2006-08-11 | 2007-12-07 | 한국과학기술원 | 나노결정을 균일하게 형성하는 방법 및 나노결정을포함하는 소자 |
| JP4446054B2 (ja) | 2007-03-23 | 2010-04-07 | 独立行政法人産業技術総合研究所 | 不揮発性記憶素子 |
| JP5190924B2 (ja) | 2007-08-09 | 2013-04-24 | 独立行政法人産業技術総合研究所 | ２端子抵抗スイッチ素子及び半導体デバイス |
| WO2009150751A1 (ja) * | 2008-06-13 | 2009-12-17 | 株式会社船井電機新応用技術研究所 | スイッチング素子 |
| JP5526341B2 (ja) * | 2010-02-25 | 2014-06-18 | 独立行政法人産業技術総合研究所 | スイッチング素子 |
-
2003
- 2003-12-10 JP JP2003412356A patent/JP3864232B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437562B2 (en) | 2013-09-03 | 2016-09-06 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005175164A (ja) | 2005-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7385295B2 (en) | Fabrication of nano-gap electrode arrays by the construction and selective chemical etching of nano-crosswire stacks | |
| US7906775B2 (en) | Superlattice nanopatterning of wires and complex patterns | |
| EP1630128B1 (en) | Process for producing a carbon nanotube device | |
| US7381625B2 (en) | Deterministic process for constructing nanodevices | |
| Finnie et al. | Formation and patterning of self-assembled monolayers derived from long-chain organosilicon amphiphiles and their use as templates in materials microfabrication | |
| US20130149500A1 (en) | Soft-template infiltration manufacturing of nanomaterials | |
| JP2009533838A (ja) | 基板上への金属、金属酸化物および／または半導体材料のパターンの形成方法 | |
| JP2005523386A (ja) | Ａｃ電界を用いてナノメータスケール成分を選択的に位置合わせする方法 | |
| JP3864229B2 (ja) | ナノギャップ電極の製造方法及び該方法により製造されたナノギャップ電極を有する素子 | |
| KR20070051004A (ko) | 스탬프 제조 방법, 그를 이용한 박막트랜지스터 및액정표시장치의 제조 방법 | |
| JP3752183B2 (ja) | 微粒子のアレイをアセンブルする方法 | |
| JP3864232B2 (ja) | ナノギャップ電極の製造方法及び該方法により製造されたナノギャップ電極を用いた素子 | |
| US20070170064A1 (en) | Method of electrolytically depositing materials in a pattern directed by surfactant distribution | |
| KR20050114032A (ko) | 고분자 재료를 이용한 플렉서블 이미터 및 그 제조 방법 | |
| Vroegindeweij et al. | Exploring microstencils for sub-micron patterning using pulsed laser deposition | |
| KR100549227B1 (ko) | 유기분자 소자의 제작 방법 | |
| JP2006128438A (ja) | ナノギャップ電極の形成方法及びこれによって得られたナノギャップ電極並びに該電極を備えた素子 | |
| Pourhossein et al. | Fabricating nanogaps by nanoskiving | |
| KR100813113B1 (ko) | 금 나노 선 제조방법 | |
| JP4224579B2 (ja) | 電極架橋型分子素子の電極製造方法及び電極架橋型分子素子の製造方法 | |
| JP7026120B2 (ja) | 化学機械的平坦化なしで製作されたナノ要素プリンティング用のダマシンテンプレート | |
| WO2004096699A1 (en) | Method of manufacturing a nanoscale conductive device | |
| WO2005087655A1 (en) | Manufacturing method for molecular rulers | |
| CN109946340B (zh) | 一种二维层状材料样品电学测试微电极的制备方法 | |
| Erbe et al. | Nanoscale patterning in application to materials and device structures |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050616 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060815 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060905 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3864232 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |