JP4224579B2 - 電極架橋型分子素子の電極製造方法及び電極架橋型分子素子の製造方法 - Google Patents
電極架橋型分子素子の電極製造方法及び電極架橋型分子素子の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、電極架橋型分子素子の電極製造方法及び電極架橋型分子素子の製造方法に関するものである。
【０００２】
【従来の技術】
電極架橋型分子素子の始まりは、１９７４年のＡｖｉｒａｍとＣａｒｔｅｒによって提案された分子ダイオードである。ダイオードだけでなく、分子を化学・生物センサーとすることで電気信号を直接取り出す素子も考えられ、その場合も電極間に分子を固定することが必要になる。
【０００３】
しかしながら、このような分子素子の作製は技術的に困難で、長らく理論的な段階にとどまっていた。最大の問題のひとつは、分子サイズのギャップを有する電極の作製であった。化学合成された機能性分子のサイズは１０〜４０ｎｍ程度であり、これはフォトリソグラフィー技術の分解能（１００ｎｍ）やよりも小さい。
【０００４】
そこで、電極表面に分子薄膜を形成し、膜表面に金属を蒸着することでサンドイッチする手法やプローブ顕微鏡のプローブを電極とする方法などがとられているが、分子素子として集積化し、分子をゲート動作させるための第三端子入力に難がある。電子ビームリソグラフィーを使ってこのような三端子の電極を作成する手法が一般的であるが、分子スケールのギャップ（間隙）を作製するためには技術的な熟練を要し、ランニングコストも高いので、電子ビームリソグラフィーを使用しない加工法が理想である。
【０００５】
最近、電子ビームリソグラフィーを使わずに分子サイズのギャップを形成する方法として、以下のような作成法が報告されている。
【０００６】
１）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６８（１９９６）２５７４
この文献で紹介されている手法は、分子サイズよりも大きなギャップを持った電極を、測定したい分子でコーティングし、金属微粒子で電極間を橋渡しすることにより電極／分子／微粒子の接合を作るものである。しかし、この技術では金属／分子／金属の接合が２箇所出来てしまう問題がある上、コーティングする分子にも制限がある。
【０００７】
２）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５（１９９９）３０１
この文献で紹介されている手法は、金の細線に電流を流すことにより金の細線を部分的に破断させる手法である。しかし、この手法で形成されるギャップは１〜２ｎｍのランダムな大きさで、２ｎｍを超える大きさのギャップを作ることが出来ないという問題がある。
【０００８】
３）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７４（１９９９）２０４８
この文献で紹介されている手法は、分子サイズよりも大きなギャップを持った電極を、メッキを作る要領で成長させ、分子がギャップのサイズになった瞬間に成長を止める手法である。しかし、この手法は成長を止めるタイミングが難しく、ギャップのサイズのコントロールが難しい。
【０００９】
上記１）から３）の手法はギャップの加工に直接関わってはいないが、大まかな電極の作製に電子ビームリソグラフィーを使っている。これらの技術は、電子ビームリソグラフィーを用いずに加工を行うと制御性が悪くなる可能性が高く、電子ビームリソグラフィーを使用しない手法とは言いづらい。
【００１０】
４）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３１（１９７７）３３７
この文献で紹介されている手法はまったく電子ビームリソグラフィーは用いずに、フォトリソグラフィーの加工サイズを下回るギャップを達成している。具体的には図１に示すように光に対して反応性の違う２種類の２段に重ね、光反応をさせることにより、（ａ）のような空洞構造を作る。その後、（ｂ）のように２方向から金属を蒸着し、ギャップを作製する手法である。しかしこの手法では、レジスト二層構造を制御するのに特別な技術を要し、また分子の大きさのような小さなギャップを作ることは難しい。
【００１１】
このように従来の技術では、電子ビームリソグラフィーと特殊な方法を組み合わせてのみ分子サイズのギャップの作製が可能であった。
【００１２】
一方、分子を電極間に架橋させる場合、分子を電極形成後に架橋させる方法と、基板に固定した分子の上に電極を蒸着等の方法で作製する場合が考えられる。
前者の方法では、分子サイズと電極間のギャップが一致する必要があり、精密な制御を要する。
後者の方法では、長めの分子を片側の電極表面に固定し、対向電極を分子の他端に被さるように蒸着することで良好な電気的な接続を得ることが可能と考えられるが、細線を破断する方法やメッキでギャップを狭める方法は、分子をあらかじめ片側の電極に固定することができないため不適である。
【００１３】
【非特許文献１】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６８（１９９６）２５７４
【非特許文献２】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５（１９９９）３０１
【非特許文献３】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７４（１９９９）２０４８
【非特許文献４】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３１（１９７７）３３７
【００１４】
【発明が解決しようとする課題】
本発明は、このような従来技術の問題点を解決するためになされたもので、電子ビームリソグラフィーを用いずに分子サイズのギャップを形成した電極構造を容易に作製することができる、電極架橋型分子素子の電極製造方法及び電極架橋型分子素子の製造方法を提供することをその課題とする。
【００１５】
【課題を解決するための手段】
本発明によれば、上記課題は下記の技術的手段により解決される。
（１）基板（１１）上にフォトリソグラフィーにより所定の水平方向幅のレジストパターン（１２）を形成する工程と、該レジストパターンをマスクにして基板面に対してθ１（０°＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、基板上にギャップを有する第１番目の電極層（１４ａ、１４ｂ）を設ける工程と、該レジストパターンを除去するリフトオフ処理工程と、第１番目の電極層の蒸着方向とは反対の方向から、前記第１番目の電極層の角部を利用して基板面に対してθ２（０°＜θ２＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、該斜め蒸着方向側の第１番目の電極層（１４ｂ）とは１０〜４０ｎｍ幅のギャップが形成されるように第２番目の電極層（１７ｂ）を基板（１１）上に設ける工程とを含む電極架橋型分子素子の電極製造方法。
（２）基板（１１）上にフォトリソグラフィーにより所定の水平方向幅のレジストパターン（１２）を形成する工程と、該レジストパターンをマスクにして基板面に対してθ１（０°＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、基板上にギャップを有する第１番目の電極層（１４ａ、１４ｂ）を設ける工程と、該レジストパターンを除去するリフトオフ処理工程と、第１番目の電極層の蒸着方向とは反対の方向から、前記第１番目の電極層の角部を利用して基板面に対してθ２（０°＜θ２＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、該斜め蒸着方向側の第１番目の電極層（１４ｂ）とは１０〜４０ｎｍ幅のギャップが形成されるように第２番目の電極層（１７ｂ）を基板（１１）上に設ける工程と、少なくとも該ギャップ上に機能性分子を設ける工程とを含む電極架橋型分子素子の製造方法。
【００１６】
【発明の実施の形態】
以下、本発明を詳細に説明する。
本発明による電極架橋型分子素子の電極製造方法は、
（Ａ）基板上にフォトリソグラフィーにより所定の水平方向幅のレジストパターンを形成する工程、
（Ｂ）該レジストパターンをマスクにして基板面に対してθ１（０°＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、基板上にギャップを有する第１番目の電極層を設ける工程、
（Ｃ）該レジストパターンを除去するリフトオフ処理工程と、第１番目の電極層の蒸着方向とは反対の方向から、前記第１番目の電極層の角部を利用して基板面に対してθ２（０°＜θ２＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、該斜め蒸着方向側の第１番目の電極層とは１０〜４０ｎｍ幅のギャップが形成されるように第２番目の電極層を基板上に設ける工程、
の各工程を少なくとも含む。
【００１７】
図２は本発明による電極架橋型分子素子の電極製造方法の工程説明図、図３は該方法により作製された電極構造を示す平面図及び側面図である。
本発明方法では、先ず、図２（ａ）に示すように、基板１１上にフォトリソグラフィーを用いて水平方向幅Ｗを持つレジストパターン１２を形成する。ここでフォトリソグラフィーは従来の方法を使用することができる。基板１１としては少なくとも表面が絶縁性を有している必要があり、通常、ＳｉＯ２膜で表面を被覆したシリコン基板や、ガラス基板等が使用される。また、レジストパターン１２の高さ（垂直方向厚み）は１μｍ程度が好ましい。
【００１８】
次に、従来型の蒸着装置を用いて導電性材料を斜め蒸着する。この斜め蒸着は図２（ａ）の右側に示すように、基板１１の表面に対しθ１（０°＜θ１＜９０°）の角度で行う。θ１は、上記条件を満足していればよいが、好ましくは４５〜８０°である。導電性材料としては、一般に電極に使用されている材料であれば適宜のものが使用可能であるが、分子素子作製の観点からＣｒ／Ａｕ、Ａｌ、Ｃｏ等の金属合金材料の使用が好ましい。この斜め蒸着により、レジストパターン１２の図中右角部が邪魔をしてギャップ１３が形成された状態で、第１番目の電極層１４が付着形成される。ギャップ１３の幅は１０００ｎｍ以下が好ましい。第１番目の電極層１４ａ、１４ｂの膜厚は４０〜１００ｎｍ程度が好ましい。この斜め蒸着時には、蒸着する導電性材料が充分平行性を持って基板１１に到着するよう、基板１１と蒸着源（図示せず）の距離を離す必要があり、通常５００ｍｍ程度離間させることが望ましい。また、蒸着源と試料間の距離を離すことは、斜め蒸着した金属が輻射による加熱で拡散するのを抑制する効果もある。
【００１９】
次に、レジストパターン１２をリフトオフ処理により除去した後、図２（ｂ）に示すようにギャップ１３をまたぐように両側の電極１４ａ、１４ｂ上に、再度フォトリソグラフィーによりスリット１５を持つレジストパターン１６ａ、１６を形成する。レジストパターン１６、１６の形成方法は上記と同様の方法であってもよく、必要により条件を変更しても構わない。レジストパターン１６、１６ｂの高さ（垂直方向厚み）は１０００ｎｍ以下が適当であり、スリット幅はマスクの位置あわせ精度等を考慮して決定する（２０００ｎｍ程度）。
【００２０】
次に、図２（ｃ）に示すように、２度目の導電性材料の斜め蒸着を行う。この斜め蒸着は、その方法自体は図２（ａ）で用いた方法と同様の方法で行うことができるが、その方向は図２（ａ）の方向とは反対側とする。そして、この斜め蒸着は図２（ｃ）の右側に示すように、基板１１の表面に対しθ２（０°＜θ２＜θ１＜９０°）の角度で行う。θ２は、上記条件を満足していればよいが、好ましくは１５〜７５°である。導電性材料としては、上記と同様なものを使用することができる。この斜め蒸着により、図中右側の第１番目の電極層１４ｂの左角部が邪魔をしてギャップＧが形成された状態で、第２番目の電極層１７ａ、１７ｂが付着形成される。ギャップＧの幅は、分子素子の電極構造とする観点から１０〜４０ｎｍ程度が好ましい。
その後、再度リフトオフ処理を行った後、所望の電極構造が得られる。
【００２１】
本発明の電極構造において形成されるＧの幅は、第１の電極層１４ａ、１４ｂの高さ（垂直方向の高さ）をＨとすると、Ｇ＝Ｈ×（ｃｏｔａｎθ２−ｃｏｔａｎθ１）と表され、斜め蒸着の角度θ１、θ２の調整することにより、ギャップサイズのコントロールを行うことが出来ることがわかる。
本発明で重要な事項はθ１＜９０°の蒸着角度条件である。フォトリソグラフィーの加工範囲でギャップを作ろうとすると、マスクの役割をする第１電極層１４ａの電極エッジ部分が、加工範囲オーダーで平坦である必要がある。一般的に蒸着はレジストパターンに対してθ１＝９０°で蒸着を行うが、蒸着源はある程度の幅を持ってしまうので、パターンの全面においてθ１＝９０°の条件で蒸着しているとは限らない。もし部分的にでもθ１＞９０°であるならば、蒸着した金属はフォトレジストの壁面につき、リフトオフしたあとでもこの壁面についた金属は残ってしまう。その結果、この電極のエッジには部分的に盛り上がった個所が出来てしまい、加工範囲で均一な間隙を作ることが出来なくなる。この盛り上がった部分の形成を避けるため、第１の電極層１４ａ、１４ｂをθ１＜９０°の条件で蒸着する。この工夫により第１電極層１４ａ、１４ｂの電極エッジはフォトリソグラフィーの大きな加工範囲でもシャープな電極エッジとなり、本手法の制御性の向上に貢献している。
【００２２】
【実施例】
次に、本発明の実施例を述べるが、本発明はこれに限定されるものではない。
厚さ３００ｎｍのＳｉＯ２膜で被覆されたシリコン基板上に、通常のフォトリソグラフィー手法でレジストパターン（レジストはＡＺ５４１２−Ｅを使用）を作製した。レジストパターンの高さ（垂直方向厚み）は１０００ｎｍ、水平方向幅は２μｍとした。次に、図２（ａ）に示すように、θ１＝６０°の斜め蒸着により高さＨ＝５０ｎｍの第１の電極層を製膜した。蒸着源としては長さ５ｍｍ、直径１ｍｍ程度のＣｒ／Ａｌを基板から５００ｍｍ程度の距離をとって配置し、蒸着を行った。ギャップ幅は０．６μｍ（計算値）であった。
【００２３】
次に、レジストパターンのリフトオフ処理を行った後、もう一度でフォトリソグラフィーで図２（ｂ）に示すようなレジストパターンを作製した。スリット幅は２μｍ、今度は、図２（ｃ）に示すように、１回目の蒸着と逆方向からθ２＝４５°の角度をつけて斜め蒸着を行い、第２の電極層を形成した。その後レジストパターンをリフトオフ処理し、約Ｇ＝２０ｎｍのギャップを有する電極構造を実現した。その電極構造の電子顕微鏡像を図４に示す。
【００２４】
さらに、上記で作製した電極を使って導電性有機分子膜（ポリチオフェン分子膜）を両電極間にインクジェットを応用した分子描画法により架橋させ、分子素子を作製し、そのゲート特性を調べた。その結果を図５に示す。図５からわかるように、分子膜の伝導性がゲート電圧によって２０％程度変化しており、電極架橋型分子素子の電極として機能していることが確認された。分子膜のゲート特性である電解効果依存性を示す電流値を電流測定用のプローバシステムにより計測した。
【００２５】
【発明の効果】
本発明によれば、上記手法を採用したので、電子ビームリソグラフィーを用いずに分子サイズのギャップを形成した電極構造を容易に作製することができる、電極架橋型分子素子の電極製造方法、及び該方法により製造された電極構造を有する電極架橋型分子素子を提供することが可能となった。
【図面の簡単な説明】
【図１】電子ビームリソグラフィーを用いない従来の電極架橋型分子素子の電極製造方法の説明図である。
【図２】本発明による電子ビームリソグラフィーを用いない電極架橋型分子素子の電極製造方法の説明図である。
【図３】図２の方法により作製された電極構造を示す平面図及び側面図である。
【図４】実施例で作製した電極構造の電子顕微鏡像を示す図である。
【図５】実施例で作製した電極構造を利用して作製した導電性有機分子膜の電界依存性である。
【符号の説明】
１１ 基板
１２ レジストパターン
１３ ギャップ
１４ａ、１４ｂ 第１の電極層
１５ スリット
１６ａ、１６ｂ レジストパターン
１７ａ、１７ｂ 第２の電極層
Ｇ ギャップ
Ｗ レジスト水平方向幅
【発明の属する技術分野】
本発明は、電極架橋型分子素子の電極製造方法及び電極架橋型分子素子の製造方法に関するものである。
【０００２】
【従来の技術】
電極架橋型分子素子の始まりは、１９７４年のＡｖｉｒａｍとＣａｒｔｅｒによって提案された分子ダイオードである。ダイオードだけでなく、分子を化学・生物センサーとすることで電気信号を直接取り出す素子も考えられ、その場合も電極間に分子を固定することが必要になる。
【０００３】
しかしながら、このような分子素子の作製は技術的に困難で、長らく理論的な段階にとどまっていた。最大の問題のひとつは、分子サイズのギャップを有する電極の作製であった。化学合成された機能性分子のサイズは１０〜４０ｎｍ程度であり、これはフォトリソグラフィー技術の分解能（１００ｎｍ）やよりも小さい。
【０００４】
そこで、電極表面に分子薄膜を形成し、膜表面に金属を蒸着することでサンドイッチする手法やプローブ顕微鏡のプローブを電極とする方法などがとられているが、分子素子として集積化し、分子をゲート動作させるための第三端子入力に難がある。電子ビームリソグラフィーを使ってこのような三端子の電極を作成する手法が一般的であるが、分子スケールのギャップ（間隙）を作製するためには技術的な熟練を要し、ランニングコストも高いので、電子ビームリソグラフィーを使用しない加工法が理想である。
【０００５】
最近、電子ビームリソグラフィーを使わずに分子サイズのギャップを形成する方法として、以下のような作成法が報告されている。
【０００６】
１）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６８（１９９６）２５７４
この文献で紹介されている手法は、分子サイズよりも大きなギャップを持った電極を、測定したい分子でコーティングし、金属微粒子で電極間を橋渡しすることにより電極／分子／微粒子の接合を作るものである。しかし、この技術では金属／分子／金属の接合が２箇所出来てしまう問題がある上、コーティングする分子にも制限がある。
【０００７】
２）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５（１９９９）３０１
この文献で紹介されている手法は、金の細線に電流を流すことにより金の細線を部分的に破断させる手法である。しかし、この手法で形成されるギャップは１〜２ｎｍのランダムな大きさで、２ｎｍを超える大きさのギャップを作ることが出来ないという問題がある。
【０００８】
３）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７４（１９９９）２０４８
この文献で紹介されている手法は、分子サイズよりも大きなギャップを持った電極を、メッキを作る要領で成長させ、分子がギャップのサイズになった瞬間に成長を止める手法である。しかし、この手法は成長を止めるタイミングが難しく、ギャップのサイズのコントロールが難しい。
【０００９】
上記１）から３）の手法はギャップの加工に直接関わってはいないが、大まかな電極の作製に電子ビームリソグラフィーを使っている。これらの技術は、電子ビームリソグラフィーを用いずに加工を行うと制御性が悪くなる可能性が高く、電子ビームリソグラフィーを使用しない手法とは言いづらい。
【００１０】
４）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３１（１９７７）３３７
この文献で紹介されている手法はまったく電子ビームリソグラフィーは用いずに、フォトリソグラフィーの加工サイズを下回るギャップを達成している。具体的には図１に示すように光に対して反応性の違う２種類の２段に重ね、光反応をさせることにより、（ａ）のような空洞構造を作る。その後、（ｂ）のように２方向から金属を蒸着し、ギャップを作製する手法である。しかしこの手法では、レジスト二層構造を制御するのに特別な技術を要し、また分子の大きさのような小さなギャップを作ることは難しい。
【００１１】
このように従来の技術では、電子ビームリソグラフィーと特殊な方法を組み合わせてのみ分子サイズのギャップの作製が可能であった。
【００１２】
一方、分子を電極間に架橋させる場合、分子を電極形成後に架橋させる方法と、基板に固定した分子の上に電極を蒸着等の方法で作製する場合が考えられる。
前者の方法では、分子サイズと電極間のギャップが一致する必要があり、精密な制御を要する。
後者の方法では、長めの分子を片側の電極表面に固定し、対向電極を分子の他端に被さるように蒸着することで良好な電気的な接続を得ることが可能と考えられるが、細線を破断する方法やメッキでギャップを狭める方法は、分子をあらかじめ片側の電極に固定することができないため不適である。
【００１３】
【非特許文献１】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６８（１９９６）２５７４
【非特許文献２】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５（１９９９）３０１
【非特許文献３】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７４（１９９９）２０４８
【非特許文献４】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３１（１９７７）３３７
【００１４】
【発明が解決しようとする課題】
本発明は、このような従来技術の問題点を解決するためになされたもので、電子ビームリソグラフィーを用いずに分子サイズのギャップを形成した電極構造を容易に作製することができる、電極架橋型分子素子の電極製造方法及び電極架橋型分子素子の製造方法を提供することをその課題とする。
【００１５】
【課題を解決するための手段】
本発明によれば、上記課題は下記の技術的手段により解決される。
（１）基板（１１）上にフォトリソグラフィーにより所定の水平方向幅のレジストパターン（１２）を形成する工程と、該レジストパターンをマスクにして基板面に対してθ１（０°＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、基板上にギャップを有する第１番目の電極層（１４ａ、１４ｂ）を設ける工程と、該レジストパターンを除去するリフトオフ処理工程と、第１番目の電極層の蒸着方向とは反対の方向から、前記第１番目の電極層の角部を利用して基板面に対してθ２（０°＜θ２＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、該斜め蒸着方向側の第１番目の電極層（１４ｂ）とは１０〜４０ｎｍ幅のギャップが形成されるように第２番目の電極層（１７ｂ）を基板（１１）上に設ける工程とを含む電極架橋型分子素子の電極製造方法。
（２）基板（１１）上にフォトリソグラフィーにより所定の水平方向幅のレジストパターン（１２）を形成する工程と、該レジストパターンをマスクにして基板面に対してθ１（０°＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、基板上にギャップを有する第１番目の電極層（１４ａ、１４ｂ）を設ける工程と、該レジストパターンを除去するリフトオフ処理工程と、第１番目の電極層の蒸着方向とは反対の方向から、前記第１番目の電極層の角部を利用して基板面に対してθ２（０°＜θ２＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、該斜め蒸着方向側の第１番目の電極層（１４ｂ）とは１０〜４０ｎｍ幅のギャップが形成されるように第２番目の電極層（１７ｂ）を基板（１１）上に設ける工程と、少なくとも該ギャップ上に機能性分子を設ける工程とを含む電極架橋型分子素子の製造方法。
【００１６】
【発明の実施の形態】
以下、本発明を詳細に説明する。
本発明による電極架橋型分子素子の電極製造方法は、
（Ａ）基板上にフォトリソグラフィーにより所定の水平方向幅のレジストパターンを形成する工程、
（Ｂ）該レジストパターンをマスクにして基板面に対してθ１（０°＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、基板上にギャップを有する第１番目の電極層を設ける工程、
（Ｃ）該レジストパターンを除去するリフトオフ処理工程と、第１番目の電極層の蒸着方向とは反対の方向から、前記第１番目の電極層の角部を利用して基板面に対してθ２（０°＜θ２＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、該斜め蒸着方向側の第１番目の電極層とは１０〜４０ｎｍ幅のギャップが形成されるように第２番目の電極層を基板上に設ける工程、
の各工程を少なくとも含む。
【００１７】
図２は本発明による電極架橋型分子素子の電極製造方法の工程説明図、図３は該方法により作製された電極構造を示す平面図及び側面図である。
本発明方法では、先ず、図２（ａ）に示すように、基板１１上にフォトリソグラフィーを用いて水平方向幅Ｗを持つレジストパターン１２を形成する。ここでフォトリソグラフィーは従来の方法を使用することができる。基板１１としては少なくとも表面が絶縁性を有している必要があり、通常、ＳｉＯ２膜で表面を被覆したシリコン基板や、ガラス基板等が使用される。また、レジストパターン１２の高さ（垂直方向厚み）は１μｍ程度が好ましい。
【００１８】
次に、従来型の蒸着装置を用いて導電性材料を斜め蒸着する。この斜め蒸着は図２（ａ）の右側に示すように、基板１１の表面に対しθ１（０°＜θ１＜９０°）の角度で行う。θ１は、上記条件を満足していればよいが、好ましくは４５〜８０°である。導電性材料としては、一般に電極に使用されている材料であれば適宜のものが使用可能であるが、分子素子作製の観点からＣｒ／Ａｕ、Ａｌ、Ｃｏ等の金属合金材料の使用が好ましい。この斜め蒸着により、レジストパターン１２の図中右角部が邪魔をしてギャップ１３が形成された状態で、第１番目の電極層１４が付着形成される。ギャップ１３の幅は１０００ｎｍ以下が好ましい。第１番目の電極層１４ａ、１４ｂの膜厚は４０〜１００ｎｍ程度が好ましい。この斜め蒸着時には、蒸着する導電性材料が充分平行性を持って基板１１に到着するよう、基板１１と蒸着源（図示せず）の距離を離す必要があり、通常５００ｍｍ程度離間させることが望ましい。また、蒸着源と試料間の距離を離すことは、斜め蒸着した金属が輻射による加熱で拡散するのを抑制する効果もある。
【００１９】
次に、レジストパターン１２をリフトオフ処理により除去した後、図２（ｂ）に示すようにギャップ１３をまたぐように両側の電極１４ａ、１４ｂ上に、再度フォトリソグラフィーによりスリット１５を持つレジストパターン１６ａ、１６を形成する。レジストパターン１６、１６の形成方法は上記と同様の方法であってもよく、必要により条件を変更しても構わない。レジストパターン１６、１６ｂの高さ（垂直方向厚み）は１０００ｎｍ以下が適当であり、スリット幅はマスクの位置あわせ精度等を考慮して決定する（２０００ｎｍ程度）。
【００２０】
次に、図２（ｃ）に示すように、２度目の導電性材料の斜め蒸着を行う。この斜め蒸着は、その方法自体は図２（ａ）で用いた方法と同様の方法で行うことができるが、その方向は図２（ａ）の方向とは反対側とする。そして、この斜め蒸着は図２（ｃ）の右側に示すように、基板１１の表面に対しθ２（０°＜θ２＜θ１＜９０°）の角度で行う。θ２は、上記条件を満足していればよいが、好ましくは１５〜７５°である。導電性材料としては、上記と同様なものを使用することができる。この斜め蒸着により、図中右側の第１番目の電極層１４ｂの左角部が邪魔をしてギャップＧが形成された状態で、第２番目の電極層１７ａ、１７ｂが付着形成される。ギャップＧの幅は、分子素子の電極構造とする観点から１０〜４０ｎｍ程度が好ましい。
その後、再度リフトオフ処理を行った後、所望の電極構造が得られる。
【００２１】
本発明の電極構造において形成されるＧの幅は、第１の電極層１４ａ、１４ｂの高さ（垂直方向の高さ）をＨとすると、Ｇ＝Ｈ×（ｃｏｔａｎθ２−ｃｏｔａｎθ１）と表され、斜め蒸着の角度θ１、θ２の調整することにより、ギャップサイズのコントロールを行うことが出来ることがわかる。
本発明で重要な事項はθ１＜９０°の蒸着角度条件である。フォトリソグラフィーの加工範囲でギャップを作ろうとすると、マスクの役割をする第１電極層１４ａの電極エッジ部分が、加工範囲オーダーで平坦である必要がある。一般的に蒸着はレジストパターンに対してθ１＝９０°で蒸着を行うが、蒸着源はある程度の幅を持ってしまうので、パターンの全面においてθ１＝９０°の条件で蒸着しているとは限らない。もし部分的にでもθ１＞９０°であるならば、蒸着した金属はフォトレジストの壁面につき、リフトオフしたあとでもこの壁面についた金属は残ってしまう。その結果、この電極のエッジには部分的に盛り上がった個所が出来てしまい、加工範囲で均一な間隙を作ることが出来なくなる。この盛り上がった部分の形成を避けるため、第１の電極層１４ａ、１４ｂをθ１＜９０°の条件で蒸着する。この工夫により第１電極層１４ａ、１４ｂの電極エッジはフォトリソグラフィーの大きな加工範囲でもシャープな電極エッジとなり、本手法の制御性の向上に貢献している。
【００２２】
【実施例】
次に、本発明の実施例を述べるが、本発明はこれに限定されるものではない。
厚さ３００ｎｍのＳｉＯ２膜で被覆されたシリコン基板上に、通常のフォトリソグラフィー手法でレジストパターン（レジストはＡＺ５４１２−Ｅを使用）を作製した。レジストパターンの高さ（垂直方向厚み）は１０００ｎｍ、水平方向幅は２μｍとした。次に、図２（ａ）に示すように、θ１＝６０°の斜め蒸着により高さＨ＝５０ｎｍの第１の電極層を製膜した。蒸着源としては長さ５ｍｍ、直径１ｍｍ程度のＣｒ／Ａｌを基板から５００ｍｍ程度の距離をとって配置し、蒸着を行った。ギャップ幅は０．６μｍ（計算値）であった。
【００２３】
次に、レジストパターンのリフトオフ処理を行った後、もう一度でフォトリソグラフィーで図２（ｂ）に示すようなレジストパターンを作製した。スリット幅は２μｍ、今度は、図２（ｃ）に示すように、１回目の蒸着と逆方向からθ２＝４５°の角度をつけて斜め蒸着を行い、第２の電極層を形成した。その後レジストパターンをリフトオフ処理し、約Ｇ＝２０ｎｍのギャップを有する電極構造を実現した。その電極構造の電子顕微鏡像を図４に示す。
【００２４】
さらに、上記で作製した電極を使って導電性有機分子膜（ポリチオフェン分子膜）を両電極間にインクジェットを応用した分子描画法により架橋させ、分子素子を作製し、そのゲート特性を調べた。その結果を図５に示す。図５からわかるように、分子膜の伝導性がゲート電圧によって２０％程度変化しており、電極架橋型分子素子の電極として機能していることが確認された。分子膜のゲート特性である電解効果依存性を示す電流値を電流測定用のプローバシステムにより計測した。
【００２５】
【発明の効果】
本発明によれば、上記手法を採用したので、電子ビームリソグラフィーを用いずに分子サイズのギャップを形成した電極構造を容易に作製することができる、電極架橋型分子素子の電極製造方法、及び該方法により製造された電極構造を有する電極架橋型分子素子を提供することが可能となった。
【図面の簡単な説明】
【図１】電子ビームリソグラフィーを用いない従来の電極架橋型分子素子の電極製造方法の説明図である。
【図２】本発明による電子ビームリソグラフィーを用いない電極架橋型分子素子の電極製造方法の説明図である。
【図３】図２の方法により作製された電極構造を示す平面図及び側面図である。
【図４】実施例で作製した電極構造の電子顕微鏡像を示す図である。
【図５】実施例で作製した電極構造を利用して作製した導電性有機分子膜の電界依存性である。
【符号の説明】
１１ 基板
１２ レジストパターン
１３ ギャップ
１４ａ、１４ｂ 第１の電極層
１５ スリット
１６ａ、１６ｂ レジストパターン
１７ａ、１７ｂ 第２の電極層
Ｇ ギャップ
Ｗ レジスト水平方向幅
Claims (2)
- 基板上にフォトリソグラフィーにより所定の水平方向幅のレジストパターンを形成する工程と、該レジストパターンをマスクにして基板面に対してθ１（０°＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、基板上にギャップを有する第１番目の電極層を設ける工程と、該レジストパターンを除去するリフトオフ処理工程と、第１番目の電極層の蒸着方向とは反対の方向から、前記第１番目の電極層の角部を利用して基板面に対してθ２（０°＜θ２＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、該斜め蒸着方向側の第１番目の電極層とは１０〜４０ｎｍ幅のギャップが形成されるように第２番目の電極層を基板上に設ける工程とを含む電極架橋型分子素子の電極製造方法。
- 基板上にフォトリソグラフィーにより所定の水平方向幅のレジストパターンを形成する工程と、該レジストパターンをマスクにして基板面に対してθ１（０°＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、基板上にギャップを有する第１番目の電極層を設ける工程と、該レジストパターンを除去するリフトオフ処理工程と、第１番目の電極層の蒸着方向とは反対の方向から、前記第１番目の電極層の角部を利用して基板面に対してθ２（０°＜θ２＜θ１＜９０°）の角度で導電性材料を斜め蒸着し、該斜め蒸着方向側の第１番目の電極層とは１０〜４０ｎｍ幅のギャップが形成されるように第２番目の電極層を基板上に設ける工程と、少なくとも該ギャップ上に機能性分子を設ける工程とを含む電極架橋型分子素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003045863A JP4224579B2 (ja) | 2003-02-24 | 2003-02-24 | 電極架橋型分子素子の電極製造方法及び電極架橋型分子素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003045863A JP4224579B2 (ja) | 2003-02-24 | 2003-02-24 | 電極架橋型分子素子の電極製造方法及び電極架橋型分子素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004259748A JP2004259748A (ja) | 2004-09-16 |
| JP4224579B2 true JP4224579B2 (ja) | 2009-02-18 |
Family
ID=33112568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003045863A Expired - Lifetime JP4224579B2 (ja) | 2003-02-24 | 2003-02-24 | 電極架橋型分子素子の電極製造方法及び電極架橋型分子素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4224579B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128438A (ja) * | 2004-10-29 | 2006-05-18 | National Institute Of Advanced Industrial & Technology | ナノギャップ電極の形成方法及びこれによって得られたナノギャップ電極並びに該電極を備えた素子 |
| JP4919146B2 (ja) | 2005-09-27 | 2012-04-18 | 独立行政法人産業技術総合研究所 | スイッチング素子 |
| JP5526341B2 (ja) * | 2010-02-25 | 2014-06-18 | 独立行政法人産業技術総合研究所 | スイッチング素子 |
-
2003
- 2003-02-24 JP JP2003045863A patent/JP4224579B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004259748A (ja) | 2004-09-16 |
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