WO2020222501A1 - 세라믹 기판 및 그의 제조방법 - Google Patents

세라믹 기판 및 그의 제조방법 Download PDF

Info

Publication number
WO2020222501A1
WO2020222501A1 PCT/KR2020/005595 KR2020005595W WO2020222501A1 WO 2020222501 A1 WO2020222501 A1 WO 2020222501A1 KR 2020005595 W KR2020005595 W KR 2020005595W WO 2020222501 A1 WO2020222501 A1 WO 2020222501A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode layer
ceramic substrate
sub
manufacturing
electrode
Prior art date
Application number
PCT/KR2020/005595
Other languages
English (en)
French (fr)
Inventor
이지형
Original Assignee
주식회사 아모센스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아모센스 filed Critical 주식회사 아모센스
Priority to CN202080033106.5A priority Critical patent/CN113785372A/zh
Priority to US17/607,724 priority patent/US20220208697A1/en
Publication of WO2020222501A1 publication Critical patent/WO2020222501A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00—Layered products comprising a layer of metal
    • B32B15/20—Layered products comprising a layer of metal comprising aluminium or copper
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B3/00—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form
    • B32B3/26—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form characterised by a particular shape of the outline of the cross-section of a continuous layer; characterised by a layer with cavities or internal voids ; characterised by an apertured layer
    • B32B3/266—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form characterised by a particular shape of the outline of the cross-section of a continuous layer; characterised by a layer with cavities or internal voids ; characterised by an apertured layer characterised by an apertured layer, the apertures going through the whole thickness of the layer, e.g. expanded metal, perforated layer, slit layer regular cells B32B3/12
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B9/00—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00
    • B32B9/005—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00 comprising one layer of ceramic material, e.g. porcelain, ceramic tile
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B9/00—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00
    • B32B9/04—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00 comprising such particular substance as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • B32B9/041—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00 comprising such particular substance as the main or only constituent of a layer, which is next to another layer of the same or of a different material of metal
    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B37/00—Joining burned ceramic articles with other burned ceramic articles or other articles by heating
    • C04B37/02—Joining burned ceramic articles with other burned ceramic articles or other articles by heating with metallic articles
    • C04B37/021—Joining burned ceramic articles with other burned ceramic articles or other articles by heating with metallic articles in a direct manner, e.g. direct copper bonding [DCB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/4807—Ceramic parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B2237/00—Aspects relating to ceramic laminates or to joining of ceramic articles with other articles by heating
    • C04B2237/30—Composition of layers of ceramic laminates or of ceramic or metallic articles to be joined by heating, e.g. Si substrates
    • C04B2237/32—Ceramic
    • C04B2237/34—Oxidic
    • C04B2237/343—Alumina or aluminates
    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B2237/00—Aspects relating to ceramic laminates or to joining of ceramic articles with other articles by heating
    • C04B2237/30—Composition of layers of ceramic laminates or of ceramic or metallic articles to be joined by heating, e.g. Si substrates
    • C04B2237/32—Ceramic
    • C04B2237/36—Non-oxidic
    • C04B2237/366—Aluminium nitride
    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B2237/00—Aspects relating to ceramic laminates or to joining of ceramic articles with other articles by heating
    • C04B2237/30—Composition of layers of ceramic laminates or of ceramic or metallic articles to be joined by heating, e.g. Si substrates
    • C04B2237/32—Ceramic
    • C04B2237/36—Non-oxidic
    • C04B2237/368—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B2237/00—Aspects relating to ceramic laminates or to joining of ceramic articles with other articles by heating
    • C04B2237/30—Composition of layers of ceramic laminates or of ceramic or metallic articles to be joined by heating, e.g. Si substrates
    • C04B2237/40—Metallic
    • C04B2237/407—Copper
    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B2237/00—Aspects relating to ceramic laminates or to joining of ceramic articles with other articles by heating
    • C04B2237/50—Processing aspects relating to ceramic laminates or to the joining of ceramic articles with other articles by heating
    • C04B2237/66—Forming laminates or joined articles showing high dimensional accuracy, e.g. indicated by the warpage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates

Definitions

  • the present invention relates to a ceramic substrate and a method of manufacturing the same, and in particular, to a ceramic substrate for preventing warping of the ceramic substrate by controlling the ratio of the volume and area of the upper and lower metal layers, and a method of manufacturing the same.
  • the ceramic substrate is constituted by integrally attaching a metal foil such as copper foil to a ceramic substrate.
  • Ceramic substrates are generated through manufacturing processes such as Active Metal Brazing (AMB) and Direct Bond Copper (DBC), and may be classified into ceramic AMB substrates and ceramic DBC substrates according to differences in manufacturing processes.
  • AMB Active Metal Brazing
  • DBC Direct Bond Copper
  • a ceramic DBC substrate is manufactured by a process of directly bonding an oxidizable metal to a ceramic substrate, and a ceramic AMB substrate is manufactured by brazing an active metal to a ceramic substrate to form a layer, and a metal brazing to the brazing layer.
  • a pattern layer is formed by etching after undergoing a photolithography process.
  • a difference in the area or thickness of the metal layer may occur depending on the pattern arrangement on both sides. If the difference exceeds a certain ratio, the ceramic substrate is bent in a high temperature environment. A warpage occurs.
  • the ceramic substrate 10 is high temperature.
  • a phenomenon in which the substrate is bent occurs in the environment, and at this time, a case in which the volume of the metal layer 3 is larger is called a negative warpage, and a case of a negative warpage occurs more than a case of a positive warpage, which is the opposite case.
  • Patent Document 1 Korean Registered Patent Publication No. 10-0731604
  • Patent Document 2 Korean Registered Patent Publication No. 10-1053141
  • the present invention was devised to solve the above-described problems, and the present invention suppresses warpage caused by the difference in volume occupied by the upper and lower metal layers of the ceramic substrate, and in particular, when the thickness of the upper and lower metal layers on the ceramic substrate is the same
  • An object of the present invention is to provide a ceramic substrate and a method of manufacturing the same, which can reduce the defect rate of the ceramic substrate by controlling the area of the upper and lower metal layers.
  • the ceramic substrate of the present invention includes a ceramic substrate; A first electrode layer formed on the ceramic substrate; And
  • V1 is the volume of the first electrode layer
  • V2 is the volume of the second electrode layer
  • the ceramic substrate has the same thickness of the first electrode layer and the second electrode layer, and satisfies the following equation (2).
  • S1 is the area of the first electrode layer
  • S2 is the area of the second electrode layer
  • any one or both of the first electrode layer and the second electrode layer includes a plurality of sub electrode layers.
  • the electrode layer is separated by slits.
  • the slit includes one or more of a first slit separating the electrode layer vertically and a second slit separating the electrode layer left and right.
  • the ceramic substrate has a camber ratio R defined by the following equation (3) of 0.4% or less.
  • T is the shortest length from the highest position of the ceramic substrate to the plane when the ceramic substrate is placed on a plane
  • t is the thickness of the ceramic substrate
  • L is the length of the ceramic substrate
  • a bonding layer is included in either or both between the ceramic substrate and the first electrode layer and between the ceramic substrate and the second electrode layer.
  • the ceramic substrate is selected from alumina, aluminum nitride, silicon nitride and ZTA.
  • the ceramic substrate is used in any one of automobile engines, wind turbines and high voltage DC transmission devices.
  • the method of manufacturing a ceramic substrate of the present invention comprises: preparing a ceramic substrate; Forming a first electrode layer on the ceramic substrate; And forming a second electrode layer under the ceramic substrate, and satisfies the following equation (1).
  • V1 is the volume of the first electrode layer
  • V2 is the volume of the second electrode layer
  • first electrode layer and the second electrode layer have the same thickness, and the following equation (2) is satisfied.
  • S1 is the area of the first electrode layer
  • S 2 represents the area of the second electrode layer
  • the ceramic substrate is manufactured by any one process of AMB (Active Metal Brazing) or DBC (Direct Bond Copper).
  • AMB Active Metal Brazing
  • DBC Direct Bond Copper
  • any one or both of the first electrode layer and the second electrode layer includes a plurality of sub-electrode layers.
  • the first electrode layer and the second electrode layer are formed by separating any one or both of the first electrode layer and the second electrode layer with slits.
  • first electrode layer and the second electrode layer on the ceramic substrate, separating any one or both of the first electrode layer and the second electrode layer into a sub electrode layer, and then always forming a sub electrode layer on the ceramic substrate. It includes more.
  • the step of separating any one or both of the first electrode layer and the second electrode layer into a sub electrode layer is further included.
  • the first electrode layer and the second electrode layer are cut, etched, or molded.
  • the etching solution includes one or both selected from ferric chloride and copper chloride.
  • first electrode layer and the second electrode layer are formed on the ceramic substrate so that the camber ratio R defined by the following equation (3) is adjusted to 0.4 or less.
  • T is the shortest length from the highest position of the ceramic substrate to the plane when the ceramic substrate is placed on a plane
  • t is the thickness of the ceramic substrate
  • L is the length of the ceramic substrate
  • the volume difference of the metal layers formed on the upper and lower portions of the ceramic substrate is controlled within a specific range, or when the thickness of the upper and lower metal layers on the ceramic substrate is the same, the area of the upper and lower metal layers is controlled. , It has the effect of lowering the value of the camber of the ceramic substrate.
  • the ceramic substrate can be manufactured without bending even under a high temperature environment, and further, there is an effect of improving processability and productivity by improving the defective rate of the ceramic substrate.
  • 1 is a cross-sectional view showing a ceramic substrate in which warpage has occurred.
  • FIG. 2 is a cross-sectional view showing the ceramic substrate of the present invention.
  • FIG 3 is an upper and lower view of a ceramic substrate in which an electrode layer is formed on a ceramic substrate.
  • FIGS. 4 and 5 are bottom views of a ceramic substrate in which an electrode layer is formed on a ceramic substrate.
  • FIG. 6 is a cross-sectional view of a ceramic substrate for explaining a parameter for measuring a camber ratio.
  • FIG. 7 is a graph showing a region that satisfies the camber ratio of the present invention.
  • FIG. 8 is a flow chart for explaining a method of manufacturing a ceramic substrate of the present invention.
  • the ceramic substrate 20 is a ceramic substrate 100; A first electrode layer 200 formed on the ceramic substrate 100; And a second electrode layer 300 formed under the ceramic substrate 100.
  • the volume of the first electrode layer 200 and the second electrode layer 300 must be within a certain range to suppress the warpage of the ceramic substrate 20.
  • the ceramic substrate 20 can significantly reduce the warpage.
  • the ceramic substrate 20 due to the design of the ceramic substrate 20, it is necessary to use the first electrode layer 200 and the second electrode layer 300 having the same thickness. In this case, a difference in area may occur according to the pattern shape of the first electrode layer 200 and the second electrode layer 300, and the need to prevent the warpage of the ceramic substrate 20 increases.
  • the ceramic substrate 20 is Warpage can be significantly reduced.
  • the camber ratio indicates the degree of occurrence of warping exceeds 0.4%.
  • the ratio of S 1 to S 2 exceeds 115%, positive warpage is likely to occur.
  • the area of the second electrode layer 300 is similar or smaller than that of the first electrode layer 200, so if the ratio of S 1 to S 2 is less than 105%, positive warpage is The ceramic substrate 20 can be manufactured without occurrence.
  • the ceramic substrate 20 may include a bonding layer (not shown) between the ceramic substrate 100 and the first electrode layer 200 or between the ceramic substrate 100 and the second electrode layer 300.
  • a bonding layer may be formed on both sides between the ceramic substrate 100 and the first electrode layer 200 and between the ceramic substrate 100 and the second electrode layer 300, and the ceramic substrate 100 and the first electrode layer 200
  • a bonding layer may be included in either of the electrode layers 200 and between the ceramic substrate 100 and the second electrode layer 300.
  • the ceramic substrate 100 may be any one selected from alumina, aluminum nitride, silicon nitride, and ZTA, but is not limited thereto.
  • the first electrode layer 200 and the second electrode layer 300 may include one selected from silver (Ag), copper (Cu), tungsten (W), molybdenum (Mo), nickel (Ni), or an alloy thereof. have.
  • silver (Ag) silver
  • Cu copper
  • W tungsten
  • Mo molybdenum
  • Ni nickel
  • Cu copper
  • Cu copper
  • the first electrode layer is a connection electrode of an electronic device and is often designed with a shape, thickness, and length fixed to a ceramic substrate.
  • the volume ratio or the area ratio of the first electrode layer and the second electrode layer can be controlled. That is, when a large number of sub-electrode layers are formed by using a large number of slits in the second electrode layer, the volume and area of the second electrode layer decreases, and the volume ratio and area ratio of the second electrode layer to the first electrode layer decrease.
  • the second electrode layer may have various shapes.
  • the first electrode layer formed on the ceramic substrate 100A forms a plurality of sub-electrode layers 200s1,200s2,200s3,200s4,200s5, and is formed on the lower portion of the ceramic substrate 100B.
  • the formed second electrode layer may form a single electrode layer 300S.
  • the first electrode layer formed on the ceramic substrate 100A forms a plurality of sub-electrode layers 200s1, 200s2, 200s3, and is formed under the ceramic substrate 100B.
  • the second electrode layer may form a plurality of sub electrode layers 300s1, 300s2, 300s3, and 300s4.
  • the slit separating the region of the sub electrode layer may have various shapes.
  • the sub-electrode layer 300s1 and the sub-electrode layer 300s2 may be separated by a slit1 that separates a single electrode layer up and down, and in Fig. 4(b)
  • the single electrode layer may be separated into a sub electrode layer 300s3 and a sub electrode layer 300s4 by a slit2 separating the single electrode layer from the left and right.
  • the sub-electrode layers 300s5,300s6,300s7 can be separated by a slit 3 separating the single electrode layer left and right and a slit 4 separating the single electrode layer up and down. have.
  • the volume ratio and area ratio of the first electrode layer and the second electrode layer can be controlled by separating the second electrode layer with slits and adjusting the volume ratio and area ratio of the second electrode layer.
  • the volume ratio and area ratio of the first electrode layer and the second electrode layer can be controlled by adjusting the spacing of the slits while maintaining the shape of the sub electrode layer.
  • the volume and area of the second electrode layer are reduced, so that the volume and area of the second electrode layer relative to the first electrode layer are reduced.
  • the slit (slit3a) separating the single electrode layer to the left and right and the slit (slit4a) separating the single electrode layer up and down can separate the sub electrode layers (300sa5, 300sa6, 300sa7) at the same slit interval.
  • the sub electrode layers 300sb5, 300sb6, 300sb7 may be separated by a slit4b.
  • the sub-electrode layers 300sc5, 300sc6, and 300sc7 may be separated using slits having various intervals (slit3a, slit4b).
  • the slit may have an inclined shape and may have a curved shape.
  • a camber ratio defined by the following equation (3) may be used.
  • the camber ratio can be measured.
  • the camber ratio may measure a number of points and use the average value to obtain a more accurate value.
  • the camber ratio R of the present invention may be preferably 0.4% or less, more preferably 0.2% or less, and most preferably 0.1% or less. By satisfying the above-described equations (1) and (2), the camber ratio R of the present invention can be satisfied.
  • the camber ratio which is a parameter for the occurrence of warpage of the ceramic substrate, varies depending on the relationship between the length and thickness of the ceramic substrate. That is, when warping occurs in the ceramic substrate, the relationship between the difference between the ceramic substrate thickness (Tt 0 ) and the length of the ceramic substrate (L 0 ) and the shortest length from the highest position to the plane of the ceramic substrate is Equation (4) In the case of satisfying, the occurrence of warpage of the ceramic substrate decreases, resulting in a lower defect rate.
  • the value of (T-t0), which is the difference between the thickness of the ceramic substrate and the thickness of the ceramic substrate from the highest position to the plane, is 0.004L 0 or less when warpage occurs. It can be used, more preferably 0.002L 0 or less, and most preferably 0.001L0 or less.
  • FIG. 7 is a graph showing the relationship between (Tt 0 ) and L 0 in relation to the camber ratio R.
  • the value of (Tt 0 ), which is the difference between the thickness of the ceramic substrate and the shortest length from the highest position to the plane, of the ceramic substrate is 0.004L 0 or less.
  • the region (I) is preferable, and in the region (II) exceeding 0.004L 0 , defects due to occurrence of warpage become a problem.
  • the method of manufacturing a ceramic substrate of the present invention comprises the steps of preparing a ceramic substrate (S10); Preparing a first electrode layer and a second electrode layer satisfying the following formula (1) (S20); And forming a first electrode layer on the ceramic substrate and forming a second electrode layer on the ceramic substrate (S30).
  • V1 is the volume of the first electrode layer
  • V2 is the volume of the second electrode layer
  • the method of manufacturing a ceramic substrate of the present invention comprises the steps of preparing a ceramic substrate (S10); Preparing a first electrode layer and a second electrode layer satisfying the following formula (2) (S25); And forming a first electrode layer on the ceramic substrate and forming a second electrode layer on the ceramic substrate (S30).
  • S1 is the area of the first electrode layer
  • S2 is the area of the second electrode layer
  • first electrode layer and the second electrode layer on the ceramic substrate, separating any one or both of the first electrode layer and the second electrode layer into a sub electrode layer, and then forming the sub electrode layer on the ceramic substrate may be included.
  • any one of cutting, etching, and mold methods may be used for the first electrode layer and the second electrode layer, but there is an advantage in that process efficiency increases when a mold is used from the viewpoint of productivity.
  • the electrode layer may be etched with an etching solution.
  • the etching solution one or two selected from ferric chloride and copper chloride may be included. Copper chloride can be used as CuCl (I or CuCl 2 (II).
  • the sub-electrode layer may be formed before the first electrode layer and the second electrode layer are formed on the ceramic substrate, but the first electrode layer and the second electrode layer are formed on the ceramic substrate.
  • the sub-electrode layer may be formed by using any one or both of the first electrode layer and the second electrode layer by cutting, etching, and molding.
  • a ceramic substrate having a thickness of approximately 2 mm was manufactured by laminating a copper metal layer on the upper and lower portions of the ceramic substrate. The same thickness was used for the upper and lower copper metal layers of the ceramic substrate.
  • the upper copper metal layer was composed of a plurality of copper sub-electrode layers, and the area of the plurality of copper sub-electrode layers was 596.0242 mm 2 .
  • the lower copper metal layer was also made of a plurality of copper sub-electrode layers, and the area of the plurality of copper sub-electrode layers was 669.3893 mm 2 .
  • the area ratio of the upper copper metal layer to the lower copper metal layer was 89.04%.
  • Example 1 Example 2 Example 3
  • Example 4 T(mm) 2.132 2.158 2.172 2.095 t 0 (mm) 1.982 2.015 2.034 2.001 Tt 0 (mm) 0.15 0.143 0.138 0.094 L o (mm) 37.5 36.7 51.1 36.2 R(%) 0.40 0.39 0.27 0.26
  • a ceramic substrate having a thickness of approximately 2 mm was manufactured by laminating a copper metal layer on the upper and lower portions of the ceramic substrate. The same thickness was used for the upper and lower copper metal layers of the ceramic substrate.
  • the upper copper metal layer was composed of a plurality of copper sub-electrode layers, and the area of the plurality of copper sub-electrode layers was 596.0242 mm 2 .
  • the lower copper metal layer consisted of a single copper electrode layer, and the area of the single copper electrode layer was 759.1348 mm 2 .
  • the area ratio of the upper copper metal layer to the lower copper metal layer was 78.5%.
  • Comparative Example 1 Comparative Example 2 Comparative Example 3 Comparative Example 4 T(mm) 2.291 2.258 2.335 2.31 t 0 (mm) 2.035 2.047 2.047 2.037 Tt 0 (mm) 0.256 0.211 0.288 0.273 L o (mm) 35.6 34.6 34.7 34.6 R(%) 0.72 0.61 0.83 0.79
  • First electrode layer 2, 200
  • Sub-electrode layer 200s1, 200s2, 200s3, 200s4, 200s5, 200s6, 200s7

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Structural Engineering (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

본원발명은 세라믹 기재의 상하부 금속층이 차지하는 부피의 차이에 의해 발생되는 휨(warpage) 현상을 억제하고, 특히 세라믹 기재 상의 상하부 금속층의 두께가 같은 경우에 상하부 금속층의 면적을 제어하여 세라믹 기판의 불량률을 줄일 수 있게 하는 세라믹 기판 및 그의 제조방법을 제공한다.

Description

세라믹 기판 및 그의 제조방법
본원발명은 세라믹 기판 및 그의 제조하는 방법에 관한 것으로서, 특히 상하부 금속층의 체적 및 면적의 비율을 제어함으로써 세라믹 기판이 휘어지는 것을 방지하기 위한 세라믹 기판 및 그의 제조하는 방법에 관한 것이다.
세라믹 기판은 세라믹 기재에 동박과 같은 금속박을 일체로 부착하여 구성된다. 세라믹 기판은 AMB(Active Metal Brazing), DBC(Direct Bond Copper) 등의 제조 공정을 통해 생성되며, 제조 공정상의 차이에 따라 세라믹 AMB 기판, 세라믹 DBC 기판 등으로 구분될 수도 있다.
세라믹 DBC 기판은 세라믹 기재에 산화 가능한 금속을 직접 접합시키는 공정에 의해 제조되고, 세라믹 AMB 기판은 세라믹 기재에 active metal을 brazing하여 층을 형성하고, brazing layer에 금속이 brazing되어 제조되는 차이가 있다.
그리고, 일반적으로 양 공정 모두 금속층을 형성시킨 후 포토리소그래피(photolithography) 공정을 거친 후 식각(etching)에 의해 패턴층을 형성시키게 된다.
그런데, 세라믹 기재의 양 면에 금속층을 형성시킴에 있어서, 양 면의 패턴 배열에 따라 금속층의 면적 내지 두께의 차이가 발생할 수 있는데, 그 차이가 일정 비율을 초과하게 되면 고온 환경에서 세라믹 기판이 휘어지는 현상(warpage)이 발생하게 된다.
그 결과, 휘어지는 정도가 0.4%를 초과하게 되면 불량으로 폐기될 수밖에 없는 수준이 되는데, 이의 발생 비율은 전체 생산량에서 비교적 큰 비중을 차지하게 되어 지속적인 생산 손실의 문제를 야기시키고 있다.
경험적 데이터에 의하면, 양 금속층의 부피 비율이 75% ~ 85% 범위에 달하면 휘어지는 정도가 0.4%를 초과하게 됨을 알 수 있었다.
도 1의 예시와 같이, 세라믹 기판(10)은 세라믹 기재(1)의 상면에 형성된 금속층(2)과 세라믹 기재(1)의 하면에 형성된 금속층(3)의 부피비가 적정 범위를 벗어나는 경우, 고온 환경에서 기판이 휘어지는 현상이 발생되고, 이때 금속층(3)의 부피가 더 큰 경우가 negative warpage라 하고, negative warpage의 경우가 이와 반대의 경우인 positive warpage의 경우보다 많이 발생하게 된다.
그렇다하여, 세라믹 기재(1)의 두께를 늘리는 것은 경제적이지 못하여 한계가 있고, 상하부 금속층(2,3)을 설계상 동일한 두께비로 유지하기 어려운 경우도 많다.
*선행기술문헌*
(특허문헌 1) 한국등록특허공보 제10-0731604호
(특허문헌 2) 한국등록특허공보 제10-1053141호
본원발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본원발명은 세라믹 기재의 상하부 금속층이 차지하는 부피의 차이에 의해 발생되는 휨(warpage) 현상을 억제하고, 특히 세라믹 기재 상의 상하부 금속층의 두께가 같은 경우에 상하부 금속층의 면적을 제어하여 세라믹 기판의 불량률을 줄일 수 있게 하는 세라믹 기판 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본원발명의 세라믹 기판은 세라믹 기재; 상기 세라믹 기재의 상부에 형성된 제1 전극층; 및
상기 세라믹 기재의 하부에 형성된 제2 전극층;을 포함하며, 하기 식(1)을 만족한다.
Figure PCTKR2020005595-appb-I000001
(여기서, V1은 제1 전극층의 부피, V2는 제2 전극층의 부피를 나타낸다)
또한, 세라믹 기판은 상기 제1 전극층 및 상기 제2 전극층의 두께가 동일하고, 하기 식(2)을 만족한다.
Figure PCTKR2020005595-appb-I000002
(여기서, S1은 제1 전극층의 면적, S2는 제2 전극층의 면적을 나타낸다)
여기서, 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘은 복수의 서브 전극층을 구비한다.
한편, 상기 서브 전극층은 전극층이 슬릿에 의하여 분리된다.
또한, 상기 슬릿은 전극층을 상하로 분리하는 제1 슬릿 및 전극층을 좌우로 분리하는 제2 슬릿을 어느 하나 또는 둘 이상을 포함한다.
또한, 세라믹 기판은 하기 식(3)으로 정의되는 캠버비율(chamber ratio) R은 0.4%이하이다.
Figure PCTKR2020005595-appb-I000003
(여기서, T는 세라믹 기판을 평면 위에 놓았을 때, 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이, t는 세라믹 기판의 두께, L은 세라믹 기판의 길이를 나타낸다)
여기서, 상기 세라믹 기재과 제1 전극층 사이 및 상기 세라믹 기재와 제2 전극층 사이의 어느 한쪽 또는 양쪽에 접합층을 포함한다.
또한, 상기 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이 T와 세라믹 기판 두께 t0의 차이인 (T-t0)와 세라믹 기판의 길이(L0)의 관계는 하기 식(4)를 만족한다.
Figure PCTKR2020005595-appb-I000004
여기서, 상기 세라믹 기재는 알루미나, 알루미늄나이트라이드, 실리콘나이트라이드 및 ZTA에서 선택된다.
또한, 세라믹 기판은 자동차 엔진, 풍력 터빈 및 고전압 DC 전송 장치의 어느 하나에 사용된다.
본원발명의 세라믹 기판의 제조방법은 세라믹 기재를 준비하는 단계; 상기 세라믹 기재의 상부에 제1 전극층을 형성하는 단계; 및 상기 세라믹 기재의 하부에 제2 전극층을 형성하는 단계;를 포함하며, 하기 식(1)을 만족한다.
Figure PCTKR2020005595-appb-I000005
(여기서, V1은 제1 전극층의 부피, V2는 제2 전극층의 부피를 나타낸다)
또한, 상기 제1 전극층 및 상기 제2 전극층의 두께가 동일하고, 하기 식(2)을 만족한다.
Figure PCTKR2020005595-appb-I000006
(여기서, S1은 제1 전극층의 면적, S2는 제2 전극층의 면적을 나타낸다)
여기서, 상기 세라믹 기판은 AMB(Active Metal Brazing) 또는 DBC(Direct Bond Copper)의 어느 하나의 공정에 의하여 제조된다.
한편, 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘은 복수의 서브 전극층으로 이루어진다.
또한, 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 슬릿으로 분리하여 형성한다.
또한, 상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성하기 전에 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 서브 전극층으로 분리한 후, 상시 서브 전극층을 세라믹 기재에 형성하는 단계를 더욱 포함한다.
또한, 상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성한 후, 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 서브 전극층으로 분리하는 단계를 더욱 포함한다.
여기서, 상기 서브 전극층으로 분리하는 단계는 상기 제1 전극층 및 상기 제2 전극층을 커팅, 에칭 및 금형의 어느 하나의 방법을 사용한다.
또한, 상기 서브 전극층으로 분리하는 단계로서 전극층을 에칭액으로 식각하는 경우, 상기 에칭액은 염화제2철 및 염화구리에서 선택되는 어느 하나 또는 둘을 포함한다.
또한, 하기 식(3)으로 정의되는 캠버비율(chamber ratio) R은 0.4이하로 조정되도록 상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성한다.
Figure PCTKR2020005595-appb-I000007
(여기서, T는 세라믹 기판을 평면 위에 놓았을 때, 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이, t는 세라믹 기판의 두께, L은 세라믹 기판의 길이를 나타낸다)
본원발명의 세라믹 기판 및 그의 제조방법에 의하면, 세라믹 기재의 상하부에 형성되는 금속층의 부피 차이를 특정 범위 내에 제어하거나, 또는 세라믹 기재 상의 상하부의 금속층의 두께가 같은 경우에는 상하부 금속층의 면적을 제어함으로써, 세라믹 기판의 캠버의 수치를 낮출 수 있는 효과가 있다.
이에 따라, 세라믹 기판을 고온 환경하에서도 휘어지지 않게 제조할 수 있고, 나아가 세라믹 기판의 불량률을 개선하여 공정성 및 생산성을 향상시킬 수 있는 효과가 있다.
도 1은 휨이 발생한 세라믹 기판을 나타내는 단면도.
도 2는 본원발명의 세라믹 기판을 나타내는 단면도.
도 3은 세라믹 기재에 전극층이 형성된 세라믹 기판의 상부 및 하부 도면.
도 4 및 5는 세라믹 기재에 전극층이 형성된 세라믹 기판의 하부 도면.
도 6은 캠버비를 측정하기 위한 파라미터를 설명하기 위한 세라믹 기판의 단면도.
도 7은 본원발명의 캠버비를 만족하는 영역을 나타내기 위한 그래프.
도 8은 본원발명의 세라믹 기판의 제조방법을 설명하기 위한 플로우 차트.
도 9는 본원발명의 실시예 및 비교예를 나타내는 세라믹 기판의 사진.
세라믹 기판
도 2에 나타난 바와 같이, 본원발명에 의한 세라믹 기판(20)은 세라믹 기재(100); 상기 세라믹 기재(100)의 상부에 형성된 제1 전극층(200); 및 상기 세라믹 기재(100)의 하부에 형성된 제2 전극층(300);을 포함할 수 있다. 여기서, 제1 전극층(200) 및 제2 전극층(300)의 부피는 일정 범위에 있어야 세라믹 기판(20)의 휨을 억제할 있다.
예를 들어, 제1 전극층(200)의 부피를 V1이라 하고, 제2 전극층(300)의 부피를 V2라 정의하는 경우, 하기 식(1)을 만족하는 할 때, 세라믹 기판(20)의 휨을 현저하게 줄일 수 있다.
Figure PCTKR2020005595-appb-I000008
또한, 세라믹 기판(20)의 설계 상, 동일한 두께의 제1 전극층(200)과 제2 전극층(300)를 사용할 필요가 있다. 이때, 제1 전극층(200)과 제2 전극층(300)의 패턴 형상에 따라 각각의 면적의 차이가 발생할 수 있고, 세라믹 기판(20)의 휨을 방지할 필요성이 커지게 된다.
예를 들어, 제1 전극층(200)의 면적을 S1이라 하고, 제2 전극층(300)의 면적을 S2라 정의하는 경우, 하기 식(2)를 만족하는 할 때, 세라믹 기판(20)의 휨을 현저하게 줄일 수 있다.
Figure PCTKR2020005595-appb-I000009
즉, S2에 대한 S1의 비율이 85%미만이면 negative warpage가 발생하기 쉽고, 휨의 발생 정도를 나타내는 캠버비가 0.4%를 초과하게 된다. 또한, S2에 대한 S1의 비율이 115%를 초과하면 positive warpage가 발생하기 쉽다. 다만, 세라믹 기판(20)의 설계상 제1 전극층(200)에 비하여 제2 전극층(300)의 면적이 유사하거나 적은 경우가 많으므로 S2에 대한 S1의 비율이 105%이하이면 positive warpage의 발생 없이 세라믹 기판(20)을 제조할 수 있다.
한편, 세라믹 기판(20)은, 세라믹 기재(100)과 제1 전극층(200) 사이 또는 상기 세라믹 기재(100)와 제2 전극층(300) 사이에 접합층(미도시)을 포함할 수 있다. 예를 들어, 세라믹 기재(100)과 제1 전극층(200) 사이 및 세라믹 기재(100)와 제2 전극층(300) 사이의 양쪽에 접합층을 형성할 수도 있고, 세라믹 기재(100)과 제1 전극층(200) 사이 및 세라믹 기재(100)와 제2 전극층(300) 사이의 어느 한쪽에 접합층을 포함할 수도 있다.
세라믹 기재(100)는 알루미나, 알루미늄나이트라이드, 실리콘나이트라이드 및 ZTA에서 선택되는 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
제1 전극층(200) 및 제2 전극층(300)은 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 니켈(Ni) 중 선택된 1종 또는 이들의 합금을 포함할 수 있다. 바람직하게 구리(Cu) 또는 이의 합금을 사용할 수 있다.
제1 전극층은 전자소자의 연결전극으로서 세라믹 기판에 그 형태나 두께, 길이 등이 고정되어 설계되는 경우가 많다. 여기서, 제2 전극층의 슬릿을 조절함으로써 제1 전극층과 제2 전극층의 부피 비율 또는 면적 비율을 제어할 수 있다. 즉, 제2 전극층에 슬릿을 많이 사용하여 서브 전극층을 많이 형성하게 되면 제2 전극층의 부피 및 면적이 감소하게 되어 제1 전극층에 대한 제2 전극층의 부피 비율 및 면적 비율은 감소하게 되는 것이다. 이와 같이 세라믹 기판을 설계하기 위하여, 제2 전극층은 다양한 형태를 가질 수 있다.
도 3 (a)에 나타난 바와 같이, 세라믹 기재(100A)의 상부에 형성된 제1 전극층은 복수의 서브 전극층(200s1,200s2,200s3,200s4,200s5)을 형성하고, 세라믹 기재(100B)의 하부에 형성된 제2 전극층은 단일 전극층(300S)을 형성할 수 있다. 또는, 도 3 (b)에 나타난 바와 같이, 세라믹 기재(100A)의 상부에 형성된 제1 전극층은 복수의 서브 전극층(200s1,200s2,200s3)을 형성하고, 세라믹 기재(100B)의 하부에 형성된 제2 전극층은 복수의 서브 전극층(300s1,300s2,300s3,300s4)을 형성할 수 있다.
또한, 도 4에 나타난 바와 같이, 서브 전극층의 영역을 분리하는 슬릿은 다양한 형태를 가질 수 있다. 예를 들어, 도4 (a)에 나타난 바와 같이, 단일 전극층을 상하로 분리하는 슬릿(slit1)에 의하여 서브 전극층(300s1) 및 서브 전극층(300s2)으로 분리될 수 있고, 도 4 (b)에 나타난 바와 같이, 단일 전극층을 좌우로 분리하는 슬릿(slit2)에 의하여 서브 전극층(300s3) 및 서브 전극층(300s4)으로 분리될 수 있다.
또한, 도 4 (c)에 나타난 바와 같이, 단일 전극층을 좌우로 분리하는 슬릿(slit3) 및 단일 전극층을 상하로 분리하는 슬릿(slit4)에 의하여 서브 전극층(300s5,300s6,300s7)으로 분리할 수 있다.
즉, 제2 전극층을 슬릿으로 분리하여 제2 전극층의 부피비율 및 면적비율을 조절함으로써, 제1 전극층과 제2 전극층의 부피비율 및 면적비율을 제어할 수 있는 것이다.
다음으로, 제2 전극층의 부피비율 및 면적비율을 조절하기 위한 다른 예로서, 서브 전극층의 형태를 유지하면서도 슬릿의 간격을 조절하여 제1 전극층과 제2 전극층의 부피 비율 및 면적 비율을 제어할 수 있다.
즉, 제2 전극층의 슬릿 간격을 넓게 배치하면 제2 전극층의 부피 및 면적이 감소하게 되어 제1 전극층에 대한 제2 전극층의 부피 및 면적은 감소하게 되는 것이다.
도5 (a)에 나타난 바와 같이, 단일 전극층을 좌우로 분리하는 슬릿(slit3a) 및 단일 전극층을 상하로 분리하는 슬릿(slit4a)은 동일한 슬릿 간격으로 서브 전극층(300sa5,300sa6,300sa7)을 분리할 수 있고, 도5 (b)에 나타난 바와 같이, 제2 전극층의 부피 및 면적을 보다 줄이기 위해서 도5 (a)에 기재된 슬릿(slit3a) 및 슬릿(slit4a)보다 더욱 넓은 간격을 갖는 슬릿(slit3b) 및 슬릿(slit4b)으로 서브 전극층(300sb5,300sb6,300sb7)을 분리할 수 있다.
한편, 도5 (c)에 나타난 바와 같이, 다양한 간격의 슬릿(slit3a,slit4b)을 사용하여 서브 전극층(300sc5,300sc6,300sc7)을 분리할 수 있다.
도 4 및 도 5에는 전극층을 서브 전극층으로 분리하기 위하여 전극층을 상하 또는 좌우로 분리하는 슬릿을 예시하였은나, 슬릿은 경사진 형태를 가질 수 있고, 곡선의 형상을 가질 수 있다.
세라믹 기판의 휨과 관련된 측정 파라미터로서 하기 식(3)으로 정의되는 캠버비(camber ratio)를 사용할 수 있다.
Figure PCTKR2020005595-appb-I000010
즉, 도 6에서 나타난 바와 같이, 세라믹 기판을 평면 위에 놓았을 때 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이인 T, 세라믹 기판의 두께인 t0, 세라믹 기판의 길이인 L0을 측정하여 상기 식(3)에 대입함으로써 캠버비를 측정할 수 있다. 여기서, 캠버비는 보다 정확한 값을 얻기 위하여 다수의 포인트를 측정하여 그 평균값을 사용할 수 있다.
본원발명의 캠버비 R은 바람직하게 0.4%이하를 사용할 수 있고, 더욱 바람직하게는 0.2%이하를 사용할 수 있고, 가장 바람직하게는 0.1%이하를 사용할 수 있다. 상술한 식(1) 및 식(2)를 만족함으로써 본원발명의 캠버비 R를 만족할 수 있다.
세라믹 기판의 휨 발생에 대한 파라미터인 켐버비는 세라믹 기판의 길이와 두께와의 관계에 따라 달라지게 된다. 즉, 세라믹 기판에 휨이 발생하였을 때, 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이와 세라믹 기판 두께의 차이(T-t0)와 세라믹 기판의 길이(L0)의 관계는 하기 식(4)를 만족하는 경우에 세라믹 기판의 휨 발생이 적어 불량률이 낮아지게 되는 것이다.
Figure PCTKR2020005595-appb-I000011
본원발명의 세라믹 기판은, 세라믹 기판의 두께와 휨이 발생하였을 때 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이와 세라믹 기판 두께의 차이인 (T-t0)의 값은 0.004L0이하를 바람직하게 사용할 수 있고, 0.002L0이하를 더욱 바람직하게 사용할 수 있고, 0.001L0이하를 가장 바람직하게 사용할 수 있다.
한편, 캠버비 R과 관련되어 (T-t0) 및 L0의 관계를 그래프화 한 것이 도 7이다.
도 7에서 나타난 바와 같이, 세라믹 기판의 두께와 휨이 발생하였을 때 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이와 세라믹 기판 두께의 차이인 (T-t0)의 값은 0.004L0이하를 사용하는 영역 (I)이 바람직하고, 0.004L0를 초과하는 영역 (II)에는 휨 발생에 의한 불량이 문제가 된다.
세라믹 기판의 제조방법
하기에는 세라믹 기판의 제조방법에 대하여 설명한다.
도 8 (a)에 나타난 바와 같이, 본원발명의 세라믹 기판의 제조방법은 세라믹 기재를 준비하는 단계(S10); 하기 식(1)을 만족하는 제1 전극층 및 제2 전극층을 준비하는 단계(S20); 및 상기 세라믹 기재의 상부에 제1 전극층을 형성하는 단계 및 상기 세라믹 기재의 하부에 제2 전극층을 형성하는 단계(S30);를 포함할 수 있다.
Figure PCTKR2020005595-appb-I000012
(여기서, V1은 제1 전극층의 부피, V2는 제2 전극층의 부피를 나타낸다)
한편, 제1 전극층 및 제2 전극층의 두께가 동일한 경우, 도 8 (b)에 나타난 바와 같이, 본원발명의 세라믹 기판의 제조방법은 세라믹 기재를 준비하는 단계(S10); 하기 식(2)를 만족하는 제1 전극층 및 제2 전극층을 준비하는 단계(S25); 및 상기 세라믹 기재의 상부에 제1 전극층을 형성하는 단계 및 상기 세라믹 기재의 하부에 제2 전극층을 형성하는 단계(S30);를 포함할 수 있다.
Figure PCTKR2020005595-appb-I000013
(여기서, S1은 제1 전극층의 면적, S2는 제2 전극층의 면적을 나타낸다)
여기서, 제1 전극층 및 제2 전극층을 세라믹 기재에 형성하기 전에 제1 전극층 및 제2 전극층의 어느 하나 또는 둘을 서브 전극층으로 분리한 후, 서브 전극층을 세라믹 기재에 형성하는 단계를 포함할 수 있다.
서브 전극층으로 분리하는 단계는 제1 전극층 및 제2 전극층을 커팅, 에칭 및 금형의 어느 하나의 방법을 사용할 수 있으나, 생산성의 관점에서 금형을 사용하면 공정 효율이 높아지는 장점이 있다. 한편, 미세한 패턴의 금속층을 제조하는 경우에는 전극층을 에칭액으로 식각할 수 있다. 에칭액으로서 염화제2철 (ferric chloride) 및 염화구리(copper chloride)에서 선택되는 어느 하나 또는 둘을 포함할 수 있다. 염화구리는 CuCl (Ⅰ또는 CuCl2 (Ⅱ을 사용할 수 있다.
한편, 서브 전극층을 세라믹 기재에 형성하는 단계는, 제1 전극층 및 제2 전극층을 세라믹 기재에 형성하기 전에 서브 전극층을 형성할 수도 있으나, 제1 전극층 및 제2 전극층을 세라믹 기재에 형성한 후에 제1 전극층 및 제2 전극층의 어느 하나 또는 둘을 커팅, 에칭 및 금형의 어느 하나의 방법을 사용을 사용하여 서브 전극층을 형성할 수도 있다.
(실험예)
실시예 1 내지 4에서는 세라믹 기재의 상하부에 구리 금속층을 적층하여 두께가 대략 2mm인 세라믹 기판을 제조하였다. 세라믹 기재의 상부 구리 금속층과 하부 구리 금속층은 동일한 두께를 사용하였다. 상부 구리 금속층은 복수의 구리 서브 전극층으로 이루어져 있고, 복수의 구리 서브 전극층의 면적은 596.0242mm2였다. 하부 구리 금속층도 복수의 구리 서브 전극층으로 이루어져 있고, 복수의 구리 서브 전극층의 면적은 669.3893mm2였다. 하부 구리 금속층에 대한 상부 구리 금속층의 면적 비율은 89.04%였다.
하기 [표 1]에 나타난 바와 같이, 실시예 1 내지 4에서는 캠버비가 0.4%이하의 값을 나타내어 세라믹 기판의 휨 발생이 억제됨을 알 수 있었다. 이는 도 9 (a)의 세라믹 기판의 사진에 나타난 바와 같이, 실시예 1 내지 4의 세라믹 기판에서는 휨 발생이 거의 없거나 매우 적은 것을 확인할 수 있었다.
실시예1 실시예2 실시예3 실시예4
T(mm) 2.132 2.158 2.172 2.095
t0(mm) 1.982 2.015 2.034 2.001
T-t0(mm) 0.15 0.143 0.138 0.094
Lo(mm) 37.5 36.7 51.1 36.2
R(%) 0.40 0.39 0.27 0.26
한편, 비교예 1 내지 4에서는 세라믹 기재의 상하부에 구리 금속층을 적층하여 두께가 대략 2mm인 세라믹 기판을 제조하였다. 세라믹 기재의 상부 구리 금속층과 하부 구리 금속층은 동일한 두께를 사용하였다. 상부 구리 금속층은 복수의 구리 서브 전극층으로 이루어져 있고, 복수의 구리 서브 전극층의 면적은 596.0242mm2였다. 하부 구리 금속층은 단일 구리 전극층으로 이루어져 있고, 단일 구리 전극층의 면적은 759.1348mm2였다. 하부 구리 금속층에 대한 상부 구리 금속층의 면적 비율은 78.5%였다.
하기 [표 2]에서 나타난 바와 같이, 비교예 1 내지 4에서는 캠버비가 0.61%보다 큰 값을 나타내어, 세라믹 기판의 휨 발생이 커짐을 알 수 있었다. 이는 도 9 (b)의 세라믹 기판의 사진에 나타난 바와 같이, 비교예 1 내지 4의 세라믹 기판에서는 휨 발생이 생겨 불량이 발생한 것을 확인할 수 있었다.
비교예1 비교예2 비교예3 비교예4
T(mm) 2.291 2.258 2.335 2.31
t0(mm) 2.035 2.047 2.047 2.037
T-t0(mm) 0.256 0.211 0.288 0.273
Lo(mm) 35.6 34.6 34.7 34.6
R(%) 0.72 0.61 0.83 0.79
*부호의 설명*
세라믹 기재 : 1, 100
제1 전극층 : 2, 200
서브 전극층 : 200s1, 200s2, 200s3, 200s4, 200s5, 200s6, 200s7
제2 금속층 : 3, 300
슬릿 : slit1, slit2, slit3, slit4

Claims (15)

  1. 세라믹 기재;
    상기 세라믹 기재의 상부에 형성된 제1 전극층; 및
    상기 세라믹 기재의 하부에 형성된 제2 전극층;을 포함하며,
    하기 식(1)을 만족하는 것을 특징으로 하는 세라믹 기판.
    Figure PCTKR2020005595-appb-I000014
    (여기서, V1은 제1 전극층의 부피, V2는 제2 전극층의 부피를 나타낸다)
  2. 청구항 1에 있어서,
    상기 제1 전극층 및 상기 제2 전극층의 두께가 동일하고,
    하기 식(2)을 만족하는 것을 특징으로 하는 세라믹 기판.
    Figure PCTKR2020005595-appb-I000015
    (여기서, S1은 제1 전극층의 면적, S2는 제2 전극층의 면적을 나타낸다)
  3. 청구항 1에 있어서,
    상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘은 복수의 서브 전극층을 구비하는 것을 특징으로 하는 세라믹 기판.
  4. 청구항 3에 있어서,
    상기 서브 전극층은 전극층이 슬릿에 의하여 분리되는 것을 특징으로 하는 세라믹 기판.
  5. 청구항 4에 있어서,
    상기 슬릿은 전극층을 상하로 분리하는 제1 슬릿 및 전극층을 좌우로 분리하는 제2 슬릿을 어느 하나 또는 둘 이상을 포함하는 것을 특징으로 하는 세라믹 기판.
  6. 청구항 1에 있어서,
    하기 식(3)으로 정의되는 캠버비율(chamber ratio) R은 0.4%이하인 것을 특징으로 하는 세라믹 기판.
    Figure PCTKR2020005595-appb-I000016
    (여기서, T는 세라믹 기판을 평면 위에 놓았을 때, 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이, t는 세라믹 기판의 두께, L은 세라믹 기판의 길이를 나타낸다)
  7. 청구항 1에 있어서,
    상기 세라믹 기재와 제1 전극층 사이 및 상기 세라믹 기재와 제2 전극층 사이의 어느 한쪽 또는 양쪽에 접합층을 포함하는 것을 특징으로 하는 세라믹 기판.
  8. 청구항 1에 있어서,
    상기 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이 T와 세라믹 기판 두께 t0의 차이인 (T-t0)와 세라믹 기판의 길이(L0)의 관계는 하기 식(4)를 만족하는 것을 특징으로 하는 세라믹 기판.
    Figure PCTKR2020005595-appb-I000017
  9. 세라믹 기재를 준비하는 단계;
    상기 세라믹 기재의 상부에 제1 전극층을 형성하는 단계; 및
    상기 세라믹 기재의 하부에 제2 전극층을 형성하는 단계;를 포함하며,
    하기 식(1)을 만족하는 것을 특징으로 하는 세라믹 기판의 제조방법.
    Figure PCTKR2020005595-appb-I000018
    (여기서, V1은 제1 전극층의 부피, V2는 제2 전극층의 부피를 나타낸다)
  10. 청구항 9에 있어서,
    상기 제1 전극층 및 상기 제2 전극층의 두께가 동일하고,
    하기 식(2)을 만족하는 것을 특징으로 하는 세라믹 기판의 제조방법.
    Figure PCTKR2020005595-appb-I000019
    (여기서, S1은 제1 전극층의 면적, S2는 제2 전극층의 면적을 나타낸다)
  11. 청구항 9에 있어서,
    상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘은 복수의 서브 전극층으로 이루어진 것을 특징으로 하는 세라믹 기판의 제조방법.
  12. 청구항 11에 있어서,
    상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 슬릿으로 분리하여 형성하는 것을 특징으로 하는 세라믹 기판의 제조방법.
  13. 청구항 9에 있어서,
    상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성하기 전에 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 서브 전극층으로 분리한 후, 상시 서브 전극층을 세라믹 기재에 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 세라믹 기판의 제조방법.
  14. 청구항 9에 있어서,
    상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성한 후, 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 서브 전극층으로 분리하는 단계를 더욱 포함하는 것을 특징으로 하는 세라믹 기판의 제조방법.
  15. 청구항 14에 있어서,
    상기 서브 전극층으로 분리하는 단계는 상기 제1 전극층 및 상기 제2 전극층을 에칭액으로 식각하여 분리시키고,
    상기 에칭액은 염화제2철 및 염화구리에서 선택되는 어느 하나 또는 둘을 포함하는 것을 특징으로 하는 세라믹 기판의 제조방법.
PCT/KR2020/005595 2019-05-02 2020-04-28 세라믹 기판 및 그의 제조방법 WO2020222501A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202080033106.5A CN113785372A (zh) 2019-05-02 2020-04-28 陶瓷基板及其制造方法
US17/607,724 US20220208697A1 (en) 2019-05-02 2020-04-28 Ceramic substrate and manufacturing method therefor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190051775A KR20200127511A (ko) 2019-05-02 2019-05-02 세라믹 기판 및 그의 제조방법
KR10-2019-0051775 2019-05-02

Publications (1)

Publication Number Publication Date
WO2020222501A1 true WO2020222501A1 (ko) 2020-11-05

Family

ID=73028981

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/005595 WO2020222501A1 (ko) 2019-05-02 2020-04-28 세라믹 기판 및 그의 제조방법

Country Status (4)

Country Link
US (1) US20220208697A1 (ko)
KR (1) KR20200127511A (ko)
CN (1) CN113785372A (ko)
WO (1) WO2020222501A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102529238B1 (ko) 2021-04-15 2023-05-08 주식회사 케이씨씨 세라믹 기판 및 이의 제조방법
KR20230126878A (ko) * 2022-02-24 2023-08-31 주식회사 아모그린텍 세라믹 기판 유닛 및 그 제조방법
KR20230126876A (ko) * 2022-02-24 2023-08-31 주식회사 아모그린텍 세라믹 기판 유닛 및 그 제조방법
KR20230153818A (ko) * 2022-04-29 2023-11-07 주식회사 아모그린텍 세라믹 기판 제조방법
KR20230166746A (ko) 2022-05-31 2023-12-07 주식회사 아모그린텍 세라믹 기판 및 그 제조방법
KR20230166670A (ko) 2022-05-31 2023-12-07 주식회사 아모그린텍 세라믹 기판 및 그 제조방법
KR20230173334A (ko) 2022-06-17 2023-12-27 주식회사 아모그린텍 세라믹 기판 및 그 제조방법
KR20240020380A (ko) * 2022-08-08 2024-02-15 주식회사 아모그린텍 세라믹 기판 및 그 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786703A (ja) * 1993-09-10 1995-03-31 Toshiba Corp セラミックス回路基板
WO2011111989A2 (ko) * 2010-03-09 2011-09-15 주식회사 케이씨씨 금속접합 세라믹기판
US20130186677A1 (en) * 2008-09-08 2013-07-25 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
WO2017155249A1 (ko) * 2016-03-07 2017-09-14 주식회사 케이씨씨 세라믹 기판 제조용 적층 시스템 및 이를 이용한 세라믹 기판의 제조 방법
KR20190022383A (ko) * 2017-08-24 2019-03-06 주식회사 아모센스 세라믹 기판 제조방법 및 세라믹 기판

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100731604B1 (ko) 2006-06-16 2007-06-22 삼성전기주식회사 스티프니스 특성이 강화된 인쇄회로기판 제조방법
KR101053141B1 (ko) 2009-06-08 2011-08-02 서울과학기술대학교 산학협력단 인쇄회로기판의 휨을 억제하는 더미 패턴 설계 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786703A (ja) * 1993-09-10 1995-03-31 Toshiba Corp セラミックス回路基板
US20130186677A1 (en) * 2008-09-08 2013-07-25 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
WO2011111989A2 (ko) * 2010-03-09 2011-09-15 주식회사 케이씨씨 금속접합 세라믹기판
WO2017155249A1 (ko) * 2016-03-07 2017-09-14 주식회사 케이씨씨 세라믹 기판 제조용 적층 시스템 및 이를 이용한 세라믹 기판의 제조 방법
KR20190022383A (ko) * 2017-08-24 2019-03-06 주식회사 아모센스 세라믹 기판 제조방법 및 세라믹 기판

Also Published As

Publication number Publication date
US20220208697A1 (en) 2022-06-30
CN113785372A (zh) 2021-12-10
KR20200127511A (ko) 2020-11-11

Similar Documents

Publication Publication Date Title
WO2020222501A1 (ko) 세라믹 기판 및 그의 제조방법
US6272002B1 (en) Electrostatic holding apparatus and method of producing the same
WO2015190807A1 (ko) 그래핀 구조체 및 그 제조 방법
WO2009131346A2 (ko) Ｍｅｍｓ 프로브 카드 및 그의 제조 방법
WO2016171530A1 (ko) 세라믹 기판 제조 방법 및 이 제조방법으로 제조된 세라믹 기판
WO2011111989A2 (ko) 금속접합 세라믹기판
WO2023058890A1 (ko) 파인메탈 마스크
WO2018097559A1 (ko) 모판, 모판의 제조 방법, 및 마스크의 제조 방법
JPH0777246B2 (ja) セラミックス回路基板
WO2020226292A1 (ko) 적층 구조체, 이를 포함하는 연성동박적층필름, 및 상기 적층 구조체의 제작방법
EP2820927A1 (en) The printed circuit board and the method for manufacturing the same
WO2019039883A1 (ko) 세라믹 기판 제조방법 및 세라믹 기판
WO2015037876A1 (ko) 은 합금 본딩 와이어 및 이를 이용한 반도체 장치
WO2016076664A1 (ko) 잉곳 제조 장치
WO2019190121A1 (ko) 마스크의 제조 방법, 마스크 지지 버퍼기판과 그의 제조 방법
WO2019156348A1 (ko) 프레임 일체형 마스크 및 프레임 일체형 마스크의 제조 방법
WO2013085229A1 (en) Printed circuit board and method of manufacturing the same
WO2019066379A1 (ko) 투명 발광소자 디스플레이
WO2023113287A1 (ko) 수직 그물망 구조를 갖는 클래드 방열 기판 및 이의 제조 방법
WO2019009526A1 (ko) 마스크 및 마스크의 제조 방법, 모판
WO2020045900A1 (ko) 마스크의 제조 방법, 마스크 및 프레임 일체형 마스크
WO2020032511A1 (ko) 마스크의 이송 시스템 및 프레임 일체형 마스크의 제조 방법
WO2017069461A1 (ko) 고전자이동도 트랜지스터 및 그의 제조방법
WO2014115920A1 (ko) 배향된 석출물을 가지는 금속복합재료 및 이의 제조방법
WO2023090634A1 (ko) 송전선용 고내열성 알루미늄 합금 도체 및 그 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20798092

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20798092

Country of ref document: EP

Kind code of ref document: A1