KR20230126876A - 세라믹 기판 유닛 및 그 제조방법 - Google Patents

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KR20230126876A
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Abstract

본 발명은 세라믹 기판 유닛 및 그 제조방법에 관한 것으로, 세라믹 기판에서 상부 금속층의 부피를 계산하고, 상부 전극의 부피에 대응되는 소정의 부피를 갖도록 하부 금속층에 복수의 홈을 형성하여 상하부 금속층의 부피 차이에 의해 발생하는 휨을 억제할 수 있다.

Description

세라믹 기판 유닛 및 그 제조방법{CERAMIC SUBSTRATE UNIT AND MANUFACTURING METHOD THEREOF}
본 발명은 세라믹 기판 유닛 및 그 제조방법에 관한 것으로, 더욱 상세하게는 세라믹 기판의 휨을 억제하여 방열 효과를 높이고, 접합 신뢰성을 향상시킬 수 있는 세라믹 기판 유닛 및 그 제조방법에 관한 것이다.
일반적으로 파워모듈에 적용되는 세라믹 기판 유닛에서 히트싱크는 사각 플레이트 형상으로 형성되며 알루미늄 또는 구리 재질로 형성된다. 이러한 히트싱크는 세라믹 기판의 하면에 접합되고, 방열에 유리하도록 세라믹 기판의 하면에 솔더링 접합될 수 있다. 히트싱크는 주로 열팽창 계수가 17.8ppm/m·K 이상인 재료로 이루어지기 때문에 세라믹 기판과의 접합 공정 중에 열팽창의 차이로 인한 휨이 발생할 수 있다. 또한 높은 온도에서 솔더페이스트가 녹아 히트싱크의 휨, 결함 등이 유발될 수 있다.
이에 대한 해결 방안으로 AlSiC 또는 이와 유사한 재료로 250℃ 이하의 온도에서 세라믹 기판과 히트싱크를 접합한다. 종래의 히트싱크와 세라믹 기판의 접합 방식에 의하면, 히트싱크는 솔더프리폼(Solder Preform)을 매개로 세라믹 기판에 솔더링 접합된다. 이때, 솔더프리폼은 Sn, Ag, Cu를 포함하는 조성으로 이루어지는 SAC305를 사용하며, 솔더링 온도는 230~350℃이다.
그런데, 종래의 세라믹 기판 유닛은 접합에 사용되는 솔더페이스트와 솔더프리폼, 진공접합설비 등의 공정으로 인해 공정 비용이 상승하며, 세라믹 기판의 상하부 금속층의 부피 차이, 열팽창 계수에 의해 고온에서 휨이 발생하여 접합 신뢰성과 수율 문제 등을 야기하고 있는 실정이다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.
공개특허공보 제10-2010-0068593호(2010.06.24 공개)
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 세라믹 기판의 상부 금속층 및 하부 금속층의 부피 차이로 인해 고온에서 휨이 발생하는 현상을 방지하고, 다양한 히트싱크에 대한 고신뢰성 접합이 가능하며, 반도체 칩에서 발생하는 열을 효과적으로 방열할 수 있도록 한 세라믹 기판 유닛 및 그 제조방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 세라믹 기판 유닛은, 세라믹 기판과, 세라믹 기판에 접합된 히트싱크를 구비하고, 세라믹 기판은, 세라믹 기재의 상면에 형성되고, 반도체 칩이 실장되도록 구성된 상부 금속층과, 세라믹 기재의 하면에 형성되고, 하면에 히트싱크가 접합되는 하부 금속층을 구비하며, 하부 금속층은 세라믹 기재의 하면과 대향하는 상면에 복수의 홈이 형성되고, 복수의 홈은 세라믹 기재의 하면과 하부 금속층의 상면 사이에서 공극을 형성할 수 있다.
여기서, 상부 금속층의 전체 부피를 하부 금속층의 전체 부피로 나눈 부피비는 0.9 내지 1.1일 수 있다.
복수의 홈은 하부 금속층의 상면 일부가 두께 방향으로 식각되어 형성될 수 있다. 또한, 복수의 홈은 axb 행렬(a 및 b는 각각 2 이상의 자연수)로 배치될 수 있다.
하부 금속층의 하면은 평면으로 구비되어 히트싱크와 공극 없이 접합될 수 있다.
세라믹 기재의 상면과 상부 금속층의 하면 사이, 세라믹 기재의 하면과 하부 금속층의 상면 사이에 배치되고, 세라믹 기재에 상부 금속층 및 하부 금속층을 접합시키는 브레이징 필러를 구비할 수 있다. 여기서, 브레이징 필러는 하부 금속층의 상면에서 복수의 홈을 제외한 영역에 배치될 수 있다.
본 발명의 실시예에 따른 세라믹 기판 유닛 제조 방법은, 세라믹 기재를 준비하는 단계와, 반도체 칩이 실장되도록 구성된 상부 금속층을 준비하는 단계와, 상면에 복수의 홈이 형성된 하부 금속층을 준비하는 단계와, 세라믹 기재의 상면에 상부 금속층을 접합하고, 세라믹 기재의 하면에 하부 금속층을 접합하는 단계와, 하부 금속층의 하면에 히트싱크를 접합하는 단계를 포함하고, 복수의 홈은 세라믹 기재의 하면과 하부 금속층의 상면 사이에서 공극을 형성할 수 있다.
하부 금속층을 준비하는 단계는, 상부 금속층의 전체 부피를 하부 금속층의 전체 부피로 나눈 부피비가 0.9 내지 1.1이 되도록 복수의 홈을 형성할 수 있다.
하부 금속층을 준비하는 단계는, 하부 금속층의 상면 일부를 두께 방향으로 식각하여 복수의 홈을 형성할 수 있다.
하부 금속층을 준비하는 단계에서, 복수의 홈은 axb 행렬(a 및 b는 각각 2 이상의 자연수)로 배치될 수 있다.
세라믹 기재의 상면에 상부 금속층을 접합하고, 세라믹 기재의 하면에 하부 금속층을 접합하는 단계는, 세라믹 기재의 상면과 상부 금속층의 하면 사이, 세라믹 기재의 하면과 하부 금속층의 상면 사이에 브레이징 필러를 배치하는 단계와, 브레이징 필러를 용융시켜 브레이징하는 단계를 포함할 수 있다.
브레이징 필러를 배치하는 단계는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러를 배치할 수 있다.
본 발명은 하부 금속층의 상면 일부분을 두께 방향으로 식각하여 복수의 홈을 형성하기 때문에 하부 금속층의 전체 두께를 변화시키지 않으면서도 상부 금속층/하부 금속층의 부피비를 0.9 내지 1.1 범위 내에 있도록 제어할 수 있고, 이를 통해 상부 금속층과 하부 금속층의 부피 차이로 인해 발생하는 휨을 억제할 수 있다.
또한, 본 발명은 상부 금속층과 하부 금속층의 부피 차이로 인한 휨 현상을 억제함으로써 접합 신뢰성을 높일 수 있고, 방열 효과를 극대화할 수 있으며, 불량률을 개선하여 생산성을 향상시킬 수 있다.
또한, 본 발명은 반도체 칩으로부터 고온의 열이 발생하더라도 히트싱크에 의해 열이 빠르게 냉각되어 반도체 칩이 열화하지 않고 일정한 온도로 유지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 세라믹 기판 유닛을 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 세라믹 기판 유닛의 세라믹 기판에서 상부 금속층 및 세라믹 기재를 생략하여 도시한 평면도이다.
도 3은 도 2의 A-A'선에 따라 세라믹 기판을 자른 형태를 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 세라믹 기판 유닛의 세라믹 기판에서 상부 금속층 및 세라믹 기재를 생략하여 도시한 평면도이다.
도 5는 도 4의 A-A'선에 따라 세라믹 기판을 자른 형태를 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 세라믹 기판 유닛 제조방법을 도시한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드　또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는　"직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위　또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 세라믹 기판 유닛을 도시한 사시도이고, 도 2는 본 발명의 일 실시예에 따른 세라믹 기판 유닛의 세라믹 기판에서 상부 금속층 및 세라믹 기재를 생략하여 도시한 평면도이며, 도 3은 도 2의 A-A'선에 따라 세라믹 기판을 자른 형태를 도시한 단면도이다.
도 1 내지 도 3에 도시된 바에 의하면, 본 발명의 실시예에 따른 세라믹 기판 유닛(1)은 세라믹 기판(100) 및 세라믹 기판(100)에 접합된 히트싱크(200)를 구비할 수 있다.
세라믹 기판(100)은 세라믹 기재(110)와 상기 세라믹 기재(110)의 상하면에 상하부 금속층(120,130)을 구비한 AMB(Active Metal Brazing) 기판일 수 있다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판, DBA 기판(Direct Brazed Aluminum)을 적용할 수도 있다. AMB 기판은 내구성 및 반도체 칩으로부터 발생하는 열의 방열 효율면에서 가장 적합하다.
세라믹 기판(100)의 세라믹 기재(110)는 알루미나(Al2O3), AlN, 지르코니아 강화 알루미나(ZTA), SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다.
상부 금속층(120)은 세라믹 기재(110)의 상면(111)에 전극 패턴으로 형성될 수 있다. 예컨대, 상부 금속층(120)은 금속박 형태로 구비되어 세라믹 기재(110)의 상면(111)에 브레이징 접합되고, 이후에 에칭에 의해 반도체 칩(미도시)이 실장되기 위한 전극 패턴으로 형성될 수 있다. 또한, 상부 금속층(120)은 도금, 접합 등에 의해 더 두껍게 형성될 수도 있다. 상부 금속층(120)은 Cu, Cu합금(CuMo 등), OFC, EPT Cu, Al 중 하나로 이루어지는 것을 일 예로 할 수 있다. OFC는 무산소동이다.
하부 금속층(130)은 세라믹 기재(110)의 하면(112)에 형성되는 것으로, 상면(131)은 세라믹 기재(110)의 하면(112)에 접합되고, 하면(132)은 히트싱크(200)가 접합될 수 있다. 이러한 하부 금속층(130)은 Cu, Cu합금(CuMo 등), OFC, EPT Cu, Al 중 하나로 이루어지는 것을 일 예로 할 수 있다.
하부 금속층(130)의 하면(132)은 히트싱크(200)와의 접합 면적을 넓혀 방열 효율을 높일 수 있도록 평면으로 형성할 수 있다. 즉, 하부 금속층(130)의 하면(132)은 히트싱크(200)와 공극 없이 접합될 수 있다.
도 2 및 도 3을 참조하면, 하부 금속층(130)의 상면(131)은 세라믹 기재(110)의 하면(112)과 대향하는 면으로서, 복수의 홈(133)이 형성될 수 있다. 하부 금속층(130)은 상면(131)에 복수의 홈(133)이 서로 일정 간격 이격되게 행렬 형태로 배치될 수 있다. 이러한 복수의 홈(133)은 상면(131) 전체 영역 또는 설정된 영역에 걸쳐 균일하게 행렬 형태로 배치될 수 있다. 또한, 복수의 홈(133)은 axb 행렬(a 및 b는 각각 2 이상의 자연수)로 배치될 수 있다. 예컨대, 도 2와 같이 복수의 홈(133)은 2x2의 행렬로 배치되어 총 4개가 구비될 수 있다.
복수의 홈(133)은 하부 금속층(130)의 상면 일부가 두께 방향으로 식각되어 형성될 수 있다. 또는 복수의 홈(133)은 하부 금속층(130)의 일부를 기계적으로 가공하여 형성할 수도 있다. 복수의 홈(133)은 세라믹 기재(110)의 하면(112)과 하부 금속층(130)의 상면(131) 사이에서 공극을 형성할 수 있고, 하부 금속층(130)의 부피를 조절하여 상부 금속층(120)과의 부피 차이에 의해 발생되는 휨 현상을 억제할 수 있다. 일 예로, 세라믹 기판(100)에서 상하부 금속층(120,130) 각각의 두께가 0.6mm일 때, 복수의 홈(133)이 식각되는 두께가 0.15mm이면, 상부 금속층(120)의 전체 부피를 홈이 없는 평판 형태인 하부 금속층(130)의 전체 부피로 나눈 부피비는 약 0.9이며, 200℃ 이상에서 negative warpage, 즉 하부 금속층(130)의 부피가 더 커서 위로 볼록하게 휘는 현상일 때의 평균 휨 값은 약 0.1mm로 매우 적은 값으로 나타난다.
반면, 하부 금속층(130)의 상면(131)이 하면(132)과 마찬가지로 복수의 홈(133)이 없는 평면으로 형성될 경우, 전극 패턴으로 형성된 상부 금속층(120)의 전체 부피와 비교했을 때 부피 차이가 커서 고온 환경에서 세라믹 기판(100)이 휘어지는 현상이 발생한다. 경험적 데이터에 의하면, 전극 패턴으로 형성된 상부 금속층(120)의 전체 부피를 홈이 없는 평판 형태인 하부 금속층(130)의 전체 부피로 나눈 부피비는 약 0.76이며, 200℃ 이상에서 negative warpage일 때의 평균 휨 값은 약 0.358mm로 상당히 큰 변화가 발생하는 것으로 나타난다. 이러한 휨 발생은 전체 생산량에서 비교적 큰 비중을 차지하여 지속적인 생산 손실의 문제를 야기시키고 있다.
또한, 상부 금속층(120) 및 하부 금속층(130)은 열전도도가 우수한 Cu, Al 등의 재료로 이루어지는데, 이들 재료는 열팽창 계수가 17.8ppm/m·K 이상이기 때문에 200℃ 이상의 고온에서 휨이 크게 발생하는 문제점이 있다. 이와 같이, 세라믹 기판(100)은 상하부 금속층(120,130)의 크기 및 형상, 열팽창 계수 등에 따라 휨이 발생하게 된다.
세라믹 기판(100)의 상부 금속층(120)은 회로패턴으로 형성되고, 반도체 칩이 실장되도록 구성되기 때문에 그 형태나 두께, 길이 등이 고정되어 설계되는 경우가 많다. 따라서, 본 발명의 실시예에 따른 세라믹 기판 유닛(1)은 세라믹 기판(100)의 세라믹 기재(110)에 접합되는 상부 금속층(120)의 부피를 계산하고, 상부 금속층(120)의 부피에 대응되는 소정의 부피를 갖도록 하부 금속층(130)의 상면에 복수의 홈(133)을 형성함으로써 고온에서 발생하는 휨 현상을 억제할 수 있다.
구체적으로, 상부 금속층(120)의 전체 부피를 하부 금속층(130)의 전체 부피로 나눈 부피비는 0.9 내지 1.1 범위 내에 있도록 설계되는 것이 바람직하고, 휨을 최소화하기 위해 부피비는 1.0에 가깝도록 설계되는 것이 더 바람직하다. 여기서, 전체 부피는 전체 면적과 두께의 곱으로 계산될 수 있다.
상부 금속층(120) 및 하부 금속층(130)의 두께는 0.3mm 내지 20mm 범위일 수 있다. 본 발명의 세라믹 기판 유닛(1)은 파워모듈에 적용이 가능하므로 상부 금속층(120) 및 하부 금속층(130)의 두께는 파워모듈의 두께를 고려하여 설계될 수 있다. 파워모듈은 반도체 칩이 실장되므로 반도체 칩을 외부 환경으로부터 보호하기 위하여 에폭시 계열의 몰딩 수지로 밀봉되는데, 이때 몰딩 금형을 이용하므로 몰딩 금형의 높이를 고려하여 상부 금속층(120) 및 하부 금속층(130)의 두께가 설계될 수도 있다. 이와 같이, 상부 금속층(120) 및 하부 금속층(130)의 두께는 제품, 공정 조건, 방열 등을 고려하여 설계되기 때문에 추후에 변경하기가 어렵다.
본 발명의 세라믹 기판 유닛(1)은 상부 금속층(120) 및 하부 금속층(130)의 두께를 변경하는 것에 한계가 있어 휨을 억제하는 것이 어려운 문제점을 해결할 수 있다. 즉, 본 발명의 세라믹 기판 유닛(1)은 하부 금속층(130)의 상면 일부분을 두께 방향으로 식각하여 복수의 홈(133)을 형성하기 때문에 하부 금속층(130)의 전체 두께를 변화시키지 않으면서도 하부 금속층(130)의 부피가 감소하여 상부 금속층(120)/하부 금속층(130)의 부피비가 0.9 내지 1.1 범위 내에 있도록 조절될 수 있다. 이와 같이, 본 발명은 하부 금속층(130)에 형성되는 복수의 홈(133)의 크기(체적)를 제어하여 상부 금속층(120)과 하부 금속층(130)의 부피 차이로 인해 발생하는 휨 현상을 억제할 수 있다.
한편, 본 발명의 세라믹 기판 유닛(1)은 세라믹 기재(110)의 상면(111)과 상부 금속층(120)의 하면 사이, 세라믹 기재(110)의 하면(112)과 하부 금속층(130)의 상면(131) 사이에 배치되고, 세라믹 기재(110)에 상부 금속층(120) 및 하부 금속층(130)을 접합시키는 브레이징 필러(10)를 구비할 수 있다. 여기서, 브레이징 필러(10)는 도 3에 도시된 바와 같이 하부 금속층(130)의 상면에서 복수의 홈(133)을 제외한 영역에 배치될 수 있다. 따라서, 하부 금속층(130)은 복수의 홈(133)이 공극인 상태를 유지하면서 세라믹 기재(110)에 접합될 수 있다.
브레이징 필러(10)는 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 여기서, Ag와 Cu는 열전도도가 높아 접합력을 높이는 역할과 동시에 열 전달을 용이하게 하여 방열 효율을 높일 수 있다. 또한, Ti는 젖음성이 좋아 Ag와 Cu가 접합면에 용이하게 부착되게 할 수 있다.
한편, 히트싱크(200)는 상부 금속층(120)에 실장되는 반도체 칩에서 발생하는 열을 방열하기 위해 사용되는 것으로, 방열 효율을 높일 수 있는 소재로 형성될 수 있다. 일 예로, 히트싱크(200)는 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있다. 여기서, Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu의 소재는 열전도도가 우수하고, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu의 소재는 저열팽창 계수를 가져 세라믹 기판(100)과 접합 시 휨 발생을 최소화할 수 있다.
히트싱크(200)는 공랭식, 수냉식 중 어느 하나의 냉각 방법에 의해 동작할 수 있다. 여기서, 공랭식은 냉매로서 공기가 공급될 수 있고, 수냉식은 냉매로서 냉각수가 펌핑력에 의해 순환 공급될 수 있다. 본 실시예에서는 본체부(210)의 하면에 막대 형상인 복수의 돌출부(220)가 서로 간격을 두고 수평으로 배치된 슬릿 타입의 히트싱크(200)를 도시하였으나, 이에 한정되지 않으며, 히트싱크(200)는 Micro Channel, Pin Fin, Micro Jet, Slit 타입 등의 다양한 히트싱크가 접합될 수 있다.
비록 도시되지는 않았으나, 히트싱크(200)는 세라믹 기판(100)의 하부 금속층(130)에 접합층(미도시)을 매개로 접합될 수 있다. 이때, 접합층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어진 브레이징 접합층 또는 Ag 소결 접합층일 수 있다. 접합층이 브레이징 접합층일 경우, 브레이징 접합층은 세라믹 기판(100)의 하부 금속층(130)과 히트싱크(200) 사이에 배치될 수 있고, 브레이징 온도에서 세라믹 기판(100)과 히트싱크(200)를 일체로 접합시킬 수 있다. 브레이징 온도는 450℃ 이상에서 수행될 수 있다. Ag, AgCu 및 AgCuTi는 열전도도가 높아 접합력을 높이는 역할과 동시에 세라믹 기판(100)과 히트싱크(200) 간의 열 전달을 용이하게 하여 방열 효율을 높일 수 있다.
접합층이 Ag 소결 접합층일 경우, 접합층은 Ag 소결체를 포함하는 재료로 이루어질 수 있다. 일 예로, 접합층이 Ag 소결체 필름일 경우, Ag 소결체 필름은 세라믹 기판(100)의 하부 금속층(130)과 히트싱크(200) 사이에 배치될 수 있고, 이 상태에서 압력을 가하여 경화시킴으로써 세라믹 기판(100)과 히트싱크(200)가 일체로 접합될 수 있다. 이와 같이, 세라믹 기판(100)과 히트싱크(200)는 브레이징 접합, Ag Sintering 접합과 같은 접합 방식에 의해 서로 기밀하게 접합되어 접합 강도가 높고, 고온 신뢰성이 우수하다.
도 4는 본 발명의 다른 실시예에 따른 세라믹 기판 유닛의 세라믹 기판에서 상부 금속층 및 세라믹 기재를 생략하여 도시한 평면도이며, 도 5는 도 4의 A-A'선에 따라 세라믹 기판을 자른 형태를 도시한 단면도이다.
도 4 및 도 5에 도시된 바에 의하면, 본 발명의 다른 실시예에 따른 세라믹 기판 유닛(1')은 세라믹 기판(100')의 하부 금속층(130')은 상면에 복수의 홈(133')이 4x4의 행렬로 배치되어 총 16개가 구비될 수 있다. 이와 같이, 하부 금속층(130')은 상면(131')에 복수의 홈(133')이 서로 일정 간격 이격되게 행렬 형태로 배치될 수 있다. 이러한 복수의 홈(133')은 상면(131') 전체 영역 또는 설정된 영역에 걸쳐 균일하게 행렬 형태로 배치될 수 있다. 또한, 복수의 홈(133')은 axb 행렬(a 및 b는 각각 2 이상의 자연수)로 배치될 수 있다. 본 실시예에서는 사각 형태의 복수의 홈(133')이 4x4의 행렬로 배치되어 총 16개인 예를 도시하고 있으나, 복수의 홈(133')의 개수 및 형상은 이에 한정되지 않는다.
도 6은 본 발명의 일 실시예에 따른 세라믹 기판 유닛 제조방법을 도시한 흐름도이다.
본 발명의 일 실시예에 따른 세라믹 기판 유닛 제조방법은 도 6에 도시된 바와 같이, 세라믹 기재(110)를 준비하는 단계(S10)와, 반도체 칩이 실장되도록 구성된 상부 금속층(120)을 준비하는 단계(S20)와, 상면에 복수의 홈(133)이 형성된 하부 금속층(130)을 준비하는 단계(S30)와, 세라믹 기재(110)의 상면(111)에 상부 금속층(120)을 접합하고, 세라믹 기재(110)의 하면(112)에 하부 금속층(130)을 접합하는 단계(S40)와, 하부 금속층(130)의 하면에 히트싱크(200)를 접합하는 단계(S50)를 포함할 수 있다. 여기서, 각각의 단계는 순차적으로 수행되거나, 서로 순서를 바꾸어 수행될 수 있고, 실질적으로 동시에 수행될 수도 있다.
세라믹 기재(110)를 준비하는 단계(S10)에서, 세라믹 기재(110)는 알루미나(Al2O3), AlN, SiN, Si3N4, ZTA(Zirconia Toughened Alumina) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
상부 금속층(120)을 준비하는 단계(S20)에서, 상부 금속층(120)은 회로패턴 형상으로 구비될 수 있다. 또한, 상부 금속층(120)은 금속박 형태로 구비되어 세라믹 기재(110)의 상면에 브레이징 접합되고, 이후에 에칭에 의해 반도체 칩이 실장하기 위한 전극 패턴으로 형성될 수도 있다. 상부 금속층(120)은 Cu, Cu합금(CuMo 등), OFC, EPT Cu, Al 중 하나로 이루어지는 것을 일 예로 할 수 있다.
하부 금속층(130)을 준비하는 단계(S30)에서, 하부 금속층(130)의 하면(132)은 히트싱크(200)와의 접합 면적을 넓혀 방열 효율을 높일 수 있도록 평면으로 형성될 수 있다. 이러한 하부 금속층(130)의 하면(132)은 히트싱크(200)와 공극 없이 접합될 수 있다. 반면, 하부 금속층(130)의 상면(131)은 복수의 홈(133)이 형성될 수 있다. 복수의 홈(133)은 세라믹 기재(110)의 하면(112)과 하부 금속층(130)의 상면(131) 사이에서 공극을 형성할 수 있다.
하부 금속층(130)을 준비하는 단계(S30)는, 상부 금속층(120)의 전체 부피를 하부 금속층(130)의 전체 부피로 나눈 부피비가 0.9 내지 1.1 범위 내에 있도록 복수의 홈(133)을 형성할 수 있다. 여기서, 복수의 홈(133)은 하부 금속층(130)의 상면 일부를 두께 방향으로 식각하여 형성할 수 있다. 또는 복수의 홈(133)은 하부 금속층(130)의 상면 일부를 기계적으로 가공하여 형성할 수도 있다.
하부 금속층(130)을 준비하는 단계(S30)에서, 복수의 홈(133)은 axb 행렬(a 및 b는 각각 2 이상의 자연수)로 배치될 수 있다. 예컨대, 복수의 홈(133)은 도 2와 같이 2x2의 행렬로 배치되어 총 4개가 구비될 수 있고, 도 4와 같이 4x4의 행렬로 배치되어 총 16개가 구비될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 세라믹 기판 유닛 제조방법은 하부 금속층(130)의 상면 중 일부분을 두께 방향으로 식각하여 복수의 홈(133)을 형성하기 때문에 하부 금속층(130)의 전체 두께를 변화시키지 않으면서도 하부 금속층(130)의 부피를 조절하여 상부 금속층(120)/하부 금속층(130)의 부피비를 0.9 내지 1.1 범위 내에 있도록 제어할 수 있다. 이와 같이, 상부 금속층(120)/하부 금속층(130)의 부피비가 특정 범위 내에 있도록 제어함에 따라 고온에서 휨 현상을 억제할 수 있다.
세라믹 기재(110)의 상면(111)에 상부 금속층(120)을 접합하고, 세라믹 기재(110)의 하면(112)에 하부 금속층(130)을 접합하는 단계(S40)는, 세라믹 기재(110)의 상면(111)과 상부 금속층(120)의 하면 사이, 세라믹 기재(110)의 하면(112)과 하부 금속층(130)의 상면(131) 사이에 브레이징 필러(10)를 배치하는 단계(S41)와, 브레이징 필러(10)를 용융시켜 브레이징 하는 단계(S42)를 포함할 수 있다.
브레이징 필러(10)를 배치하는 단계(S41)에서, 브레이징 필러(10)는 세라믹 기재(110)의 상면(111)과 상부 금속층(120)의 하면 사이, 세라믹 기재(110)의 하면(112)과 하부 금속층(130)의 상면(131) 사이에 배치되되, 도 3에 도시된 바와 같이 하부 금속층(130)의 상면에서 복수의 홈(133)을 제외한 영역에 배치될 수 있다. 따라서, 하부 금속층(130)은 복수의 홈(133)이 공극인 상태를 유지하면서 세라믹 기재(110)에 접합될 수 있다.
브레이징 필러(10)를 배치하는 단계(S41)는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러(10)를 배치할 수 있다. 브레이징 필러(10)는 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 브레이징하는 단계(S42)는 450℃ 이상, 바람직하게는 780~900℃에서 수행하고, 브레이징 중에 접합력을 높이기 위해 상부 중량 또는 가압을 실시할 수 있다. 이러한 브레이징 접합은 솔더프리폼의 사용처럼 진공접합설비 등을 요구하지 않으므로 공정단순화가 가능하고, 상부 중량 또는 가압을 실시함으로써 기공 결함이 방지되며 접합강도가 높아지므로 높은 접합 신뢰성을 갖는다.
히트싱크(200)를 접합하는 단계(S50)는, 세라믹 기판(100)의 하부 금속층(130)과 히트싱크(200) 사이에 형성된 접합층(미도시)을 매개로 히트싱크(200)를 하부 금속층(130)에 접합하며, 접합층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어지거나, Ag 소결체를 포함하는 재료로 이루어질 수 있다. 접합층이 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어진 브레이징 접합층일 경우, 브레이징 접합층은 하부 금속층(130)과 히트싱크(200) 사이에 배치될 수 있고, 브레이징 온도에서 세라믹 기판(100)과 히트싱크(200)를 일체로 접합시킬 수 있다. 이러한 접합층은 도금, 페이스트 도포, 포일(foil) 부착 중 어느 하나의 방법에 의해 형성될 수 있고, 두께는 약 5㎛ 내지 100㎛일 수 있다. 브레이징 접합은 450℃ 이상, 바람직하게는 780~900℃에서 수행될 수 있고, 접합력을 높이기 위해 브레이징 중에 지그에 의한 가압을 실시할 수 있다.
접합층이 Ag 소결 접합층일 경우, 접합층은 Ag 소결체를 포함하는 재료로 이루어질 수 있다. 일 예로, 접합층이 Ag 소결체 필름일 경우, Ag 소결체 필름이 하부 금속층(130)과 히트싱크(200) 사이에 배치될 수 있고, 이 상태에서 압력을 가하여 경화시킴으로써 세라믹 기판(100)과 히트싱크(200)가 일체로 접합될 수 있다.
상술한 본 발명의 세라믹 기판 유닛은 파워모듈에 적용하여 반도체 칩의 다중 다량 접속과 방열 효과를 모두 확보할 수 있고 소형화에도 기여하므로 파워모듈의 성능을 보다 향상시킬 수 있다.
상술한 본 발명의 세라믹 기판 유닛은 파워모듈 외에도 고전력에 사용되는 다양한 모듈 부품에 적용 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1: 세라믹 기판 유닛 10,10': 브레이징 필러
100,100': 세라믹 기판 110,110': 세라믹 기재
111,111': 세라믹 기재의 상면 112,112': 세라믹 기재의 하면
120,120': 상부 금속층 130,130': 하부 금속층
131,131': 하부 금속층의 상면 132,132': 하부 금속층의 하면
200: 히트싱크 210: 본체부
220: 돌출부

Claims (13)

  1. 세라믹 기판; 및
    상기 세라믹 기판에 접합된 히트싱크를 구비하고,
    상기 세라믹 기판은,
    세라믹 기재의 상면에 형성되고, 반도체 칩이 실장되도록 구성된 상부 금속층; 및
    상기 세라믹 기재의 하면에 형성되고, 하면에 상기 히트싱크가 접합되는 하부 금속층을 구비하며,
    상기 하부 금속층은 상기 세라믹 기재의 하면과 대향하는 상면에 복수의 홈이 형성되고, 상기 복수의 홈은 상기 세라믹 기재의 하면과 상기 하부 금속층의 상면 사이에서 공극을 형성하는 세라믹 기판 유닛.
  2. 제1항에 있어서,
    상기 상부 금속층의 전체 부피를 상기 하부 금속층의 전체 부피로 나눈 부피비는 0.9 내지 1.1인 세라믹 기판 유닛.
  3. 제1항에 있어서,
    상기 복수의 홈은 상기 하부 금속층의 상면 일부가 두께 방향으로 식각되어 형성된 세라믹 기판 유닛.
  4. 제1항에 있어서,
    상기 복수의 홈은 axb 행렬(a 및 b는 각각 2 이상의 자연수)로 배치된 세라믹 기판 유닛.
  5. 제1항에 있어서,
    상기 하부 금속층의 하면은 평면으로 구비되어 상기 히트싱크와 공극 없이 접합되는 세라믹 기판 유닛.
  6. 제1항에 있어서,
    상기 세라믹 기재의 상면과 상기 상부 금속층의 하면 사이, 상기 세라믹 기재의 하면과 상기 하부 금속층의 상면 사이에 배치되고, 상기 세라믹 기재에 상기 상부 금속층 및 상기 하부 금속층을 접합시키는 브레이징 필러를 구비하는 세라믹 기판 유닛.
  7. 제6항에 있어서,
    상기 브레이징 필러는 상기 하부 금속층의 상면에서 상기 복수의 홈을 제외한 영역에 배치된 세라믹 기판 유닛.
  8. 세라믹 기재를 준비하는 단계;
    반도체 칩이 실장되도록 구성된 상부 금속층을 준비하는 단계;
    상면에 복수의 홈이 형성된 하부 금속층을 준비하는 단계;
    상기 세라믹 기재의 상면에 상기 상부 금속층을 접합하고, 상기 세라믹 기재의 하면에 상기 하부 금속층을 접합하는 단계; 및
    상기 하부 금속층의 하면에 히트싱크를 접합하는 단계를 포함하고,
    상기 복수의 홈은 상기 세라믹 기재의 하면과 상기 하부 금속층의 상면 사이에서 공극을 형성하는 세라믹 기판 유닛 제조방법.
  9. 제8항에 있어서,
    상기 하부 금속층을 준비하는 단계는,
    상기 상부 금속층의 전체 부피를 상기 하부 금속층의 전체 부피로 나눈 부피비가 0.9 내지 1.1이 되도록 상기 복수의 홈을 형성하는 세라믹 기판 유닛 제조방법.
  10. 제8항에 있어서,
    상기 하부 금속층을 준비하는 단계는,
    상기 하부 금속층의 상면 일부를 두께 방향으로 식각하여 상기 복수의 홈을 형성하는 세라믹 기판 유닛 제조방법.
  11. 제8항에 있어서,
    상기 하부 금속층을 준비하는 단계에서,
    상기 복수의 홈은 axb 행렬(a 및 b는 각각 2 이상의 자연수)로 배치된 세라믹 기판 유닛 제조방법.
  12. 제8항에 있어서,
    상기 세라믹 기재의 상면에 상기 상부 금속층을 접합하고, 상기 세라믹 기재의 하면에 상기 하부 금속층을 접합하는 단계는,
    상기 세라믹 기재의 상면과 상기 상부 금속층의 하면 사이, 상기 세라믹 기재의 하면과 상기 하부 금속층의 상면 사이에 브레이징 필러를 배치하는 단계; 및
    상기 브레이징 필러를 용융시켜 브레이징하는 단계를 포함하는 세라믹 기판 유닛 제조방법.
  13. 제12항에 있어서,
    상기 브레이징 필러를 배치하는 단계는,
    페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러를 배치하는 세라믹 기판 유닛 제조방법.
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