TW201407737A - 具有內建定位件、中介層、以及增層電路之複合線路板 - Google Patents

具有內建定位件、中介層、以及增層電路之複合線路板 Download PDF

Info

Publication number
TW201407737A
TW201407737A TW102127126A TW102127126A TW201407737A TW 201407737 A TW201407737 A TW 201407737A TW 102127126 A TW102127126 A TW 102127126A TW 102127126 A TW102127126 A TW 102127126A TW 201407737 A TW201407737 A TW 201407737A
Authority
TW
Taiwan
Prior art keywords
interposer
positioning member
layer
dielectric layer
build
Prior art date
Application number
TW102127126A
Other languages
English (en)
Other versions
TWI493674B (zh
Inventor
Charles W C Lin
Chia-Chung Wang
Original Assignee
Bridge Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Bridge Semiconductor Corp filed Critical Bridge Semiconductor Corp
Publication of TW201407737A publication Critical patent/TW201407737A/zh
Application granted granted Critical
Publication of TWI493674B publication Critical patent/TWI493674B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本發明係有關於一種複合線路板，其包括一中介層、一定位件、一加強層、以及一增層電路。該定位件側向對準該中介層之外圍邊緣，並於該中介層之外圍邊緣外側向延伸。該中介層延伸進入該加強層之一通孔，且與該增層電路電性連接，該增層電路覆蓋該定位件、該中介層、以及該加強層，且提供中介層之信號路由。該加強層提供該增層電路機械性支撐、接地/電源平面，以及散熱座。

Description

具有內建定位件、中介層、以及增層電路之複合線路板
本發明係關於一種複合線路板，尤指一種具有內建定位件之複合線路板，其包括中介層、定位件、加強層、以及增層電路。
傳統的覆晶封裝包括翻轉之半導體晶片，且透過焊錫凸塊之陣列連接到層壓基板上，一般來說，層壓基板上之配位接觸墊(matching contact pads)之間距較背接觸墊(backside contact pads)精細，從而使該層壓基板可容納高I/O值之晶片，且可使封裝之組體容易貼附於下一層組體之印刷電路板。為了滿足更精細的功能以及更高的性能要求，現代的半導體晶片係使用低K值之介電材料作為中間層材料。當低K值之介電材料為多孔性材料、脆弱、且對介面應力非常敏感時，傳統的覆晶封裝會面臨由於低K值晶片以及層壓基板之間熱膨脹係數不匹配，導致各種可靠度問題以及良率的問題。因此，需要透過具有穿孔的中介層做為緩衝，該具有穿孔之中介層之熱膨脹係數與該低K值晶片相似，以解決良率以及可靠度之問題。
多種具有通孔之中介層，如矽、玻璃、或熱膨 脹率與矽相似之陶瓷皆適合此一目的。具有穿孔之中介層可使用焊錫凸塊貼附於層壓基板上，或可嵌埋於該增層電路中以形成複合線路板，進而更加提升整體電性性能。然而，當複合線路板為非對稱結構時以及中介層之熱膨脹係數與增層電路不同時，複合線路板很容易發生彎曲的現象，導致中介層無法設置低K值半導體晶片的情形。此外，當中介層需於形成內部連接之高度精準之導電盲孔之前被設置於電路上時，若中介層的放置的精準度並不確實，或中介層下之晶片黏著劑於其固化時會「再流動」，則不可能使雷射光束對準接觸墊，因此，可能導致產率或可靠度的劣化。
本發明係有鑑於以上的情形而發展，其目的在於提供一種複合線路板，其中，一中介層係固定於一增層電路上，以用於一連線晶片以及增層電路，且可避免中介層之變形以及彎曲的現象，且透過導電盲孔，可穩固地維持中介層以及增層電路間之電性連接。因此，本發明提供了一種複合線路板，其包括了中介層、定位件、加強層、以及增層結構。
於一較佳實施例中，該定位件係作為該中介層之一配置導件，該定位件側向對準於該中介層之外圍邊緣並於該中介層之外圍邊緣外側向延伸，該中介層延伸進入該加強層之一通孔並電性連接該增層電路。該增層電路覆蓋該定位件、該中介層、以及該加強層，並提供中介層信 號路由。該加強層可提供增層電路之機械性支撐，接地/電源平面，以及作為散熱座。
該定位件可由金屬、光敏性塑膠材料、或非光 敏性材料製備而成。舉例來說，該定位件基本上可由銅、鋁、鎳、鐵、錫、或其合金所製備，該中介層亦可由環氧樹脂或聚醯亞胺所製備。
該加強層可延伸至該線路板之外圍邊緣，以提 供該增層電路以及該中介層之機械性支撐，且該加強層可為單層結構或多層結構(例如一線路板、或多層陶瓷版、或基板與導電層之層壓板)。該加強層可由陶瓷、金屬、或其他無機材料所製成，如氧化鋁(Al2O3)、氮化鋁(AlN)、氮化矽(SiN)、矽(Si)、銅(Cu)、鋁(Al)、不鏽鋼等。該加強層也可由如銅箔層壓板之有機材料所製成。
該中介層係包括一或多個第一接觸墊以及一 或多個第二接觸墊於相反的兩個表面上，可位於通孔中或延伸於該通孔中或該通孔外係由定位件所定義之預定位置。 在任一情況下，該中介層以及該定位件延伸進入該通孔，且該定位件靠近該中介層之外圍邊緣，且於側向方向上側向對準該中介層之外圍邊緣，並於該中介層之外圍邊緣外側向延伸，以避免該中介層之不必要移動。此外，該中介層可進一步包括多個連接元件(如穿孔)以電性連接面朝第一垂直方向之該第一接觸墊以及面朝第二垂直方向且顯露於通孔之該第二接觸墊。舉例來說，該中介層可為矽、玻璃、或陶瓷中介層。
該增層電路可包括一第一介電層、以及一或多 個第一導線。舉例來說，該第一介電層係於第一垂直方向覆蓋該中介層、該定位件、以及該加強層，並可延伸至該線路板之外圍邊緣，且該第一導線係於第一垂直方向自該第一介電層延伸。
該第一介電層係包括一或多個第一盲孔，其設 置鄰接該中介層之該第一接觸墊，以及選擇性地鄰接該加強層。一或多個第一導線係設置於該第一介電層上(例如自該第一介電層朝該第一垂直方向延伸，且於該第一介電層上側向延伸)以及於該第二垂直方向延伸進入該第一盲孔中，以提供該中介層之第一接觸墊之信號路由，以及選擇性地提供該加強層之電性連接。具體而言，該第一導線可直接接觸該第一接觸墊以提供該中介層之信號路由，且從而該中介層以及該增層電路間之電性連接可不含焊料。該第一導線也可直接接觸加強層以接地或電性連接沉積於其上之如薄膜電阻或電容之被動元件。
若需要額外之信號路由，該增層電路可包括額 外的介電層、額外的盲孔層、以及額外的導線層。舉例來說，該增層電路可更包括一第二介電層、一或多個第二盲孔、以及一或多個第二導線。具有一或多個第二盲孔之該第二介電層係被設置於該第一介電層以及該第一導線上(例如自該第一介電層以及該第一導線朝該第一垂直方向延伸)且可延伸至該線路板之外圍邊緣。該第二盲孔係被設置鄰接於該第一導線。一或多個第二導線係被設置於該第二介 電層上(例如自該第二介電層朝該第一垂直方向延伸，且於該第二介電層上側向延伸)，且於該第二垂直方向延伸進入該第二盲孔中，以提供該第一導線之電性連接。此外，該第一盲孔以及該第二盲孔可具有相同的大小，且該第一介電層、該第一導線、該第二介電層、以及該第二導線可具有平坦的延伸表面，其面朝該第一垂直方向。
該增層電路可包括一或多個內連接墊，以提供 下一層組體或另一電子設備(如半導體晶片、塑膠封裝、或另一半導體組體)之電性連接。該內連接墊係於第一垂直方向延伸至該第一導線或延伸至該第一導線上，且包括面朝該第一垂直方向顯露之接觸面。舉例來說，該內連接墊可鄰接於該第二導線且與該第二導線一體成型。此外，該第一導線以及該第二導線可提供內連接墊以及該中介層之該第一接觸墊之間之電性連接，該中介層係設置於該加強層之通孔中。其結果是，該些電性接點(即該中介層之第二電性接墊以及該增層結構之內連接墊)可彼此電性連接，且位於線路板上面朝相反垂直方向的相反表面上，如此一來，該線路板便可使用作為三維半導體組體。
本發明之複合線路板可更包括一配置導件，該 加強層之配置導件可靠近該加強層之外圍邊緣，側向對準於該加強層之外圍邊緣，且於該加強層之外圍邊緣外側向延伸。如同該定位件，該加強層之配置導件可由金屬、光敏性塑膠材料、或非光敏性塑膠材料製備而成，如銅、鋁、鎳、鐵、錫、合金、環氧化物或聚醯亞胺。
該定位件以及該配置導件可於該第二垂直方 向接觸該第一介電層，並自該第一介電層朝該第二垂直方向延伸，且具有圖案以分別避免該中介層以及該加強層之不必要移動。舉例來說，該定位件以及該配置導件可包括一連續或不連續之條板或突柱陣列，該定位件以及該配置導件可同時形成且具有相同或不同的圖案。具體來說，該定位件可側向對齊該中介層之四個側表面，以停止該中介層之橫向位移。舉例來說，該定位件可沿著中介層之四個側面、兩個對角、或四個角對齊，且該中介層以及該定位件間之間隙較佳約於0.001至1毫米的範圍之內，該中介層可藉由該定位件與該通孔之內壁保持距離，且可添加接合材料至該中介層以及該加強層之間以增加其剛性。此外，該定位件亦可靠近並對齊該通孔之內側壁以停止該加強層之橫向位移。同理，該配置導件可側向對齊於該加強層之四個外側表面，以停止該加強層之橫向位移。舉例來說，該配置導件可沿著該加強層之四個外側面、兩個外對角、或四個外角對齊，且該加強層之外圍邊緣以及該配置導件間之間隙較佳約於0.001至1毫米的範圍之內，此外，該定位件以及該配置導件之厚度範圍較佳為10至200微米。
該中介層以及該加強層可使用一黏著劑固定 且機械性的連接於該增層結構上。該黏著劑可接觸該中介層、該加強層、該定位件、以及該配置導件，且介於該中介層以及該增層電路之間，以及介於該加強層以及該增層電路之間。在任何的情況下，該黏著劑可與該定位件以及 該配置導件於該第一垂直方向共平面，且於第二垂直方向低於該定位件以及該配置導件。當該中介層以及該加強層下方之該黏著劑係於該第二垂直方向低於該定位件以及該配置導件時，該定位件以及該配置導件可防止該中介層以及該加強層因固化黏著劑造成之不必要的位移。
本發明亦提供了一種三維半導體組件，其中如晶片之半導體元件可電性連接至該中介層之該第二接觸墊。該半導體元件可使用各種連接媒介以電性連接至由該加強層之該通孔顯露之該第二接觸墊，該連接媒介係包括打線或焊料凸塊以作為電性連接點。
該組體可為一級或二級之單一晶片或多晶片之裝置。舉例來說，該組體可為包括單一晶片或多晶片之一級封裝結構。另外，該組體可為包含單一封裝體或多個封裝體之二級封裝結構，且各個封裝體可包括單一晶片或多個晶片。
本發明具有許多優點，其中，該加強層可提供電源/接地之平台、散熱座以及該中介層以及該增層電路之穩定的機械支撐。該定位件可準確地限制該中介層之放置位置，以避免該因該中介層的橫向位移導致該中介層以及該增層電路間之電性連接錯誤，進而大幅度的改善了產品良率。該中介層以及該增層電路間之電性連接不含焊料，因此有利於展現高I/O值以及高性能。該線路板以及使用其之該半導體組體之可靠度高、價格低廉、且非常適合大量製造生產。
本發明之上述及其他特徵與優點將於下文中藉由各種較佳實施例進一步加以說明。
11‧‧‧金屬層
113‧‧‧定位件
111‧‧‧凹穴
131‧‧‧黏著劑
101、102、103‧‧‧複合線路板
110‧‧‧三維組體
115‧‧‧配置導件
21‧‧‧介電層
23‧‧‧支撐板
20‧‧‧增層電路
211‧‧‧第一介電層
241‧‧‧第一導線
21’‧‧‧內介電層
261‧‧‧第二介電層
281‧‧‧第二導線
284‧‧‧內連接墊
24‧‧‧金屬層
213‧‧‧第一盲孔
291‧‧‧防焊層材料
24’‧‧‧被覆層
263‧‧‧第二盲孔
293‧‧‧開口
31‧‧‧中介層
311‧‧‧第一表面
313‧‧‧第二表面
312‧‧‧第一接觸墊
314‧‧‧第二接觸墊
41‧‧‧加強層
411‧‧‧通孔
51‧‧‧晶片
61‧‧‧凸塊
參考隨附圖式，本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭，其中：圖1A及圖1B為本發明之一實施態樣中，於一介電層上形成一定位件之方法剖視圖。
圖1C為圖1B之俯視圖。
圖1A’及1B’為本發明之一實施態樣中，於一介電層上形成一定位件之另一方法剖視圖。
圖1C’為圖1B’之俯視圖。
圖1D-1G為本發明定位件之各種參考形式之俯視圖。
圖2A及2B各自為本發明之一實施態樣中，將中介層設置於其上之結構剖視圖以及俯視圖。
圖3A以及3B各自為本發明之一實施態樣中，將加強層設置於其上之結構剖視圖及俯視圖。
圖4A-4G為根據本發明一實施態樣之複合線路板之製備方法剖視圖，其係包括一中介層、一定位件、一加強層、以及一電性連接至中介層之增層電路。
圖5為本發明一實施態樣中之三維組體剖視圖，其係包括一貼附於複合電路板之中介層之半導體元件。
圖6A-6D為本發明之另一實施態樣之複合線路板之製備方法剖視圖，其係包括一中介層、一定位件、一加強層、以及一電性連接於中介層以及加強層之一增層電路。
圖7A以及7B各自為本發明之再一實施態樣之複合線路板之剖視圖及俯視圖，其係包括一中介層、一定位件、一配置導件、一加強層、以及電性連接至中介層之一增層電路。
在下文中，將提供實施例以詳細說明本發明之實施態樣。本發明之其他優點以及功效將藉由本發明所揭露之內容而更為顯著。應當注意的是，該些隨附圖式為簡化之圖式，圖式中所示之組件數量、形狀、以及大小可根據實際條件而進行修改，且元件的配置可能更為複雜。本發明中也可進行其他方面之實踐或應用，且不背離本發明所定義之精神與範疇之條件下，可進行各種變化以及調整。
[實施例1]
圖1A及1B為本發明之實施態樣中，於一介電層上形成一定位件之方法剖視圖，且圖1C為圖1B之俯視圖。
圖1A為包括金屬層11、介電層21、以及支撐板23之層壓結構剖視圖。圖中所示之金屬層11為厚度為50微米之銅層，然而，金屬層11也可為各種金屬材料，並不受限於銅層。此外，金屬層11可藉由各種技術而被沉積於介電層21上，包括層壓、電鍍、無電電鍍、蒸鍍、濺鍍及其組合以沉積單層或多層之結構，且其厚度較佳為10至200微米之範圍內。
介電層21通常為環氧樹脂、玻璃環氧樹脂、 聚醯亞胺、及其類似物所製成，且具有50微米之厚度。在此實施態樣中，介電層21介於金屬層11以及支撐板23之間。然而，支撐板23在某些態樣下可被省略。支撐板23通常由銅所製成，但銅合金以及其他材料皆可被使用，支撐板23之厚度可於25至1000微米之範圍內，而以製程以及成本做為考量，其較佳為125至500微米之範圍內。在此實施態樣中，支撐板23為厚度200微米之銅板。
圖1B及1C各自為定位件113形成於介電層 21上之結構剖視圖及俯視圖。定位件113可藉由光刻法以及溼式蝕刻法移除金屬層11之選定部位而形成。在圖式中，定位件113包含矩形陣列之複數個金屬突柱，且與隨後設置於介電層21上之中介層的四個側面相符。然而，定位件的形式並不受限於此，且可為防止隨後設置之中介層之不必要位移之任何圖案。
圖1A’及1B’為本發明之實施態樣中，於一 介電層上形成一定位件之另一方法剖視圖，且圖1C’為圖1B’之俯視圖。
圖1A’為層壓一組凹穴111之剖視圖，該層 壓結構包括如上所述之金屬層11、介電層21、以及支撐板23，且凹穴111係經由移除金屬層11之選定部分而形成。
圖1B’以及圖1C’各自為定位件113形成於 介電層21上之結構剖視圖以及俯視圖。定位件113可經由分散或印刷一光敏性塑膠材料(如環氧樹脂、聚醯亞胺等) 或非光敏性材料於凹穴111中，接著移除整體金屬層11而形成。在此，圖式中之定位件113係為複數個樹脂突柱陣列，且符合隨後設置之中介層之兩個對角。
圖1D-1G為定位件之各種參考形式。舉例來說， 定位件113可由一連續或不連續之條板所組成，且符合隨後設置之中介層之四個側面(如圖1D及1E所示)、兩個對角、或四個角落(如圖1F及1G)。
圖2A及2B各自為使用黏著劑131將中介層 31設置於介電層21上之結構剖視圖以及俯視圖。中介層31包括第一表面311、與第一表面311相反之第二表面313、於第一表面311之第一接觸墊312、於第二表面313之第二接觸墊314、以及電性連接第一接觸墊312以及第二接觸墊314之穿孔(圖未示)。中介層31可為矽中介層、玻璃中介層、或陶瓷中介層，其係包含了導線圖案，該導線圖案係由第二接觸墊314之細微間距扇出至第一接觸墊312之粗間距。
定位件113可作為中介層31之配置導件，且 從而中介層31被準確地放置於一預定位置上，且中介層31之第一表面311係面朝介電層21。定位件113自介電層21朝向上方向延伸超出中介層31之第一表面311，且側向對準中介層31之四個側面，並側向延伸超出中介層31之四個側面。當定位件113靠近中介層31之四個側表面且符合中介層31之四個側表面，以及中介層31下之黏著劑131低於定位件113時，可避免中介層31於固化黏著劑時之任何不必要的位移。較佳地，中介層31以及定位件113之間的間 隙係於約0.001至1毫米之範圍內。
圖3A以及3B各自為使用黏著劑131將加強層 41設置於介電層21上之結構剖視圖及俯視圖。中介層31以及定位件113對準並插入加強層41之通孔411中，且使用黏著劑131將加強層41設置至介電層21上。通孔411係藉由機械性鑽孔而形成於加強層41上，亦可透過其他如沖壓及雷射鑽孔之技術形成。圖式中之加強層41為厚度為約0.6毫米之陶瓷片，但也可以是其他單層或多層結構，如多層電路板或金屬板。
中介層31以及通孔411之內側壁係藉由定位 件113而與彼此保持距離，定位件113係靠近且對齊於通孔411之四個內壁，且於加強層41下之黏著劑113低於定位件113，從而亦可避免加強層41於黏著劑131完全固化前有任何不必要的位移。此外，中介層31以及加強層41之間可添加一接合材料(圖未示)以增加其剛性。
圖4A-4G為根據本發明一實施態樣中，製備包 括一中介層、一定位件、一加強層、以及增層電路之複合線路板之剖視圖。
如圖4G所示，複合線路板101包括中介層13、 定位件113、加強層41、以及增層電路20。中介層31包括第一表面311、與第一表面311相反之第二表面313、於第一表面311之第一接觸墊312、於第二表面313之第二接觸墊314、以及電性連接第一接觸墊312以及第二接觸墊314之穿孔(圖未示)。中介層可為矽中介層、玻璃中介層、或陶 瓷中介層，其係包含了導線圖案，該導線圖案係由一第二接觸墊314之細微間距扇出至第一接觸墊312之粗間距。增層電路20係電性連接至中介層31，且包括第一介電層211、第一導線241、第二介電層261、以及包括內連接墊284之第二導線281。定位件113自第一介電層211朝向上方向延伸，且靠近中介層31之外圍邊緣。定位件113以及中介層31對齊於加強層41之通孔411，且延伸進入加強層41之通孔411。
圖4A為介電層21於向上方向顯露之結構剖視 圖。可經由多種方法移除支撐板23以顯露介電層21，如包括利用酸溶液(例如氯化鐵、硫酸銅溶液)或鹼溶液(例如氨溶液)之濕式化學蝕刻、電化學蝕刻、或機械程序(例如鑽孔或端銑刀)接著進行化學蝕刻。
圖4B為內介電層21’以及金屬層24層壓於介 電層21上之結構示意圖。圖中所示之金屬層24係厚度為15微米之銅層，且經由內介電層21’接合至介電層21上。 內介電層21’(如環氧樹脂、玻璃環氧樹脂、聚醯亞胺、及其類似物)之厚度通常為50微米，較佳地，介電層21以及內介電層21’為相同之材料。在此圖中，介電層21以及內介電層21’之組合被視為增層電路之第一介電層211。
或者，由圖4B所示之步驟可被省略，且介電 層21單獨作為增層電路之第一介電層211，且於形成穿過介電層21之盲孔後，直接被金屬化以形成導線。
圖4C為形成穿過黏著劑131、第一介電層211、 以及金屬層24之第一盲孔213，以顯露第一接觸墊312之結構示意圖。第一盲孔213可藉由各種技術形成，其包括雷射鑽孔、電漿蝕刻及微影技術。可使用脈衝雷射提高雷射鑽孔效能，或者，可使用金屬光罩以及雷射光束。舉例來說，可先蝕刻銅板以製造一金屬窗口後再照射雷射光束。 第一盲孔213通常具有50微米之直徑。
參照圖4D，形成於第一介電層211上之第一 導線241係經由沉積被覆層24’於金屬層24上，以及沉積進入第一盲孔213中，接著圖案化金屬層24及其上之被覆層24’而形成。被覆層24’可藉由各種技術沉積形成單層或多層結構，其包括電鍍、無電電鍍、蒸鍍、濺鍍及其組合。舉例來說，沉積被覆層24’係首先藉由將該結構浸入活化劑溶液中，使第一介電層211與無電鍍銅產生觸媒反應，接著以無電電鍍方式被覆一薄銅層做為晶種層，然後以電鍍方式將所需厚度之第二銅層形成於晶種層上。或者，於晶種層上沉積電鍍銅層前，該晶種層可藉由濺鍍方式形成如鈦/銅之晶種層薄膜。一旦達到所需之厚度，即可使用各種技術圖案化金屬層24以及被覆層24’以形成第一導線241，其包括濕蝕刻、電化學蝕刻、雷射輔助蝕刻及其與蝕刻光罩(圖未示)之組合，以定義出第一導線241。因此，第一導線241係自第一介電層211朝向下方向延伸，於第一介電層211上側向延伸，且於向上方向延伸進入第一盲孔213以電性連接第一接觸墊312。
為了便於說明，金屬層24以及於其上之被覆 層24’係以單一層表示，由於銅為同質被覆，金屬層間之界線(均以虛線繪示)可能不易察覺甚至無法察覺，然而被覆層24’與第一介電層211之間之界線則清楚可見。
圖4E為沉積第二介電層261於第一導線241 以及第一介電層211上之剖視圖。第二介電層261可為環氧樹脂、玻璃環氧樹脂、聚醯亞胺、及其類似物所製成，並經由各種技術形成，其包括膜壓合、輥輪塗佈、旋轉塗佈及噴塗沉積法，並通常具有50微米之厚度。較佳地，第一介電層211與第二介電層261為相同材料。
圖4F為形成穿過第二介電層261之第二盲孔 263，以顯露第一導線241之選定部分之結構剖視圖。如同第一盲孔213，第二盲孔263可藉由各種技術形成，其包括雷射鑽孔、電漿蝕刻及微影技術，且其直徑通常為50微米。 較佳地，第一盲孔213以及第二盲孔263具有相同的尺寸。
參照圖4G，第二導線281係形成於第二介電 層261上，第二導線281係自第二介電層261朝向下方向延伸，於第二介電層261上側向延伸，且於向上方向延伸進入第二盲孔263中，以電性連接第一導線241。
第二導線281可經由各種技術沉積為一導電層， 其包括電鍍、無電電鍍、濺鍍及其組合，接著經由各種方式圖案化該導電層，其包括濕蝕刻、電化學蝕刻、雷射輔助蝕刻及其與蝕刻光罩(圖未示)之組合，以定義出第二導線281。較佳地，第一導線241以及第二導線281係使用相同的材料且具有相同之厚度。
因此，如圖4G所示，完成之複合線路板101 包括了中介層31、定位件113、加強層41、以及增層電路20。於圖式中，增層電路20包括第一介電層211、第一導線241、第二介電層261、以及第二導線281。
中介層31以及加強層41係經由黏著劑131貼 附於第一介電層211上，黏著劑131接觸中介層31以及第一介電層211，且介於中介層31與第一介電層211、以及加強層41與第一介電層211之間，中介層31以及加強層41係由介於中介層31以及加強層41之間之定位件113而與彼此保持距離。定位件113自增層電路20之第一介電層211朝向上方向延伸，並靠近中介層31之外圍邊緣以及通孔411之內側壁。黏著劑131接觸定位件113，且於向下方向與定位件113共平面，並於向上方向低於定位件113。增層電路20之第一導線241直接接觸中介層31之第一接觸墊312，從而中介層31以及增層電路20間之電性連接不含焊料。
圖5為經由凸塊61將晶片51貼附於中介層31 上之三維組體110。由防焊層材料291之開口293顯露之內連接墊284可容納一導電接頭，如焊料凸塊、錫球、接腳等，作為與另一組體或外部元件之電性連接以及機械性附著。防焊層開口293可藉由各種方法形成，其包括微影製程、雷射鑽孔及電漿蝕刻。
[實施例2]
圖6A-6D為根據本發明之另一實施態樣中，製 備電性連接之第一導線與加強層之複合線路板之方法剖視 圖。為了簡要說明之目的，於實施例1中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖6A為圖1A-3A之步驟所製備之結構剖視圖。
圖6B為薄化支撐板23以形成具有所需厚度之金屬層24之結構剖視圖。圖中所示之金屬層24係厚度約為15微米之銅層，且介電層21被視為增層電路之第一介電層211。
圖6C為形成穿過第一介電層211以及黏著劑131之第一盲孔213之結構剖視圖。第一盲孔213對準並顯露第一接觸墊312以及加強層41。
圖6D為透過沉積金屬以及圖案化金屬層以於第一介電層211上形成第一導線241之結構剖視圖。第一導線241係經由沉積被覆層24’於金屬層24上，並進入第一盲孔213中，且接著圖案化金屬層24以及其上之被覆層24’而形成。被覆層24’係於向下方向覆蓋金屬層24且自金屬層24朝向下方向延伸，並朝向上方向延伸進入第一盲孔213以電性連接第一接觸墊312以及加強層41。
為便於圖示，金屬層24以及其上之被覆層24’係由單層表示，由於銅為同質被覆，金屬層間之界線(均以虛線繪示)可能不易察覺甚至無法察覺，然而被覆層24’與第一介電層211間之界線則清楚可見。
據此，如圖6D所示，完成之複合線路板102係包括中介層31、定位件113、加強層41、以及增層電路 20。在此圖中，增層電路20包括第一介電層211以及第一導線241，且與中介層31以及加強層41電性連接。
[實施例3]
圖7A以及7B各自為根據為本發明中再一實施 態樣之複合線路板103之剖視圖及俯視圖，該複合線路板103具有靠近加強層41之外圍邊緣之配置導件115。
在此實施例中，複合線路板103係由實施例1 所示之方法而製成，除了於移除金屬層11之選定部分時形成定位件113時同時形成配置導件115，以準確的定義加強層41之設置位置。配置導件115自第一介電層上211朝向上方向延伸超過加強層41之附著表面，並測向對準於加強層41之四個外側表面，且於側向方向延伸超過加強層41的四個外側表面。在圖式中，配置導件115為複數個金屬突柱，且於側向方向上符合加強層41的四個外側表面。然而，配置導件115的形式可為其他多種形式，其並不受限於此。由於配置導件115係於側向方向靠近並符合加強層41的四個外側表面，且加強層41下之黏著劑131低於配置導件115，因此於固化該黏著劑131時，可防止加強層41任何不必要的位移。而加強層41之外圍邊緣與配置導件115間之間隙較佳為0.001至1毫米之範圍之內。
上述之三維半導體組體以及線路板僅為說明 範例，本發明尚可透過其他多種實施例實現。此外，上述實施例可基於設計及可靠度之考量，彼此混合搭配使用或與其他實施例混合搭配使用。例如，加強層可包括陶瓷材 料或環氧類層壓體，且可嵌埋有單層導線或多層導線。加強層可包括多個通孔以容納額外的中介層、被動元件、或其他電子元件，且增層電路可包括額外之導線，以連接額外的中介層、被動元件、或其他電子元件。舉例來說，加強層可包括一通孔以放置一個中介層於其中，以及多個通孔以放置被動元件於其中。
如上述實施例所示，本發明之半導體元件可獨 自使用或與其他半導體元件共用一中介層。例如，可將單一半導體元件設置於中介層上，或將多個半導體元件設置於中介層上。舉例而言，可將四枚排列成2x2陣列之小型晶片附著於中介層上，而該中介層可提供額外接觸墊，以接收並執行額外晶片墊之路由。相較每一晶片設置一中介層，此作法更具經濟效益。同樣地，加強層之通孔可包括多組定位件以容納多個額外的中介層於其中，且增層電路可包括額外的導線以容納額外的中介層。
本案之半導體元件可為已封裝或未封裝晶片。 此外，該半導體元件可為裸晶片或晶圓級封裝晶片(wafer level packaged die)等。可利用多種連結媒介將半導體元件機械性連結及電性連結至中介層，包括利用金或焊錫凸塊。 定位件可依中介層而客製化，舉例來說，定位件之圖案可為正方形或矩形，俾與中介層之形狀相同或相似。散熱元件如散熱片或散熱座可經由熱導電性黏著劑或焊接材料貼附於半導體元件，該散熱元件也可貼附於加強層以延伸接觸面積以增加半導體元件的散熱途徑效率。
在本文中，「鄰接」一詞意指元件係一體成型 (形成單一個體)或相互接觸(彼此無間隔或未隔開)。例如，第一導線鄰接於第一接觸墊，但並未鄰接於第二接觸墊。
「重疊」一詞意指位於上方並延伸於一下方元 件之周緣內。「重疊」包含延伸於該周緣之內、外或坐落於該周緣內。例如，在中介層之第二接觸墊面朝向上方向時，加強層係重疊於介電層，此乃因一假想垂直線可同時貫穿該加強層與該介電層，不論加強層與介電層之間是否存有另一同樣被該假想垂直線貫穿之元件(例如黏著劑)，且亦不論是否有另一假想垂直線僅貫穿介電層而未貫穿加強層(位於加強層之通孔內)。同樣地，黏著劑係重疊於介電層，加強層係重疊於黏著劑，且黏著劑被加強層重疊。此外，「重疊」與「位於上方」同義，「被重疊」則與「位於下方」同義。
「接觸」一詞意指直接接觸。例如，導線接觸 第一接觸墊但並未接觸第二接觸墊。
「覆蓋」一詞意指於垂直及/或側面方向上不 完全以及完全覆蓋。例如，在中介層之第二接觸墊面朝向上方向之狀態下，增層電路於向下方向覆蓋中介層，但中介層並未從向上方向覆蓋增層電路。
「層」字包含圖案化及未圖案化之層體。例如， 當金屬層設置於介電層上時，金屬層可為一空白未光刻及濕式蝕刻之平板。此外，「層」可包含複數疊合層。
「開口」、「通孔」與「穿孔」等詞同指貫穿孔 洞。例如，中介層之第二接觸墊面朝向上方向時，中介層被插入加強層之通孔中，並於向上方向由加強層中顯露出。
「插入」一詞意指元件間之相對移動。例如， 「將中介層插入通孔中」係不論加強層為固定不動而中介層朝加強層移動；中介層層固定不動而由加強層朝中介層層移動；或中介層與加強層兩者彼此靠合。又例如，「將中介層插入(或延伸至)通孔內」包含：貫穿(穿入並穿出)通孔；以及插入但未貫穿(穿入但未穿出)通孔。
「對準」一詞意指元件間之相對位置，不論元 件之間是否彼此保持距離或鄰接，或一元件插入且延伸進入另一元件中。例如，當假想之水平線貫穿定位件及中介層時，定位件側向對準於中介層，不論定位件與中介層之間是否具有其他被假想之水平線貫穿之元件，且不論是否具有另一貫穿中介層但不貫穿定位件、或貫穿定位件但不貫穿中介層之假想水平線。同樣地，第一盲孔對準於中介層之第一接觸墊，且中介層與定位件對準於通孔。
「靠近」一詞意指元件間之間隙的寬度不超過 最大可接受範圍。如本領域習知通識，當中介層以及定位件間之間隙不夠窄時，由於中介層於間隙中之橫向位移而導致之位置誤差可能會超過可接受之最大誤差限制，一旦中介層之位置誤差超過最大極限時，則不可能使用雷射光束對準接觸墊，而導致中介層以及增層電路間的電性連接錯誤。因此，根據中介層之接觸墊的尺寸，於本領域之技 術人員可經由試誤法以確認中介層以及定位件間之間隙的最大可接受範圍，從而避免中介層以及增層電路間之電性連接錯誤。由此，「定位件靠近中介層之外圍邊緣」之用語係指中介層之外圍邊緣以及定位件間之間隙係窄到足以防止中介層之位置誤差超過可接受之最大誤差限制。
「設置」一語包含與單一或多個支撐元件間之 接觸與非接觸。例如，中介層係設置於介電層上，不論此中介層係實際接觸介電層或與介電層以一黏著劑相隔。
「電性連接」一詞意指直接或間接電性連接。 例如，第一導線提供了內連接墊以及第一接觸墊之電性連接，其不論第一導線是否鄰接第一內連接墊、或經由第二導線電性連接至內連接墊。
「上方」一詞意指向上延伸，且包含鄰接與非 鄰接元件以及重疊與非重疊元件。例如，當中介層之第二連接墊面朝向上方向時，定位件於其上方延伸，鄰接介電層並自介電層突伸而出。
「下方」一詞意指向下延伸，且包含鄰接與非 鄰接元件以及重疊與非重疊元件。例如，在中介層之第二連接墊面朝向上方向時，增層電路延伸於其下方，鄰接黏著劑並自黏著劑朝向下方向突伸而出。同樣地，增層電路即使並未鄰接加強層或中介層，其仍可延伸於加強層及中介層下方。
「第一垂直方向」及「第二垂直方向」並非取 決於線路板之定向，凡熟悉此項技藝之人士即可輕易瞭解 其實際所指之方向。例如，中介層之第一接觸墊面朝第一垂直方向，且中介層之第二接觸墊面朝第二垂直方向，此與線路板是否倒置無關。同樣地，定位件係沿一側向平面「側向」對準中介層，此與線路板是否倒置、旋轉或傾斜無關。因此，該第一及第二垂直方向係彼此相反且垂直於側面方向，且側向對準之元件係在垂直於第一與第二垂直方向之側向平面相交。再者，當中介層之第二接觸墊面朝向上方向時，第一垂直方向為向下方向，第二垂直方向為向上方向；當中介層之第二接觸墊面朝向下方向時，第一垂直方向為向上方向，第二垂直方向為向下方向。
本發明之線路板以及使用其之半導體組體具 有多項優點。線路板及半導體組體之可靠度高、價格平實且極適合量產。加強層提供了機械性支撐、尺寸穩定性以及控制整體的平整性，且增層電路(如中介層)之熱膨脹，即使中介層與增層電路間之熱膨脹係數(CTE)不同，於熱循環的情況下，中介層依然能穩固連接至增層電路。中介層與增層電路之間為直接的電性連接，其不含焊料係有利於高I/O值以及高性能。特別是定位件可準確的定義中介層設置的位置，並避免由中介層之橫向位移所導致之中介層以及增層電路間的電性連接錯誤，從而大幅改善生產的良率。
本案之製作方法具有高度適用性，且係以獨特、 進步之方式結合運用各種成熟之電性連結及機械性連結技術。此外，本案之製作方法不需昂貴工具即可實施。因此，相較於傳統封裝技術，此製作方法可大幅提升產量、良率、 效能與成本效益。
在此所述之實施例係為例示之用，其中該些實施 例可能會簡化或省略本技術領域已熟知之元件或步驟，以免模糊本發明之特點。同樣地，為使圖式清晰，圖式亦可能省略重覆或非必要之元件及元件符號。
精於此項技藝之人士針對本文所述之實施例當 可輕易思及各種變化及修改之方式。例如，前述之材料、尺寸、形狀、大小、步驟之內容與步驟之順序皆僅為範例。 本領域人士可於不悖離如隨附申請專利範圍所定義之本發 明精神與範疇之條件下，進行變化、調整與均等技藝。
雖然本發明已於較佳實施態樣中說明，然而應當了解的是，在不悖離本發明申請專利範圍的精神以及範圍的條件下，可對於本發明進行可能的修改以及變化。
101‧‧‧複合線路板
113‧‧‧定位件
131‧‧‧黏著劑
20‧‧‧增層電路
211‧‧‧第一介電層
241‧‧‧第一導線
261‧‧‧第二介電層
281‧‧‧第二導線
284‧‧‧內連接墊
263‧‧‧第二盲孔
31‧‧‧中介層
311‧‧‧第一表面
313‧‧‧第二表面
312‧‧‧第一接觸墊
314‧‧‧第二接觸墊
41‧‧‧加強層
411‧‧‧通孔

Claims (13)

  1. 一種具有內建定位件之複合線路板，包括：一中介層，其包括一第一接觸墊以及一第二接觸墊於其相反的兩個表面上，其中，該第一接觸墊面朝一第一垂直方向，且該第二接觸墊面朝與該第一垂直方向相反之一第二垂直方向；該定位件係作為該中介層之配置導件，其靠近該中介層之外圍邊緣，且於垂直該第一垂直方向以及第二垂直方向之側面方向上側向對準該中介層之外圍邊緣，並於該中介層之外圍邊緣外側向延伸；一加強層，其包括一通孔，且該中介層及該定位件延伸至該通孔中；以及一增層電路，其於該第一垂直方向覆蓋該定位件、該中介層、以及該加強層，且包括一第一介電層、一第一盲孔、以及一第一導線，其中，於該第一介電層中之該第一盲孔係對準於該中介層之該第一接觸墊，而該第一導線係自該第一介電層朝該第一垂直方向延伸，且朝該第二垂直方向延伸穿過該第一盲孔，並直接與該第一接觸墊接觸。
  2. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，其中，該中介層與該增層電路間之電性連接不含焊料。
  3. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，其中，該定位件自該第一介電層朝該第二垂直方向延伸。
  4. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，其中，該定位件包括一連續或不連續之條板、或一突柱陣列。
  5. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，其中，該定位件係由一金屬或一光敏性塑膠材料所組成。
  6. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，其中，該中介層以及該定位件間之間隙係於0.001至1毫米之範圍內。
  7. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，其中，該定位件之高度係於10至200微米之範圍內。
  8. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，更包括一黏著劑，其接觸該中介層以及該增層電路且介於該中介層以及該增層電路之間，以及介於該加強層以及該增層電路之間。
  9. 如申請專利範圍第8項所述之具有內建定位件之複合線路板，其中，該黏著劑接觸該定位件，且於該第一垂直方向與該定位件共平面，以及於該第二垂直方向低於該定位件。
  10. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，其中，該增層電路更包括： 一第二介電層，其自該第一介電層以及該第一導線朝該第一垂直方向延伸，且包括對準該第一導線之一第二盲孔；以及一第二導線，其自該第二介電層朝該第一垂直方向延伸，且於該第二介電層上側向延伸，並且朝該第二垂直方向延伸穿過該第二盲孔至該第一導線，以提供該第一導線之電性連接。
  11. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，其中，該中介層具有一穿孔，該穿孔係電性連接該第一接觸墊以及該第二接觸墊。
  12. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，更包括一額外之第一盲孔，其係對準於該加強層，以及該第一導線係朝該第二垂直方向延伸穿過該額外之第一盲孔，且直接接觸該加強層。
  13. 如申請專利範圍第1項所述之具有內建定位件之複合線路板，更包括一配置導件，其靠近該加強層之外圍邊緣，且於垂直該第一垂直方向以及該第二垂直方向之側面上側向對準該加強層之外圍邊緣，並於該加強層之外圍邊緣外側向延伸。
TW102127126A 2012-08-14 2013-07-29 具有內建定位件、中介層、以及增層電路之複合線路板 TWI493674B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261682801P 2012-08-14 2012-08-14
US13/615,819 US8901435B2 (en) 2012-08-14 2012-09-14 Hybrid wiring board with built-in stopper, interposer and build-up circuitry

Publications (2)

Publication Number Publication Date
TW201407737A true TW201407737A (zh) 2014-02-16
TWI493674B TWI493674B (zh) 2015-07-21

Family

ID=50099273

Family Applications (2)

Application Number Title Priority Date Filing Date
TW102127126A TWI493674B (zh) 2012-08-14 2013-07-29 具有內建定位件、中介層、以及增層電路之複合線路板
TW102128622A TWI508244B (zh) 2012-08-14 2013-08-09 具有內嵌半導體以及內建定位件之連線基板及其製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW102128622A TWI508244B (zh) 2012-08-14 2013-08-09 具有內嵌半導體以及內建定位件之連線基板及其製造方法

Country Status (2)

Country Link
US (2) US8901435B2 (zh)
TW (2) TWI493674B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567889B (zh) * 2014-08-29 2017-01-21 萬國半導體股份有限公司 用於帶有厚背面金屬化的模壓晶片級封裝的晶圓製作方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013214568A (ja) * 2012-03-30 2013-10-17 Fujitsu Ltd 配線基板及び配線基板の製造方法
JP6021441B2 (ja) 2012-05-25 2016-11-09 ラピスセミコンダクタ株式会社 半導体装置
US9087847B2 (en) * 2012-08-14 2015-07-21 Bridge Semiconductor Corporation Thermally enhanced interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
US11291146B2 (en) 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
US20150257316A1 (en) * 2014-03-07 2015-09-10 Bridge Semiconductor Corporation Method of making thermally enhanced wiring board having isolator incorporated therein
US10020236B2 (en) 2014-03-14 2018-07-10 Taiwan Semiconductar Manufacturing Campany Dam for three-dimensional integrated circuit
US10269622B2 (en) 2014-12-24 2019-04-23 Intel Corporation Materials and deposition schemes using photoactive materials for interface chemical control and patterning of predefined structures
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
KR102021886B1 (ko) * 2015-05-15 2019-09-18 삼성전자주식회사 전자부품 패키지 및 패키지 온 패키지 구조
WO2017171893A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Systems, methods, and apparatuses for implementing an organic stiffener with an emi shield for rf integration
US10034373B2 (en) * 2016-08-24 2018-07-24 Apple Inc. Circuit board secured to battery cell using a circuit board through hole and methods for welding the circuit board
KR102073294B1 (ko) * 2016-09-29 2020-02-04 삼성전자주식회사 팬-아웃 반도체 패키지
TWI657546B (zh) * 2017-05-25 2019-04-21 鈺橋半導體股份有限公司 設有電隔離件及基底板之線路板、其半導體組體及其製法
KR102586794B1 (ko) * 2018-06-08 2023-10-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN111372369B (zh) * 2018-12-25 2023-07-07 奥特斯科技(重庆)有限公司 具有部件屏蔽的部件承载件及其制造方法
CN112234050B (zh) * 2020-09-22 2024-05-28 江苏盐芯微电子有限公司 多芯片集成电路封装结构
TWI777741B (zh) * 2021-08-23 2022-09-11 欣興電子股份有限公司 內埋元件基板及其製作方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3521341B2 (ja) * 1996-06-26 2004-04-19 日本特殊陶業株式会社 配線基板及びその製造方法、並びに被搭載基板を搭載した配線基板及びその製造方法
EP1990833A3 (en) 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US6861720B1 (en) 2001-08-29 2005-03-01 Amkor Technology, Inc. Placement template and method for placing optical dies
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
US7042077B2 (en) * 2004-04-15 2006-05-09 Intel Corporation Integrated circuit package with low modulus layer and capacitor/interposer
TWI237883B (en) 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
JP4993848B2 (ja) * 2004-05-28 2012-08-08 三洋電機株式会社 配線基材
TWI281737B (en) 2005-12-13 2007-05-21 Via Tech Inc Chip package and coreless package substrate thereof
US7462784B2 (en) 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
TWI292947B (en) * 2006-06-20 2008-01-21 Unimicron Technology Corp The structure of embedded chip packaging and the fabricating method thereof
US7378733B1 (en) * 2006-08-29 2008-05-27 Xilinx, Inc. Composite flip-chip package with encased components and method of fabricating same
JP5068060B2 (ja) 2006-10-30 2012-11-07 新光電気工業株式会社 半導体パッケージおよびその製造方法
JP5263918B2 (ja) 2007-07-24 2013-08-14 日本電気株式会社 半導体装置及びその製造方法
JP5079475B2 (ja) 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ
US8024858B2 (en) 2008-02-14 2011-09-27 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
US7935893B2 (en) 2008-02-14 2011-05-03 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
JP5395360B2 (ja) * 2008-02-25 2014-01-22 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP5005603B2 (ja) 2008-04-03 2012-08-22 新光電気工業株式会社 半導体装置及びその製造方法
JP5107187B2 (ja) 2008-09-05 2012-12-26 新光電気工業株式会社 電子部品パッケージの製造方法
WO2010058646A1 (ja) * 2008-11-21 2010-05-27 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージおよびその製造方法
JP2010165940A (ja) 2009-01-16 2010-07-29 Shinko Electric Ind Co Ltd 半導体素子の樹脂封止方法
TWI460844B (zh) * 2009-04-06 2014-11-11 King Dragon Internat Inc 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法
JP5385682B2 (ja) 2009-05-19 2014-01-08 新光電気工業株式会社 電子部品の実装構造
KR101095119B1 (ko) 2009-08-19 2011-12-16 삼성전기주식회사 다이 패키지 및 그 제조방법
JP5325736B2 (ja) 2009-10-06 2013-10-23 新光電気工業株式会社 半導体装置及びその製造方法
TWI460834B (zh) 2010-08-26 2014-11-11 Unimicron Technology Corp 嵌埋穿孔晶片之封裝結構及其製法
TWI451549B (zh) 2010-11-12 2014-09-01 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法
JP5636265B2 (ja) 2010-11-15 2014-12-03 新光電気工業株式会社 半導体パッケージ及びその製造方法
US20120126399A1 (en) * 2010-11-22 2012-05-24 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
US8614502B2 (en) * 2011-08-03 2013-12-24 Bridge Semiconductor Corporation Three dimensional semiconductor assembly board with bump/flange supporting board, coreless build-up circuitry and built-in electronic device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567889B (zh) * 2014-08-29 2017-01-21 萬國半導體股份有限公司 用於帶有厚背面金屬化的模壓晶片級封裝的晶圓製作方法

Also Published As

Publication number Publication date
US20140048944A1 (en) 2014-02-20
US20140048324A1 (en) 2014-02-20
TW201407733A (zh) 2014-02-16
US9147587B2 (en) 2015-09-29
US8901435B2 (en) 2014-12-02
TWI508244B (zh) 2015-11-11
TWI493674B (zh) 2015-07-21

Similar Documents

Publication Publication Date Title
TWI493674B (zh) 具有內建定位件、中介層、以及增層電路之複合線路板
TWI521669B (zh) 具有堆疊式封裝能力之半導體封裝件及其製作方法
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
TWI487043B (zh) 製造具有內建定位件之複合線路板之方法
TWI594346B (zh) 半導體組體及其製作方法
TWI517319B (zh) 於中介層及無芯基板之間具有雙重連接通道之半導體組體
TW201709474A (zh) 內建散熱座之散熱增益型面朝面半導體組體及製作方法
TWI544841B (zh) 具有整合雙佈線結構之線路板及其製作方法
US20140048951A1 (en) Semiconductor assembly with dual connecting channels between interposer and coreless substrate
US9087847B2 (en) Thermally enhanced interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
TWI585926B (zh) 設有加強層及整合雙路由電路之半導體組體及製作方法
TW201436130A (zh) 具有內建散熱座及增層電路之散熱增益型線路板
KR20100050457A (ko) 핀 인터페이스를 갖는 다층의 배선 요소
TW201626531A (zh) 中介層嵌置於加強層中之線路板及其製作方法
TW201715666A (zh) 介電材凹穴內設有半導體元件之面朝面半導體組體
TW201626532A (zh) 整合中介層及雙佈線結構之線路板及其製作方法
TW201517224A (zh) 半導體裝置以及其製備方法
US20140048950A1 (en) Thermally enhanced semiconductor assembly with embedded semiconductor device and built-in stopper and method of making the same
US20140183752A1 (en) Semiconductor assembly with built-in stopper, semiconductor device and build-up circuitry and method of making the same
CN103596354A (zh) 具有内建定位件、中介层、以及增层电路的复合线路板
TWI517312B (zh) 具有屏蔽蓋及屏蔽狹槽作爲內嵌元件之電磁屏障之線路板
TWI614855B (zh) 具有電磁屏蔽及散熱特性之半導體組體及製作方法
TWI590397B (zh) 具有散熱座且整合雙增層電路之散熱增益型半導體組體及製作方法
TW201407744A (zh) 具有內建定位件、半導體元件、以及增層電路之半導體組體，及其製造方法
TWI624924B (zh) 具有嵌埋式元件及加強層之線路板及其製法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees