TW201626532A - 整合中介層及雙佈線結構之線路板及其製作方法 - Google Patents

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Abstract

本發明整合有中介層及雙佈線結構之線路板特徵在於,中介層及第一佈線結構係位於加強層之貫穿開口中,而第二佈線結構則設置於加強層之貫穿開口外。該加強層所具有之機械強度可避免線路板發生彎翹情況。該中介層可對後續接置其上之半導體元件提供初級的扇出路由。該第一佈線結構可進一步將中介層之墊尺寸及墊間距放大,而該第二佈線結構不僅可提供進一步的扇出線路結構,其亦可將第一佈線結構與加強層機械接合。

Description

整合中介層及雙佈線結構之線路板及其製作方法
本發明是關於一種線路板及其製作方法,尤指一種將中介層互連至雙佈線結構之線路板,其整合為一體之雙佈線結構係分別位於加強層之貫穿開口內及貫穿開口外。
就高腳數半導體晶片封裝及組體而言,其必需提供高密度線路板,以供半導體晶片接置其上,進而將晶片I/O墊佈線成具有更大的墊間距,以達可靠的板級組裝(board-level assembly)。例如,美國專利案號9,060,455,9,089,041,8,859,912及8,797,757揭露的各種無核心層基板,即是為了晶片之扇出路由。相較於具核心層基板,無核心層基板具有較低寄生電阻、較低電感及電容等優點。最重要的是,無核心層基板之互連密度相較於習知具核心層基板高上許多,此為應用於精細間距及高I/O所需的重要特性。然而,由於無核心層基板容易因製程中重複加熱及冷卻而發生彎翹,因而仍無法被普遍採用。美國專利案號8,860,205,7,981,728及7,902,660企圖解決此問題卻收效甚微。
更糟的是,由於半導體晶片之熱膨脹係數(矽約3至4ppm)較 有機基板(環氧樹脂約15ppm)來的低,故常因熱膨脹係數(CTE)不匹配而導致界面應力,使得晶片級連接(chip-level connection)之可靠度不佳。
為了上述理由及以下所述之其他理由,目前亟需發展一種新式線路板,以滿足高效能IC封裝之需求,並改善信號完整度,且達到較高生產良率、較高可靠度及較低成本。
本發明之主要目的係提供一種線路板,其係將一無機中介層整合於線路板之頂面處,俾使具有低熱膨脹係數(CTE)且高模數之中介層可提供可靠的界面供晶片連接用。
本發明之另一目的係提供一種線路板,其係將該中介層與雙佈線結構結合,以提供階段式的扇出路由,俾可改善生產良率且降低成本。
本發明之再一目的係提供一種線路板,其係將中介層及第一佈線結構設置於加強層之貫穿開口中,以避免線路板中央區域發生彎翹,俾可改善晶片級組體(chip-level assembly)的可靠度。
本發明之又一目的係提供一種線路板,其係將第二佈線結構設置於加強層之貫穿開口外,使線路板最外區域之彎翹現象獲得良好控制,俾可改善板級組體(board-level assembly)的可靠度。
依據上述及其他目的,本發明提供一種線路板,其包括一加強層、一中介層、一第一佈線結構及一第二佈線結構。於一較佳實施例中,該加強層具有一貫穿開口,且可對中介層及整合成一體的雙佈線結構提供高模數抗彎平台;該中介層位於加強層之貫穿開口內,並對後續組裝其上之晶片提供初級的扇出路由,以避免I/O墊間距緊密而可能導致微盲孔未連 接上接合墊之問題;第一佈線結構位於加強層之貫穿開口內並電性耦接至中介層,以提供第二級的扇出路由,俾於進行後續形成第二佈線結構前,將中介層的墊尺寸及間距進一步放大;第二佈線結構則側向延伸於加強層上,並電性連接至第一佈線結構,且第二佈線結構可將第一佈線結構與加強層機械接合,同時提供進一步的扇出路由,並具有與下一級組體相符的墊間距及尺寸。
於另一態樣中,本發明提供一種整合中介層與雙佈線結構之線路板,其包括:一中介層,其具有複數接觸墊、複數接合墊及複數金屬化導孔,其中該些接觸墊係位於其第一表面處,該些接合墊係位於其相對之第二表面處,且該些金屬化導孔係電性耦接該些接合墊與該些接觸墊;一第一佈線結構,其覆蓋該中介層之該第一表面及側壁,並電性耦接至該中介層之該些接觸墊,且包括側向延伸超過該中介層外圍邊緣之至少一導線;一第二佈線結構,其電性耦接至該第一佈線結構,且包括至少一導線,其中該至少一導線係側向延伸於該第一佈線結構上,且側向延伸超過該第一佈線結構外圍邊緣;以及一加強層,其具有延伸穿過該加強層之一貫穿開口,其中該中介層及該第一佈線結構係位於該加強層之該貫穿開口內,而該第二佈線結構係設置於該加強層之該貫穿開口外並於該加強層之一外表面上。
於又一態樣中,本發明提供一種整合中介層與雙佈線結構之線路板製作方法,其包括下述步驟:提供一電性元件,其包括一可移除之犧牲載板、一中介層及一第一佈線結構,其中(i)該中介層具有複數接觸墊、複數接合墊及複數金屬化導孔,該些接觸墊係位於其第一表面處,該些接 合墊係位於其相對之第二表面處,該些金屬化導孔係電性耦接該些接合墊與該些接觸墊,且該中介層係以該第二表面朝向該犧牲載板之方式設置於該犧牲載板上,以及(ii)該第一佈線結構係覆蓋該中介層之該第一表面與側壁及該犧牲載板,並電性耦接至該中介層之該些接觸墊,且包括側向延伸超過該中介層外圍邊緣之至少一導線;提供一加強層,其具有延伸穿過該加強層之一貫穿開口;將該電性元件插入該加強層之該貫穿開口中;形成一第二佈線結構,其係電性耦接至該第一佈線結構,並設置於該加強層之該貫穿開口外並於該加強層之一外表面上,且包括至少一導線,其中該至少一導線係側向延伸於該第一佈線結構上,且側向延伸超過該第一佈線結構外圍邊緣;以及移除該犧牲載板,以顯露該中介層之該些接合墊。
除非特別描述或必須依序發生之步驟,上述步驟之順序並無限制於以上所列,且可根據所需設計而變化或重新安排。
本發明之線路板製作方法具有許多優點。舉例來說,於形成第二佈線結構前將該電性元件插入加強層貫穿開口之作法是特別具有優勢的,其原因在於,該電性元件中之犧牲載板可與該加強層共同提供一穩定的平台,以供第二佈線結構之形成,且可避免後續形成第二佈線結構時發生微盲孔未連接上的問題。此外,藉由三階段步驟以形成晶片之互連基板是有利的,其原因在於,中介層可提供初級的扇出路由及CTE相匹配之界面,而雙重增層電路可提供進一步的扇出路由及水平互連,且當需形成多層佈線電路時,此作法可避免發生嚴重的彎曲問題。
本發明之上述及其他特徵與優點可藉由下述較佳實施例之詳細敘述更加清楚明瞭。
10‧‧‧電性元件
100、200、300‧‧‧線路板
101、102、201‧‧‧第一表面
103、203‧‧‧第二表面
104‧‧‧盲孔
106‧‧‧第一端
107‧‧‧第二端
11‧‧‧犧牲載板
13‧‧‧定位件
14‧‧‧黏著劑
15‧‧‧中介層
15’‧‧‧中介層半成品
151‧‧‧基板
152‧‧‧接觸墊
154‧‧‧接合墊
156‧‧‧金屬化導孔
157‧‧‧底側線路
158‧‧‧頂側線路
17‧‧‧第一佈線結構
171‧‧‧平衡層
172‧‧‧第一介電層
173‧‧‧第一盲孔
174‧‧‧第一導線
175‧‧‧第一導電盲孔
176、422‧‧‧第二介電層
177、423‧‧‧第二盲孔
178、424‧‧‧第二導線
179、425‧‧‧第二導電盲孔
20‧‧‧加強層
205‧‧‧貫穿開口
206‧‧‧凹穴
30‧‧‧載膜
40‧‧‧第二佈線結構
41、42‧‧‧金屬層
412‧‧‧第三介電層
413‧‧‧第三盲孔
414‧‧‧第三導線
415‧‧‧三導電盲孔
51‧‧‧半導體元件
71‧‧‧焊料凸塊
81‧‧‧底膠
L‧‧‧切割線
參考隨附圖式,本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭,其中:圖1及2分別為本發明第一實施態樣中,於犧牲載板上形成定位件之剖視圖及頂部立體示意圖;圖3及4分別為本發明第一實施態樣中,將中介層貼附至圖1及2犧牲載板上之剖視圖及頂部立體示意圖;圖5為本發明第一實施態樣中,圖3結構上形成平衡層之剖視圖;圖6為本發明第一實施態樣中,圖5結構上形成第一介電層及第一盲孔之剖視圖;圖7為本發明第一實施態樣中,圖6結構上形成第一導線之剖視圖;圖8為本發明第一實施態樣中,圖7結構上形成第二介電層及第二盲孔之剖視圖;圖9為本發明第一實施態樣中,圖8結構上形成第二導線之剖視圖;圖10及11分別為本發明第一實施態樣中,圖9之面板尺寸結構切割後之剖視圖及頂部立體示意圖;圖12及13分別為本發明第一實施態樣中,對應於圖10及11切離單元之電性元件剖視圖及頂部立體示意圖;圖14為本發明第一實施態樣中,加強層設置於載膜上之剖視圖;圖15為本發明第一實施態樣中,圖12之電性元件貼附至圖14載膜之剖視圖;圖16為本發明第一實施態樣中,圖15結構上形成第三介電層及金屬層 之剖視圖;圖17為本發明第一實施態樣中,圖16結構上形成第三盲孔之剖視圖;圖18為本發明第一實施態樣中,圖17結構上形成第三導線之剖視圖;圖19為本發明第一實施態樣中,自圖18結構移除載膜及犧牲載板之剖視圖;圖20及21分別為本發明第一實施態樣中,自圖19結構移除黏著劑,以製作完成線路板之剖視圖及底部立體示意圖;圖22為本發明第一實施態樣中,半導體元件接置於圖20線路板上之半導體組體之剖視圖;圖23及24分別為本發明第二實施態樣中,具有盲孔之基板剖視圖及底部立體示意圖;圖25為本發明第二實施態樣中,圖23結構上形成金屬化導孔之剖視圖;圖26及27分別為本發明第二實施態樣中,圖25結構上形成底側線路,以完成中介層面板半成品之剖視圖及底部立體視圖;圖28及29分別為本發明第二實施態樣中,圖26及27之面板尺寸結構切割後之剖視圖及底部立體示意圖;圖30及31分別為本發明第二實施態樣中,對應於圖28及29切離單元之中介層半成品剖視圖及底部立體示意圖;圖32及33分別為本發明第二實施態樣中,於犧牲載板上形成定位件之剖視圖及頂部立體示意圖;圖34及35分別為本發明第二實施態樣中,將圖30及31中介層半成品貼附至圖32及33犧牲載板上之剖視圖及頂部立體示意圖; 圖36為本發明第二實施態樣中,圖34結構上形成平衡層之剖視圖;圖37為本發明第二實施態樣中,移除部分圖36結構之剖視圖;圖38及39分別為本發明第二實施態樣中,圖37結構上形成頂側線路之剖視圖及頂部立體視圖;圖40為本發明第二實施態樣中,圖38結構上形成第一介電層及第一盲孔之剖視圖;圖41為本發明第二實施態樣中,圖40結構上形成第一導線之剖視圖;圖42及43分別為本發明第二實施態樣中,圖41之面板尺寸結構切割後之剖視圖及頂部立體視圖;圖44及45分別為本發明第二實施態樣中,對應於圖42及43切離單元之電性元件剖視圖及頂部立體示意圖;圖46為本發明第二實施態樣中,圖44之電性元件貼附至圖14載膜之剖視圖;圖47為本發明第二實施態樣中,圖46結構上形成第二介電層及金屬層之剖視圖;圖48為本發明第二實施態樣中,圖47結構上形成第二盲孔之剖視圖;圖49為本發明第二實施態樣中,圖48結構上形成第二導線之剖視圖;圖50為本發明第二實施態樣中,自圖49結構移除載膜及犧牲載板之剖視圖;圖51為本發明第二實施態樣中,自圖50結構移除黏著劑,以製作完成線路板之剖視圖;圖52為本發明第三實施態樣中,圖44之電性元件及加強層置於第二介 電層/金屬層上之剖視圖;圖53為本發明第三實施態樣中,圖52結構進行層壓製程後之剖視圖;圖54為本發明第三實施態樣中,圖53結構上形成第二盲孔之剖視圖;圖55為本發明第三實施態樣中,圖54結構上形成第二導線之剖視圖;圖56為本發明第三實施態樣中,自圖55結構移除犧牲載板及黏著劑,以製作完成線路板之剖視圖;以及圖57為本發明第三實施態樣中,半導體元件接置於圖56線路板上之半導體組體之剖視圖。
在下文中,將提供一實施例以詳細說明本發明之實施態樣。本發明之優點以及功效將藉由本發明下述內容而更為顯著。在此說明所附之圖式係簡化過且做為例示用。圖式中所示之元件數量、形狀及尺寸可依據實際情況而進行修改,且元件的配置可能更為複雜。本發明中也可進行其他方面之實踐或應用,且不偏離本發明所定義之精神及範疇之條件下,可進行各種變化以及調整。
[實施例1]
圖1-21為本發明一實施態樣中,一種線路板之製作方法圖,其包括一中介層15、一第一佈線結構17、一加強層20及一第二佈線結構40。
圖1及2分別為犧牲載板11上具有多組定位件13之剖視圖及頂部立體示意圖。犧牲載板11通常由銅、鋁、鐵、鎳、錫、不鏽鋼、或其他金屬或合金製成,但亦可由任何其他導電或非導電材料製成。犧牲載板 11之厚度較佳為0.1毫米至2.0毫米。定位件13係由犧牲載板11之頂面凸起,其厚度可為5至200微米。於本實施態樣中,該犧牲載板11具有1.0毫米厚度,而定位件13具有50微米厚度。若使用導電的犧牲載板11,則定位件13通常係透過金屬(如銅)之圖案化沉積法形成於犧牲載板11上,如電鍍、無電電鍍、蒸鍍、濺鍍或其組合,並同時使用微影技術。或者,若是使用非導電的犧牲載板11,則可使用阻焊(solder mask)或光阻材料以形成定位件13。如圖2所示,每組定位件13係由複數個凸柱所組成,並與隨後設置之中介層的四角相符。然而,定位件之圖案不限於此,其可具有防止隨後設置之中介層發生不必要位移之其他各種圖案。舉例來說,定位件13可由一連續或不連續之凸條所組成,並與隨後設置之中介層四側邊、兩對角、或四角相符。或者,定位件13可側向延伸至犧牲載板11之外圍邊緣,並具有與隨後設置之中介層外圍邊緣相符之內周圍邊緣。
圖3及4分別為中介層15藉由黏著劑14貼附至犧牲載板11之剖視圖及頂部立體示意圖。每一中介層15包括接觸墊152於第一表面102、接合墊154於第二表面103、以及電性耦接接觸墊152與接合墊154之金屬化導孔156。中介層15可為矽中介層、玻璃中介層或陶瓷中介層,其厚度可為50微米至500微米。於本實施態樣中,該些中介層15之厚度為200微米。中介層15係以其第二表面103面向犧牲載板11的方式貼附至犧牲載板11,且每組定位件13係側向對準並靠近每一中介層15的外圍邊緣。定位件13可控制中介層15置放之準確度。定位件13朝向上方向延伸超過中介層15之第二表面103,並且位於中介層15的四角外,同時於側面方向上側向對準中介層15的四角。由於定位件13側向靠近且符合中介層15的四角,故其可避免中介 層15於黏著劑固化時發生任何不必要的位移。定位件13與中介層15間之間隙較佳係於約5至50微米之範圍內。中介層15之貼附步驟亦可不使用定位件13。例如,當中介層15之第一表面102處具有較大之墊尺寸及間距時,即使未使用定位件13來控制中介層15置放之準確度,隨後於中介層15上形成增層電路時,亦不會造成微盲孔的連接失敗。
圖5為犧牲載板11上形成平衡層171之剖視圖,其中該平衡層171可藉由如樹脂層壓、旋轉塗佈或模製(molding)方式形成。該平衡層171係由上方覆蓋犧牲載板11及定位件13,並環繞、同形披覆並覆蓋中介層15側壁,且自中介層15側向延伸至結構的外圍邊緣。於本實施態樣中,該平衡層171具有約0.2毫米之厚度,此厚度接近於中介層15之厚度。此外,該平衡層171可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成。
圖6為第一介電層172層壓/塗佈於中介層15及平衡層171上並於第一介電層172中形成第一盲孔173之剖視圖。第一介電層172係接觸中介層15及平衡層171,並由上方覆蓋且側向延伸於中介層15及平衡層171上。該第一介電層172通常具有50微米之厚度,且可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成。於形成第一介電層172後,可藉由各種技術形成第一盲孔173,如雷射鑽孔、電漿蝕刻、及微影技術,其中第一盲孔173通常具有50微米之直徑。可使用脈衝雷射提高雷射鑽孔效能。或者,可使用掃描雷射光束,並搭配金屬光罩。第一盲孔173係延伸穿過第一介電層172,並對準中介層15之接觸墊152。
參考圖7,藉由金屬沉積及金屬圖案化製程,於第一介電層172上形成第一導線174。第一導線174自中介層15之接觸墊152朝上延伸, 並填滿第一盲孔173,以形成直接接觸接觸墊152之第一導電盲孔175,同時側向延伸於第一介電層172上。因此,第一導線174可提供X及Y方向的水平信號路由以及穿過第一盲孔173的垂直路由,以作為中介層15之接觸墊152的電性連接。
第一導線174可藉由各種技術沉積為單層或多層,如電鍍、無電電鍍、蒸鍍、濺鍍或其組合。舉例來說,首先藉由將該結構浸入活化劑溶液中,使第一介電層172與無電鍍銅產生觸媒反應,接著以無電電鍍方式被覆一薄銅層作為晶種層,然後以電鍍方式將所需厚度之第二銅層形成於晶種層上。或者,於晶種層上沉積電鍍銅層前,該晶種層可藉由濺鍍方式形成如鈦/銅之晶種層薄膜。一旦達到所需之厚度,即可使用各種技術圖案化被覆層,以形成第一導線174,如濕蝕刻、電化學蝕刻、雷射輔助蝕刻或其組合,並使用蝕刻光罩(圖未示),以定義出第一導線174。
圖8為第二介電層176層壓/塗佈於第一介電層172及第一導線174上並於第二介電層176中形成第二盲孔177之剖視圖。第二介電層176接觸第一介電層172及第一導線174,並由上方覆蓋並側向延伸於第一介電層172及第一導線174上。第二介電層176通常具有50微米之厚度,且可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成。於形成第二介電層176後,形成第二盲孔177,其延伸穿過第二介電層176,以顯露第一導線174之選定部位。如第一盲孔173所述,第二盲孔177亦可藉由各種技術形成,如雷射鑽孔、電漿蝕刻、及微影技術,且通常具有50微米之直徑。
圖9為藉由金屬沉積及金屬圖案化製程於第二介電層176上形成第二導線178之剖視圖。第二導線178自第一導線174向上延伸,並填滿 第二盲孔177,以形成直接接觸第一導線174之第二導電盲孔179,同時側向延伸於第二介電層176上。
此階段已於中介層15上製作完成第一佈線結構17。於此圖中,該第一佈線結構17包括一平衡層171、一第一介電層172、第一導線174、一第二介電層176及第二導線178。據此,可藉由佈線層(其中每一佈線層包括一介電層及導線)以進一步放大中介層15之接觸墊間距,藉此確保下階段之增層電路互連製程可展現較高良率。
圖10及11分別為將圖9之面板尺寸結構切割成個別單件之剖視圖及頂部立體視圖。如圖所示,沿著切割線“L”,將該具有第一佈線結構17電性耦接至中介層15之面板尺寸結構單離成個別的電性元件10。
圖12及13分別為個別電性元件10之剖視圖及頂部立體視圖,其中該電性元件10包括一犧牲載板11、一定位件13、一中介層15及一第一佈線結構17。於此圖中,該第一佈線結構17為一增層電路,其係接觸中介層15之第一表面102,並側向延伸於中介層15之第一表面102上,同時側向延伸超過中介層15之外圍邊緣,並環繞中介層15側壁。據此,第一佈線結構17之表面積係大於中介層15之表面積,並且對中介層15提供第一階段的扇出路由。
圖14為加強層20置於載膜30上之剖視圖。該加強層20具有第一表面201、相對之第二表面203、以及於第一表面201及第二表面203間延伸貫穿加強層20之貫穿開口205。該加強層20可由具有足夠機械強度之金屬、金屬複合材、陶瓷、樹脂或其他非金屬材料所製成,且可為單層或多層電路結構。該具有貫穿開口205之加強層20可藉由鑄造(casting)、鍛造 (forging)、電鍍、沖壓(stamping)、切削加工(machining)、模製(molding)、其組合或其他技術製成。加強層20之厚度較佳是與電性元件10之厚度實質上相同,而貫穿開口205之尺寸較佳係與電性元件10實質上相同或是稍微大於電性元件10。載膜30通常為一膠布,且加強層20之第二表面203係藉由載膜30之黏性而貼附於載膜30。
圖15為將電性元件10插入加強層20之貫穿開口205的剖視圖,其中犧牲載板11係貼附於載膜30上。載膜30可提供暫時的固定力,使電性元件10穩固地位於貫穿開口205中。在此,第一佈線結構17及犧牲載板11之外圍邊緣係靠近加強層20之貫穿開口205側壁。於此圖中,該電性元件10係藉由載膜30之黏性而貼附於載膜30。或者,可塗佈額外的黏著劑,以使電性元件10貼附於載膜30。將電性元件10插入貫穿開口205後,第一佈線結構17之最外表面係於向上方向與加強層20之第一表面201呈實質上共平面。於貫穿開口205區域稍大於電性元件10之態樣中,可選擇性地將黏著劑(圖未示)塗佈於電性元件10與加強層20間位於貫穿開口205中之間隙,俾於第一佈線結構120與加強層20間提供堅固機械性接合。
圖16為將第三介電層412及金屬層41由上方層壓/塗佈於電性元件10與加強層20上之剖視圖。第三介電層412係接觸第二介電層176/第二導線178、金屬層41及加強層20,並夾置於第二介電層176/第二導線178與金屬層41之間及加強層20與金屬層41之間。第三介電層412可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成,且通常具有50微米之厚度。金屬層41則通常為具有25微米厚度的銅層。
圖17為形成第三盲孔413之剖視圖,其係顯露第二導線178 之選定部位。在此,第三盲孔413延伸穿過金屬層41及第三介電層412,並對準第二導線178之選定部位。如第一及第二盲孔173、177所述,第三盲孔413亦可藉由各種技術形成,如雷射鑽孔、電漿蝕刻、及微影技術,且通常具有50微米之直徑。
參考圖18,藉由金屬沉積及金屬圖案化製程,於第三介電層412上形成第三導線414。第三導線414係自第二導線178朝上延伸,並填滿第三盲孔413,以形成直接接觸第二導線178之第三導電盲孔415,同時側向延伸於第三介電層412上。
此階段已完成於電性元件10之第二介電層176/第二導線178及加強層20之第一表面201上形成第二佈線結構40的製程。於此圖中,該第二佈線結構40包含一第三介電層412及第三導線414。此外,第二佈線結構40係接觸第一佈線結構17之第二介電層176/第二導線178及加強層20之第一表面201,並側向延伸於第一佈線結構17之第二介電層176/第二導線178及加強層20之第一表面201上,同時側向延伸超過第一佈線結構17之外圍邊緣。據此,第二佈線結構40之表面積大於第一佈線結構17之表面積。更具體地說,第二佈線結構40實質上具有第一佈線結構17與加強層20之結合表面積。
圖19為移除載膜30及犧牲載板11後之剖視圖。自犧牲載板11及加強層20移除載膜30後,接著再移除犧牲載板11。犧牲載板11可藉由各種方式移除,如使用酸性溶液(如氯化鐵、硫酸銅溶液)或鹼性溶液(如氨溶液)之濕蝕刻、電化學蝕刻、或於機械方式(如鑽孔或端銑)後再進行化學蝕刻。於某些實例中,定位件13可能與犧牲載板11一同被移除。
圖20及21分別為移除黏著劑14後之剖視圖及底部立體視 圖。黏著劑14通常是藉由蝕刻技術而自中介層15之第二表面103移除,如反應性離子蝕刻、電漿蝕刻、雷射剝蝕(laser ablation)或其組合。藉此,中介層15第二表面103處之接合墊154可由下方顯露。
據此,如圖20及21所示,已完成之線路板100包括一定位件13、一中介層15、一第一佈線結構17、一加強層20及一第二佈線結構40,其中第一及第二佈線結構17、40為接續形成之增層電路。
中介層15係位於加強層20之貫穿開口205中,而定位件13位於中介層15之第二表面103周圍,並與中介層15之四角相符。中介層15包含導線圖案,且該導線圖案係由接合墊154之較細微間距扇出至接觸墊152之較粗間距。因此,中介層15可對接置於接合墊154上之晶片提供初級的扇出路由。此外,相較於第一佈線結構17及第二佈線結構40,中介層15具有較小的熱膨脹係數(CTE)及較高模數,故可對晶片提供可靠的連接介面。
第一佈線結構17係位於加強層20之貫穿開口205中,並藉由第一佈線結構17之第一導電盲孔175而電性耦接置中介層15之接觸墊152。第一佈線結構17包括有側向延伸超過中介層15外圍邊緣之第一導線174及第二導線175,且對中介層15提供第一階的扇出路由。
第二佈線結構40係設置於加強層20之貫穿開口205外,並藉由第二佈線結構40之第三導電盲孔415而電性耦接至第一佈線結構17之第二導線178。第二佈線結構40包括有第三導線414,其係延伸至加強層20之貫穿開口205外,並側向延伸超過第一佈線結構17之外圍邊緣,同時側向延伸至加強層20之第一表面201上。據此,第二佈線結構40不僅對中介層15提供進一步的扇出線路結構,其亦可使第一佈線結構17與加強層20機械接合。
加強層20環繞於第一佈線結構17之外圍邊緣,並側向延伸至線路板100之外圍邊緣,用以提供機械支撐並避免線路板100發生彎翹狀況。加強層20亦向下延伸超過中介層15之第二表面103,俾於加強層20之貫穿開口205內形成凹穴206,同時,加強層20之第一表面201係於向上方向上與第一佈線結構17之第二導線178表面呈實質上共平面。
圖22為半導體元件51接置於圖20所示線路板100上之半導體組體剖視圖,其中該半導體元件51係繪示成一晶片進行說明。半導體元件51係位於凹穴206內,並以覆晶方式透過焊料凸塊71而接置於中介層15顯露之接合墊154上。再者,半導體元件51與中介層15間的間隙可選擇性地填入底膠81。
[實施例2]
圖23-51為本發明另一實施態樣之線路板製作方法圖,其包括有將中介層半成品貼附至犧牲載板之步驟。
為了簡要說明之目的,上述實施例1中任何可作相同應用之敘述皆併於此,且無須再重複相同敘述。
圖23及24分別為基板151之剖視圖及底部立體視圖,其包括第一表面101、相對之第二表面103、以及形成於第二表面103之盲孔104。該基板151可由矽、玻璃或陶瓷製成,並且具有50微米至500微米之厚度。盲孔104具有25微米至250微米之深度。在本實施態樣中,基板151為矽晶圓並且具有200微米之厚度,盲孔104則具有150微米之深度。
圖25為形成金屬化導孔156後之剖視圖。藉由沉積金屬於盲孔104中,以於基板151中形成金屬化導孔156。每一金屬化導孔156具有與 基板151之第一表面101保持距離之第一端106,以及與基板151之第二表面103實質上共平面之相對第二端107。於矽基板之態樣中,因為矽為半導體材料,因此在沉積金屬前,盲孔104之側壁需形成例如氧化矽層之絕緣/保護層(圖未繪示)。
圖26及27分別為基板151之第二表面103上形成底側線路157之剖視及底部立體視圖。基板151之第二表面103可藉由各種技術進行金屬化,例如電鍍、無電電鍍、蒸鍍、濺鍍、或其組合。一旦達到所須之厚度後,施行金屬圖案化製程以形成電性耦接至金屬化導孔156第二端107之底側線路157。如圖27所示,該些底側線路157包含有圖案化之接合墊154陣列,其與晶片I/O墊相符。同樣地,於使用矽基板時,在形成線路前須先形成絕緣/保護層(圖未繪示)於基板表面上。
圖28及29分別為將圖26及27之面板尺寸結構切割成個別單件之剖視圖及底部立體視圖。在此,沿著切割線“L”,將圖26及27之結構單離成個別的中介層半成品15’。
圖30及31分別為個別中介層半成品15’之剖視圖及底部立體視圖,其中該中介層半成品15’包括一基板151、接合墊154及金屬化導孔156。該些金屬化導孔156係形成於基板151中,且電性耦接至基板151第二表面103處之接合墊154。
圖32及33分別為犧牲載板11上具有多組定位件13之剖視圖及頂部立體示意圖。於本實施態樣中,每組定位件13係由複數個凸柱所組成,並與隨後設置之中介層半成品15’的四角相符。
圖34及35分別為圖30之中介層半成品15’藉由黏著劑14貼附 至犧牲載板11之剖視圖及頂部立體示意圖。藉由定位件13,可將中介層半成品15’置放於預定位置上,其中定位件13係側向對準並靠近中介層半成品15’之外圍邊緣,而基板151之第二表面103係面向犧牲載板11並與黏著劑14接觸。由於定位件13自犧牲載板11朝向上方向延伸超過基板151之第二表面103,故可限制中介層半成品15’避免發生側向位移。
圖36為中介層半成品15’及犧牲載板11上形成平衡層171之剖視圖。該平衡層171係接觸犧牲載板11、定位件13及中介層半成品15’,並由上方覆蓋犧牲載板11、定位件13及中介層半成品15’,且環繞並同形披覆中介層半成品15’之側壁。
圖37為金屬化導孔156之第一端106自上方顯露之剖視圖。移除平衡層171及基板151之頂部區域,以使金屬化導孔156之第一端106顯露於基板151之外露第一表面102,其中移除方式通常係藉由拋光、研磨或雷射技術。基板151之外露第一表面102與金屬化導孔156之第一端106及平衡層171之頂部表面呈實質上共平面。
圖38及39分別為藉由金屬沉積及圖案化製程形成頂側線路158之剖視圖及頂部立體視圖。頂側線路158側向延伸於基板151之第一表面102上,並且電性耦接至金屬化導孔156之第一端106。如圖39所示,該些頂側線路158包含有圖案化之接觸墊152陣列,其墊間距係大於接合墊154之墊間距。
進行至此階段,已製作完成中介層15,其中每一中介層15包含有位於第一表面102上之接觸墊152、位於相反第二表面103上之接合墊154、以及電性耦接接觸墊152及接合墊154之金屬化導孔156。據此,中介 層15可提供初級的扇出路由,以確保下一級增層電路互連具有較高之生產良率。
圖40為第一介電層172層壓/塗佈於中介層15及平衡層171上並於第一介電層172中形成第一盲孔173之剖視圖。第一介電層172係接觸中介層15及平衡層171,並由上方覆蓋且側向延伸於中介層15及平衡層171上。第一盲孔173係延伸穿過第一介電層172,並對準中介層15之接觸墊152。
參考圖41,藉由金屬沉積及金屬圖案化製程,於第一介電層172上形成第一導線174。第一導線174自中介層15之接觸墊152朝上延伸,並填滿第一盲孔173,以形成直接接觸接觸墊152之第一導電盲孔175,同時側向延伸於第一介電層172上。
此階段已於中介層15上製作完成第一佈線結構17。於此圖中,該第一佈線結構17包括一平衡層171、一第一介電層172及第一導線174。
圖42及43分別為將圖41之面板尺寸結構切割成個別單件之剖視圖及頂部立體視圖。如圖所示,沿著切割線“L”,將該具有第一佈線結構17電性耦接至中介層15之面板尺寸結構單離成個別的電性元件10。
圖44及45分別為個別電性元件10之剖視圖及頂部立體視圖,其中該電性元件10包括一犧牲載板11、一定位件13、一中介層15及一第一佈線結構17。於此圖中,該第一佈線結構17為一增層電路,並對中介層15提供第一階段的扇出路由。
圖46為將圖44電性元件10貼附至圖14載膜30上之剖視圖。將電性元件10插入加強層20之貫穿開口205中,並透過將犧牲載板11貼附至載膜30之方式,使電性元件10穩固地位於貫穿開口205內。於此圖中,第一佈 線結構17之最外表面係於向上方向與加強層20之第一表面201呈實質上共平面。
圖47為將第二介電層422及金屬層42由上方層壓/塗佈於電性元件10與加強層20上之剖視圖。第二介電層422係接觸第一介電層172/第一導線174、金屬層42及加強層20,並夾置於第一介電層172/第一導線174與金屬層42之間及加強層20與金屬層42之間。
圖48為形成第二盲孔423之剖視圖,其係顯露第一導線174之選定部位。在此,第二盲孔423延伸穿過金屬層42及第二介電層422,並對準第一導線174之選定部位。
參考圖49,藉由金屬沉積及金屬圖案化製程,於第二介電層422上形成第二導線424。第二導線424係自第一導線174朝上延伸,並填滿第二盲孔423,以形成直接接觸第一導線174之第二導電盲孔425,同時側向延伸於第二介電層422上。
此階段已完成於電性元件10之第一介電層172/第一導線174及加強層20之第一表面201上形成第二佈線結構40的製程。於此圖中,該第二佈線結構40包含一第二介電層422及第二導線424。
圖50為移除載膜30及犧牲載板11後之剖視圖。自犧牲載板11及加強層20移除載膜30後,接著再移除犧牲載板11。
圖51為移除黏著劑14後之剖視圖。黏著劑14係自中介層15之第二表面103移除,以由下方顯露中介層15第二表面103處之接合墊154。
據此,如圖51所示,已完成之線路板200包括一定位件13、一中介層15、一第一佈線結構17、一加強層20及一第二佈線結構40,其中 第一及第二佈線結構17、40為接續形成之增層電路。
中介層15及第一佈線結構17係位於加強層20之貫穿開口205中,而第二佈線結構40則設置於加強層20之貫穿開口205外,並且側向延伸至線路板200之外圍邊緣。中介層15包含導線圖案,且該導線圖案係由接合墊154之較細微間距扇出至接觸墊152之較粗間距。據此,可將晶片接置於與晶片I/O墊相符之接合墊154上,且增層電路互連至接觸墊152之製程可展現較高良率。第一佈線結構17係覆蓋中介層15之第一表面151及側壁,且其外圍邊緣係被限制於加強層20之貫穿開口205內,並且電性耦接至中介層15之接觸墊152,以對中介層15提供扇出路由。第二佈線結構40係接觸並側向延伸於第一佈線結構17及加強層20上,且電性耦接至第一佈線結構17,以提供進一步的扇出路由。
[實施例3]
圖52-56為本發明再一實施態樣之線路板製作方法圖,其未使用載膜,且第二佈線結構更進一步電性耦接至加強層,以作為接地連接。
為了簡要說明之目的,上述實施例中任何可作相同應用之敘述皆併於此,且無須再重複相同敘述。
圖52為將圖44之電性元件10及一金屬加強層20置於第二介電層422/金屬層42上之剖視圖。於此圖中,第二介電層422係夾置於電性元件10與金屬層42之間以及加強層20與金屬層42之間,且第二介電層422接觸電性元件10之第一導線174及加強層20之第一表面201。第一導線174之表面於向下方向上與加強層20之第一表面201呈實質上共平面,且電性元件10與加強層20間具有位於貫穿開口205內之間隙207。加強層20側向圍繞該間隙 207,且間隙207側向圍繞犧牲載板11及第一佈線結構17。
圖53為第二介電層422進入間隙207之剖視圖。第二介電層422係於施加熱及壓力下而流入間隙207中。受熱之第二介電層422可在壓力下任意成形。因此,夾置於電性元件10與金屬層42間以及加強層20與金屬層42間之第二介電層422受到擠壓後,將改變其原始形狀並向上流入間隙207,進而同形被覆貫穿開口205之側壁及犧牲載板110與第一佈線結構17之外圍邊緣。固化後之第二介電層422可提供電性元件10與加強層20間、電性元件10與金屬層42間、以及加強層20與金屬層42間之堅固機械性接合,俾使電性元件10固定於加強層20之貫穿開口205內。
圖54為具有第二盲孔423之剖視圖,其係顯露第一導線174及加強層20之選定部位。在此,第二盲孔423延伸穿過金屬層42及第二介電層422,並對準第一導線174及加強層20之選定部位。
圖55為藉由金屬沉積及金屬圖案化製程於第二介電層422上形成第二導線424之剖視圖。第二導線424自第一導線174及加強層20向下延伸,並填滿第二盲孔423,以形成直接接觸第一導線174及加強層20之第二導電盲孔425,同時側向延伸於第二介電層422上。
此階段已完成於第一佈線結構17及加強層20上形成第二佈線結構40之製程。於此圖中,第二佈線結構40包括第二介電層422及第二導線424。
圖56為移除犧牲載板11及黏著劑14後之剖視圖。據此,位於中介層15第二表面103之接合墊154自上方顯露,可作為連接晶片之電性接點。
據此,如圖56所示,已完成之線路板300包括一定位件13、一中介層15、一第一佈線結構17、一加強層20及一第二佈線結構40。
中介層15位於加強層20之貫穿開口205中,且其接合墊154自加強層20之貫穿開口205顯露,以由上方提供連接晶片用之電性接點。第一佈線結構17位於加強層20之貫穿開口205中,並包圍中介層15,且其第一導線174電性耦接至中介層15之接觸墊152,並側向延伸超過中介層15之外圍邊緣。第二佈線結構40則設置於加強層20之貫穿開口205外,且其第二導線424電性耦接至第一佈線結構17之第一導線174及加強層20,並側向延伸超過第一佈線結構17之外圍邊緣,同時側向延伸至加強層20之第一表面201上。加強層20朝向上方向延伸超過中介層15及第一佈線結構17之頂面,以於加強層20之貫穿開口205中形成凹穴206。
圖57為半導體元件51接置於圖56所示線路板300上之半導體組體剖視圖,其中該半導體元件51係繪示成一晶片進行說明。半導體元件51係位於凹穴206內,並以覆晶方式透過焊料凸塊71而接置於中介層15顯露之接合墊154上。再者,半導體元件51與中介層15間的間隙可選擇性地填入底膠81。
上述線路板及組體僅為說明範例,本發明尚可透過其他多種實施例實現。此外,上述實施例可基於設計及可靠度之考量,彼此混合搭配使用或與其他實施例混合搭配使用。舉例來說,加強層可包括多個排列成陣列形狀之貫穿開口,且每一貫穿開口中可設置一中介層及一第一佈線結構。此外,第二佈線結構亦可包括額外的導線,以接收並連接額外的第一佈線結構。同時,可再提供額外的定位件,以對準額外的中介層。
如上述實施態樣所示,本發明建構出一種可展現較佳可靠度之獨特線路板,其包括一中介層、一加強層、第一佈線結構、第二佈線結構、及選擇性之定位件。為方便下文描述,在此將中介層第一表面所面向的方向定義為第一方向,而中介層第二表面所面向的方向定義為第二方向。
可藉由將一電性元件插入加強層之貫穿開口,而使中介層及第一佈線結構位於加強層之貫穿開口內,其中該電性元件包含有中介層、第一佈線結構及一可移除之犧牲載板,且中介層及第一佈線結構係位於犧牲載板上。於一較佳實施例中,該電性元件插入加強層之貫穿開口中時,第一佈線結構及犧牲載板之外圍邊緣係靠近加強層之貫穿開口側壁。中介層之材料可為矽、玻璃或陶瓷,且當貼附至可移除之犧牲載板時,其可為中介層成品或半成品,並且係以第二表面朝向犧牲載板的方式貼附。後續可進行中介層之背面製程(包括研磨及形成背面電路),以將半成品製成中介層成品,而中介層成品可包含由第二表面較細微間距扇出至第一表面較粗間距之導線圖案。據此,該中介層可對接置其上之半導體元件提供初級的扇出路由/互連。於一較佳實施例中,由於中介層之接觸墊尺寸大於接合墊尺寸,故可避免後續形成增層電路時發生微盲孔連接失敗的問題。此外,因為中介層通常係由高彈性模數材料製成,且該高彈性模數材料具有與晶片近似之熱膨脹係數(例如,每攝氏3至10ppm),因此,可大幅補償或降低熱膨脹係數不匹配所導致之晶片及其電性互連處之內部應力。
可藉由下述步驟,以製備上述電性元件:藉由黏著劑,將中介層貼附至犧牲載板,其中中介層之第二表面係面向犧牲載板;形成一平衡層,其覆蓋中介層之側壁及犧牲載板;以及形成至少一佈線層於中介層 及平衡層上,以製成包含有平衡層及佈線層之第一佈線結構,其中佈線層係電性耦接至中介層之接觸墊。或者,亦可藉由下述步驟製得電性元件:提供一中介層半成品,其包含具有一第一表面及一相對第二表面之一基板、位於基板第二表面處之複數接合墊、以及複數金屬化導孔,其中每一該些金屬化導孔係形成於基板中,並且具有與基板第一表面保持距離之第一端、以及電性耦接至接合墊之相對第二端;藉由黏著劑,將中介層半成品貼附至犧牲載板,其中基板之第二表面係面向犧牲載板;形成一平衡層,其覆蓋犧牲載板及中介層半成品;移除部分平衡層及部分中介層半成品,以顯露該些金屬化導孔之第一端,並使基板具有與該些金屬化導孔之第一端實質上共平面之一外露第一表面;於基板之該外露第一表面上形成複數接觸墊,以製作完成一中介層,其中該中介層包括分別位於其相對第一表面及第二表面上之接觸墊及接合墊、以及電性耦接至接觸墊及接合墊之金屬化導孔;以及形成至少一佈線層於中介層及平衡層上,以製成包含有平衡層及佈線層之第一佈線結構,其中佈線層係電性耦接至中介層之接觸墊。較佳為,電性元件係以面板尺寸製備,接著再切割成個別單件。此外,電性元件更可包括一定位件,其係自犧牲載板之一表面凸起。於一較佳實施例中,該定位件係由犧牲載板之表面朝第一方向延伸超過中介層或其半成品之第二表面。據此,定位件可控制中介層或其半成品之置放準確度,其中定位件係側向對準並靠近中介層或其半成品之外圍邊緣。定位件可具有防止中介層或其半成品發生不必要位移之各種圖案。舉例來說,定位件可包括一連續或不連續之凸條、或是凸柱陣列。或者,定位件可側向延伸至犧牲載板之外圍邊緣,且其內周圍邊緣與中介層或其半成品之外圍邊緣 相符。具體來說,定位件可側向對準中介層成品或半成品之四側邊,以定義出與中介層或其半成品形狀相同或相似之區域,並且避免中介層或其半成品之側向位移。舉例來說,定位件可對準並符合中介層或其半成品之四側邊、兩對角、或四角,以限制中介層或其半成品發生側向位移。此外,定位件(位於中介層或其半成品之第二表面周圍)較佳具有5至200微米之高度,且其可於移除犧牲載板時一同被移除。
加強層可為單層或多層結構,並可選擇性地嵌埋有單層級導線或多層級導線。於一較佳實施例中,該加強層係環繞第一佈線結構之外圍邊緣,並側向延伸至線路板之外圍邊緣。該加強層可由任何具有足夠機械強度之材料製成,如金屬、金屬複合材、陶瓷、樹脂或其他非金屬材料。據此,位於第一佈線結構周圍之該加強層可對線路板提供機械支撐,以防止線路板發生彎翹現象。
第一及第二佈線結構可為接續形成之增層電路,其不具核心層且分別位於加強層之貫穿開口內及貫穿開口外。此外,第一佈線結構側向延伸超過中介層之外圍邊緣,且其外圍邊緣係被限制於加強層之貫穿開口內。第二佈線結構則側向延伸超過第一佈線結構之外圍邊緣,同時更側向延伸至線路板之外圍邊緣,且實質上具有第一佈線結構與加強層之結合表面積。據此,於一較佳實施例中,第一佈線結構之表面積係大於中介層之表面積,而第二佈線結構之表面積則大於第一佈線結構之表面積。第一及第二佈線結構可各自包括至少一介電層及導線,其中導線填滿介電層中之盲孔,並側向延伸於介電層上。介電層與導線係連續輪流形成,且需要的話可重覆形成。
第一佈線結構係覆蓋中介層之第一表面及側壁,並且電性耦接至中介層之接觸墊,以對中介層提供扇出路由/互連。更具體地說,第一佈線結構可包括一平衡層、一介電層及導線,其中平衡層側向環繞中介層,介電層位於中介層及平衡層上,而導線則自中介層之接觸墊延伸,並填滿介電層中之盲孔,以形成導電盲孔,同時側向延伸於介電層上。藉此,第一佈線結構可藉由與中介層接觸墊直接接觸之導電盲孔,而電性耦接至中介層之接觸墊。第一佈線結構具有面朝第一方向之第一表面及面朝第二方向之相對第二表面,其中該第一表面較佳係與加強層之第一表面呈實質上共平面,並且與第二佈線結構接觸,而該第二表面於移除犧牲載板後會自加強層之貫穿開口顯露。此外,加強層可朝第二方向延伸超過第一佈線結構之第二表面,以於加強層之貫穿開孔中形成一凹穴。據此,可將一半導體元件設置於凹穴內,並電性耦接至從凹穴顯露出之中介層接合墊。將電性元件插入加強層之貫穿開口後,可選擇性地將黏著劑塗佈於電性元件與加強層間位於貫穿開口中之間隙,俾於第一佈線結構與加強層間提供堅固機械性接合。或者,第二佈線結構之介電層可填入電性元件與加強層間之間隙。據此,該黏著劑或介電層可被覆貫穿開口之側壁及第一佈線結構與犧牲載板之外圍邊緣。
於電性元件插入加強層之貫穿開口後,第二佈線結構可形成於第一佈線結構及加強層之第一表面上,俾以提供進一步地扇出路由/互連予第一佈線結構。由於第二佈線結構可透過第二佈線結構之導電盲孔而電性耦接至第一佈線結構,故第一佈線結構與第二佈線結構間之電性連接無須使用焊接材料。此外,加強層與第二佈線結構間之介面亦無需使用焊材 或黏著劑。更具體地說,第二佈線結構可包括一介電層及導線,其中介電層係位於第一佈線結構與加強層之第一表面上,而導線係自第一佈線結構之最外層導線延伸(且選擇性地自加強層之第一表面延伸),並填滿第二佈線結構介電層中之盲孔,同時側向延伸於第二佈線結構之介電層上。因此,第二佈線結構可接觸並電性耦接至第一佈線結構最外層之導線,以構成信號路由,且第二佈線結構可選擇性地進一步電性耦接至加強層之第一表面,以作為接地連接。第二佈線結構最外層導線可容置導電接點,例如焊球,以與下一級組體或另一電子元件電性傳輸及機械性連接。
於形成第二佈線結構前,可使用載膜(通常為黏膠帶),以提供暫時的固定力。舉例說明,該載膜可暫時貼附於犧牲載板及加強層之第二表面,以將電性元件固定於加強層之貫穿開口內,接著,如上所述,可選擇性地將黏著劑塗佈於加強層與第一佈線結構間及加強層與犧牲載板間之間隙。於形成第二佈線結構於第一佈線結構及加強層上後,可將載膜移除。或者,可直接將電性元件及加強層設置於一介電層上,並使第一佈線結構之最外層導線及加強層之第一表面與該介電層接觸,隨後再將該介電層接合至第一佈線結構與加強層,且較佳是使該介電層流入第一佈線結構與加強層間及犧牲載板與加強層之間隙。藉此,該介電層可於電性元件與加強層間提供堅固機械性接合,並將電性元件固定於加強層之貫穿開口內。接著,該第二佈線結構(包含有接合至第一佈線結構及加強層之介電層)可與第一佈線結構電性耦接。
於形成第二佈線結構後,可藉由化學蝕刻或機械剝離方式,將提供堅固支撐力予中介層及第一佈線結構之犧牲載板從中介層及第一佈 線結構移除。犧牲載板可具有0.1毫米至2.0毫米之厚度,且可由任何導電或非導電材料所製成。
本發明亦提供一種半導體組體,其係將一半導體元件電性耦接至上述線路板之接合墊。更具體地說,可將半導體元件置於線路板之凹穴中,並於線路板接合墊上設置各種連接媒介(如凸塊),以將半導體元件電性連接至線路板。半導體元件可為已封裝或未封裝之晶片。舉例來說,半導體元件可為裸晶片,或是晶圓級封裝晶粒等。或者,半導體元件可為堆疊晶片。在此,可選擇性地於半導體元件與線路板中介層間之間隙填入一填充材料。
「覆蓋」一詞意指於垂直及/或側面方向上不完全以及完全覆蓋。例如,在凹穴向上之狀態下,第二佈線結構係於下方覆蓋中介層,不論另一元件例如第一佈線結構是否位於中介層與第二佈線結構之間。
「接置於...上」及「貼附於...上」一詞包括與單一或多個元件間之接觸與非接觸。例如,中介層貼附於犧牲載板上,不論此中介層是否與犧牲載板以一黏著劑相隔。
「對準」一詞意指元件間之相對位置,不論元件之間是否彼此保持距離或鄰接,或一元件插入且延伸進入另一元件中。例如,當假想之水平線與定位件及中介層相交時,定位件即側向對準於中介層,不論定位件與中介層之間是否具有其他與假想之水平線相交之元件,且不論是否具有另一與中介層相交但不與定位件相交、或與定位件相交但不與中介層相交之假想水平線。同樣地,電性元件係對準於加強層之貫穿開口。
「靠近」一詞意指元件間之間隙的寬度不超過最大可接受範 圍。如本領域習知通識,當中介層以及定位件間之間隙不夠窄時,由於中介層於間隙中之側向位移而導致之位置誤差可能會超過可接受之最大誤差限制。在某些情況下,一旦中介層之位置誤差超過最大極限時,則不可能使用雷射光束對準中介層之預定位置,而導致中介層以及增層電路間之電性連接失敗。根據中介層之接觸墊的尺寸,於本領域之技術人員可經由試誤法以確認中介層以及定位件間之間隙的最大可接受範圍,以確保導電盲孔與中介層之接觸墊對準。由此,「定位件靠近中介層(或中介層半成品)之外圍邊緣」之用語係指中介層(或中介層半成品)之外圍邊緣與定位件間之間隙係窄到足以防止中介層(或中介層半成品)之位置誤差超過可接受之最大誤差限制。同樣地,「第一佈線結構與犧牲載板之外圍邊緣靠近加強層之貫穿開口側壁」之敘述係指犧牲載板之外圍邊緣與貫穿開口側壁間之間隙,以及第一佈線結構之外圍邊緣與貫穿開口側壁間之間隙係窄到足以防止電性元件之位置誤差超過可接受之最大誤差限值。舉例來說,中介層(或中介層半成品)與定位件間之間隙可約於5微米至50微米之範圍內,而電性元件外圍邊緣與貫穿開口側壁間之間隙較佳係約於10微米至50微米之範圍內。
「電性連接」、以及「電性耦接」之詞意指直接或間接電性連接。例如,第一佈線結構之導線直接接觸並且電性連接至中介層之接觸墊,而第二佈線結構之導線與中介層之接觸墊保持距離,並且藉由第一佈線結構而電性連接至中介層之接觸墊。
「第一方向」及「第二方向」並非取決於線路板之定向,凡熟悉此項技藝之人士即可輕易瞭解其實際所指之方向。例如,中介層、第一佈線結構及加強層之第一表面係面朝第一方向,而中介層、第一佈線結 構及加強層之第二表面係面朝第二方向,此與線路板是否倒置無關。因此,該第一及第二方向係彼此相反且垂直於側面方向。再者,在凹穴向上之狀態,第一方向係為向下方向,第二方向係為向上方向;在凹穴向下之狀態,第一方向係為向上方向,第二方向係為向下方向。
本發明之線路板具有許多優點。舉例來說,加強層可提供一抗彎平台供第二佈線結構形成於上,以避免線路板發生彎翹狀況。此外,中介層可提供初級扇出路由/互連及CTE可匹配之介面予接置其上之半導體元件。結合成一體之雙佈線結構可對中介層提供階段式的扇出路由/互連。藉此,具有精細接墊之半導體元件可電性耦接至中介層之一側,其中該側的墊間距係與半導體元件相符,而結合成一體之雙佈線結構則電性耦接至中介層具有較大墊間距之另一側,以將半導體元件之墊尺寸及間距進一步放大。定位件可控制中介層置放之準確度。藉由加強層的機械強度,可解決彎翹問題。藉由此方法製備成的線路板係為可靠度高、價格低廉、且非常適合大量製造生產。
本發明之製作方法具有高度適用性,且係以獨特、進步之方式結合運用各種成熟之電性及機械性連接技術。此外,本發明之製作方法不需昂貴工具即可實施。因此,相較於傳統技術,此製作方法可大幅提升產量、良率、效能與成本效益。
在此所述之實施例係為例示之用,其中該些實施例可能會簡化或省略本技術領域已熟知之元件或步驟,以免模糊本發明之特點。同樣地,為使圖式清晰,圖式亦可能省略重覆或非必要之元件及元件符號。
100‧‧‧線路板
102、201‧‧‧第一表面
103、203‧‧‧第二表面
13‧‧‧定位件
15‧‧‧中介層
152‧‧‧接觸墊
154‧‧‧接合墊
156‧‧‧金屬化導孔
171‧‧‧平衡層
172‧‧‧第一介電層
174‧‧‧第一導線
176‧‧‧第二介電層
178‧‧‧第二導線
20‧‧‧加強層
206‧‧‧凹穴
40‧‧‧第二佈線結構
412‧‧‧第三介電層
414‧‧‧第三導線

Claims (8)

  1. 一種整合中介層與雙佈線結構之線路板,其包括:一中介層,其具有複數接觸墊、複數接合墊及複數金屬化導孔,其中該些接觸墊係位於其第一表面處,該些接合墊係位於其相對之第二表面處,且該些金屬化導孔係電性耦接該些接合墊與該些接觸墊;一第一佈線結構,其覆蓋該中介層之該第一表面及側壁,並電性耦接至該中介層之該些接觸墊,且包括側向延伸超過該中介層外圍邊緣之至少一導線;一第二佈線結構,其電性耦接至該第一佈線結構,且包括至少一導線,其中該至少一導線係側向延伸於該第一佈線結構上,且側向延伸超過該第一佈線結構外圍邊緣;以及一加強層,其具有延伸穿過該加強層之一貫穿開口,其中該中介層及該第一佈線結構係位於該加強層之該貫穿開口內,而該第二佈線結構係設置於該加強層之該貫穿開口外並於該加強層之一外表面上。
  2. 如申請專利範圍第1項所述之線路板,其中,該中介層之表面積係小於該第一佈線結構之表面積,而該第一佈線結構之表面積係小於該第二佈線結構之表面積。
  3. 如申請專利範圍第1項所述之線路板,其中,該中介層之熱膨脹係數係小於該第一佈線結構及該第二佈線結構之熱膨脹係數,而該中介層之模數係大於該第一佈線結構及該第二佈線結構之模數。
  4. 一種整合中介層與雙佈線結構之線路板製作方法,其包括:提供一電性元件,其包括一可移除之犧牲載板、一中介層及一第一佈 線結構,其中(i)該中介層具有複數接觸墊、複數接合墊及複數金屬化導孔,該些接觸墊係位於其第一表面處,該些接合墊係位於其相對之第二表面處,該些金屬化導孔係電性耦接該些接合墊與該些接觸墊,且該中介層係以該第二表面朝向該犧牲載板之方式設置於該犧牲載板上,以及(ii)該第一佈線結構係覆蓋該中介層之該第一表面與側壁及該犧牲載板,並電性耦接至該中介層之該些接觸墊,且包括側向延伸超過該中介層外圍邊緣之至少一導線;提供一加強層,其具有延伸穿過該加強層之一貫穿開口;將該電性元件插入該加強層之該貫穿開口中;形成一第二佈線結構,其係電性耦接至該第一佈線結構,並設置於該加強層之該貫穿開口外並於該加強層之一外表面上,且包括至少一導線,其中該至少一導線係側向延伸於該第一佈線結構上,且側向延伸超過該第一佈線結構外圍邊緣;以及移除該犧牲載板,以顯露該中介層之該些接合墊。
  5. 如申請專利範圍第4項所述之製作方法,其中,該電性元件係藉由下述步驟製成:藉由一黏著劑,將該中介層貼附至該犧牲載板,其中該中介層之該第二表面係面向該犧牲載板;形成一平衡層,其覆蓋該中介層之該些側壁及該犧牲載板;以及形成至少一佈線層於該中介層及該平衡層上,以製成包含有該平衡層及該佈線層之該第一佈線結構,其中該佈線層係電性耦接至該中介層之該些接觸墊。
  6. 如申請專利範圍第5項所述之製作方法,其中,該電性元件更包括一定位件,其係自該犧牲載板之一表面凸起,且該中介層貼附至該犧牲載板時,該定位件係側向對準並靠近該中介層之外圍邊緣,並延伸超過該中介層之該第二表面。
  7. 如申請專利範圍第4項所述之製作方法,其中,該電性元件係藉由下述步驟製成:提供一中介層半成品,其包含具有一第一表面及一相對第二表面之一基板、位於該基板之該第二表面處之複數接合墊、以及複數金屬化導孔,其中每一該些金屬化導孔係形成於該基板中,並且具有與該基板之該第一表面保持距離之一第一端、以及電性耦接至該些接合墊之一相對第二端;藉由一黏著劑,將該中介層半成品貼附於該犧牲載板上,其中該基板之該第二表面係面向該犧牲載板;提供一平衡層,其覆蓋該犧牲載板及該中介層半成品;移除部分該平衡層及部分該中介層半成品,以顯露該些金屬化導孔之該些第一端,並使該基板具有與該些金屬化導孔之該些第一端實質上共平面之一外露第一表面;於該基板之該外露第一表面上形成複數接觸墊,以製作完成一中介層,其中該中介層包括分別位於其相對第一表面及第二表面上之該些接觸墊及該些接合墊、以及電性耦接至該些接觸墊及該些接合墊之該些金屬化導孔;以及形成至少一佈線層於該中介層及該平衡層上,以製成包含有該平衡層及該佈線層之該第一佈線結構,其中該佈線層係電性耦接至該中介層之該 些接觸墊。
  8. 如申請專利範圍第7項所述之製作方法,其中,該電性元件更包括一定位件,其係自該犧牲載板之一表面凸起,且該中介層半成品貼附至該犧牲載板時,該定位件係側向對準並靠近該中介層半成品之外圍邊緣,並延伸超過該中介層半成品之該第二表面。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9913385B2 (en) * 2015-07-28 2018-03-06 Bridge Semiconductor Corporation Methods of making stackable wiring board having electronic component in dielectric recess
US11081371B2 (en) * 2016-08-29 2021-08-03 Via Alliance Semiconductor Co., Ltd. Chip package process
CN107809837B (zh) * 2016-09-08 2019-11-26 钰桥半导体股份有限公司 具有双加强层及整合双路由电路的线路板及其制作方法
US20200020624A1 (en) * 2018-07-10 2020-01-16 Qualcomm Incorporated Substrate-embedded substrate
KR20210075558A (ko) 2019-12-13 2021-06-23 삼성전자주식회사 반도체 패키지의 제조 방법
CN113053852B (zh) * 2019-12-26 2024-03-29 钰桥半导体股份有限公司 半导体组体

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034403A (ja) * 2008-07-30 2010-02-12 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
US9048233B2 (en) * 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
JP5079059B2 (ja) * 2010-08-02 2012-11-21 日本特殊陶業株式会社 多層配線基板
TWI418269B (zh) * 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
JP5649490B2 (ja) * 2011-03-16 2015-01-07 新光電気工業株式会社 配線基板及びその製造方法
TWI492680B (zh) * 2011-08-05 2015-07-11 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
TWI437932B (zh) * 2011-12-27 2014-05-11 Ind Tech Res Inst 中介層內埋基板結構及其製造方法以及倒裝晶片結構及其製造方法
CN202695424U (zh) * 2012-06-12 2013-01-23 欣兴电子股份有限公司 具中介层的封装基板
CN103596354B (zh) * 2012-08-14 2016-06-15 钰桥半导体股份有限公司 具有内建定位件、中介层、以及增层电路的复合线路板

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