TW201543631A - 半導體裝置及其製造方法 - Google Patents

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TW201543631A TW104111995A TW104111995A TW201543631A TW 201543631 A TW201543631 A TW 201543631A TW 104111995 A TW104111995 A TW 104111995A TW 104111995 A TW104111995 A TW 104111995A TW 201543631 A TW201543631 A TW 201543631A
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Abstract

本發明一實施形態之半導體裝置係於第1半導體晶片之第1背面上搭載第2半導體晶片。又，於第1半導體晶片之上述第1背面，包含：第1區域，其形成有與上述第2半導體晶片經由突起電極而電性連接之複數個第1背面電極；及第2區域，其係較上述第1區域更靠向周緣部側，且形成有第1金屬圖案。又，上述第1金屬圖案之相對於上述第1背面之突出高度係低於上述複數個第1背面電極各者之相對於上述第1背面之突出高度。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造技術，例如關於對於配線基板上積層複數個半導體晶片之半導體裝置適用且有效之技術。
於日本特開2009-49087號公報(專利文獻1)，記載有於積層有複數個基板之構成中，於各基板之端部設置階差部，而抵消基板之翹曲變形。
又，於日本特開2004-165328號公報(專利文獻2)，記載有根據電子零件搭載部之高度改變焊接凸塊之體積，作為於具有翹曲之絕緣基板搭載電子零件之方法。
又，於日本特開2005-340393號公報(專利文獻3)，記載有於在具有翹曲之電路基板安裝半導體晶片時，使設置於電路基板之複數個柱形凸塊變形，而將半導體晶片之複數個電極與複數個柱形凸塊電性連接。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開2009-49087號公報
專利文獻2：日本特開2004-165328號公報
專利文獻3：日本特開2005-340393號公報
本案發明者係研究提高於配線基板上積層有複數個半導體晶片之半導體裝置之性能之技術。
已知積層複數個半導體晶片之情形時，因配線基板之變形、或搭載半導體晶片時之按壓力等之影響，於半導體晶片產生翹曲變形。
又，本案發明者發現，當於所積層之半導體晶片之一者或兩者產生翹曲變形時，根據翹曲變形之程度，一者之半導體晶片之構成構件會與另一者之半導體晶片接觸，而於半導體裝置之可靠性方面存在問題。
其他問題與新穎之特徵應可自本說明書之記述及附加圖式而明瞭。
一實施形態之半導體裝置係於第1半導體晶片之第1背面上搭載第2半導體晶片。又，於第1半導體晶片之上述第1背面，包含：第1區域，其形成有與上述第2半導體晶片經由突起電極而電性連接之複數個第1背面電極；及第2區域，其係較上述第1區域更靠向周緣部側，且形成有第1金屬圖案。又，上述第1金屬圖案之相對於上述第1背面之突出高度係低於上述複數個第1背面電極各者之相對於上述第1背面之突出高度。
根據上述一實施形態，可提高半導體裝置之可靠性。
1‧‧‧半導體裝置
1A‧‧‧半導體裝置
1B‧‧‧半導體裝置
2‧‧‧配線基板
2a‧‧‧上表面(面、晶片搭載面)
2b‧‧‧相反側之下表面(面、安裝面)
2c‧‧‧側面
2d‧‧‧配線
2d1‧‧‧配線
2d2‧‧‧通道配線
2e‧‧‧絕緣層
2f‧‧‧接合引線(端子、晶片搭載面側端子、電極)
2g‧‧‧岸面(端子、焊接連接用焊墊)
2h‧‧‧絕緣膜(阻焊膜)
2hw‧‧‧開口部
2k‧‧‧絕緣膜(阻焊膜)
2kw‧‧‧開口部
2p1‧‧‧晶片搭載區域(晶片搭載部)
2p2‧‧‧晶片搭載區域(晶片搭載部)
3‧‧‧半導體晶片
3A‧‧‧半導體晶片
3a‧‧‧表面(主表面、上表面)
3ap‧‧‧表面電極(電極、焊墊、表面側焊墊)
3ap1‧‧‧表面電極(電極、焊墊、表面側焊墊)
3ap2‧‧‧表面電極(電極、焊墊、表面側焊墊)
3B‧‧‧半導體晶片
3b‧‧‧背面(主表面、下表面)
3b1‧‧‧區域(電極群形成區域)
3b2‧‧‧區域(周緣部區域)
3b3‧‧‧區域(虛設圖案形成區域)
3bc1‧‧‧角部
3bc2‧‧‧角部
3bc3‧‧‧角部
3bc4‧‧‧角部
3bi‧‧‧絕緣膜
3bp‧‧‧複數個背面電極(電極、焊墊、背面側焊墊)
3c‧‧‧側面
3d‧‧‧配線層(晶片配線層)
3mf‧‧‧金屬箔
3s‧‧‧晶種膜(導體膜)
3tsh‧‧‧孔(穴、開口部)
3tsv‧‧‧貫通電極
4‧‧‧密封體(樹脂體)
4a‧‧‧上表面(面、表面)
4b‧‧‧下表面(面、背面、安裝面)
4c‧‧‧側面
5‧‧‧複數個焊接球(外部端子、電極、外部電極)
6‧‧‧密封體(晶片積層體用密封體、晶片積層體用樹脂體)
6a‧‧‧底材樹脂
7‧‧‧外部端子(突起電極、導電性構件、凸塊電極)
7a‧‧‧焊接材料(焊接凸塊、突起電極)
7b‧‧‧突起電極
20‧‧‧配線基板
20a‧‧‧裝置區域
20b‧‧‧框部(外框)
20c‧‧‧切割線(切割區域)
25‧‧‧掩模
26‧‧‧支持基材
27‧‧‧保護層
28‧‧‧研磨治具
30‧‧‧保持治具(夾頭)
30a‧‧‧保持面
31‧‧‧接合治具(加熱治具)
31a‧‧‧按壓面
32‧‧‧樹脂膜(膜)
35‧‧‧接著層
40‧‧‧切割刀片(旋轉刀片)
41‧‧‧膠帶材料(切割膠帶)
AM‧‧‧標記(金屬圖案、金屬焊墊、對準標記)
AM1‧‧‧標記(金屬圖案、金屬焊墊、對準標記)
AM2‧‧‧標記(金屬圖案、金屬焊墊、對準標記)
AM3‧‧‧標記(金屬圖案、金屬焊墊、對準標記)
AM4‧‧‧標記(金屬圖案、金屬焊墊、對準標記)
AMS‧‧‧對準標記
AS‧‧‧位址線(信號線)
BDL‧‧‧接著層
CR1‧‧‧核心電路(主電路)
CR2‧‧‧核心電路(主電路)
CU‧‧‧控制電路
DPa‧‧‧虛設圖案(金屬圖案、虛設焊墊、金屬焊墊)
DPb‧‧‧虛設圖案(金屬圖案、虛設焊墊、金屬焊墊)
DPc‧‧‧虛設圖案(金屬圖案、虛設焊墊、金屬焊墊)
DR‧‧‧電源電路(驅動電路)
DR1‧‧‧電源電路(輸入輸出用電源電路)
DR2‧‧‧電源電路(核心用電源電路)
DR3‧‧‧電源電路(輸入輸出用電源電路)
DR4‧‧‧電源電路(核心用電源電路)
DS‧‧‧資料線(信號線)
G1‧‧‧距離(間隔距離)
G2‧‧‧距離(間隔距離)
G3‧‧‧距離(間隔距離)
GIF‧‧‧外部介面電路(外部輸入輸出電路)
HT1‧‧‧突出高度(厚度)
HT2‧‧‧突出高度(厚度)
HT3‧‧‧突出高度(厚度)
HTb‧‧‧突出高度(厚度)
LC‧‧‧邏輯晶片(半導體晶片)
MC1‧‧‧記憶體晶片(半導體晶片)
MC2‧‧‧記憶體晶片(半導體晶片)
MC3‧‧‧記憶體晶片(半導體晶片)
MC4‧‧‧記憶體晶片(半導體晶片)
MCS‧‧‧積層體(記憶體晶片積層體、半導體晶片積層體)
MK1‧‧‧掩模
MK2‧‧‧掩模
MK3‧‧‧掩模
MK4‧‧‧掩模
MK5‧‧‧掩模(蝕刻掩模)
MKd‧‧‧開口部
MM‧‧‧主記憶電路(記憶電路)
MR‧‧‧記憶體區域(記憶電路元件排列區域)
NCL‧‧‧接著材料(絕緣性接著材料)
NCL1‧‧‧接著材料(絕緣性接著材料)
NCL2‧‧‧接著材料(絕緣性接著材料)
NIF‧‧‧內部介面電路(內部輸入輸出電路)
NS1‧‧‧輸入輸出電路
NS2‧‧‧輸入輸出電路
NZ1‧‧‧噴嘴
NZ2‧‧‧噴嘴
OS‧‧‧信號線
PU‧‧‧運算處理電路
SG‧‧‧信號線
SM‧‧‧輔助記憶電路(記憶電路)
ST‧‧‧基材(組裝基材)
STa‧‧‧組裝面
V1‧‧‧電源線
V2‧‧‧電源線
V3‧‧‧電源線
WD1‧‧‧寬度
WD2‧‧‧寬度
WH‧‧‧半導體基板(晶圓)
WHb‧‧‧相反側之背面(主表面、下表面)
WHs‧‧‧表面(主表面、上表面)
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
θ‧‧‧方向
圖1係一實施形態之半導體裝置之立體圖。
圖2係圖1所示之半導體裝置之仰視圖。
圖3係以已除去圖1所示之密封體之狀態顯示配線基板上之半導體裝置之內部構造之透視平面圖。
圖4係沿著圖1之A-A線之剖視圖。
圖5係示意性顯示圖1~圖4所示之半導體裝置之電路構成例之說明圖。
圖6係圖4所示之A部之放大剖面圖。
圖7係顯示圖4所示之記憶體晶片之表面側之平面圖。
圖8係顯示圖7所示之記憶體晶片之背面側之一例之平面圖。
圖9係顯示圖4所示之邏輯晶片之表面側之平面圖。
圖10係顯示圖9所示之邏輯晶片之背面側之一例之平面圖。
圖11係示意性顯示所積層之半導體晶片所產生之、翹曲變形之代表例之說明圖。
圖12係示意性顯示所積層之半導體晶片所產生之、翹曲變形之與圖11不同之例之說明圖。
圖13係明確顯示圖10所示之半導體晶片之背面中、形成背面電極之區域與形成背面電極以外之金屬圖案之區域之區劃例的平面圖。
圖14係沿著圖13之A-A線之放大剖面圖。
圖15係顯示與圖14相對之變化例之放大剖面圖。
圖16係顯示使用圖1~圖14說明之半導體裝置之製造步驟之概要之說明圖。
圖17係顯示圖16所示之基板準備步驟所準備之配線基板之整體構造之平面圖。
圖18係圖17所示之1個裝置區域之放大平面圖。
圖19係沿著圖18之A-A線之放大剖面圖。
圖20係顯示圖18之相反側之面之放大平面圖。
圖21係顯示於圖18所示之晶片搭載區域配置有接著材料之狀態之放大平面圖。
圖22係沿著圖21之A-A線之放大剖面圖。
圖23係示意性顯示具備圖6所示之貫通電極之半導體晶片之製造 步驟之概要的說明圖。
圖24係示意性顯示緊接圖23之半導體晶片之製造步驟之概要之說明圖。
圖25係顯示於圖24所示之背面電極形成步驟中、一次形成複數個背面電極與對準標記之步驟之說明圖。
圖26係顯示於圖24所示之背面電極形成步驟中、一次形成複數個背面電極與對準標記之步驟之說明圖。
圖27係顯示與使用圖25說明之形成背面電極及對準標記之方法相對之變化例之說明圖。
圖28係顯示與使用圖26說明之形成背面電極及對準標記之方法相對之變化例之說明圖。
圖29係顯示與使用圖25及圖26說明之形成背面電極及對準標記之方法相對之另一變化例之說明圖。
圖30係顯示與使用圖25說明之形成背面電極及對準標記之方法相對之另一變化例之說明圖。
圖31係顯示與使用圖26說明之形成背面電極及對準標記之方法相對之另一變化例之說明圖。
圖32係顯示於圖21所示之配線基板之晶片搭載區域上搭載有邏輯晶片LC之狀態之放大平面圖。
圖33係沿著圖32之A-A線之放大剖面圖。
圖34係示意性顯示圖16所示之第1晶片搬送步驟之主要部分之說明圖。
圖35係示意性顯示圖34所示之第1對位步驟之後、使邏輯晶片向配線基板移動之狀態之說明圖。
圖36係顯示拆下圖34所示之保持治具，將接合治具抵壓至半導體晶片之背面側之狀態之說明圖。
圖37係顯示於圖32所示之半導體晶片之背面及其周圍配置有接著材料之狀態之放大平面圖。
圖38係沿著圖37之A-A線之放大剖面圖。
圖39係示意性顯示圖4所示之記憶體晶片之積層體之組裝步驟之概要的說明圖。
圖40係示意性顯示緊接圖39之記憶體晶片之積層體之組裝步驟之概要的說明圖。
圖41係顯示於圖37所示之邏輯晶片之背面上搭載有積層體之狀態之放大平面圖。
圖42係沿著圖41之A-A線之放大剖面圖。
圖43係示意性顯示圖16所示之第2晶片搬送步驟之主要部分之說明圖。
圖44係示意性顯示第2對位步驟之後、使晶片積層體向配線基板移動之狀態之說明圖。
圖45係顯示拆下圖44所示之保持治具，將接合治具抵壓至半導體晶片之背面側之狀態之說明圖。
圖46係顯示於圖42所示之配線基板上形成密封體，而將所積層之複數個半導體晶片密封之狀態之放大剖面圖。
圖47係顯示圖46所示之密封體之整體構造之平面圖。
圖48係顯示於圖46所示之配線基板之複數個岸面上接合有焊接球之狀態之放大剖面圖。
圖49係顯示將圖48所示之多件式配線基板單片化之狀態之剖面圖。
圖50係顯示與圖13相對之變化例的邏輯晶片之背面側之平面圖。
圖51係沿著圖50之A-A線之放大剖面圖。又，圖52係顯示與圖51 相對之變化例之半導體裝置之放大剖面圖。
圖52係顯示與圖51相對之變化例之半導體裝置之放大剖面圖。
(本案之記載形式/基本用語/用法之說明)
於本案中，實施態樣之記載係根據需要，為了方便起見而分成複數個部分等進行記載，但除了特別明示並非如此之意旨之情形以外，其等並非相互獨立分開者，無論記載之前後，單一例之各部分、一者係另一者之部分細節或部分或全部之變化例等。又，原則上，相同之部分係省略重複之說明。又，實施態樣之各構成要素除了特別明示並非如此之意旨之情形、理論上限定於其數量之情形及根據文脈明確並非如此之情形以外，並非必需。
同樣地，於實施態樣等之記載中，關於材料、組成等，說到「包含A之X」等時，除了特別明示並非如此之意旨之情形及根據文脈明確並非如此之情形以外，並未排除包含A以外之要素者。例如，提及成分，係指「包含A作為主要成分之X」等。例如，說到「矽構件」等時，並非限定於純矽，當然為亦包含含有SiGe(矽/鍺)合金或其他以矽作為主要成分之多元合金、及其他添加物等之構件者。又，說到鍍金、Cu(銅)層、鍍鎳等時，除了特別明示並非如此之意旨之情形以外，不僅純粹者，亦為包含分別以金、Cu、鎳等作為主要成分之構件者。
再者，提及特定之數值、數量時，亦除了特別明示並非如此之意旨之情形、理論上限定於該數量之情形及根據文脈明確並非如此之情形以外，可為超過該特定數值之數值，亦可為小於該特定數值之數值。
又，於實施形態之各圖中，同一或相同之部分係以同一或類似之記號或參照序號表示，且原則上不重複說明。
又，於附加圖式中，相反，於繁雜之情形或與空隙之區別明確之情形時，有即便為剖面亦省略陰影線等之情形。與此關聯，於可根據說明等明瞭之情形等時，有即便為平面上關閉之孔，亦省略背景之輪廓線之情形。再者，即便不是剖面，為了明示不是空隙，或為了明示區域之邊界，有時亦標註陰影線或點圖案。
(實施形態1)
於本實施形態中，作為積層有複數個半導體晶片之半導體裝置之例，舉出將積層於配線基板上之複數個半導體晶片經由突起電極而電性連接之半導體裝置進行說明。詳細而言，於本實施形態中例示性舉出而說明之半導體裝置係於形成有運算處理電路之半導體晶片上積層形成有記憶體電路之複數個半導體晶片，而於一個封裝內形成系統之、所謂稱為SIP(System In Package：系統級封裝)之半導體裝置。
圖1係本實施形態之半導體裝置之立體圖，圖2係圖1所示之半導體裝置之仰視圖。又，圖3係以已除去圖1所示之密封體之狀態顯示配線基板上之半導體裝置之內部構造之透視平面圖。又，圖4係沿著圖1之A-A線之剖面圖。另，於圖1~圖4中，為了易於觀察，減少端子數而顯示，但端子(接合引線2f、岸面2g、焊接球5)之數量並非限定於圖1~圖4所示之態樣。又，於圖3中，為了易於觀察邏輯晶片LC與記憶體晶片MC4之俯視下之位置關係或平面大小之不同，藉由虛線顯示邏輯晶片LC之輪廓。
<半導體裝置>
本實施形態之半導體裝置1具備配線基板2、搭載於配線基板2上之複數個半導體晶片3(參照圖4)及密封複數個半導體晶片3之密封體(樹脂體)4。
如圖4所示，配線基板2具有搭載有複數個半導體晶片3之上表面(面、晶片搭載面)2a、與上表面2a相反側之下表面(面、安裝面)2b、 及配置於上表面2a與下表面2b之間之側面2c，且如圖2及圖3所示，於俯視下形成為四邊形之外形形狀。於圖2及圖3所示之例中，配線基板2之平面大小(俯視下之尺寸、上表面2a及下表面2b之尺寸、外形大小)係形成為例如一邊之長度為14mm左右之正方形。又，配線基板2之厚度(高度)、即自圖4所示之上表面2a至下表面2b之距離係例如0.3mm~0.5mm左右。
配線基板2係用以將搭載於上表面2a側之半導體晶片3與未圖示之安裝基板電性連接之插入物，具有將上表面2a側與下表面2b側電性連接之複數個配線層(於圖4所示之例中為4層)。於各配線層，形成有使複數個配線2d及複數個配線2d間、及相鄰之配線層間絕緣之絕緣層2e。
圖4所示之配線基板2具有3個絕緣層2e，正中間之絕緣層2e係例如使環氧樹脂等樹脂材料含浸於玻璃纖維等纖維材料之核心層(核心材料)。又，分別形成於核心層之上表面及下表面之絕緣層2e係藉由例如堆積工法而形成。但，作為與圖4相對之變化例，亦可使用不具有成為核心層之絕緣層2e之、所謂無核心基板。
又，於配線2d，包含形成於絕緣層2e之上表面或下表面之配線2d1、及以將絕緣層2e於厚度方向貫通之方式形成之層間導電路即通道配線2d2。又，於配線基板2之上表面2a，形成有與半導體晶片3電性連接之端子、即複數個接合引線(端子、晶片搭載面側端子、電極)2f。另，形成於配線基板2之上表面2a側之配線2d係與接合引線2f形成為一體。換言之，可認為接合引線2f為配線2d之一部分。又，於區別考慮接合引線2f與配線2d之情形時，可將配線基板2之上表面2a中，自絕緣膜2h露出之部分定義為接合引線2f，將由絕緣膜2h所覆蓋之部分定義為配線2d。
另一方面，於配線基板2之下表面2b，形成有接合用以與未圖示 之安裝基板電性連接之端子、即作為半導體裝置1之外部連接端子之複數個焊接球5之、複數個岸面(端子、焊接連接用焊墊)2g。複數個接合引線2f與複數個岸面2g係經由複數個配線2d而分別電性連接。另，由於連接於接合引線2f或岸面2g之配線2d與接合引線2f或岸面2g形成為一體，故於圖4中，將接合引線2f及岸面2g顯示為配線2d之一部分。
又，配線基板2之上表面2a及下表面2b係藉由絕緣膜(阻焊膜)2h、2k所覆蓋。形成於配線基板2之上表面2a之配線2d係由絕緣膜2h所覆蓋。於絕緣膜2h形成有開口部，於該開口部，複數個接合引線2f之至少一部分(與半導體晶片3之接合部、接合區域)係自絕緣膜2h露出。又，形成於配線基板2之下表面2b之配線2d係由絕緣膜2k所覆蓋。於絕緣膜2k形成有開口部，於該開口部，複數個岸面2g之至少一部分(與焊接球5之接合部)係自絕緣膜2k露出。
又，如圖4所示，接合於配線基板2之下表面2b之複數個岸面2g之複數個焊接球(外部端子、電極、外部電極)5係如圖2所示般配置成列行狀(陣列狀、矩陣狀)。又，圖2中省略圖示，接合複數個焊接球5之複數個岸面2g(參照圖4)亦配置成列行狀(矩陣狀)。如此，將於配線基板2之安裝面側以列行狀配置複數個外部端子(焊接球5、岸面2g)之半導體裝置，稱為區域陣列型之半導體裝置。
區域陣列型之半導體裝置1之較佳點在於：由於可將配線基板2之安裝面(下表面2b)側作為外部端子之配置空間有效活用，故即便外部端子數增大亦可抑制半導體裝置1之安裝面積之增大。即，隨著高功能化、高積體化，可省空間地安裝外部端子數增大之半導體裝置1。
又，半導體裝置1具備搭載於配線基板2上之半導體晶片3。於圖4所示之例中，於配線基板2之上表面2a上積層有複數個半導體晶片 3。又，複數個半導體晶片3之各者具有表面(主表面、上表面)3a、與表面3a相反側之背面(主表面、下表面)3b、及位於表面3a與背面3b之間之側面3c，且如圖3所示，於俯視下形成為四邊形之外形形狀。如此，藉由積層複數個半導體晶片3，即便為使半導體裝置1高功能化之情形，亦可減小安裝面積。
又，於圖3及圖4所示之例中，搭載於最下段(距配線基板2最近之位置)之半導體晶片3係形成有運算處理電路PU(參照圖5)之邏輯晶片(半導體晶片)LC。另一方面，搭載於邏輯晶片LC之上段之半導體晶片3係形成有記憶於與邏輯晶片LC之間進行通信之資料之主記憶電路(記憶電路)MM(參照圖5)之、記憶體晶片(半導體晶片)MC1、MC2、MC3、MC4。另，於邏輯晶片LC，除了上述之運算處理電路以外，亦形成有控制記憶體晶片MC1、MC2、MC3、MC4之主記憶電路之動作之控制電路。關於半導體裝置1之電路構成例，予以後述。
又，如圖4所示，於搭載於配線基板2上之邏輯晶片LC與配線基板2之間、及邏輯晶片LC與記憶體晶片MC1之間，分別配置接著材料NCL(絕緣性接著材料)。接著材料NCL係以封塞上段側之半導體晶片3之表面3a與下段側之半導體晶片3之背面3b(或，配線基板2之上表面2a)之間之空間之方式配置。
詳細而言，該接著材料NCL包含在配線基板2上接著固定邏輯晶片LC之接著材料(絕緣性接著材料)NCL1、及於邏輯晶片上接著固定記憶體晶片MC1、MC2、MC3、MC4之積層體MCS之接著材料(絕緣性接著材料)NCL2。又，接著材料NCL1、NCL2分別包含絕緣性(非導電性)之材料(例如樹脂材料)。藉由於邏輯晶片LC與配線基板2之接合部、及邏輯晶片LC與積層體MCS之接合部配置接著材料NCL，可使設置於各接合部之複數個電極間電性絕緣，且保護各接合部。
又，於圖4所示之例中，於複數個記憶體晶片MC1、MC2、 MC3、MC4之間，配置與密封體4不同之密封體(晶片積層體用密封體、晶片積層體用樹脂體)6，記憶體晶片MC1、MC2、MC3、MC4之積層體MCS係藉由密封體6密封。密封體6係以密著於複數個記憶體晶片MC1、MC2、MC3、MC4之表面3a及背面3b之方式嵌入，記憶體晶片MC1、MC2、MC3、MC4之積層體MCS係藉由各半導體晶片3間之接合部及密封體6而一體化。又，密封體6包含絕緣性(非導電性)之材料(例如樹脂材料)，且藉由於記憶體晶片MC1、MC2、MC3、MC4之各接合部配置密封體6，可使設置於各接合部之複數個電極間電性絕緣。
但，如圖4所示，記憶體晶片MC1、MC2、MC3、MC4之積層體MCS之中、搭載於最下段(距邏輯晶片LC最近之位置)之記憶體晶片MC1之表面3a係自密封體6露出。又，如圖3及圖4所示，記憶體晶片MC1、MC2、MC3、MC4之積層體MCS之中、配置於最上段之記憶體晶片MC4之背面3b係自密封體6露出。
又，半導體裝置1具備密封複數個半導體晶片3之密封體4。密封體4具有上表面(面、表面)4a、位於與上表面4a相反之側之下表面(面、背面、安裝面)4b(參照圖4)、及位於上表面4a與下表面4b之間之側面4c，且於俯視下形成為四邊形之外形形狀。於圖1所示之例中，密封體4之平面大小(自上表面4a側俯視時之尺寸、上表面4a之外形大小)與配線基板2之平面大小相同，密封體4之側面4c係與配線基板2之側面2c連接。又，於圖1所示之例中，密封體4之平面尺寸(俯視下之尺寸)係形成為例如一邊之長度為14mm左右之正方形。
密封體4係保護複數個半導體晶片3之樹脂體，藉由密著於複數個半導體晶片3間、及半導體晶片3與配線基板2而形成密封體4，可抑制較薄之半導體晶片3之損傷。又，自提高作為保護構件之功能之觀點而言，密封體4係以例如如以下之材料構成。於密封體4，由於要求 容易密著於複數個半導體晶片3間以及半導體晶片3及配線基板2，且，於密封後要求一定程度之硬度，故較佳為包含例如環氧系樹脂等熱硬化性樹脂。又，為了提高硬化後之密封體4之功能，較佳為例如將氧化矽(二氧化矽；SiO2)粒子等填料粒子混合至樹脂材料中。例如，自抑制形成密封體4後之熱變形所致之半導體晶片3之損傷之觀點而言，較佳為調整填料粒子之混合比例，使半導體晶片3與密封體4之線性膨脹係數接近。
<半導體裝置之電路構成>
接著，對半導體裝置1之電路構成例進行說明。如圖5所示，於邏輯晶片LC，除了上述之運算處理電路PU以外，亦形成有控制記憶體晶片MC1、MC2、MC3、MC4之主記憶電路MM之動作之控制電路CU。又，於邏輯晶片LC，形成有例如一次性記憶資料之快取記憶體等、記憶容量小於上述之主記憶電路MM之輔助記憶電路(記憶電路)SM。於圖5中，作為一例，將運算處理電路PU、控制電路CU、輔助記憶電路SM統稱為核心電路(主電路)CR1而顯示。但，核心電路CR1所包含之電路亦可包含上述以外之電路。
又，於邏輯晶片LC，形成有於與未圖示之外部機器之間進行信號之輸入輸出之外部介面電路(外部輸入輸出電路)GIF。於外部介面電路GIF，連接於邏輯晶片LC與未圖示之外部機器之間傳送信號之信號線SG。又，外部介面電路GIF亦與核心電路CR1電性連接，核心電路CR1可經由外部介面電路GIF與外部機器傳送信號。
又，於邏輯晶片LC，形成有於與內部機器(例如記憶體晶片MC1、MC2、MC3、MC4)之間進行信號之輸入輸出之內部介面電路(內部輸入輸出電路)NIF。於內部介面電路NIF，連接有傳送資料信號之資料線(信號線)DS、傳送位址信號之位址線(信號線)AS、及傳送其他信號之信號線OS。該等資料線DS、位址線AS、及信號線OS係分別 連接於記憶體晶片MC1、MC2、MC3、MC4之內部介面電路NIF。於圖5中，將外部介面電路GIF或內部介面電路NIF等、於與邏輯晶片LC以外之電子零件之間進行信號之輸入輸出之電路顯示為輸入輸出電路NS1。
又，於邏輯晶片LC，具備供給用以驅動核心電路CR1或輸入輸出電路NS1之電位之電源電路DR。於電源電路DR，包含：電源電路(輸入輸出用電源電路)DR1，其供給驅動邏輯晶片LC之輸入輸出電路NS1之電壓；及電源電路(核心用電源電路)DR2，其供給驅動邏輯晶片LC之核心電路CR1之電壓。於電源電路DR，供給例如不同之複數個電位(第1電源電位與第2電源電位)，藉由其電位差而規定施加至核心電路CR1或輸入輸出電路NS1之電壓。
如邏輯晶片LC般，將某一裝置或系統之動作所必要之電路匯集於一個半導體晶片3而形成者稱為SoC(System on a Chip：單晶片系統)。另外，若於邏輯晶片LC形成圖5所示之主記憶電路MM，則可以1片邏輯晶片LC構成系統。但，根據動作之裝置或系統，必要之主記憶電路MM(參照圖5)之容量不同。因此，藉由於與邏輯晶片LC不同之半導體晶片3形成主記憶電路MM，可提高邏輯晶片LC之通用性。
又，藉由根據所要求之主記憶電路MM之記憶容量，連接複數片記憶體晶片MC1、MC2、MC3、MC4，而提高系統所具備之記憶電路之容量之設計上之自由度。於圖5所示之例中，於記憶體晶片MC1、MC2、MC3、MC4，分別形成有主記憶電路MM。於圖5中將主記憶電路MM顯示為記憶體晶片MC1、MC2、MC3、MC4之核心電路(主電路)CR2。但，核心電路CR2所包含之電路亦可包含主記憶電路MM以外之電路。
又，於記憶體晶片MC1、MC2、MC3、MC4，分別形成有於與內部機器(例如邏輯晶片LC)之間進行信號之輸入輸出之內部介面電路 (內部輸入輸出電路)NIF。於圖5中，將於與各記憶體晶片MC1、MC2、MC3、MC4以外之電子零件之間進行信號之輸入輸出之內部介面電路NIF顯示為輸入輸出電路NS2。
又，於記憶體晶片MC1、MC2、MC3、MC4，具備供給用以驅動核心電路CR2或輸入輸出電路NS2之電位之電源電路(驅動電路)DR。於電源電路DR，包含：電源電路(輸入輸出用電源電路)DR3，其供給驅動記憶體晶片MC1、MC2、MC3、MC4之輸入輸出電路NS2之電壓；及電源電路(核心用電源電路)DR4，其供給驅動記憶體晶片MC1、MC2、MC3、MC4之核心電路CR2之電壓。於電源電路DR，供給例如不同之複數個電位(例如第1電源電位與第2電源電位)，藉由其電位差而規定施加至核心電路CR2或輸入輸出電路NS2之電壓。
另，於圖5所示之例中，將邏輯晶片LC之電源電路DR1、與記憶體晶片MC1、MC2、MC3、MC4之電源電路DR3兼用化。換言之，邏輯晶片LC之輸入輸出電路NS1與記憶體晶片MC1、MC2、MC3、MC4之輸入輸出電路NS2係被施加自電源線V2供給之相同電壓而驅動。如此，藉由將電源電路DR之一部分或全部兼用化，可減少對電源電路供給電位(驅動電壓)之電源線V1、V2、V3之數量。又，若減少電源線V1、V2、V3之數量，則可減少形成於邏輯晶片LC之電極數。
如半導體裝置1般，將某一裝置或系統之動作所必要之電路匯集於一個半導體裝置1而形成者稱為SiP(System in Package)。另，於圖4中，顯示於一個邏輯晶片LC上積層有四個記憶體晶片MC1、MC2、MC3、MC4之例，但如上述般，於半導體晶片3之積層數存在各種變化例。雖省略圖示，但例如作為最小限度之構成，可應用於在一個邏輯晶片LC上搭載一個記憶體晶片MC1之變化例。
又，自提高邏輯晶片LC及記憶體晶片MC1、MC2、MC3、MC4之通用性之觀點而言，邏輯晶片LC及記憶體晶片MC1、MC2、 MC3、MC4之平面大小(俯視下之尺寸、表面3a及背面3b之尺寸、外形大小)較佳為於可達成各半導體晶片3之功能之範圍內最小化。邏輯晶片LC可藉由提高電路元件之積體度而減小平面大小。另一方面，記憶體晶片MC1、MC2、MC3、MC4係根據平面大小，主記憶電路MM之容量或傳送速度(依據例如資料匯流排之寬度之資料傳送量)變化，故於平面大小之小型化存在限度。
因此，於圖4所示之例中，記憶體晶片MC4之平面大小大於邏輯晶片LC之平面大小。例如，記憶體晶片MC4之平面大小係一邊之長度為8mm~10mm左右之四邊形，與此相對，邏輯晶片LC之平面大小係一邊之長度為5mm~6mm左右之四邊形。又，雖省略圖示，但圖4所示之記憶體晶片MC1、MC2、MC3之平面大小與記憶體晶片MC4之平面大小不同。
又，如上述般，由於於邏輯晶片LC形成於與未圖示之外部機器之間進行信號之輸入輸出之外部介面電路GIF，故自縮短與外部機器之傳送距離之觀點而言，複數個半導體晶片3之積層順序較佳為將邏輯晶片LC搭載於最下段、即距配線基板2最近之位置。即，於如半導體裝置1般，平面大小較小之半導體晶片3(邏輯晶片LC)上積層平面大小較大之半導體晶片3(記憶體晶片MC1、MC2、MC3、MC4)之構成為較佳。
<半導體晶片之構造例>
接著，對圖4所示之邏輯晶片LC及記憶體晶片MC1、MC2、MC3、MC4之細節及各半導體晶片3之電性連接方法進行說明。圖6係圖4所示之A部之放大剖面圖。又，圖7係顯示圖4所示之記憶體晶片之表面側之平面圖，圖8係顯示圖7所示之記憶體晶片之背面側之一例之平面圖。又，圖9係顯示圖4所示之邏輯晶片之表面側之平面圖，圖10係顯示圖9所示之邏輯晶片之背面側之一例之平面圖。另，於圖6~ 圖10中，為了易於觀察，減少電極數而顯示，但電極(表面電極3ap、背面電極3bp、貫通電極3tsv)之數量並非限定於圖6~圖10所示之態樣。又，於圖8中，顯示記憶體晶片MC1、MC2、MC3之背面圖，未形成背面電極3bp之記憶體晶片MC4(參照圖4)之背面之構造由於已於圖3顯示，故而省略圖示。
本案發明者研究提高SiP型之半導體裝置之性能之技術，作為其一環，對使搭載於SiP之複數個半導體晶片間之信號傳送速度提高至例如12Gbps(每秒12千兆位元)以上之技術進行了研究。作為提高搭載於SiP之複數個半導體晶片間之傳送速度之方法，存在增大內部介面之資料匯流排之寬度而增加1次傳送之資料量之方法(以下記載為匯流排寬度擴大化)。又，作為另一方法，存在增加每單位時間之傳送次數之方法(以下記載為高時脈化)。又，存在將上述之匯流排寬度擴大法與時脈數增加法組合而應用之方法。使用圖1~圖5說明之半導體裝置1係藉由將匯流排寬度擴大化與高時脈化組合應用，而將內部介面之傳送速度提高至12Gbps以上之半導體裝置。
例如圖4所示之記憶體晶片MC1、MC2、MC3、MC4係分別具有512位元之資料匯流排之寬度之、所謂寬I/O記憶體。詳細而言，記憶體晶片MC1、MC2、MC3、MC4分別具備4個資料匯流排之寬度為128位元之通道，且若合計該4通道之匯流排寬度，則為512位元。又，各通道之每單位時間之傳送次數經高時脈化，例如分別成為3Gbps以上。
如此，於將高時脈化與匯流排寬度擴大化組合應用之情形時，由於必須使多條資料線以高速動作，故自降低雜訊之影響之觀點而言，必須縮短資料之傳送距離。因此，如圖4所示，邏輯晶片LC與記憶體晶片MC1係經由配置於邏輯晶片LC與記憶體晶片MC1之間之導電性構件而電性連接。又，複數個記憶體晶片MC1、MC2、MC3、 MC4係分別經由配置於複數個記憶體晶片MC1、MC2、MC3、MC4之間之導電性構件而電性連接。換言之，於半導體裝置1中，於邏輯晶片LC與記憶體晶片MC1之間之傳送路徑，不包含配線基板2或未圖示之打線(接合打線)。又，於半導體裝置1中，於複數個記憶體晶片MC1、MC2、MC3、MC4間之傳送路徑，不包含配線基板2或未圖示之打線(接合打線)。
於本實施形態中，作為將複數個半導體晶片3彼此直接連接之方法，應用如下技術：形成將半導體晶片3(詳細而言為半導體晶片3之半導體基板)於厚度方向貫通之貫通電極3tsv，經由該貫通電極3tsv而連接所積層之半導體晶片3彼此。詳細而言，如圖6所示，邏輯晶片LC具有形成於表面3a之複數個表面電極(電極、焊墊、表面側焊墊)3ap、及形成於背面3b之複數個背面電極(電極、焊墊、背面側焊墊)3bp。又，邏輯晶片LC具有複數個貫通電極3tsv，其等係以貫通半導體基板之方式形成，且，將複數個表面電極3ap與複數個背面電極3bp電性連接。
半導體晶片3所具備之各種電路(半導體元件及連接於其之配線)係形成於半導體晶片3之表面3a側。詳細而言，半導體晶片3具備包含例如矽(Si)之半導體基板(省略圖示)，且於半導體基板之主表面(元件形成面)，形成例如電晶體等之複數個半導體元件(省略圖示)。於半導體基板之主表面上(表面3a側)，積層具備複數個配線與使複數個配線間絕緣之絕緣膜之配線層(省略圖示)。配線層之複數個配線係與複數個半導體元件分別電性連接，而構成電路。形成於半導體晶片3之表面3a(參照圖4)之複數個表面電極3ap係經由設置於半導體基板與表面3a之間之配線層而與半導體元件電性連接，從而構成電路之一部分。
因此，如圖6所示，藉由形成將半導體晶片3之半導體基板於厚度方向貫通之貫通電極3tsv，經由貫通電極3tsv而將表面電極3ap與背 面電極3bp電性連接，可將背面電極3bp與形成於表面3a側之半導體晶片3之電路電性連接。即，如圖6所示，若將記憶體晶片MC1之表面電極3ap與邏輯晶片LC之背面電極3bp經由外部端子(突起電極、導電性構件、凸塊電極)7而電性連接，則記憶體晶片MC1之電路與邏輯晶片LC之電路係經由貫通電極3tsv而電性連接。
又，於本實施形態中，搭載於記憶體晶片MC1與配線基板2之間之邏輯晶片LC具有複數個貫通電極3tsv。因此，藉由將記憶體晶片MC1與邏輯晶片LC經由貫通電極3tsv電性連接，可自邏輯晶片LC與記憶體晶片MC1之間之傳送路徑，排除配線基板2或未圖示之打線(接合打線)。其結果，可減少邏輯晶片LC與記憶體晶片MC1之間之傳送路徑中之阻抗成分，而降低高時脈化所產生之雜訊之影響。換言之，於提高邏輯晶片LC與記憶體晶片MC1之間之信號傳送速度之情形時，亦可提高傳送可靠性。
又，於圖6所示之例中，於邏輯晶片LC上積層複數個記憶體晶片MC1、MC2、MC3、MC4，但較佳為於該複數個記憶體晶片MC1、MC2、MC3、MC4間，亦提高信號傳送速度。因此，複數個記憶體晶片MC1、MC2、MC3、MC4之中、於上下分別配置有半導體晶片3之記憶體晶片MC1、MC2、MC3係與邏輯晶片LC相同地具有複數個貫通電極3tsv。詳細而言，記憶體晶片MC1、MC2、MC3之各者具有形成於表面3a之複數個表面電極(電極、焊墊)3ap、及形成於背面3b之複數個背面電極(電極、焊墊)3bp。又，記憶體晶片MC1、MC2、MC3之各者具有複數個貫通電極3tsv，其等係以貫通半導體基板之方式形成，且，將複數個表面電極3ap與複數個背面電極3bp電性連接。
因此，與上述之邏輯晶片LC之情形相同，若將記憶體晶片MC1、MC2、MC3、MC4之中、上段側之半導體晶片3之表面電極3ap與下段側之半導體晶片3之背面電極3bp經由外部端子7等導電性構件 電性連接，則所積層之複數個半導體晶片3之電路係經由貫通電極3tsv而電性連接。
因此，藉由將各半導體晶片3間經由外部端子7(於圖6所示之例中為焊接材料7a及突起電極7b)連接，可自記憶體晶片MC1、MC2、MC3、MC4之間之傳送路徑排除配線基板2或未圖示之打線(接合打線)。其結果，可減少所積層之複數個記憶體晶片MC1、MC2、MC3、MC4之間之傳送路徑中之阻抗成分，而降低高時脈化所產生之雜訊之影響。換言之，於提高複數個記憶體晶片MC1、MC2、MC3、MC4之間之信號傳送速度之情形時，亦可提高傳送可靠性。
另，於圖6所示之例中，由於搭載於最上段之記憶體晶片MC4只要與記憶體晶片MC3連接即可，故雖形成有複數個表面電極3ap，但未形成複數個背面電極3bp及複數個貫通電極3tsv。如此，搭載於最上段之記憶體晶片MC4藉由採用不具備複數個背面電極3bp及複數個貫通電極3tsv之構造，可簡化記憶體晶片MC4之製造步驟。但，雖省略圖示，但作為變化例，關於記憶體晶片MC4，亦可與記憶體晶片MC1、MC2、MC3相同，設為具備複數個背面電極3bp及複數個貫通電極3tsv之構造。該情形時，藉由將所積層之複數個記憶體晶片MC1、MC2、MC3、MC4設為相同構造，可提高製造效率。
又，配置於所積層之半導體晶片3之間，且將上段側之半導體晶片3之表面電極3ap與下段側之半導體晶片3之3bp電性連接之外部端子7係於圖6所示之例中，使用以下之材料。即，將邏輯晶片LC與配線基板2電性連接之外部端子7係於形成為柱狀(例如圓柱形)之以銅(Cu)為主要成分之構件(突起電極7b)之前端，積層有鎳(Ni)膜、焊接(例如SnAg)膜(焊接材料7a)之金屬構件。於邏輯晶片LC與配線基板2之電性連接部分，外部端子7之前端之焊接膜係於背面電極3bp接合於接合引線2f。
又，於圖6所示之例中，設置於將複數個半導體晶片3彼此電性連接之接合部之外部端子7亦為於形成為柱狀之以銅為主要成分之構件(突起電極7b)之前端，積層有鎳(Ni)膜、焊接(例如SnAg)膜(焊接材料7a)之金屬構件。所積層之半導體晶片3彼此係藉由將外部端子7之前端之焊接膜接合於背面電極3bp而電性連接。
其中，構成外部端子7之材料係於滿足電性特性上之要求、或接合強度上之要求之範圍內可應用各種變化例。例如，亦可為如下方式：於將記憶體晶片MC1、MC2、MC3、MC4之各者電性連接之部分，不形成圖6所示之突起電極7b，而將焊接材料(焊接凸塊、突起電極)7a接合於表面電極3ap與背面電極3bp。又，於突起電極7b之形狀亦存在各種變化例。例如，亦可將藉由使打線之前端熔融而形成球部之後、將該球部加壓焊接於表面電極3ap之、所謂球形接合技術而形成之柱形凸塊用作突起電極7b。該情形時，突起電極7b可例如由以金(Au)為主要成分之金屬材料形成。
又，如圖6所示之邏輯晶片LC或記憶體晶片MC1、MC2、MC3般，具備貫通電極3tsv之半導體晶片3較佳為使厚度、即表面3a與背面3b之間隔距離較薄(較小)。較佳點在於：由於若使半導體晶片3之厚度較薄，則貫通電極3tsv之傳送距離縮短，故可減少阻抗成分。又，於半導體基板之厚度方向形成開口部(包含貫通孔及未貫通之穴)之情形時，孔之深度越深，加工精度越低。換言之，若使半導體晶片3之厚度較薄，則可提高用以形成貫通電極3tsv之開口部之加工精度。因此，可使複數個貫通電極3tsv之直徑(相對於半導體晶片3之厚度方向正交之方向之長度、寬度)一致，故易於控制複數個傳送路徑之阻抗成分。
於圖6所示之例中，邏輯晶片LC之厚度較配置於邏輯晶片LC上之複數個記憶體晶片MC1、MC2、MC3、MC4之積層體MCS(參照圖4) 之厚度薄。又，邏輯晶片LC之厚度較複數個記憶體晶片MC1、MC2、MC3、MC4之中、搭載於最上段且未形成貫通電極3tsv之記憶體晶片MC4之厚度薄。例如，邏輯晶片LC之厚度係50μm左右。與此相對，記憶體晶片MC4之厚度係80μm~100μm左右。又，複數個記憶體晶片MC1、MC2、MC3、MC4之積層體MCS(參照圖4)之厚度係260μm左右。
如上述般，將半導體晶片3薄型化之情形時，於露出半導體晶片3之狀態下，有損傷半導體晶片3之擔憂。根據本實施形態，如圖4所示，於複數個半導體晶片3密著密封體4而密封。因此，密封體4係作為半導體晶片3之保護構件而發揮功能，可抑制半導體晶片3之損傷。即，根據本實施形態，藉由以樹脂密封複數個半導體晶片3，可提高半導體裝置1之可靠性(耐久性)。
又，積層具備貫通電極3tsv之半導體晶片3之半導體裝置1之情形時，自縮短傳送距離之觀點而言，較佳為亦縮窄半導體晶片3與配線基板2之間隔。例如，於圖6所示之例中，邏輯晶片LC之表面3a與配線基板2之上表面2a之間隔係例如10μm~20μm左右。又，記憶體晶片MC1之表面3a與配線基板2之上表面2a之間隔係例如70μm~100μm左右。如此，於積層具備貫通電極3tsv之半導體晶片3之半導體裝置1中，較佳為藉由減小半導體晶片3之厚度及間隔距離，而謀求傳送距離之縮短。
又，於本實施形態中，應用可於表面電極3ap及背面電極3bp之俯視下之佈局中，縮短記憶體晶片MC1、MC2、MC3、MC4與邏輯晶片LC之間之傳送距離之構成。
如圖7所示，記憶體晶片MC1、MC2、MC3、MC4所具備之複數個表面電極3ap係於表面3a匯集於中央部而配置。又，如圖8所示，記憶體晶片MC1、MC2、MC3所具備之複數個背面電極3bp係於背面3b 匯集於中央部而配置。又，如圖6所示，記憶體晶片MC1、MC2、MC3、MC4之複數個表面電極3ap與記憶體晶片MC1、MC2、MC3之複數個背面電極3bp係分別配置於厚度方向上重疊之位置。
又，如圖9所示，邏輯晶片LC所具備之複數個表面電極3ap中之一部分(複數個表面電極3ap1)係於表面3a匯集於中央部而配置。又，邏輯晶片LC所具備之複數個表面電極3ap中之一部分(複數個表面電極3ap2)係於表面3a之周緣部沿著表面3a之邊(側面3c)而配置。圖9所示之複數個表面電極3ap之中、配置於表面3a之中央部之複數個表面電極3ap1係經由圖6所示之貫通電極3tsv而與背面電極3bp電性連接。即，複數個表面電極3ap1係內部介面用之電極。另一方面，圖9所示之複數個表面電極3ap之中、配置於表面3a之周緣部之複數個表面電極3ap2係經由圖4所示之配線基板2而與未圖示之外部機器電性連接。詳細而言，表面電極3ap2係經由外部端子7而與接合引線2f(參照圖4)電性接合。即，複數個表面電極3ap2係外部介面用之電極。
自縮短複數個半導體晶片3之間之傳送距離之觀點而言，如圖6所示般將內部介面用之表面電極3ap與背面電極3bp配置於厚度方向上重疊之位置而經由外部端子7連接之方式尤為佳。
又，如上述般，邏輯晶片LC之平面大小小於記憶體晶片MC1、MC2、MC3、MC4之平面大小。又，如圖3所示，於半導體裝置1中，於俯視下，邏輯晶片LC之背面3b之中央部(中央區域)係以與記憶體晶片MC4之中央部(中央區域)重疊之方式配置。即，於俯視下，記憶體晶片MC4之四個側面3c係配置於較邏輯晶片LC之四個側面3c更外側。換言之，複數個半導體晶片3係以使記憶體晶片MC4之四個側面3c位於邏輯晶片LC之四個側面3c與配線基板2之四個側面2c之間之方式，積層並搭載於配線基板2上。又，圖4所示之記憶體晶片MC1、MC2、MC3係配置於俯視下與記憶體晶片MC4重疊之位置(相同位 置)。
因此，於俯視下，記憶體晶片MC1、MC2、MC3、MC4之周緣部(表面3a及背面3b之周緣部)係配置於與邏輯晶片LC之外側之周邊區域重疊之位置。換言之，於記憶體晶片MC1、MC2、MC3、MC4之周緣部與配線基板2之間，不存在邏輯晶片LC(參照例如圖4)。
因此，為了將圖6所示之各半導體晶片3之、內部介面用之表面電極3ap與背面電極3bp配置於厚度方向上重疊之位置，至少內部介面用之表面電極3ap與背面電極3bp較佳為配置於與邏輯晶片LC於厚度方向上重疊之位置。又，於邏輯晶片LC之周緣部，如圖9所示，配置有外部介面用之複數個表面電極3ap2。因此，於邏輯晶片LC之表面3a中，內部介面用之複數個表面電極3ap1較佳為匯集於表面3a之中央部而配置。
又，如圖7所示，於記憶體晶片MC1、MC2、MC3、MC4之表面3a側(詳細而言為半導體基板之主表面上)，形成有複數個記憶體區域(記憶電路元件排列區域)MR。於圖7所示之例中，形成有對應於上述之4通道之四個記憶體區域MR。於各記憶體區域MR以陣列狀配置有複數個記憶體胞(記憶電路元件)。此處，如圖7所示，若將複數個表面電極3ap匯集於表面3a之中央部而配置，則可以包圍配置有表面電極群之區域之方式，配置4通道量之記憶體區域MR。其結果，可使自各記憶體區域MR至表面電極3ap之距離均等化。即，較佳點在於：由於可使複數個通道各者之傳送距離等長化，故可減少每個通道之傳送速度之誤差。
另外，於利用匯集於圖9所示之邏輯晶片LC之表面3a之中央部之表面電極3ap1作為內部介面專用之電極之情形時，即便不將表面電極3ap1與圖6所示之配線基板2電性連接，亦可發揮功能。但，如圖6所示，較佳點在於：於將表面電極3ap1之一部分與配線基板2之接合引 線2f電性連接之情形時，可利用表面電極3ap1之一部分作為外部介面用之電極。
例如，於記憶體晶片MC1、MC2、MC3、MC4形成有用以驅動圖5所示之主記憶電路MM之電源電路DR，但作為對該電源電路DR供給電源電位(第1基準電位)或基準電位(與第1基準電位不同之第2基準電位、例如接地電位)之端子，可考慮利用圖9所示之表面電極3ap1之一部分。換言之，於圖9所示之例中，於配置於邏輯晶片LC之表面3a之中央部之複數個表面電極3ap1，包含被供給第1基準電位(例如電源電位)之第1基準電位電極、及被供給與第1基準電位不同之第2基準電位(例如接地電位)之第2基準電位電極。進而換言之，於圖9所示之例中，於配置於邏輯晶片LC之表面3a之中央部之複數個表面電極3ap1，包含供給驅動形成於記憶體晶片MC1之電路之電壓之電源線V2、V3(參照圖5)。
提高信號傳送速度之情形時，自抑制因瞬間之電壓下降等所引起之動作之不穩定化之觀點而言，較佳為縮短電源之供給源與消耗電源之電路間之傳送距離。因此，較佳點在於：若將邏輯晶片LC之表面電極3ap1之一部分與配線基板2電性連接，而供給第1基準電位(例如電源電位)或第2基準電位(例如接地電位)，則可縮短到達形成有消耗電源之電路之記憶體晶片MC1、MC2、MC3、MC4之驅動電路的距離。又，被供給第1基準電位(例如電源電位)之第1基準電位電極、及被供給與第1基準電位不同之第2基準電位(例如接地電位)之第2基準電位電極較佳為如圖6所示般，將表面電極3ap與背面電極3bp以於厚度方向上重疊之方式配置，且經由貫通電極3tsv而電性連接。
<關於半導體晶片之翹曲變形>
此處，對使用圖1~圖10說明之半導體裝置1之例中，積層於配線基板2上之複數個半導體晶片3所產生之翹曲變形進行說明。圖11及圖 12係示意性顯示所積層之半導體晶片所產生之、翹曲變形之代表例之說明圖。又，圖13係明確顯示圖10所示之半導體晶片之背面中、形成背面電極之區域與形成背面電極以外之金屬圖案之區域之區劃例的平面圖。又，圖14係沿著圖13之A-A線之放大剖面圖。又，圖15係顯示與圖14相對之變化例之放大剖面圖。
另，於圖11及圖12中，為了容易觀察半導體晶片3之翹曲變形之形狀，對半導體晶片3標註點圖案，而以純色顯示半導體晶片3以外之構件。又，於圖13中，於形成複數個背面電極3bp之區域3b1與背面3b之周緣部之區域3b2之邊界，標註有二點鏈線。因此，圖13所示之二點鏈線之四邊形之內側係區域3b1，二點鏈線之四邊形之外側係區域3b2。又，於圖14中，為了將圖13所示之區域3b1與區域3b2之各者之半導體晶片3間之隙縫之細節於一圖中顯示，而選擇性圖示沿著圖13所示之A-A線之剖面中之、區域3b1之一部分、及區域3b1之外緣之一部分。
本案發明者於圖4所示之半導體裝置1之剖面中，拍攝剖面照片而觀察之後，判斷出於邏輯晶片LC與記憶體晶片MC1之隙縫(邏輯晶片LC之背面3b與記憶體晶片MC1之表面3a之間隔距離)之平面分佈存在不均。詳細而言，判斷出邏輯晶片LC與記憶體晶片MC1之隙縫係於俯視下，邏輯晶片LC之背面3b之中央部較背面3b之周緣部更寬。於圖11及圖12中，示意性顯示上述之半導體晶片3所產生之翹曲變形之代表例。
將所積層之複數個半導體晶片3彼此藉由突起電極而電性連接之情形時，如圖11或圖12所示意性顯示，於下段側之半導體晶片3A及上段側之半導體晶片3B之兩者或任一者產生翹曲變形。作為產生此種翹曲變形之理由，可認為是如以下之2種原因(以下稱為模式)。
首先，如圖11所示，可認為是如下模式：配線基板2之上表面2a 之中央部分以陷下之方式變形，仿照該配線基板2之變形，下段側之半導體晶片3A變形。圖11所示之翹曲變形之模式係於將上段側之半導體晶片3B搭載於下段側之半導體晶片3A上之步驟中，因配線基板2熱變形而產生。
於搭載上段側之半導體晶片3B之步驟中，包含如下步驟：為了經由包含突起電極7b之外部端子7而將上下之半導體晶片3電性連接，一面經由半導體晶片3加熱外部端子7一面將上段側之半導體晶片3B朝向配線基板2加壓。此時，當配線基板2之構成構件、及接著材料NCL1因熱而軟化時，藉由對半導體晶片3B加壓之按壓力，配線基板2及接著材料NCL1變形。
又，例如如圖7所示之記憶體晶片MC1之表面電極3ap及圖10所示之邏輯晶片LC之背面電極3bp般，所積層之半導體晶片3之複數個電極於俯視下匯集於中央部而配置之情形時，按壓半導體晶片3之中央部分之力較按壓半導體晶片3之周緣部之力相對較大。其結果，如圖11所示，配線基板2之上表面2a之中央部分以陷下之方式變形，仿照該配線基板2之變形，下段側之半導體晶片3A變形。
又，作為半導體晶片3所產生之翹曲變形之另一模式，如圖12所示，可認為是上段側之半導體晶片3B之周緣部以朝向配線基板2側彎曲之方式變形之模式。圖12所示之翹曲變形之模式係於將上段側之半導體晶片3B搭載於下段側之半導體晶片3A上之步驟中，藉由對上段側之半導體晶片3B加壓之按壓力而產生。
於搭載上段側之半導體晶片3B之步驟中，如圖12所示，以接合治具31按壓半導體晶片3B之背面3b側。此時，自防止半導體晶片3B相對於搭載面即半導體晶片3A之背面3b傾斜之觀點而言，較佳為將半導體晶片3B之背面3b整體平衡良好地按壓。因此，接合治具31之按壓面31a之面積較佳為與半導體晶片3B之背面3b之面積同程度、或 設為背面3b之面積以上。
又，自使按壓力平衡良好地分散之觀點而言，較佳為於接合治具31之按壓面31a與半導體晶片3B之間，介存較接合治具31更低彈性之構件、例如樹脂膜32等。又，若於接合治具31之按壓面31a與半導體晶片3B之間介存樹脂膜32，則可防止於接合治具31附著接著材料NCL2，該點亦為較佳。
然而，例如如圖7所示之記憶體晶片MC1之表面電極3ap及圖10所示之邏輯晶片LC之背面電極3bp般，所積層之半導體晶片3之複數個電極於俯視下匯集於中央部而配置之情形時，與自接合治具31施加之按壓力相對之斥力係相較於半導體晶片3B之中央部，周緣部更小。其結果，於半導體晶片3B之背面3b之周緣部，藉由按壓力使半導體晶片3B容易變形。然後，產生圖12所示之翹曲變形之模式。
另，於圖11及圖12中，分別單獨說明翹曲變形之2種模式，但亦有組合產生圖11所示之模式與圖12所示之模式之情形。又，如本實施形態般，半導體晶片3之厚度較薄之情形時，容易產生翹曲變形。
如上述般，當於半導體晶片3產生翹曲變形時，於下段側之半導體晶片3A之背面3b之周緣部，半導體晶片3A與上段側之半導體晶片3B之間隔距離因翹曲變形而變小。
此處，於半導體晶片3之表面3a，有時於表面電極3ap以外亦形成金屬圖案。又，於半導體晶片3之背面3b，有時於背面電極3bp以外亦形成金屬圖案。
例如，於圖7所示之例中，於記憶體晶片MC1之表面3a之四個角部，分別形成有標記AM1。又，於圖8所示之例中，於記憶體晶片MC1之背面3b之四個角部，分別形成有標記AM2。又，於圖9所示之例中，於邏輯晶片LC之表面3a之四個角部之中對角之2部位，分別形成有標記AM3。又，於圖10所示之例中，於邏輯晶片LC之背面3b之 四個角部之中對角之2部位，分別形成有標記AM4。該等標記AM係於積層各半導體晶片3時，作為用以進行對位之對準標記而形成者，係經圖案化之金屬膜。
將標記AM作為對位用之對準標記而使用之情形時，較佳為於一個面形成2個以上之標記AM。另，若標記AM之平面形狀為並非線對稱或點對稱之、不具有對稱性之形狀，則作為變化例只要相對一個面形成1個標記AM，即可進行對位。但，自提高對位精度之觀點而言，較佳為於一個面形成2個以上之標記AM。
又，為了提高對位精度，較佳為增大複數個標記AM之間隔距離。因此，較佳點在於：若如圖7~圖10所示般於各半導體晶片3之表面3a及背面3b之四個角部之各者配置標記AM，則可以高精度進行對位。
然而，增大複數個標記AM之間隔距離之情形時，於表面3a及背面3b之周緣部配置標記AM。因此，產生如圖11或圖12所示之翹曲變形之情形時，根據翹曲變形之程度，有形成於下段側之半導體晶片3A之標記AM(參照圖10)與上段側之半導體晶片3B之表面3a接觸之情形。
且，當形成於下段側之半導體晶片3A之標記AM(參照圖10)與上段側之半導體晶片3B之表面3a接觸時，自半導體裝置之可靠性觀點而言，存在如以下之問題。首先，藉由將對準標記AM壓抵於上段側之半導體晶片3B之表面3a，會產生損傷上段側之半導體晶片3B之擔憂。尤其，上段側之半導體晶片3B之表面3a之面積大於下段側之半導體晶片3A之背面3b之面積之情形時，有可能損傷形成於半導體晶片3B之電路。例如，如圖7所示，於記憶體晶片MC1之表面3a側(詳細而言為半導體基板之主表面上)，存在複數個記憶體區域MR，當對記憶體區域MR壓抵標記AM時，有損傷記憶電路之一部分之擔憂。又，藉 由對上段側之半導體晶片3B之表面3a壓抵下段側之半導體晶片3A之背面3b之周緣部，背面3b之中央部之隙縫變大，而產生經由外部端子7而電性連接之部分之連接可靠性降低之擔憂。
因此，本案發明者係鑑於上述問題進行研究，而發現本實施形態之態樣。即，如圖13所示，於配置於下段側之半導體晶片3A、即邏輯晶片LC之背面3b，於背面3b之中央部之區域(電極群形成區域)3b1形成有複數個背面電極3bp。又，於背面3b，於較區域3b1更靠向周緣部側之區域3b2，形成有金屬圖案即標記AM4。又，如圖14所示，標記AM4相對於背面3b之突出高度HT1較複數個背面電極3bp之相對於背面3b之突出高度HT2低。於圖14所示之例中，背面電極3bp及標記AM4由於分別以於背面3b上突出之方式形成，故可如以下所述。即，標記AM4之厚度(相對於背面3b之突出高度HT1)較複數個背面電極3bp之厚度(相對於背面3b之突出高度HT2)薄。即，於本實施形態中，將配置於下段側之半導體晶片3B之背面3b之周緣部中所配置之金屬圖案即標記AM4，形成為較背面電極3bp薄。
於圖14所示之例中，如使用圖11及圖12所說明般，於半導體晶片3產生翹曲變形。另，於產生翹曲變形時所產生之問題由於在產生圖11、圖12之任一模式之翹曲變形之情形時皆相同，故於圖14中例示性顯示產生圖11所示之翹曲變形之模式之例。
當於半導體晶片3產生上述之翹曲變形時，區域3b2之外緣(即、背面3b之外緣)之、半導體晶片3A之背面3b與半導體晶片3B之表面3a之距離(間隔距離)G1係小於區域3b1之、半導體晶片3A之背面3b與半導體晶片3B之表面3a之距離(間隔距離)G2。因此，若形成於區域3b2之標記AM4之厚度較厚，則標記AM4與上段側之半導體晶片3B之表面3a接觸之可能性提高。又，於形成標記AM4之區域3b2，半導體晶片3A之背面3b與半導體晶片3B之表面3a之距離(間隔距離)G3係較突 起電極7b相對於記憶體晶片MC1之表面3a之突出高度HTb低。換言之，距離G3較突起電極7b之厚度薄。
因此，如圖14所示，若以邏輯晶片LC之背面3b為基準面，標記AM4之突出高度HT1較背面電極3bp之突出高度HT2低，則於距離G1小於距離G2之情形時，亦可抑制標記AM4與半導體晶片3B接觸。且，藉由抑制形成於下段側之半導體晶片3A之標記AM與上段側之半導體晶片3B之表面3a接觸，可解決自半導體裝置之可靠性觀點而言之上述之問題。
換言之，根據本實施形態，藉由使對準標記即標記AM4之突出高度HT1較複數個背面電極3bp之突出高度HT2低，可將標記AM4如圖13所示般形成於背面3b之周緣部。於半導體晶片3之搭載時進行對位之情形時，藉由增大複數個標記AM4之間隔距離，可提高對位精度、尤其是圖13所示之θ方向之對位精度。如本實施形態般，將多個背面電極3bp統一覆晶連接之情形時，要求高精度之對位。即，根據本實施形態，由於可提高對位精度，故可提高多個背面電極3bp各者之電性連接可靠性。其結果，可提高半導體裝置1之可靠性。
又，自抑制標記AM4與上段側之半導體晶片3B(參照圖14)接觸之觀點而言，較佳為減少標記AM4之數量。於圖13所示之例中，於半導體晶片3A之背面3b所具有之4個角部中之、角部3bc1、及位於角部3bc1之對角之角部3bc2分別形成有標記AM4。另一方面，於配置於並非角部3bc1之對角之位置之角部3bc3、及角部3bc4，未形成標記AM4。因此，於角部3bc3及角部3bc4中，上段側之半導體晶片3B不會與標記AM4接觸。另，背面3b之角部3bc1、3bc2、3bc3、3bc4係位於構成背面3b之外緣之各邊之交點(角)附近之、背面3b之面內區域。
若標記AM4之突出高度HT1之程度較背面電極3bp之突出高度HT2低，則可抑制圖14所示之標記AM4與半導體晶片3B之接觸，但尤 佳為設為背面電極3bp之突出高度HT2之一半以下。又，作為與圖14相對之變化例，亦可如圖15所示般將標記AM4形成於半導體晶片3A之半導體基板內，且設為於半導體晶片3A之背面3b自半導體基板露出之構造。該情形時，標記AM4未自半導體晶片3A之背面突出。即，可將標記AM4相對於背面3b之突出高度HT1降低至可看作「零」之程度(但，無須嚴格為與背面3b完全相同之高度)。該情形時，即便形成標記AM4，亦可防止標記AM4與半導體晶片3B接觸。
標記AM4之突出高度HT1可例如藉由設計形成背面電極3bp與標記AM4之製程而控制。關於該標記AM4之形成方法亦存在各種實施態樣，各實施態樣之細節係於說明製造方法時進行說明。
<半導體裝置之製造方法>
接著，對使用圖1~圖14說明之半導體裝置1之製造步驟進行說明。半導體裝置1係沿著圖16所示之流程而製造。圖16係顯示使用圖1~圖14說明之半導體裝置之製造步驟之概要之說明圖。關於各步驟之細節，於以下進行說明。
<基板準備步驟>
首先，於圖16所示之基板準備步驟中，準備圖17~圖21所示之配線基板20。圖17係顯示圖16所示之基板準備步驟所準備之配線基板之整體構造之平面圖。又，圖18係圖17所示之1個裝置區域之放大平面圖。又，圖19係沿著圖18之A-A線之放大剖面圖。又，圖20係顯示圖18之相反側之面之放大平面圖。另，於圖17~圖20中，為了易於觀察，減少端子數而顯示，但端子(接合引線2f、岸面2g)之數量並非限定於圖17~圖20所示之態樣。
如圖17所示，本步驟所準備之配線基板20係於框部(外框)20b之內側具備複數個裝置區域20a。詳細而言，複數個(於圖17中為27個)裝置區域20a係配置成列行狀。複數個裝置區域20a係分別相當於圖1~ 圖4所示之配線基板2。配線基板20係具有複數個裝置區域20a、及於各裝置區域20a之間具有切割線(切割區域)20c之、所謂多件式基板。如此，藉由使用具備複數個裝置區域20a之多件式基板，可提高製造效率。
又，如圖18及圖19所示，於各裝置區域20a，分別形成有使用圖4說明之配線基板2之構成構件。配線基板20具有上表面2a、上表面2a之相反側之下表面2b、及將上表面2a側與下表面2b側電性連接之複數個配線層(於圖4所示之例中為4層)。於各配線層，形成有使複數個配線2d及複數個配線2d間、及相鄰之配線層間絕緣之絕緣層2e。又，於配線2d，包含形成於絕緣層2e之上表面或下表面之配線2d1、及以將絕緣層2e於厚度方向貫通之方式形成之層間導電路即通道配線2d2。
又，如圖18所示，配線基板20之上表面2a包含在圖16所示之第1晶片搭載步驟中，搭載圖9所示之邏輯晶片LC之預定區域即晶片搭載區域(晶片搭載部)2p1。晶片搭載區域2p1係於上表面2a中存在於裝置區域20a之中央部。另，於圖18中為了顯示晶片搭載區域2p1、裝置區域20a、及切割線20c之位置，將晶片搭載區域2p1、裝置區域20a、及切割線20c之輪廓以2點鏈線顯示。但，由於晶片搭載區域2p1如上述般為搭載邏輯晶片LC之預定區域，故無須實際上存在可視認之邊界線。又，關於裝置區域20a及切割線20c，亦無須實際上存在可視認之邊界線。
又，配線基板20之上表面2a係形成有複數個接合引線(端子、晶片搭載面側端子、電極)2f。接合引線2f係於圖16所示之第1晶片搭載步驟中，與形成於圖9所示之邏輯晶片LC之表面3a之複數個表面電極3ap電性連接之端子。於本實施形態中，由於以使邏輯晶片LC之表面3a側與配線基板20之上表面2a對向之、所謂面朝下安裝方式搭載邏輯晶片LC，故複數個接合引線2f之接合部係形成於晶片搭載區域2p1之 內側。
又，配線基板20之上表面2a係藉由絕緣膜(阻焊膜)2h所覆蓋。於絕緣膜2h形成有開口部2hw，於該開口部2hw，複數個接合引線2f之至少一部分(與半導體晶片之接合部、接合區域)係自絕緣膜2h露出。
但，開口部2hw之形狀係除了圖18所示之態樣以外，亦存在各種變化例。例如，可形成如使複數個接合引線2f各者之連接部選擇性露出之、開口面積較小之開口部2hw。又，例如，亦可形成連結圖18所示之複數個開口部2hw，使複數個接合引線群統一露出之開口部2hw。
又，如圖20所示，於配線基板20之下表面2b形成有複數個岸面2g。配線基板20之下表面2b係藉由絕緣膜(阻焊膜)2k所覆蓋。於絕緣膜2k形成有開口部2kw，於該開口部2kw，複數個岸面2g之至少一部分(與焊接球5之接合部)係自絕緣膜2k露出。
又，如圖19所示，複數個接合引線2f與複數個岸面2g係經由複數個配線2d而分別電性連接。該等複數個配線2d、複數個接合引線2f及複數個岸面2g等之導體圖案係例如由以銅(Cu)為主要成分之金屬材料形成。又，於複數個接合引線2f中之、配置於開口部2hw內且自絕緣膜2h露出之部分，形成有焊接膜。藉由於接合引線2f之一部分(連接圖9所示之外部端子7之部分)預先形成焊接膜，可於圖16所示之第1晶片搭載步驟中，容易地連接外部端子7與接合引線2f。
圖19所示之複數個配線2d、複數個接合引線2f及複數個岸面2g可例如藉由電解鍍敷法而形成。又，形成於複數個接合引線2f之一部分之焊接膜亦可例如藉由電解鍍敷法而形成。又，如圖19所示，具有4層以上(於圖14中為4層)之配線層之配線基板20可例如藉由於成為核心材料之絕緣層之兩面依序積層配線層之、所謂堆積工法而形成。
又，如圖17所示，於配線基板20之上表面2a，形成有對準標記 AMS。對準標記AMS係於圖16所示之第1對位步驟中成為檢測對象之圖案，例如以與圖19所示之配線2d或接合引線2f相同之金屬材料形成。於圖17所示之例中，於具有複數個裝置區域20a之多件式配線基板20之框部20b形成有對準標記AMS。但，作為變化例，亦可於裝置區域20a之各者形成對準標記AMS。
又，細節予以後述，於圖16所示之第1對位步驟中，使用相機等影像感測器，檢測對準標記AMS之位置。因此，對準標記AMS較佳為自絕緣膜2h(參照圖18)露出。又，較佳點在於：若以金屬圖案形成對準標記AMS，則光之反射效率提高。但，只要可辨識對準標記AMS之輪廓形狀即可進行對位。因此，若例如絕緣膜2h為具有可視光透射性之材料，則對準標記AMS亦可由絕緣膜2h所覆蓋。
又，如圖17所示，對準標記AMS較佳為形成於上表面2a之複數個部位。即便為對準標記AMS為1個之情形，亦可於沿著上表面2a之座表面，特定出對準標記AMS之X座標之位置與Y座標之位置。但，由於藉由將對準標記AMS形成於至少2部位以上，可特定出裝置區域20a之θ方向之位置，故可提高位置檢測精度。
又，自提高特定出θ方向之位置之精度之觀點而言，較佳為增大2個對準標記AMS之間隔距離。因此，如圖17所示，尤佳為將一個對準標記AMS配置於配線基板20之上表面2a之一個角部，將另一對準標記AMS配置於位於上表面2a之上述一個角部之對角之角部。換言之，二個對準標記AMS較佳為配置於配線基板20之上表面2a之一個對角線上。
對準標記AMS可例如於形成複數個接合引線2f及複數個配線2d時一次形成。
<第1接著材料配置步驟>
接著，於圖16所示之第1接著材料配置步驟中，如圖21及圖22所 示，於配線基板20之上表面2a之晶片搭載區域2p1上配置接著材料NCL1。圖21係顯示於圖18所示之晶片搭載區域配置有接著材料之狀態之放大平面圖，圖22係沿著圖21之A-A線之放大剖面圖。另，於圖21中為了顯示晶片搭載區域2p1、2p2、裝置區域20a、及切割線20c之位置，將晶片搭載區域2p1、2p2、裝置區域20a、及切割線20c之輪廓分別以2點鏈線顯示。但，由於晶片搭載區域2p1、2p2分別為搭載邏輯晶片LC及積層體MCS之預定區域，故無須實際上存在可視認之邊界線。又，關於裝置區域20a及切割線20c，亦無須實際上存在可視認之邊界線。另，以下，於將晶片搭載區域2p1、2p2、裝置區域20a及切割線20c於平面圖中圖示之情形時，同樣無須實際上存在可視認之邊界線。
一般，將半導體晶片以面朝下安裝方式(覆晶連接方式)搭載於配線基板上之情形時，於將半導體晶片與配線基板電性連接之後進行以樹脂密封連接部分之方式(後注入方式)。該情形時，自配置於半導體晶片與配線基板之隙縫之附近之噴嘴供給樹脂，且利用毛細管現象將樹脂埋入至隙縫。
另一方面，於本實施形態所說明之例中，於後述之第1晶片搭載步驟中將邏輯晶片LC(參照圖9)搭載於配線基板20上之前，以將接著材料NCL1配置於晶片搭載區域2p1，自接著材料NCL1上壓抵邏輯晶片LC而與配線基板20電性連接之方式(先塗佈方式)，搭載邏輯晶片LC。
上述之後注入方式之情形時，由於利用毛細管現象將樹脂埋入至隙縫，故針對一個裝置區域20a之處理時間(注入樹脂之時間)較長。另一方面，上述之先塗佈方式之情形時，於邏輯晶片LC之前端(例如形成於圖6所示之突起電極7b之前端之焊接材料7a)與接合引線2f之接合部接觸之時點，已經於配線基板20與邏輯晶片LC之間埋入有 接著材料NCL1。因此，與上述之後注入方式相比，較佳點在於：可縮短針對一個裝置區域20a之處理時間，而提高製造效率。
但，作為與本實施形態相對之變化例，可使圖16所示之第1晶片搭載步驟與第1接著材料配置步驟之順序前後顛倒，而應用後注入方式。例如，於一次形成之製品形成區域較少之情形時，由於處理時間之差變小，故於使用後注入方式之情形時，亦可抑制製造效率下降。
又，接著材料NCL1係以藉由施加能量而堅硬度(硬度)變硬(變高)之樹脂材料構成，於本實施形態中，包含例如熱硬化性樹脂。又，硬化前之接著材料NCL1較圖6所示之外部端子7更柔軟，藉由壓抵邏輯晶片LC而使其變形。
又，硬化前之接著材料NCL1係根據處理方法之不同，大致分成以下2種。一種為包含稱為NCP(Non-Conductive Paste：非導電膏)之膏狀之樹脂(絕緣材料膏)，且自未圖示之噴嘴塗佈於晶片搭載區域2p1之方式。另一種為包含稱為NCF(Non-Conductive Film：非導電膜)之、預先成形為膜狀之樹脂(絕緣材料膜)，且保持膜狀態搬送至晶片搭載區域2p1而貼附之方法。使用絕緣材料膏(NCP)之情形時，由於不需要如絕緣材料膜(NCF)般貼附之步驟，故相較於使用絕緣材料膜之情形，可減小給予至半導體晶片等之應力。另一方面，使用絕緣材料膜(NCF)之情形時，由於保形性較絕緣材料膏(NCP)高，故易於控制配置接著材料NCL1之範圍或厚度。
於圖21及圖22所示之例中，顯示將絕緣材料膜(NCF)即接著材料NCL1配置於晶片搭載區域2p1上，且以與配線基板20之上表面2a密接之方式貼附之例。但，省略圖示，作為變化例，亦可使用絕緣材料膏(NCP)。
<第1晶片準備步驟>
又，於圖16所示之第1晶片準備步驟中，準備圖9及圖10所示之 邏輯晶片LC。圖23係示意性顯示具備圖6所示之貫通電極之半導體晶片之製造步驟之概要的說明圖。又，圖24係示意性顯示緊接圖23之半導體晶片之製造步驟之概要之說明圖。另，於圖23及圖24中，以貫通電極3tsv及與貫通電極3tsv電性連接之背面電極3bp之製造方法為中心進行說明，對貫通電極3tsv以外之各種電路之形成步驟省略圖示及說明。又，圖23及圖24所示之半導體晶片之製造方法係除了可應用於圖4所示之邏輯晶片LC以外，亦可應用於記憶體晶片MC1、MC2、MC3之製造方法。
首先，作為晶圓準備步驟，準備圖23所示之半導體基板(晶圓)WH。半導體基板WH係包含例如矽(Si)之半導體基板，於俯視下形成為圓形。半導體基板WH具有半導體元件形成面即表面(主表面、上表面)WHs及表面WHs之相反側之背面(主表面、下表面)WHb。又，半導體基板WH之厚度較圖4所示之邏輯晶片LC或記憶體晶片MC1、MC2、MC3之厚度更厚，為例如數百μm左右。
接著，作為孔形成步驟，形成用以形成圖6所示之貫通電極3tsv之孔(穴、開口部)3tsh。於圖23所示之例中，將掩模25配置於半導體基板WH之表面WHs上，藉由實施蝕刻處理而形成孔3tsh。另，圖4所示之邏輯晶片LC或記憶體晶片MC1、MC2、MC3之半導體元件可於例如本步驟之後、且於下一個配線層形成步驟之前形成。
接著，於孔3tsh內埋入例如銅(Cu)等金屬材料而形成貫通電極3tsv。接著，作為配線層形成步驟，於半導體基板WH之表面WHs上形成配線層(晶片配線層)3d。於本步驟中，形成圖7或圖9所示之複數個表面電極3ap，而將複數個貫通電極3tsv與複數個表面電極3ap分別電性連接。另，表面電極3ap或與表面電極3ap形成為一體之最上層之配線層3d係以包含例如鋁(Al)之金屬膜形成。
又，於本步驟中，將圖4所示之邏輯晶片LC或記憶體晶片MC1、 MC2、MC3之半導體元件與圖7及圖9所示之複數個表面電極3ap，經由配線層3d而電性連接。藉此，邏輯晶片LC或記憶體晶片MC1、MC2、MC3之半導體元件係經由配線層3d而電性連接。
又，於本步驟中，形成圖7所示之標記AM1、或圖9所示之標記AM3。標記AM1、AM3由於可以與表面電極3ap或最上層之配線層3d相同之材料(例如鋁)形成，故可於形成表面電極3ap時一次形成。
接著，作為外部端子形成步驟，於表面電極3ap(參照圖7、圖9)上形成外部端子7。於本步驟中，如圖6所示，於邏輯晶片LC之表面電極3ap上形成突起電極7b。於突起電極7b之前端形成焊接材料7a。或，於記憶體晶片MC1之表面電極3ap上形成焊接材料7a。該焊接材料7a係作為將圖6所示之半導體晶片3搭載於配線基板2、或下層之半導體晶片3上時之接合材料而發揮功能。
接著，作為圖24所示之背面研磨步驟，研磨半導體基板WH之背面WHb(參照圖23)側，而使半導體基板WH之厚度變薄。藉此，圖6所示之半導體晶片3之背面3b露出。換言之，貫通電極3tsv係將半導體基板WH於厚度方向貫通。又，複數個貫通電極3tsv係於半導體基板WH之背面3b自半導體基板WH露出。於圖24所示之例中，於背面研磨步驟中，以藉由玻璃板等支持基材26及對保護表面WHs側之外部端子7進行保護之保護層27支持半導體基板WH之狀態，使用研磨治具28進行研磨。
接著，於背面電極形成步驟中，於背面3b形成複數個背面電極3bp，而與複數個貫通電極3tsv電性連接。
又，於本步驟中，形成圖8所示之標記AM2及圖10所示之標記AM4。標記AM2及標記AM4由於可以與背面電極3bp相同之材料(例如銅)形成，故可於形成背面電極3bp時一次形成。
接著，作為單片化步驟，將半導體基板WH沿著切割線分割，而 取得複數個半導體晶片3。其後，根據需要進行檢查，而獲得圖4所示之半導體晶片3(邏輯晶片LC或記憶體晶片MC1、MC2、MC3)。
<標記形成方法-1>
接著，於圖24所示之背面電極形成步驟中，對一次形成背面電極3bp與對準標記之方法進行說明。另，由於圖8所示之標記AM2與圖10所示之標記AM4可以相同之方法形成，故作為代表例，舉出形成圖10所示之標記AM4之方法進行說明。圖25及圖26係顯示於圖24所示之背面電極形成步驟中、一次形成複數個背面電極與對準標記之步驟之說明圖。
首先，於圖24所示之背面研磨步驟中應用化學機械研磨方式(CMP(Chemical Mechanical Polish)方式)之情形時，如圖25所示，因針對半導體基板WH之構成材料與貫通電極3tsv之構成材料之蝕刻率(選擇比)之不同，貫通電極3tsv成為自半導體基板WH之背面3b略微突出之狀態。
接著，於圖25所示之絕緣膜形成步驟中，以覆蓋半導體基板WH之背面之方式形成絕緣膜3bi之後，藉由研磨絕緣膜3bi，使背面3b平坦化，且，使貫通電極3tsv自背面3b露出。
接著，於圖25所示之晶種膜形成步驟中，形成成為用以於圖26所示之鍍敷膜形成步驟進行電解鍍敷之晶種層(基底導體層)之晶種膜3s。晶種膜3s係藉由例如濺鍍法，以覆蓋絕緣膜3bi及貫通電極3tsv之露出面之方式形成。晶種膜3s之構成材料可例示例如銅(Cu)。
接著，於圖25所示之鍍敷掩模形成步驟中，形成在圖26所示之第1鍍敷膜形成步驟中所使用之鍍敷掩模即掩模MK1。掩模MK1係於在圖26所示之第1鍍敷膜形成步驟中形成鍍敷膜之位置形成複數個開口部MKd，於開口部MKd露出掩模MK1之基底之晶種膜3s。此處，於本實施形態中，於鍍敷掩模形成步驟中，除了形成圖26所示之背面電 極3bp之位置以外，於形成對準標記之位置亦形成開口部MKd。
接著，於圖26所示之第1鍍敷膜形成步驟中，藉由鍍敷法而形成例如銅膜等金屬膜即背面電極3bp及標記AM4。於本步驟中，藉由例如電解鍍敷法實施鍍敷處理，可於掩模MK1之複數個開口部MKd內之各者，選擇性形成鍍敷膜。
接著，於鍍敷掩模再形成步驟中，去除掩模MK1之後，以覆蓋背面3b之方式形成掩模MK2。掩模MK2係於圖26所示之第2鍍敷膜形成步驟中所使用之鍍敷掩模，於形成有複數個背面電極3bp之位置分別形成開口部MKd。
此處，複數個背面電極3bp之上表面係於開口部MKd自掩模MK2露出。另一方面，於形成有標記AM4之位置，未形成開口部MKd，標記AM4係由掩模MK2所覆蓋。
接著，於第2鍍敷膜形成步驟中，如圖26所示，藉由鍍敷法而形成覆蓋背面電極3bp之上表面之金屬箔3mf。金屬箔3mf係提高圖6所示之焊接材料7a與背面電極3bp之連接性之金屬構件，例如成為自下層依序積層有鎳(Ni)膜、金(Au)膜之積層膜。藉由於以銅為主要成分之背面電極3bp之上表面側形成金膜，可防止背面電壓3bp之接合面之氧化，而提高與焊接材料7a之連接性。
又，於本實施形態中，實施第2鍍敷膜形成步驟時，標記AM4係由掩模MK2所覆蓋。因此，於標記AM4之上表面未形成金屬箔3mf。其結果，可使標記AM4之厚度小於背面電極3bp之厚度。
接著，於晶種膜去除步驟中，去除掩模MK2之後，將晶種膜3s中之、形成有背面電極3bp及標記AM4之部分以外之部分，藉由例如蝕刻法去除。
藉由以上之步驟，可形成厚度較背面電極3bp薄金屬箔3mf之厚度量之標記AM4。另，圖8所示之標記AM2亦可以與上述之標記AM4 相同之方法形成，但形成有標記AM2之記憶體晶片MC1、MC2、MC3由於於上層積層相同平面大小之半導體晶片3，故積層狀態與邏輯晶片LC不同。因此，於標記AM2與上層之半導體晶片3接觸之可能性較低之情形時，標記AM2亦可以與背面電極3bp相同之形成方法形成。該情形時，標記AM2之厚度與背面電極3bp之厚度成為相同。
<標記形成方法-2>
接著，對在圖24所示之背面電極形成步驟中，一次形成背面電極3bp與對準標記之另一方法進行說明。圖27及圖28係顯示與使用圖25及圖26說明之形成背面電極及對準標記之方法相對之變化例之說明圖。另，由於本部分為與使用圖25及圖26說明之方法相對之變化例，故以與已經說明之步驟之不同點為中心進行說明，且原則上省略重複之說明。
首先，由於圖27所示之背面研磨步驟、絕緣膜形成步驟、及晶種膜形成步驟與使用圖25說明之方法相同，故而省略重複之說明。於本變化例中，於鍍敷掩模形成步驟中形成之掩模MK3與圖25所示之方法不同。
於圖27所示之鍍敷掩模形成步驟中，形成在圖28所示之第1鍍敷膜形成步驟中所使用之鍍敷掩模即掩模MK3。掩模MK3係於在圖28所示之第1鍍敷膜形成步驟中形成鍍敷膜之位置形成複數個開口部MKd，於開口部MKd露出掩模MK1之基底之晶種膜3s。此處，於本變化例中，於鍍敷掩模形成步驟中，於形成圖27所示之背面電極3bp之位置形成有開口部MKd，但於形成對準標記之位置未形成開口部MKd。
接著，於圖28所示之第1鍍敷膜形成步驟中，藉由鍍敷法而形成例如銅膜等金屬膜即背面電極3bp。此時，形成標記AM4之位置由於藉由掩模MK3所覆蓋，故未形成標記AM4。
接著，於鍍敷掩模再形成步驟中，去除掩模MK1之後，以覆蓋背面3b之方式形成掩模MK4。掩模MK4係於圖26所示之第2鍍敷膜形成步驟中所使用之鍍敷掩模，於形成有複數個背面電極3bp之位置、及形成標記AM4之位置分別形成開口部MKd。
此處，複數個背面電極3bp之上表面係於開口部MKd自掩模MK2露出。又，由於於形成標記AM4之位置亦形成開口部MKd，故於開口部MKd露出晶種膜3s。
接著，於第2鍍敷膜形成步驟中，如圖28所示，藉由鍍敷法而形成金屬箔3mf。此時，於標記AM4之形成預定位置，由於晶種膜3s露出，故藉由利用例如電解鍍敷法形成金屬膜，可形成包含金屬箔3mf之標記AM4。
然後，於圖28所示之晶種膜去除步驟中，與上述相同，去除掩模MK4之後，將晶種膜3s中之、形成有背面電極3bp及標記AM4之部分以外之部分，藉由例如蝕刻法去除。
藉由以上之步驟，可形成包含金屬箔3mf之標記AM4。金屬箔3mf較銅膜更難氧化。因此，標記AM4之露出面之光之反射率不易變化，故於圖16所示之第2對位步驟中，光學性檢測標記AM4之位置之情形時，可提高檢測精度。
又，金屬箔3mf之厚度係與背面電極3bp之主膜(構成主要成分之膜)即銅膜相比形成為更薄。因此，根據本變化例，相較於使用圖25及圖26說明之方法，可使標記AM4之厚度更薄。例如，根據本變化例形成之標記AM4之厚度可設為背面電極3bp之厚度之一半以下。
<標記形成方法-3>
接著，對在圖24所示之背面電極形成步驟中，一次形成背面電極3bp與對準標記之另一方法進行說明。圖29係顯示與使用圖25及圖26說明之形成背面電極及對準標記之方法相對之另一變化例之說明 圖。另，由於本部分為與使用圖25及圖26說明之方法相對之變化例，故以與已經說明之步驟之不同點為中心進行說明，且原則上省略重複之說明。又，本變化例由於與圖25所示之各步驟相同，故而省略圖示及說明，且對圖29所示之第1鍍敷膜形成步驟以後之步驟進行說明。
圖29所示之第1鍍敷膜形成步驟與圖26所示之第1鍍敷膜形成步驟相同。圖29所示之變化例與圖26所示之方法之不同點在於：於第1鍍敷膜形成步驟與鍍敷掩模再形成步驟之間包含蝕刻步驟。
於圖29所示之蝕刻步驟中，去除掩模MK1之後，將於形成有標記AM4之位置形成有使標記AM4露出之開口部MKd之掩模(蝕刻掩模)MK5以覆蓋半導體基板WH之背面3b之方式形成。掩模MK5係以覆蓋複數個背面電極3bp之方式形成，背面電極3bp未露出。因此，若以該狀態實施蝕刻處理，則可選擇性去除標記AM4。
接著，於鍍敷掩模再形成步驟中，去除掩模MK1之後，以覆蓋背面3b之方式形成掩模MK4。掩模MK4係於圖26所示之第2鍍敷膜形成步驟中所使用之鍍敷掩模，於形成有複數個背面電極3bp之位置、及形成標記AM4之位置分別形成開口部MKd。
此處，複數個背面電極3bp之上表面係於開口部MKd自掩模MK2露出。又，由於於形成標記AM4之位置亦形成開口部MKd，故於開口部MKd露出晶種膜3s。
以下，由於第2鍍敷膜形成步驟、及晶種膜去除步驟係與使用圖28說明之方法相同，故而省略重複之說明。本變形之情形時，若與使用圖27及圖28說明之例進行比較，則步驟數增加，但可形成包含金屬箔3mf之標記AM4。
又，於蝕刻步驟中，若去除於開口部MKd露出之晶種膜3s之一部分，則相較於圖27及圖28所示之例，可使標記AM4之厚度更薄。
<標記形成方法-4>
接著，對使用圖15說明之形成變化例之對準標記之方法進行說明。圖30及圖31係顯示與使用圖25及圖26說明之形成背面電極及對準標記之方法相對之另一變化例之說明圖。另，由於本部分為與使用圖25及圖26說明之方法相對之變化例，故以與已經說明之步驟之不同點為中心進行說明，且原則上省略重複之說明。又，於本變化例中，於半導體基板之內部形成對準標記，由於於半導體基板之內部形成對準標記之方法與使用圖23及圖24說明之形成貫通電極之方法相同，故而省略圖示，引用圖23及圖24進行說明。
如圖30所示，於本變化例之製造步驟中，於背面研磨步驟中，形成有已經埋入至半導體基板WH之內部之標記AM4。標記AM4係以與貫通電極3tsv相同之方法形成。即，於圖23所示之孔形成步驟中，除了形成貫通電極3tsv之位置以外，於形成標記AM4之位置亦形成孔3tsh。然後，於孔3tsh內埋入例如銅(Cu)等金屬材料而形成圖30所示之標記AM4。另，由於為將標記AM4用作對準標記之金屬材料，故不作為端子進行利用。因此，於圖23所示之配線層形成步驟或外部端子形成步驟中，無須將標記AM4與配線層3d或外部端子7電性連接。
接著，於圖30所示之背面研磨步驟中，應用化學機械研磨方式(CMP方式)之情形時，因針對半導體基板WH之構成材料與貫通電極3tsv及標記AM4之構成材料之蝕刻率(選擇比)之不同，貫通電極3tsv及標記AM4成為自半導體基板WH之背面3b略微突出之狀態。
接著，於圖30所示之絕緣膜形成步驟中，以覆蓋半導體基板WH之背面之方式形成絕緣膜3bi之後，藉由研磨絕緣膜3bi，使背面3b平坦化，且，使貫通電極3tsv及標記AM4自背面3b露出。
接著，於圖30所示之晶種膜形成步驟中，形成成為用以於圖31所示之鍍敷膜形成步驟進行電解鍍敷之晶種層(基底導體層)之晶種膜3s。晶種膜3s係藉由例如濺鍍法，以覆蓋絕緣膜3bi、貫通電極3tsv、 及標記AM4之露出面之方式形成。晶種膜3s之構成材料可例示例如銅(Cu)。
接著，於圖30所示之鍍敷掩模形成步驟中，形成在圖31所示之第1鍍敷膜形成步驟中所使用之鍍敷掩模即掩模MK3。掩模MK3係於與圖27所示之鍍敷掩模形成步驟中所使用之掩模MK3相同之位置形成有開口部MKd。即，於鍍敷掩模形成步驟中，於形成圖27所示之背面電極3bp之位置形成有開口部MKd，於形成有標記AM4之位置未形成開口部MKd。
接著，於圖31所示之第1鍍敷膜形成步驟中，藉由鍍敷法而形成例如銅膜等金屬膜即背面電極3bp。此時，由於標記AM4係藉由掩模MK3所覆蓋，故於標記AM4上未形成金屬膜。
又，於本變化例中，第1鍍敷膜形成步驟之後，不去除掩模MK3，接著實施第2鍍敷膜形成步驟。即，於本變化例中，省略圖26或圖28所示之鍍敷掩模再形成步驟。於第2鍍敷膜形成步驟中，藉由鍍敷法而形成金屬箔3mf。此時，由於標記AM4為由掩模MK3所覆蓋之狀態，故於標記AM4上未形成金屬箔3mf。
然後，於圖31所示之晶種膜去除步驟中，去除掩模MK3之後，將晶種膜3s中之形成有背面電極3bp之部分以外之部分(亦包含標記AM4上之部分)，藉由例如蝕刻法去除。
藉由以上之步驟，可形成埋入至半導體基板WH之內部，且於背面3b露出之標記AM4。根據本變化例形成之標記AM4由於標記AM4之露出面位於與背面3b大致相同高度，故自降低標記AM4之突出高度之觀點而言尤為佳。又，由於與上述之各變化例相比，可將製造步驟最簡化，故自製造效率之觀點而言亦較佳。但，本變化例之情形時，由於於標記AM4之露出面，以銅為主要成分之部分露出，故露出面容易氧化。因此，自使光之反射率穩定化之觀點而言，使用圖27及圖28說 明之變化例、或使用圖29說明之變化例為較佳。
<第1晶片搭載步驟>
接著，於圖16所示之第1晶片搭載步驟中，如圖32或圖33所示，將邏輯晶片LC搭載於配線基板2上。圖32係顯示於圖21所示之配線基板之晶片搭載區域上搭載有邏輯晶片LC之狀態之放大平面圖。又，圖33係沿著圖32之A-A線之放大剖面圖。又，圖34係示意性顯示圖16所示之第1晶片搬送步驟之主要部分之說明圖。又，圖35係示意性顯示圖34所示之第1對位步驟之後、使邏輯晶片向配線基板移動之狀態之說明圖。又，圖36係顯示拆下圖34所示之保持治具，將接合治具抵壓至半導體晶片之背面側之狀態之說明圖。
另，圖16所記載之第1晶片搬送步驟及第1對位步驟可認為是將邏輯晶片LC搭載於配線基板20上之步驟所包含之子步驟。因此，於本實施形態中，第1晶片搬送步驟及第1對位步驟係作為第1晶片搭載步驟所包含之子步驟進行說明。
於本步驟中，如圖33所示，以使邏輯晶片LC之表面3a與配線基板20之上表面2a對向之方式，藉由所謂面朝下安裝方式(覆晶連接方式)搭載邏輯晶片LC。又，藉由本步驟將邏輯晶片LC與配線基板20電性連接。詳細而言，形成於邏輯晶片LC之表面3a之複數個表面電極3ap與形成於配線基板20之上表面2a之複數個接合引線2f係經由外部端子7(圖6所示之突起電極7b及焊接材料7a)而電性連接。以下，使用圖34~圖36對本步驟之詳細流程進行說明。
於第1晶片搭載步驟中，首先，如圖34所示，包含將邏輯晶片LC(半導體晶片3)搬送至配線基板20之晶片搭載區域2p1上之第1晶片搬送步驟。邏輯晶片LC係以將背面3b側保持於保持治具(夾頭)30之狀態搬送至晶片搭載區域2p1上，且以使位於元件形成面側之表面3a與配線基板20之上表面2a對向之方式配置於晶片搭載區域2p1上(或接著 材料NCL1上)。保持治具30具有吸附保持邏輯晶片LC之背面3b之保持面30a，且將邏輯晶片LC以由保持面30a保持之狀態搬送。
又，於邏輯晶片LC之表面3a側形成有突起電極7b，於突起電極7b之前端形成有焊接材料7a。另一方面，於形成於配線基板20之上表面2a之接合引線2f之接合部，預先形成有用以與突起電極7b電性連接之接合材料即焊接材料7a。
又，於第1晶片搭載步驟中，包含調整配線基板20與邏輯晶片LC之平面位置關係之第1對位步驟。於第1對位步驟中，檢測(辨識)圖34所示之配線基板20之對準標記AMS與邏輯晶片LC之標記AM3。又，基於對準標記AMS與標記AM3之檢測結果，算出晶片搭載區域2p1之位置與邏輯晶片LC之位置，使保持治具30動作而調整位置。對準標記AMS與標記AM3之檢測方法可使用影像感測器等光學機器而進行光學性檢測。
又，於圖34所示之例中，分別於配線基板20上形成有複數個對準標記AMS，於邏輯晶片LC之表面3a側形成有複數個標記AM3。如此，於配線基板20與邏輯晶片LC之表面3a分別形成複數個對準標記，藉由分別檢測該複數個對準標記之位置，例如除了圖17所示之XY平面之座標資料以外，亦可取得表示座標軸之傾斜度之θ方向之資料。又，若取得對準標記50之座標資料與θ方向之資料，則可正確地算出複數個接合引線2f(參照圖18)之位置、或複數個表面電極3ap(參照圖9)之位置。
又，於第1對位步驟中，沿著配線基板20之上表面2a，使邏輯晶片LC與配線基板20之相對位置移動，而將複數個接合引線2f之接合部、與形成於邏輯晶片LC之表面3a之複數個外部端子7對向配置。如上述般，根據本實施形態，可分別以高精度算出複數個接合引線2f之位置、及複數個表面電極3ap之位置。因此，若基於該等算出資料， 使邏輯晶片LC與配線基板20之相對位置移動，則可以高精度進行對位。
另，作為使邏輯晶片LC與配線基板20之相對位置移動之方法，存在使保持邏輯晶片LC之保持治具30沿著配線基板20之上表面2a移動之方法。但，由於只要使邏輯晶片LC與配線基板20之相對位置關係移動即可，故可使邏輯晶片LC、配線基板20之任一者、或兩者移動。
接著，如圖35所示，使邏輯晶片LC向配線基板20移動。此時，接著材料NCL1係以加熱硬化前之柔軟狀態配置於配線基板20上。因此，邏輯晶片LC之表面3a側係埋入至接著材料NCL1。又，藉由上述之第1對位步驟，邏輯晶片LC與配線基板20之相對位置係以高精度對位。因此，若朝向配線基板20，使邏輯晶片LC直線移動，則可維持複數個接合引線2f之接合部、與形成於邏輯晶片LC之表面3a之複數個外部端子7對向配置之狀態。
接著，如圖36所示，將接合治具31抵壓至邏輯晶片LC之背面3b側，而向配線基板20壓抵邏輯晶片LC。如上述般，由於接著材料NCL1為硬化前之柔軟狀態，故當藉由接合治具31而壓入邏輯晶片LC時，邏輯晶片LC接近於配線基板20。當邏輯晶片LC接近於配線基板20時，形成於邏輯晶片LC之表面3a之複數個外部端子7之前端(詳細而言為焊接材料7a)與接合引線2f之接合區域(詳細而言為焊接材料7a)接觸。
又，接著材料NCL1之厚度係至少較外部端子7之高度(突出高度)、及接合引線2f之厚度之合計為厚。因此，當壓入至接合治具31時，邏輯晶片LC之表面3a側之一部分係埋入至接著材料NCL1。換言之，邏輯晶片LC之側面中之至少表面3a側之一部分係埋入至接著材料NCL1。又，接著材料NCL1之一部分係壓出至邏輯晶片LC之周圍。
此處，由於於邏輯晶片LC形成有標記AM4及背面電極3bp，故必須防止接著材料NCL1繞到背面3b側而覆蓋標記AM4或背面電極3bp。因此，如圖36所示，較佳為於接合治具31與邏輯晶片LC之間介存較接合治具31及邏輯晶片LC更為柔軟之構件(低彈性構件)、例如樹脂膜(膜)32，而以樹脂膜32覆蓋邏輯晶片LC之背面3b。由於若經由樹脂膜32而壓抵邏輯晶片LC，則樹脂膜32密接於邏輯晶片LC之背面3b，故即便使接著材料NCL1之厚度較厚，亦可抑制接著材料NCL1繞到邏輯晶片LC之背面3b。另，本實施形態之樹脂膜32包含例如氟樹脂。
接著，以如圖36所示般於接合治具31壓抵有邏輯晶片LC之狀態，經由接合治具(加熱治具)31而加熱邏輯晶片LC及接著材料NCL1。於邏輯晶片LC與配線基板20之接合部，藉由將接合引線2f側之焊接材料7a與外部端子側之焊接材料7a分別熔融而一體化，而成為將外部端子7與接合引線2f電性連接之接合材料。即，藉由經由接合治具31加熱邏輯晶片LC，突起電極7b與接合引線2f係經由焊接材料7a而電性連接。
又，藉由加熱接著材料NCL1，接著材料NCL1硬化。藉此，可獲得以埋入有邏輯晶片LC之一部分之狀態硬化之接著材料NCL1。又，邏輯晶片LC之標記AM4及背面電極3bp由於由樹脂膜32所覆蓋，故自硬化之接著材料NCL1露出。另，可設為如下實施態樣：無須藉由來自接合治具31之熱使接著材料NCL1完全硬化，以可固定邏輯晶片LC之程度使接著材料NCL1所包含之熱硬化性樹脂之一部分硬化(暫時硬化)之後，將配線基板20移動至未圖示之加熱爐，而使剩餘之熱硬化性樹脂硬化(正式硬化)。於完成使接著材料NCL1所包含之熱硬化性樹脂成分整體硬化之正式硬化處理之前，需要時間，但藉由以加熱爐進行正式硬化處理，可提高製造效率。
<第2接著材料配置步驟>
接著，於圖16所示之第2接著材料配置步驟中，如圖37所示，於邏輯晶片LC(半導體晶片3)之背面3b上配置接著材料NCL2。圖37係顯示於圖32所示之半導體晶片之背面及其周圍配置有接著材料之狀態之放大平面圖，圖38係沿著圖37之A-A線之放大剖面圖。
如圖6所示，本實施形態之半導體裝置1係所積層之複數個半導體晶片3內、搭載於最下段(例如第1段)之邏輯晶片LC、及搭載於自下段數起為第2段之記憶體晶片MC1均以面朝下安裝方式(覆晶連接方式)搭載。因此，如上述之第1接著材料配置步驟所說明般，於可縮短針對一個裝置區域20a(參照圖37、圖38)之處理時間，而提高製造效率之點而言，較佳為應用上述之先塗佈方式。
又，先塗佈方式所使用之接著材料NCL2係如上述般，包含絕緣性(非導電性)之材料(例如樹脂材料)。又，接著材料NCL2係以藉由施加能量而堅硬度(硬度)變硬(變高)之樹脂材料構成，於本實施形態中，包含例如熱硬化性樹脂。又，硬化前之接著材料NCL2較圖6所示之突起電極7b更柔軟，藉由壓抵邏輯晶片LC而使其變形。
又，硬化前之接著材料NCL2係根據處理方法之不同，大致分成稱為NCP之膏狀之樹脂(絕緣材料膏)、與稱為NCF之、預先成形為膜狀之樹脂(絕緣材料膜)。作為本步驟所使用之接著材料NCL2，可使用NCP及NCF之任一者。於圖37及圖38所示之例中，自噴嘴NZ1(參照圖38)噴出NCP，而於邏輯晶片LC之背面3b上配置接著材料NCL2。
另，關於自噴嘴NZ1噴出膏狀之接著材料NCL2之點，與上述第1接著材料配置步驟所說明之後注入方式共通。但，於本實施形態中，於搭載圖4所示之記憶體晶片MC1之前，預先搭載接著材料NCL2。因此，與利用毛細管現象注入樹脂之後注入方式相比，可大幅提高接著材料NCL2之塗佈速度。
又，如圖37所示，由於形成於邏輯晶片LC之背面之複數個標記 AM4為圖16所示之第2標記檢測步驟之檢測對象物，故較佳為以露出標記AM4之方式配置接著材料NCL2。若以相對於可視光透明或半透明之材料形成接著材料NCL2，則於標記AM4由接著材料NCL2所覆蓋之情形時亦可檢測標記AM4之位置。但，自提高材料選擇之自由度之觀點而言，較佳為如圖37所示般以露出標記AM4之方式配置接著材料NCL2。又，由於絕緣材料膏(NCP)與絕緣材料膜(NCF)相比，可減小接著材料之配置區域，故容易使標記AM4露出。
接著材料NCL2具有於圖16所示之第2晶片搭載步驟中接著固定記憶體晶片MC1(參照圖4)與邏輯晶片LC(參照圖4)之固定材料功能。又，接著材料NCL2具有藉由密封記憶體晶片MC1與邏輯晶片LC之接合部而進行保護之密封材料功能。另，於上述密封功能中，包含藉由使傳達至記憶體晶片MC1與邏輯晶片LC之接合部之應力分散並緩和而保護接合部之、應力緩和功能。
於滿足上述密封材料功能之觀點而言，由於只要以包圍記憶體晶片MC1與邏輯晶片LC之接合部之周圍之方式配置接著材料NCL2即可，故於至少搭載記憶體晶片MC1時，只要將圖6所示之複數個外部端子7由接著材料NCL2密封即可。
<第2晶片準備步驟>
又，於圖16所示之第2晶片準備步驟中，準備圖40所示之記憶體晶片MC1、MC2、MC3、MC4之積層體MCS。作為與本實施形態相對之變化例，可於邏輯晶片LC上依序積層記憶體晶片MC1、MC2、MC3、MC4。但，於本實施形態中，對預先積層記憶體晶片MC1、MC2、MC3、MC4，而形成圖40所示之積層體(記憶體晶片積層體、半導體晶片積層體)MCS之實施態樣進行說明。
如以下所說明般，形成記憶體晶片MC1、MC2、MC3、MC4之積層體MCS之情形時，例如可於與圖16所示之第2晶片準備步驟以外之 步驟不同之場所，與其他步驟獨立而進行。例如，積層體MCS亦可作為購入零件而準備。因此，於可簡化圖16所示之組裝步驟，而整體上提高製造效率之點而言較為有利。
圖39係示意性顯示圖4所示之記憶體晶片之積層體之組裝步驟之概要的說明圖。又，圖40係示意性顯示緊接圖39之記憶體晶片之積層體之組裝步驟之概要的說明圖。另，圖39及圖40所示之複數個記憶體晶片MC1、MC2、MC3、MC4各者之製造方法由於可應用使用圖23~圖31說明之半導體晶片之製造方法而製造，故省略說明。
首先，作為組裝基材準備步驟，準備用以組裝圖40所示之積層體MCS之基材(組裝基材)ST。基材ST具有積層複數個記憶體晶片MC1、MC2、MC3、MC4之組裝面STa，且於組裝面STa設置有接著層35。
接著，作為晶片積層步驟，將記憶體晶片MC1、MC2、MC3、MC4積層於基材ST之組裝面STa上。於圖39所示之例中，以使所積層之各半導體晶片3之背面3b與基材ST之組裝面STa對向之方式，以記憶體晶片MC4、MC3、MC2、MC1之順序依序積層。上段側之半導體晶片3之背面電極3bp與下段側之半導體晶片3之表面電極3ap係藉由例如外部端子7(圖6所示之突起電極7b與焊接材料7a)而接合。
此時，如圖7所示，於記憶體晶片MC1、MC2、MC3、MC4之表面3a，於俯視下，於形成有複數個表面電極3ap之區域之周圍且不與記憶體區域MR重疊之位置，形成有複數個虛設圖案(金屬圖案)DPa。該複數個虛設圖案DPa係包含與接合於圖39所示之複數個表面電極3ap之突起電極7b相同之金屬之金屬圖案。又，複數個虛設圖案DPa係除了與形成於記憶體晶片MC1、MC2、MC3、MC4之電路電性分離之點以外，採用與接合於複數個表面電極3ap之突起電極7b相同之構造。
又，如圖8所示，於記憶體晶片MC1、MC2、MC3之背面3b，於俯視下，於與形成於表面3a(參照圖7)之複數個虛設圖案DPa重疊之位置，形成有複數個虛設圖案(金屬圖案、虛設焊墊、金屬焊墊)DPb。該背面3b側之虛設圖案DPb係以與複數個背面電極3bp相同之金屬材料形成之金屬圖案。又，背面3b側之複數個虛設圖案DPb係除了與形成於記憶體晶片MC1、MC2、MC3之電路電性分離之點以外，採用與複數個背面電極3bp相同之構造。
又，於圖7及圖8所示之例中，排列有複數個表面電極3ap(參照圖7)之表面電極群、及排列有複數個背面電極3bp(參照圖8)之背面電極群係分別沿著Y方向延伸。另一方面，表面3a側之複數個虛設圖案DPa及背面3b側之複數個虛設圖案DPb係分別沿著正交於Y方向之X方向排列。
於圖39所示之晶片積層步驟中，於經由焊接材料7a連接突起電極7b與複數個背面電極3bp時，經由焊接材料7a連接表面3a側之虛設圖案DPa與背面3b側之虛設圖案DPb。藉此，於積層記憶體晶片MC1、MC2、MC3、MC4時，可抑制各半導體晶片3傾斜。
接著，於圖40所示之積層體密封步驟中，於所積層之複數個半導體晶片3之間供給樹脂(底材樹脂)，而形成密封體(晶片積層體用密封體、晶片積層體用樹脂體)6。該密封體6係藉由上述第1接著材料配置步驟所說明之後注入方式而形成。即，預先積層複數個半導體晶片3之後，自噴嘴NZ2供給底材樹脂6a，而埋入至所積層之複數個半導體晶片3之間。底材樹脂6a係相較於圖16所示之密封步驟所使用之密封用之樹脂，黏度更低，可利用毛細管現象而埋入至複數個半導體晶片3之間。其後，使埋入至半導體晶片3之間之底材樹脂6a硬化而獲得密封體6。
以該後注入方式形成密封體6之方法由於與所謂轉移模具方式相 比，隙縫之埋入特性更為優異，故適用於所積層之半導體晶片3之間之隙縫較窄之情形且有效。又，如圖40所示般埋入底材樹脂6a之隙縫形成為複數段之情形時，可相對於複數個隙縫統一埋入底材樹脂6a。因此，可整體上縮短處理時間。
接著，於組裝基材去除步驟中，將基材ST及接著層BDL自記憶體晶片MC4之背面3b剝離而除去。作為除去基材ST與接著層BDL之方法，可應用使例如接著層BDL所包含之樹脂成分(例如紫外線硬化樹脂)硬化之方法。藉由以上之步驟，積層複數個記憶體晶片MC1、MC2、MC3、MC4，可獲得將各記憶體晶片MC1、MC2、MC3、MC4之連接部藉由密封體6密封之積層體MCS。該積層體MCS可看作具有形成有複數個表面電極3ap之表面3a(記憶體晶片MC1之表面3a)及位於表面3a之相反側之背面3b(記憶體晶片MC4之背面3b)之一個記憶體晶片。
<第2晶片搭載步驟>
接著，於圖16所示之第2晶片搭載步驟中，如圖41及圖42所示，將積層體MCS搭載於邏輯晶片LC之背面3b上。另，圖16所記載之第2晶片搬送步驟及第2對位步驟可認為是將積層體MCS搭載於邏輯晶片LC上之步驟所包含之子步驟。因此，於本實施形態中，第2晶片搬送步驟及第2對位步驟係作為第2晶片搭載步驟所包含之子步驟進行說明。
圖41係顯示於圖37所示之邏輯晶片之背面上搭載有積層體之狀態之放大平面圖。又，圖42係沿著圖41之A-A線之放大剖面圖。又，圖43係示意性顯示圖16所示之第2晶片搬送步驟之主要部分之說明圖。又，圖44係示意性顯示第2對位步驟之後、使晶片積層體向配線基板移動之狀態之說明圖。又，圖45係顯示拆下圖44所示之保持治具，將接合治具抵壓至半導體晶片之背面側之狀態之說明圖。
於本步驟中，如圖42所示，以使積層體MCS之表面3a(記憶體晶片MC1之表面3a)與邏輯晶片LC之背面3b對向之方式，藉由所謂面朝下安裝方式(覆晶連接方式)搭載積層體MCS。又，藉由本步驟將複數個記憶體晶片MC1、MC2、MC3、MC4與邏輯晶片LC電性連接。詳細而言，如圖6所示，形成於積層體MCS(記憶體晶片MC1)之表面3a之複數個表面電極3ap與形成於邏輯晶片LC之背面3b之複數個背面電極3bp係經由外部端子7(圖6所示之焊接材料7a及突起電極7b)而電性連接。以下，使用圖43~圖45對本步驟之詳細流程進行說明。
於第2晶片搭載步驟中，首先，如圖43所示，包含在配線基板20之晶片搭載區域2p2上配置積層體MCS(半導體晶片3)之第2晶片搬送步驟。積層體MCS係以將背面3b側保持於保持治具(夾頭)30之狀態搬送至晶片搭載區域2p2上，且以使位於元件形成面側之表面3a與配線基板20之上表面2a對向之方式配置於晶片搭載區域2p2上(或接著材料NCL2上)。保持治具30具有吸附保持積層體MCS之背面3b之保持面30a，且將積層體MCS以由保持面30a保持之狀態搬送。晶片搭載區域2p2係於本步驟中搭載積層體MCS之預定區域，與第1晶片搭載步驟所說明之晶片搭載區域2p1相同，無須實際上存在可視認之邊界線。
又，於積層體MCS之表面3a側形成有外部端子7。於圖43所示之例中，顯示於複數個表面電極3ap分別接合複數個突起電極7b及複數個焊接材料7a作為外部端子7之例。
又，如圖43所示之例中，於形成於邏輯晶片LC之背面3b之背面電極3bp之上表面未形成焊接材料等接合材料。但，如使用圖27~圖29說明般，於在背面電極3bp之露出面形成有包含金(Au)等、較銅(Cu)更難氧化之金屬材料之金屬箔3mf(參照圖28)之情形時，可提高焊接材料7a之接合特性。
又，於第2晶片搭載步驟中，包含調整邏輯晶片LC與積層體MCS 之平面位置關係之第2對位步驟。於第2對位步驟中，檢測(辨識)圖43所示之邏輯晶片LC之背面3b之標記AM4與積層體MCS之標記AM1。又，基於標記AM4與標記AM1之檢測結果，算出邏輯晶片LC之位置與積層體MCS之位置，使保持治具30動作而調整位置。標記AM4與標記AM1之檢測方法可使用影像感測器等光學機器而進行光學性檢測。
此處，如圖43所示，由於於配線基板20形成有對準標記AMS，故可考慮不於邏輯晶片LC之背面3b形成標記AM4，而利用配線基板20之對準標記AMS進行對位之方法。
但，於上述第1晶片搭載步驟中，即便進行高精度之對位，亦於複數個背面電極3bp之位置(圖32所示之XY平面之座標位置)或角度(圖32所示之θ方向之角度)產生偏移。例如，亦可設想如下可能性：第1對位步驟之後，於使邏輯晶片LC向配線基板20移動之步驟、或自圖35所示之保持治具30切換成圖36所示之接合治具31時等，產生偏移。
因此，當於本步驟中利用配線基板20之對準標記AMS進行積層體MCS之對位時，積層體MCS之外部端子7與邏輯晶片LC之背面電極3bp之位置偏移量成為配線基板20與邏輯晶片LC之位置偏移量、及配線基板20與積層體MCS之位置偏移量之和。即，有積層體MCS之外部端子7與邏輯晶片LC之背面電極3bp之位置偏移量大於半導體晶片3各者之位置偏移量之情形。
因此，於本實施形態中，如上述般，於邏輯晶片LC之背面3b形成標記AM4，利用標記AM4而進行積層體MCS與邏輯晶片LC之對位。藉此，積層體MCS之外部端子7與邏輯晶片LC之背面電極3bp之位置偏移量係收斂於積層體MCS與邏輯晶片LC之間之位置偏移量之範圍內。
又，於圖43所示之例中，分別於邏輯晶片LC上形成有複數個標記AM4，於積層體MCS之表面3a側形成有複數個標記AM1。如此，於 邏輯晶片LC之背面3b與積層體MCS之表面3a分別形成複數個對準標記，藉由分別檢測該複數個對準標記之位置，例如除了圖41所示之XY平面之座標資料以外，亦可取得表示座標軸之傾斜度之θ方向之資料。又，若取得對準標記之座標資料與θ方向之資料，則可正確地算出邏輯晶片LC之複數個背面電極3bp(參照圖10)之位置、或積層體MCS之複數個表面電極3ap(參照圖7)之位置。
又，如圖10所示，複數個標記AM4係以於俯視下配置於形成為四邊形之背面3b之一個對角線上之方式，配置於對向之角部。又，如圖7所示，複數個標記AM1係以於俯視下配置於形成為四邊形之表面3a之一個對角線上之方式，配置於對向之角部。如此，藉由將標記AM配置於彼此位於對角之角部，可提高上述之θ方向之資料之精度。其結果，可提高算出複數個背面電極3bp(參照圖10)之位置、或複數個表面電極3ap(參照圖7)之位置之精度。
又，於第2對位步驟中，沿著配線基板20之上表面2a，使積層體MCS與邏輯晶片LC(換言之，為配線基板20)之相對位置移動，而將邏輯晶片LC之複數個背面電極3bp、與形成於積層體MCS之表面3a之複數個外部端子7對向配置。
如上述般，根據本實施形態，可分別以高精度算出邏輯晶片LC之複數個背面電極3bp之位置、及積層體MCS之複數個表面電極3ap之位置。因此，若基於該等算出資料，使積層體MCS與邏輯晶片LC之相對位置移動，則可以高精度進行對位。
另，作為使積層體MCS與邏輯晶片LC之相對位置移動之方法，存在使保持積層體MCS之保持治具30沿著配線基板20之上表面2a移動之方法。但，由於只要使積層體MCS與邏輯晶片LC之相對位置關係移動即可，故可使積層體MCS、邏輯晶片LC之任一者、或兩者移動。
接著，如圖44所示，使積層體MCS向邏輯晶片LC移動。藉由上 述之第2對位步驟，積層體MCS與邏輯晶片LC之相對位置係以高精度對位。因此，若朝向邏輯晶片LC，使積層體MCS直線移動，則可維持邏輯晶片LC之複數個背面電極3bp、與形成於積層體MCS之表面3a之複數個外部端子7對向配置之狀態。
接著，如圖45所示，將接合治具31抵壓至積層體MCS之背面3b側，而向邏輯晶片LC壓抵積層體MCS。此時，由於接著材料NCL2為硬化前之柔軟狀態，故當藉由接合治具31而壓入積層體MCS時，積層體MCS接近於邏輯晶片LC。當積層體MCS接近於邏輯晶片LC時，形成於積層體MCS之表面3a之複數個外部端子7之前端(詳細而言為焊接材料7a)與背面電極3bp之接合區域(詳細而言為焊接材料7a)接觸。
又，塗佈於積層體MCS與邏輯晶片LC之間之接著材料NCL2係沿著邏輯晶片LC之背面3b擴展。於圖45所示之例中，接著材料NCL2擴展至邏輯晶片LC之周緣部，而覆蓋邏輯晶片LC之側面及接著材料NCL1之側面。該情形時，由於接著材料NCL2與半導體晶片3之密接面積變大，故可提高接著材料NCL2與半導體晶片3(積層體MCS及邏輯晶片LC)之接著強度。
接著，以如圖45所示般於接合治具31壓抵有積層體MCS之狀態，經由接合治具(加熱治具)31而加熱積層體MCS及接著材料NCL2。於積層體MCS與邏輯晶片LC之接合部，外部端子側之焊接材料7a分別熔融，而與邏輯晶片LC之背面電極3bp接合。即，藉由經由接合治具(加熱治具)31加熱積層體MCS，積層體MCS之複數個表面電極3ap與邏輯晶片LC之複數個背面電極3bp經由複數個焊接材料7a而分別電性連接。
又，藉由加熱接著材料NCL2，接著材料NCL2硬化。如上述第1晶片搭載步驟所說明般，無須藉由來自接合治具(加熱治具)31之熱使接著材料NCL1完全硬化。可設為如下之實施態樣：以可固定積層體 MCS之程度使接著材料NCL1所包含之熱硬化性樹脂之一部分硬化(暫時硬化)之後，將邏輯晶片LC移動至未圖示之加熱爐，而使剩餘之熱硬化性樹脂硬化(正式硬化)。雖於完成使接著材料NCL1所包含之熱硬化性樹脂成分整體硬化之正式硬化處理之前需要時間，但藉由以加熱爐進行正式硬化處理，可提高製造效率。
此處，使用圖11及圖12說明之半導體晶片3所產生之翹曲變形係於本步驟(如圖45所示，將積層體MCS向邏輯晶片LC壓抵之步驟、或以壓抵狀態加熱之步驟)產生。但，根據本實施形態，如上述般，標記AM4相對於邏輯晶片LC之背面3b之突出高度較背面電極3bp相對於邏輯晶片LC之背面3b之突出高度低。因此，於如圖11所示之模式般於邏輯晶片LC產生翹曲變形之情形、或如圖12所示之模式般於積層體MCS產生翹曲變形之情形、或組合產生上述模式之兩者之情形時，亦可抑制標記AM4與積層體MCS接觸。
<密封步驟>
接著，於圖16所示之密封步驟中，如圖46所示，將配線基板20之上表面2a、邏輯晶片LC、及複數個記憶體晶片MC1、MC2、MC3、MC4之積層體MCS以樹脂密封，而形成密封體4。圖46係顯示於圖42所示之配線基板上形成密封體，而將所積層之複數個半導體晶片密封之狀態之放大剖面圖。又，圖47係顯示圖46所示之密封體之整體構造之平面圖。
於本實施形態中，如圖47所示，形成將複數個裝置區域20a統一密封之密封體4。此種密封體4之形成方法係稱為統一密封(Block Molding)方式，將藉由該統一密封方式所製造之半導體封裝稱為MAP(Multi Array Package：多陣列封裝)型之半導體裝置。於統一密封方式中，由於可減小各裝置區域20a之間隔，故1片配線基板20之有效面積變大。即，可自1片配線基板20取得之製品個數增加。如此， 藉由增大1片配線基板20之有效面積，可使製造步驟效率化。
又，於本實施形態中，藉由於未圖示之成形模具內壓入經加熱軟化之樹脂而成形之後，使樹脂熱硬化之所謂轉移模具方式形成。藉由轉移模具方式所形成之密封體4係例如如密封圖46所示之積層體MCS之密封體6般，由於與使液狀之樹脂硬化者相比，耐久性更高，故適合作為保護構件。又，例如，藉由將氧化矽(二氧化矽；SiO2)粒子等填料粒子混合至熱硬化性樹脂，可提高密封體4之功能(例如與翹曲變形相對之耐性)。
另，於本實施形態中，所積層之複數個半導體晶片3之接合部(電性連接部)係藉由接著材料NCL1、NCL2、及密封體6所密封。因此，作為變化例，可應用於不形成密封體4之實施態樣。該情形時，可省略本密封體步驟。
<球安裝步驟>
接著，於圖16所示之球安裝步驟中，如圖48所示，於形成於配線基板20之下表面2b之複數個岸面2g，接合成為外部端子之複數個焊接球5。圖48係顯示於圖46所示之配線基板之複數個岸面上接合有焊接球之狀態之放大剖面圖。
於本步驟中，如圖48所示般使配線基板20之上下反轉之後，於在配線基板20之下表面2b露出之複數個岸面2g之各者上配置焊接球5之後，藉由加熱而接合複數個焊接球5與岸面2g。藉由本步驟，複數個焊接球5係經由配線基板20與複數個半導體晶片3(邏輯晶片LC及記憶體晶片MC1、MC2、MC3、MC4)電性連接。但，本實施形態所說明之技術並非限於以陣列狀接合焊接球5之所謂BGA(Ball Grid Array：球形柵格陣列)型之半導體裝置而應用。例如，作為與本實施形態相對之變化例，可應用於未形成焊接球5，而以露出岸面2g之狀態、或於岸面2g將焊接膏塗佈為較焊接球5更薄之狀態出貨之、所謂 LGA(Land Grid Array：岸面柵格陣列)型之半導體裝置。於LGA型之半導體裝置之情形時，可省略球安裝步驟。
<單片化步驟>
接著，於圖16所示之單片化步驟中，如圖49所示，將配線基板20於每個裝置區域20a進行分割。圖49係顯示將圖48所示之多件式配線基板單片化之狀態之剖面圖。於本步驟中，如圖49所示，沿著切割線(切割區域)20c切斷配線基板20及密封體4，而取得經單片化之複數個半導體裝置1(參照圖4)。切斷方法並非特別限定，於圖49所示之例中，顯示如下實施態樣：使用切割刀片(旋轉刀片)40將接著固定於膠帶材料(切割膠帶)41之配線基板20及密封體4，自配線基板20之下表面2b側切削加工而切斷。但，本實施形態所說明之技術並非限於使用具備複數個裝置區域20a之多件式基板即配線基板20之情形而應用。例如，可應用於在相當於1個半導體裝置之配線基板2(參照圖4)上積層有複數個半導體晶片3之半導體裝置。該情形時，可省略單片化步驟。
藉由以上之各步驟，可獲得使用圖1~圖15說明之半導體裝置1。其後，進行外觀檢查或電性試驗等必要之檢查、試驗，而出貨、或安裝於未圖示之安裝基板。
(實施形態2)
於上述實施形態中，已對藉由使形成於搭載於下段側之半導體晶片3A之背面3b之周緣部的金屬圖案之突出高度較複數個背面電極3bp之突出高度低，於產生翹曲變形之情形時亦抑制金屬圖案與上段側之半導體晶片3B接觸之技術進行說明。又，於上述實施形態中，作為形成於半導體晶片3A之背面3b之周緣部側之金屬圖案之例，舉出對準標記進行說明。
但，形成於形成有複數個背面電極3bp之區域(電極群形成區域)3b1(參照圖13)之周圍之金屬圖案並非僅限定於對準標記。例如， 如圖7所示之虛設圖案DPa或圖8所示之虛設圖案DPb般，有形成與半導體晶片3之電路電性分離之金屬圖案(虛設圖案)之情形。又，虛設圖案之用途係如上述實施形態之第2晶片準備步驟所說明般，除了抑制積層半導體晶片3時之傾斜度之用途以外，亦可考慮各種用途。於本實施形態中，對在半導體晶片3B之背面3b形成有複數個虛設圖案之情形之實施態樣進行說明。
圖50係顯示與圖13相對之變化例即邏輯晶片之背面側之平面圖。又，圖51係沿著圖50之A-A線之放大剖面圖。又，圖52係顯示與圖51相對之變化例即半導體裝置之放大剖面圖。另，於圖50中，為了易於觀察區域3b1、區域3b2、及區域3b3之邊界，雖為平面圖，但於各區域分別標註不同之陰影線而顯示，且於各區域之邊界標註二點鏈線。又，於圖51中，為了明示標記AM4與虛設圖案DPc之突出高度之不同，於沿著圖50之A-A線之放大剖面之附近，圖示以相同倍率放大之標記AM4之剖面。
本實施形態之半導體裝置1A(參照圖51)其邏輯晶片LC之背面3b之構造係與上述實施形態1不同。由於其他點與上述實施形態1所說明之半導體裝置1相同，故而省略重複之說明。
如圖50所示，於本實施形態之邏輯晶片LC(換言之為搭載於下段側之半導體晶片3A)之背面3b之中央部之區域(電極群形成區域)3b1，形成複數個背面電極3bp。又，於背面3b，於較區域3b1更靠向周緣部側之區域3b2，形成有對準標記即標記AM4，但未形成背面電極3bp。又，於背面3b，於區域3b1與區域3b2之間之區域3b3，形成有複數個虛設圖案(金屬圖案、虛設焊墊、金屬焊墊)DPc。虛設圖案DPc係以與複數個背面電極3bp相同之金屬材料形成之金屬圖案。又，背面3b側之複數個虛設圖案DPc係除了與形成於邏輯晶片LC之電路電性分離之點以外，採用與複數個背面電極3bp相同之構造。
形成有複數個虛設圖案DPc之區域3b3係以包圍區域3b1之周圍之方式配置，複數個虛設圖案DPc係規則地(於圖50所示之例中為列行狀地)配置於區域3b3內。如圖50所示，當於複數個背面電極3bp之周圍規則地排列與背面電極3bp相同構造之虛設圖案DPc時，於形成背面電極3bp之步驟中，可提高構成背面電極3bp之金屬膜之膜質。
如上述實施形態1之第1晶片準備步驟所說明般，背面電極3bp係藉由利用例如電解鍍敷法析出金屬而形成。此時，藉由電解鍍敷法而一次形成複數個背面電極3bp之情形時，可藉由使複數個電極形成位置之各者之電流密度之分佈均一化而提高金屬膜之膜質。因此，如本實施形態般，於複數個背面電極3bp之周圍規則地排列與背面電極3bp相同構造之虛設圖案DPc之構成之情形時，可使區域3b1之電流密度均一化。其結果，背面電極3bp之膜質提高，且半導體裝置之電性特性相關之可靠性提高。
如此，自提高複數個背面電極3bp之膜質之觀點而言，較佳為規則地排列虛設圖案DPc，但若將虛設圖案DPc形成為廣範圍，則會產生虛設圖案DPc與搭載於邏輯晶片LC之上方之半導體晶片3(例如圖4所示之積層體MCS)接觸之問題。
虛設圖案DPc係於形成上述實施形態1中使用圖25~圖31說明之複數個背面電極3bp時，以與背面電極3bp相同之形成方法，與背面電極3bp一次形成。因此，如圖51所示，背面電極3bp之相對於背面3b之突出高度(厚度)HT2與虛設圖案DPc之相對於背面3b之突出高度(厚度)HT3為相同。換言之，背面電極3bp之突出高度HT2與虛設圖案DPc之突出高度HT3係較標記AM4之相對於背面3b之突出高度(厚度)HT1高。
因此，於本實施形態中，如圖50所示，將形成複數個虛設圖案DPc之範圍限定於區域3b3內，於存在於較區域3b3更靠向周緣部側之 區域3b2，未形成虛設圖案DPc。詳細而言，於邏輯晶片LC之背面3b，以包圍配置於中央部之區域3b1之周圍之方式形成區域3b3，以進而包圍區域3b3之周圍之方式配置區域3b2。且，與邏輯晶片LC所具有之電路電性連接之複數個背面電極3bp係形成於區域3b1，未形成於區域3b3、3b2。又，相對於背面3b之突出高度HT3(參照圖51)與複數個背面電極3bp之突出高度HT2(參照圖51)相同之複數個虛設圖案DPc係形成於區域3b3，未形成於區域3b2。
又，於包含背面3b之外緣且未形成虛設圖案DPc之區域3b2，半導體晶片3A之背面3b與半導體晶片3B之表面3a之距離(間隔距離)G3係較突起電極7b相對於記憶體晶片MC1之表面3a之突出高度HTb低。換言之，距離G3係較突起電極7b之厚度薄。因此，若於區域3b2形成與背面電極3bp相同厚度之金屬圖案，則該金屬圖案有可能與半導體晶片3B接觸。但，於本實施形態中，由於於距離G3低於突起電極7b之突出高度HTb之區域不形成虛設圖案DPc，故可抑制因半導體晶片3B與虛設圖案DPc接觸而損傷。
另，作為與圖50相對之變化例，亦可考慮將虛設圖案DPc形成於區域3b1之實施態樣。但，自確保配置複數個背面電極3bp之空間之觀點而言，較佳為虛設圖案DPc未形成於區域3b1。
又，所謂上述之「於區域3b2內未形成虛設圖案DPc」係指未形成相對於背面3b之突出高度HT3為背面電極3bp之突出高度HT2以上之金屬圖案。因此，亦並非將突出高度低於虛設圖案DPc之金屬圖案形成於區域3b2之實施態樣除外。例如，於圖50所示之例中，突出高度HT1低於背面電極3bp之突出高度HT2之標記AM4係形成於區域3b2。
但，自抑制搭載於上段之半導體晶片3與金屬圖案之接觸之觀點而言，較佳為亦包含圖50所示之標記AM4，且於區域3b2不形成金屬圖案。該情形時，對準標記係形成於區域3b3內。或，於上述實施形 態所說明之第2晶片搭載步驟中，利用形成於配線基板之對準標記而實施對位。或，如上述實施形態中使用圖15所說明般，以埋入至半導體基板之方式形成標記AM4之情形時，由於可將標記AM4之相對於背面3b之突出高度降低至可看作「零」之程度，故於該情形時，較佳為於區域3b2形成標記AM4。
又，如本實施形態般，配置有包含複數個背面電極3bp之電極群之區域3b1沿著一方向延伸之情形時，區域3b1之延伸方向(於圖50之例中為Y方向)之延長線上之翹曲之程度小於區域3b1之正交於延伸方向之方向(於圖50之例中為X方向)之延長線上之翹曲之程度。即，於圖50所示之例中，沿著X方向，產生相對較大之翹曲變形。
因此，如圖50所示，未形成虛設圖案DPc之區域3b2之形狀較佳為以下之構成。即，區域3b2之中，電極群之正交於延伸方向之X方向之寬度WD1大於電極群之沿著延伸方向之Y方向之寬度WD2。藉此，由於於翹曲變形量相對較大之位置未形成虛設圖案DPc，故可抑制虛設圖案DPc與其他半導體晶片3接觸。又，由於可於電極群之延伸方向之延長線上形成虛設圖案DPc，故可提高形成於電極群之延伸方向之端部之背面電極3bp之膜質。
另，圖50及圖51所示之複數個虛設圖案DPc可利用上述實施形態1所說明之形成背面電極3bp之複數種方法中之任一者而形成。因此，省略重複之說明。
如上述般，根據本實施形態，藉由於邏輯晶片LC之複數個背面電極3bp之周圍形成包含與背面電極3bp相同之金屬膜之虛設圖案DPc，可提高構成背面電極3bp之金屬膜之膜質。
又，根據本實施形態，虛設圖案DPc之相對於背面3b之突出高度HT3與背面電極3bp之突出高度HT2相同，但於包含背面3b之外緣之區域3b2，未形成虛設圖案DPc。即，於在半導體晶片3產生翹曲變形 時，於特別容易接觸到上段側之半導體晶片3之區域，未形成虛設圖案DPc。藉此，可抑制虛設圖案DPc與記憶體晶片MC1之接觸。
另外，如上述實施形態1所說明之圖7所示，於記憶體晶片MC1、MC2、MC3、MC4之表面3a，於俯視下，於形成有複數個表面電極3ap之區域之周圍且未與記憶體區域MR重疊之位置，形成有複數個虛設圖案DPa。該複數個虛設圖案DPa係包含與接合於圖39所示之複數個表面電極3ap之突起電極7b相同之金屬之金屬圖案。
自抑制該虛設圖案DPa與圖4所示之邏輯晶片LC之背面3b接觸之觀點而言，於以與邏輯晶片LC對向之方式搭載之記憶體晶片MC1之表面3a不形成虛設圖案DPa之實施態樣為較佳。但，藉由將記憶體晶片MC1、MC2、MC3設為相同構造，可提高記憶體晶片MC1、MC2、MC3之製造效率。因此，自製造效率之觀點而言，較佳為於記憶體晶片MC1之表面3a亦形成複數個虛設圖案DPa。
因此，如圖51所示之半導體裝置1A之變化例即圖52所示之半導體裝置1B般，可考慮如下實施態樣：將形成於記憶體晶片MC1之表面3a側之虛設圖案DPa與形成於邏輯晶片LC之背面3b之虛設圖案DPc對向配置，且經由焊接材料7a連接。
半導體基板1B係與圖50所示之例相同，於邏輯晶片LC之背面3b之區域3b3規則地排列有複數個虛設圖案DPc。且，複數個虛設圖案DPc中之一部分係形成於圖51所示之記憶體晶片MC1之表面3a之與虛設圖案DPa對向之位置。且，相互對向配置之虛設圖案DPa與虛設圖案DPc係經由焊接材料7a而機械連接。
根據半導體裝置1B之構成，由於將虛設圖案DPa與虛設圖案DPc機械連接，故即便於在記憶體晶片MC1形成有虛設圖案DPa之情形時，亦可抑制虛設圖案DPa與邏輯晶片LC接觸。
又，根據半導體裝置1B之構成，於上述實施形態1所說明之第2 晶片搭載步驟中，於經由焊接材料7a連接記憶體晶片MC1之複數個突起電極7b與邏輯晶片LC之複數個背面電極3bp時，經由焊接材料7a連接表面3a側之虛設圖案DPa與邏輯晶片LC之背面3b側之虛設圖案DPc。藉此，於在邏輯晶片LC上積層積層體MCS時，由於虛設圖案DPa、DPc以抑制傾斜之方式作用，故可抑制積層體MCS於邏輯晶片LC上傾斜。
又，根據半導體裝置1B之構成，由於將虛設圖案DPa與虛設圖案DPc機械連接，故可降低於虛設圖案DPa、DPc之周邊、半導體晶片3所產生之翹曲變形之程度。因此，排列有相互對向配置之複數個虛設圖案DPa、DPc之情形時，不連接複數個虛設圖案DPa、DPc之全部，只要將複數個虛設圖案DPa、DPc中之一部分經由焊接材料7a連接即可。但，自穩定地抑制翹曲變形之觀點而言，於形成有複數個虛設圖案DPa之情形時，較佳為於所有與虛設圖案DPa之各者對向之位置形成虛設圖案DPc，且經由焊接材料7a連接。
(變化例)
以上，已基於實施形態具體說明由本發明者完成之發明，但本發明並非限定於上述實施形態，當然可於不脫離其主旨之範圍內進行各種變更。
<變化例1>
例如，於上述實施形態中，亦對以下技術進行說明：於在半導體晶片3產生翹曲變形之狀態下，藉由降低標記AM2之高度、或設置不形成虛設圖案DPc之區域，而抑制與上段側之半導體晶片3接觸。但，上述之技術並非限於產生翹曲變形之情形，係適用於有產生翹曲變形之擔憂之情形且有效之技術。因此，作為與圖14、圖15、或圖51所例示性顯示之半導體裝置相對之變化例，亦可應用於半導體晶片3間之距離G1與距離G2相同之情形。
<變化例2>
又，例如，於上述實施形態中，已舉出相較於搭載於下段側之半導體晶片3A之面積，搭載於上段側之半導體晶片3B之面積更大之情形之實施態樣進行說明。但，作為變化例，亦可應用於半導體晶片3B之背面3b之面積為半導體晶片3A之表面3a之面積以下之情形。但，於在半導體晶片3產生翹曲變形之情形時，金屬圖案與上段側之半導體晶片3B之電路區域上接觸而損傷電路之問題係如上述實施形態所說明般，產生於半導體晶片3B之面積大於半導體晶片3A之面積之情形。
<變化例3>
又，例如，於上述實施形態中，作為配置於下段側之半導體晶片3A之背面3b之周緣部之金屬圖案，已對與半導體晶片3A之電路電性分離之金屬圖案即標記AM4進行說明。但，作為變化例，亦可應用於將與半導體晶片3A之電路電性連接之金屬圖案形成於背面3b之周緣部之情形。又，除了對準標記即標記AM4以外，亦可應用於以各種目的形成之金屬圖案。
又，於不脫離上述實施形態所說明之技術思想之主旨之範圍內，可組合變化例彼此而應用。
1‧‧‧半導體裝置
3‧‧‧半導體晶片
3A‧‧‧半導體晶片
3a‧‧‧表面(主表面、上表面)
3ap‧‧‧表面電極(電極、焊墊、表面側焊墊)
3B‧‧‧半導體晶片
3b‧‧‧背面(主表面、下表面)
3b1‧‧‧區域(電極群形成區域)
3b2‧‧‧區域(周緣部區域)
3bp‧‧‧複數個背面電極(電極、焊墊、背面側焊墊)
7‧‧‧外部端子(突起電極、導電性構件、凸塊電極)
7b‧‧‧突起電極
AM4‧‧‧標記(金屬圖案、金屬焊墊、對準標記)
G1‧‧‧距離(間隔距離)
G2‧‧‧距離(間隔距離)
G3‧‧‧距離(間隔距離)
HT1‧‧‧突出高度(厚度)
HT2‧‧‧突出高度(厚度)
HTb‧‧‧突出高度(厚度)
LC‧‧‧邏輯晶片(半導體晶片)
MC1‧‧‧記憶體晶片(半導體晶片)
MCS‧‧‧積層體(記憶體晶片積層體、半導體晶片積層體)
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (20)

  1. 一種半導體裝置，其包含：配線基板，其具有第1面、形成於上述第1面之複數個第1端子、及與上述第1面相反側之第2面；第1半導體晶片，其具有第1表面、形成於上述第1表面之複數個第1表面電極、與上述第1表面相反側之第1背面、形成於第1背面之複數個第1背面電極、及將上述複數個第1表面電極與上述複數個第1背面電極分別電性連接之複數個貫通電極，且以使上述第1表面與上述配線基板之上述第1面對向之方式搭載於上述配線基板上；及第2半導體晶片，其具有第2表面、形成於上述第2表面之複數個第2表面電極、及與上述第2表面相反側之第2背面，且以使上述第2表面與上述第1半導體晶片之上述第1背面對向之方式搭載於上述第1半導體晶片上；且上述配線基板之上述複數個第1端子與上述第1半導體晶片之上述複數個第1表面電極係經由複數個第1突起電極而分別電性連接；上述第1半導體晶片之上述複數個第1背面電極與上述第2半導體晶片之上述複數個第2表面電極係經由複數個第2突起電極而分別電性連接；於上述第1半導體晶片之上述第1背面之第1區域，形成有上述複數個第1背面電極；於較上述第1區域更靠近上述第1背面之周緣部側之第2區域形成有第1金屬圖案；上述第1金屬圖案之相對於上述第1背面之突出高度係較上述 複數個第1背面電極各者之相對於上述第1背面之突出高度低。
  2. 如請求項1之半導體裝置，其中上述第2區域之外緣之上述第1半導體晶片的上述第1背面與上述第2半導體晶片的上述第2表面之第1間隔距離，係小於上述第1區域之上述第1半導體晶片的上述第1背面與上述第2半導體晶片的上述第2表面之第2間隔距離。
  3. 如請求項2之半導體裝置，其中上述第2半導體晶片之上述第2表面之面積大於上述第1半導體晶片之上述第1背面之面積；且上述第1背面之整體係由上述第2表面所覆蓋。
  4. 如請求項1之半導體裝置，其中上述第1金屬圖案係與形成於上述第1半導體晶片之電路電性分離。
  5. 如請求項1之半導體裝置，其中上述第2區域包含上述第1背面之外緣；且上述第1金屬圖案係形成於俯視下形成為四邊形之上述第1背面之四個角部中之第1角部、與位於上述第1角部之對角之第2角部。
  6. 如請求項1之半導體裝置，其中上述第1金屬圖案之相對於上述第1背面之突出高度係上述複數個第1背面電極各者之相對於上述第1背面之突出高度之一半以下。
  7. 如請求項6之半導體裝置，其中上述第1金屬圖案係埋入至上述第1半導體晶片所具有之半導體基板，且，於上述第1半導體晶片之上述第1背面，上述第1金屬圖案之一部分露出。
  8. 如請求項1之半導體裝置，其中上述第2區域包含上述第1半導體晶片之上述第1背面之外緣；且於上述第1背面，於上述第1區域與上述第2區域之間之第3區域，形成有複數個第2金屬圖案；上述複數個第2金屬圖案各者之相對於上述第1背面之突出高度與上述複數個第1背面電極各者之相對於上述第1背面之突出高度相同；於上述第2區域，未形成上述複數個第2金屬圖案。
  9. 如請求項8之半導體裝置，其中上述複數個第2金屬圖案係規則地形成於上述第3區域。
  10. 如請求項8之半導體裝置，其中上述複數個第2金屬圖案係與形成於上述第1半導體晶片之電路電性分離。
  11. 如請求項8之半導體裝置，其中於上述第3區域，上述第1半導體晶片之上述第1背面與上述第2半導體晶片之上述第2表面之間隔距離係小於上述複數個第2突起電極相對於上述第2表面之突出高度。
  12. 如請求項8之半導體裝置，其中包含形成於上述第1區域之上述複數個第1背面電極之電極群係於俯視下沿著第1方向延伸；且上述第2區域之中，與上述第1方向正交之第2方向之第1寬度係大於上述第1方向之第2寬度。
  13. 如請求項8之半導體裝置，其中於上述第2半導體晶片之上述第2表面，形成有與形成於上述第2半導體晶片之電路電性分離，且以相對於上述第2表面突出之方式形成之複數個第3電極圖案；且 形成於上述第3區域之上述複數個第2金屬圖案中之一部分係形成於與上述複數個第3電極圖案之各者對向之位置，且經由焊接材料連接。
  14. 一種半導體裝置，其包含：配線基板，其具有第1面、形成於上述第1面之複數個第1端子、及與上述第1面相反側之第2面；第1半導體晶片，其具有第1表面、形成於上述第1表面之複數個第1表面電極、與上述第1表面相反側之第1背面、形成於第1背面之複數個第1背面電極、及將上述複數個第1表面電極與上述複數個第1背面電極分別電性連接之複數個貫通電極，且以使上述第1表面與上述配線基板之上述第1面對向之方式搭載於上述配線基板上；及第2半導體晶片，其具有第2表面、形成於上述第2表面之複數個第2表面電極、及與上述第2表面相反側之第2背面，且以使上述第2表面與上述第1半導體晶片之上述第1背面對向之方式搭載於上述第1半導體晶片上；且上述配線基板之上述複數個第1端子與上述第1半導體晶片之上述複數個第1表面電極係經由複數個第1突起電極而分別電性連接；上述第1半導體晶片之上述複數個第1背面電極與上述第2半導體晶片之上述複數個第2表面電極係經由複數個第2突起電極而分別電性連接；上述第1半導體晶片之上述第1背面包含：第1區域，其形成有上述複數個第1背面電極；第2區域，其係於較上述第1區域更靠向周緣部側，且包含上述第1背面之外緣；及第3區域，其係位於上述第1區域與上述第2區域之間； 於上述第2區域形成有複數個第1金屬圖案；上述複數個第1金屬圖案各者之相對於上述第1背面之突出高度與上述複數個第1背面電極各者之相對於上述第1背面之突出高度相同；於上述第2區域未形成上述複數個第1金屬圖案。
  15. 一種半導體裝置之製造方法，其包含如下步驟：(a)準備具有第1面、形成於上述第1面之複數個第1端子、及與上述第1面相反側之第2面的配線基板；(b)於上述配線基板之上述第1面配置第1接著材料；(c)上述(b)步驟之後，將具有第1表面、形成於上述第1表面之複數個第1表面電極、與上述第1表面相反側之第1背面、形成於第1背面之複數個第1背面電極、及將上述複數個第1表面電極與上述複數個第1背面電極分別電性連接之複數個貫通電極的第1半導體晶片，以使上述第1半導體晶片之上述第1表面與上述配線基板之上述第1面對向之方式，經由上述第1接著材料而搭載於上述配線基板之上述第1面，且將上述複數個第1端子與上述複數個第1表面電極經由複數個第1突起電極而電性連接；(d)上述(c)步驟之後，於上述第1半導體晶片之上述第1背面上及自上述第1半導體晶片露出之上述第1接著材料之表面上，配置第2接著材料；及(e)上述(d)步驟之後，將具有第2表面、形成於上述第2表面之複數個第2表面電極、及與上述第2表面相反側之第2背面的第2半導體晶片，以使上述第2半導體晶片之上述第2表面與上述第1半導體晶片之上述第1背面對向之方式，經由上述第2接著材料而搭載於上述第1半導體晶片上，且將上述複數個第1背面電極與上述複數個第2表面電極經由複數個第2突起電極而電性連 接；且於上述第1半導體晶片之上述第1背面，於上述第1背面之第1區域形成上述複數個第1背面電極；於較上述第1區域更靠向周緣部側之第2區域形成第1金屬圖案；上述第1金屬圖案之相對於上述第1背面之突出高度係低於上述複數個第1背面電極各者之相對於上述第1背面之突出高度。
  16. 如請求項15之半導體裝置之製造方法，其中於上述(e)步驟，包含如下步驟：檢測上述第1金屬圖案之位置，且基於檢測結果進行上述第1半導體晶片與上述第2半導體晶片之對位。
  17. 如請求項15之半導體裝置之製造方法，其中於上述(e)步驟中，於上述第1半導體晶片及上述第2半導體晶片之一者或兩者產生翹曲變形；且上述第2區域之外緣之上述第1半導體晶片的上述第1背面與上述第2半導體晶片的上述第2表面之第1間隔距離，係小於上述第1區域之上述第1半導體晶片的上述第1背面與上述第2半導體晶片的上述第2表面之第2間隔距離。
  18. 如請求項15之半導體裝置之製造方法，其中上述第2半導體晶片之上述第2表面之面積係大於上述第1半導體晶片之上述第1背面之面積；且於上述(e)步驟中，以覆蓋上述第1背面之整體之方式搭載上述第2半導體晶片。
  19. 如請求項15之半導體裝置之製造方法，其中上述第2區域包含上述第1半導體晶片之上述第1背面之外緣；且於上述第1背面，於上述第1區域與上述第2區域之間之第3區 域，形成複數個第2金屬圖案；上述複數個第2金屬圖案各者之相對於上述第1背面之突出高度與上述複數個第1背面電極各者之相對於上述第1背面之突出高度相同；於上述第2區域，未形成上述複數個第2金屬圖案。
  20. 如請求項19之半導體裝置之製造方法，其中上述複數個第1背面電極及上述複數個第2金屬圖案係藉由電解鍍敷法而一次形成。
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