TWI479631B - 半導體封裝及其製造方法 - Google Patents

半導體封裝及其製造方法 Download PDF

Info

Publication number
TWI479631B
TWI479631B TW098122857A TW98122857A TWI479631B TW I479631 B TWI479631 B TW I479631B TW 098122857 A TW098122857 A TW 098122857A TW 98122857 A TW98122857 A TW 98122857A TW I479631 B TWI479631 B TW I479631B
Authority
TW
Taiwan
Prior art keywords
diffusion barrier
internal circuit
circuit pattern
barrier layer
layer
Prior art date
Application number
TW098122857A
Other languages
English (en)
Other versions
TW201039427A (en
Inventor
Ho Young Son
Jun Gi Choi
Seung Taek Yang
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW201039427A publication Critical patent/TW201039427A/zh
Application granted granted Critical
Publication of TWI479631B publication Critical patent/TWI479631B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

半導體封裝及其製造方法
本發明係關於一半導體封裝及該生產方法。
近來半導體晶片和半導體封裝的發展朝向在極短的時間內能夠存儲和處理大量數據。
像是最近提出的，用於提高數據存儲能力和用於提高數據處理速度的半導體封裝，可堆疊至少兩個半導體晶片在一起。
為了實現半導體封裝堆疊配置的技術，至少將兩個可電性耦合堆疊的半導體晶片是必要的。在這方面，最近被披揭露的技術為以電性連接技術的半導體晶片堆疊，並在各自的半導體晶片形成穿孔電極。這些穿孔電極的電性耦合電線線路可使用這些半導體晶片的表面上形成。但是，當使用這些半導體晶片穿孔電極表面上形成的電線線路，當半導體晶片數量增加時可能引發一些問題。
即使穿孔電極可輕易使用半導體晶片表面的焊接墊加上佈線耦合，穿孔電極的結構卻很難直接與半導體晶片內部電路圖案電性耦合。
本發明具體實施例是針對一種半導體封裝後，擁有一穿孔電極可與半導體晶片的內部電路圖案電性連結，同時防止半導體晶片的體積增長。
此外，本發明具體實施例是針對一種半導體封裝的製造方法。
在本發明一具體實施例中，一半導體封裝包括半導體晶片有一個表面和遠離第一表面的第二表面，電路部分置於半導體晶片，一內部電路圖案可電性連結至電路部分，並通過穿孔穿過內部電路圖案，以及第一和第二表面；一絕緣層置於半導體晶片內表面可由穿孔確定，並有一開孔可裸露出確定的穿孔裸露內部電路圖案；以及穿孔電極放置在穿孔上並可與內部電路圖案電性連結。
該半導體封裝還包括一擴散阻擋層插入絕緣層和穿孔電極之間，並可與內部電路圖案電性連結，並防止離子在穿孔電極中擴散。
該半導體封裝還包括一種子金屬層置於擴散阻擋層和覆蓋擴散阻擋層穿孔電極之間
該半導體封裝還包括一放在絕緣層上之擴散阻擋層，並有一開孔裸露內部電路圖案；以及一種子金屬層可覆蓋擴散阻擋層並電性連結通過擴散阻擋層開孔的內部電路圖案。
該半導體封裝還包括一半導體晶片第一表面焊接墊，並可與電路部位連結一額外的穿孔電極可電性連結至放置在第一及第二表面穿孔的焊接墊以及一額外的絕緣層可置於額外穿孔電極，以及半導體晶片內表面確定的穿孔之間。
一內部電路圖案可施以任何一種電源的訊號、接地訊號、數據訊號和晶片選擇訊號。
至少有兩半導體晶片堆疊，並與半導體晶片穿孔電極電性連結在一起。
本發明製造一種半導體封裝方法的具體實施例還包括步驟為，製造一半導體晶片，擁有第一表面和遠離第一表面的第二表面，電路部分是放置在半導體晶片，第一和第二內部電路圖案可電性連至與電路部分，並在第一表面不同深度及不同位置形成，並通過第一和第二穿孔，其中通過第一和第二表面和第一和第二內部電路圖案；第一及第二絕緣層置於半導體晶片內表面可由第一及第二穿孔確定，並有第一及第二開孔可裸露出確定的第一及第二穿孔裸露第一及第二內部電路圖案以及第一及第二穿孔電極可經由裸露的第一及第二穿孔與第一及第二內部電路圖案電性連結。
該半導體封裝還包括置於第一絕緣層上的第一擴散阻擋層，並可與第一內部電路圖案作電性連結；一種子金屬層可置於第一擴散阻擋層和第一穿孔電極之間；一第二擴散阻擋層可置於第二絕緣層之上，並具有開孔可裸露第二內部電路圖案；以及第二種子金屬層覆蓋第二擴散阻擋層並與第二內部電路圖案電性連結。
第一內部電路圖案和第二內部電路圖案，可由不同金屬形成。
該半導體封裝還包括一置於半導體晶片第一表面並與電路部位電性連結的焊接墊；以及一穿孔電極可電性連結至焊接墊，並置於另一額外穿過第一和第二表面的穿孔；以及一額外的絕緣層由確定的附加穿孔置於額外穿孔電極和半導體晶片內表面之間。
本發明製造一種半導體封裝方法的具體實施例還包括步驟為，製造一半導體晶片，擁有第一表面和遠離第一表面的第二表面，電路部分是放置在半導體晶片，內部電路圖案可電性連至與電路部分，所定義的盲孔從第一表面經由內部電路圖案延申至第二表面，因而將內部電路圖案裸露；在半導體晶片內表面形成絕緣層，並定義出盲孔以提供裸露內部電路圖案的開孔；在盲孔上形成穿孔電極，並電性連結至從開孔裸露的內部電路圖案；且處理第二表面來裸露穿孔電極。
並在不同深度及不同位置形成，並通過第一和第二穿孔，其中通過第一和第二表面和第一和第二內部電路圖案；第一及第二絕緣層置於半導體晶片內表面可由第一及第二穿孔確定，並有第一及第二開孔可裸露出確定的第一及第二穿孔裸露第一及第二；以及第一及第二穿孔電極可經由裸露的第一及第二穿孔與第一及第二內部電路圖案電性連結。
在形成絕緣層和擴散阻擋層之間的步驟中，絕緣層和擴散阻擋層可藉由個電嫁接過程或化學接枝的進程來完成。
在形成絕緣層和穿孔電極之間的步驟中，還進一步包括形成一擴散阻擋層來覆蓋絕緣層，且含一開孔可裸露內部電路圖案，以及形成一種子金屬層來覆蓋擴散阻擋層，並電性連結至內部電路圖案，並經由開孔使擴散阻擋層裸露。
本發明製造一種半導體封裝方法的具體實施例還包括步驟為，製造一半導體晶片，擁有第一表面和遠離第一表面的第二表面，電路部分是放置在半導體晶片，第一和第二內部電路圖案可電性連至與電路部分，並在第一表面不同深度及不同位置形成，並通過第一和第二穿孔，其中通過第一和第二表面和第一和第二內部電路圖案；在半導體晶片內表面定義第一和第二穿孔上形成第一和第二絕緣層，並包括第一和第二開口，經由確定的第一和第二穿孔來裸露第一和第二內部電路圖案，在第一絕緣層上形成一擴散阻擋層，可經由第一開孔與第一內部電路圖案電性連結，在第二絕緣層上形成第二擴散阻擋層，並擁有與第二開孔對齊的第三開孔；在第一擴散阻擋層上形成第一種子金屬層以及在第二擴散阻擋層上形成第二種子金屬層，並可與第二內部電路圖案電性連結；並形成第一和第二種子金屬層上的第一和第二穿孔電極。
至少有兩個半導體晶片堆疊一起，並由半導體晶片的穿孔電極的電性連結連接在一起。
第一內部電路圖案和第二內部電路圖案，可由不同金屬形成。
在形成第一和第二絕緣層以及第一和第二擴散阻擋層步驟中，第一和第二絕緣層以及第一和第二擴散阻擋層可藉由個電嫁接過程或化學接枝的進程來完成。
以下將詳細說明為本發明具體實施例，可據參考所附圖了解，但此處並不依照一定比例，並在某些情況下可能放大以便更清楚地描述某些功能的發明。
第1圖為本發明半導體封裝第一具體實施例之截面圖。
參考第1圖，一半導體封裝500包括一半導體晶片100、一絕緣層200，以及一穿孔電極300。
半導體晶片100包括電路部位10，一焊接墊15，一內部電路圖案50，以及一穿孔70。
半導體晶片100的形狀有長方形、六面體，並有第一表面20、面對第一表面20的第二表面30。
電路部位10是放置在半導體晶片100內。電路部位10包括一數據存儲單位(未顯示)，可作為存儲及處理數據單元(未顯示)。
焊接墊15可置放在半導體晶片100的第一表面20，並與電路部位10電性連結。施於焊接墊15的訊號可以是任何一電源訊號、地面訊號、數據訊號和晶片選擇訊號。
內部電路圖案50放置在半導體晶片100內，並與電路部位10電性連結。施於內部電路圖案50的訊號可以是任何一電源訊號、地面訊號、數據訊號和晶片選擇訊號。
穿孔70可穿過半導體晶片100之第一表面20和第二表面30。在目前的具體實施例中，在穿孔70可穿過相應的內部電路圖案50的位置。半導體晶片100內表面由於定義的穿孔70形成，且將內表面內部電路圖案50裸露。
絕緣層200可經由確定穿孔70在內表面形成，並通過內部電路圖案50。
在本具體實施例中，絕緣層200可以包括一有機層或是無機層。絕緣層200擁有一開孔210，可選擇性地裸露內部電路圖案50。開孔210可沿著內表面的環形形狀形成。
穿孔電極300可置於絕緣層200，並穿過內部電路圖案50。在目前的具體實施例，該穿孔電極300可以任何導電材料形成，如銅，鋁，金，銀，多晶矽，以及合金。在目前的具體實施例，該穿孔電極300可通過絕緣層200所定義的開孔210電性耦合至內部電路圖案50。穿孔電極300和電路部分10，可電性耦合至內部電路圖案50。
根據目前的具體實施例之半導體封裝500，也可以加入一額外的穿孔75，額外的絕緣層220，以及額外的穿孔電極310。
額外的穿孔75穿過半導體晶片100之第一表面20和第二表面30。額外的穿孔75也經過半導體晶片100的焊接墊15。
額外的絕緣層220可由確定的穿孔75置於半導體晶片100內表面。在目前的具體實施例，額外絕緣層220有一個開孔可裸露焊接墊15。
額外穿孔電極310置於額外的穿孔75。額外穿孔電極310可電性耦合至焊接墊15，並可經由更多的絕緣層220裸露。
第2圖為本發明半導體封裝第二具體實施例之截面圖。除了多顯示擴散阻擋層230外，第2圖半導體封裝說明圖與第1圖上述半導體封裝參考圖大致相同的。因此，同樣組成部分詳細說明在此將不贅述，並以相同的參考數字將被表明同一組成部分。
參考第2圖，一半導體封裝500包括半導體晶片100、一絕緣層200、一個穿孔電極300以及一擴散阻擋層230。
擴散阻擋層230可避免或至少防止穿孔電極300內不必要的金屬離子穿過絕緣層200從電路部位10傳播到半導體晶片100。擴散阻擋層230可由，例如，超薄鈦(Ti)和/或氮化鈦(TiN)組成。
擴散阻擋層230最好覆蓋在絕緣層200，並電性連結至通過定義絕緣層200開孔來裸露內部電路圖案50。
根據目前的具體實施例之半導體封裝500，也可以加入一額外的穿孔75，額外的絕緣層220，以及額外的穿孔電極310，另外還有額外的擴散阻擋層240。
額外的穿孔75穿過半導體晶片100之第一表面20和第二表面30。額外的穿孔75也經過半導體晶片100的焊接墊15。
額外的絕緣層220可由確定的穿孔75置於半導體晶片100內表面。在目前的具體實施例，額外絕緣層220有一個開孔可裸露焊接墊15。
額外的擴散阻擋層240可置於額外絕緣層220，並電性連結與焊接墊15。額外的擴散阻擋層240可避免或至少防止穿孔電極310內不必要的金屬離子穿過絕緣層220從電路部位10傳播到半導體晶片100。額外的擴散阻擋層240可由，例如，超薄鈦(Ti)和/或氮化鈦(TiN)組成。
額外的穿孔電極310置於額外擴散阻擋層，其中額外擴散阻擋層240是放在額外絕緣層220。額外穿孔電極310可電性耦合至額外擴散阻擋層240的焊接墊15。
第3圖為本發明半導體封裝第三具體實施例之截面圖。除了多顯示種子金屬層250外，第3圖半導體封裝說明圖與第2圖上述半導體封裝參考圖大致相同的。因此，同樣組成部分詳細說明在此將不贅述，並以相同的參考數字將被表明同一組成部分。
參考第3圖，一半導體封裝500包括半導體晶片100、一絕緣層200、一個穿孔電極300以及一擴散阻擋層230，及一種子金屬層250。
顯示的種子金屬層250可置於擴散阻擋層230。在目前的具體實施例中，種子金屬層250覆蓋了擴散阻擋層230內部表面。穿孔電極300可使用電鍍，並在有種子金屬層250的狀況下，在後來的種子金屬層250上形成。
根據目前的具體實施例之半導體封裝500，也可以加入一額外的穿孔75，額外的絕緣層220，以及額外的穿孔電極310，另外還有額外的擴散阻擋層240，以及一額外的種子金屬層260。
額外的種子金屬層260可置於擴散阻擋層240。
額外的穿孔電極置於額外擴散阻擋層310，其中額外擴散阻擋層240是放在額外絕緣層220。額外穿孔電極310可經由額外種子金屬層15電性耦合至焊接墊15。
第4圖為本發明半導體封裝第四具體實施例之截面圖。除了多顯示擴散阻擋層與種子金屬層外，第4圖半導體封裝說明圖與第3圖上述半導體封裝參考圖大致相同的。因此，同樣組成部分詳細說明在此將不贅述，並以相同的參考數字將被表明同一組成部分。
擴散阻擋層270可置於絕緣層200上，該擴散阻擋層270並有一開孔275可在絕緣層200上裸露開孔210。
參考第4圖，一半導體封裝500包括半導體晶片100、一絕緣層200、一個穿孔電極300以及一擴散阻擋層270，及一種子金屬層280。
顯示的種子金屬層280可置於擴散阻擋層270。在目前的具體實施例中，種子金屬層280覆蓋了擴散阻擋層270內部表面。由於這一事實，種子金屬層280可透過擴散阻擋層270的開孔275電性耦合至內部電路圖案50。穿孔電極300可使用電鍍，並在有種子金屬層280的狀況下，在後來的種子金屬層280上形成。
根據目前的具體實施例之半導體封裝500，也可以加入一額外的穿孔75，額外的絕緣層220，以及額外的穿孔電極310，另外還有額外的擴散阻擋層240，額外種子金屬層260。
顯示的額外種子金屬層260可置於額外擴散阻擋層240。
額外的穿孔電極310可隨後置於額外擴散阻擋層240，其中額外擴散阻擋層240是可置放於額外絕緣層220上。額外穿孔電極310可透過額外種子金屬層260電性耦合至焊接墊15。
第5圖為本發明半導體封裝第五具體實施例之截面圖。除了半導體晶片數及連結組件外，第5圖半導體封裝說明圖與第3圖上述半導體封裝參考圖大致相同的。因此，同樣組成部分詳細說明在此將不贅述，並以相同的參考數字將被表明同一組成部分。
參考第5圖，在目前的具體實施例中，一半導體封裝500包括至少兩個半導體晶片100疊放在一起。穿孔電極300，都表明至少在兩半導體晶片100形成，並在預先確定的位置上彼此對準。
連結組件510可置於半導體封裝500之半導體晶片100之間，並互相面對的穿孔電極300電性耦合在一起。也就是說，穿孔電極300可彼此藉由連結組件510電性耦合。一填補空隙組件520與連結組件510也可放置在半導體晶片堆疊100之間定義的空間。
第6圖為本發明半導體封裝第六具體實施例之截面圖。
參考第6圖，一半導體封裝500包括一半導體晶片100，可由第一和第二穿孔72和74所定義、第一和第二絕緣層202及204、第一和第二穿孔電極320及330，以及第一和第二擴散阻擋層230及270，及第一和第二種子金屬層250及280。
半導體晶片100包括第一表面20和遠離第一表面20的第二表面30，電路部分10置於半導體晶片100內，其中可能有一個數據存儲單位(未顯示)和數據處理單元(未顯示)。焊接墊15可置放在半導體晶片100的第一表面20，並與電路部位10電性連結。
一內部電路圖案52和54可置於半導體晶片100。因此，內部電路圖案52和54放置在半導體晶片100將被定義為第一內部電路圖案52和第二內部電路圖案54。
當從半導體晶片100上方看時，第一內部電路圖案52及第二內部電路圖案54處於不同位置。此外，第一內部電路圖案52與第二內部電路圖案54相對於第一表面20不同深度。
例如，第一內部電路圖案52是從第一表面20測量的第一深度，且第二內部電路圖案54是第一表面20測量的比第一深度大的第二深度。
在本具體實施例，第一和第二內部電路圖案52和54可以由，例如，含有不同的金屬組成。例如，任何第一和第二內部電路圖案52和54可以包含銅，且其他第一和第二內部電路圖案52和54可以包含鋁。
半導體晶片100顯示了第一穿孔72以及第二穿孔74。第一穿孔72所示可通過半導體晶片100，並通過第一內部電路圖案52，而且由於這一事實，部分第一內部電路圖案52可通過第一穿孔72裸露在外部。
第二穿孔74所示可通過半導體晶片100，並通過第二內部電路圖案54，而且由於這一事實，部分第二內部電路圖案54可通過第二穿孔74裸露在外部。
顯示的第一絕緣層202置於內表面上的第一穿孔72。也顯示出，第一絕緣層202有第一開孔203可裸露內部電路圖案52。
顯示的第二絕緣層204置於內表面上的第二穿孔74。也顯示出，第一絕緣層204有第二開孔205可裸露內部電路圖案54。
第一擴散阻擋層230是顯示在第一絕緣層202上。第一擴散阻擋層230可經由第一絕緣層202中定義的第一開孔203電性耦合至第一內部電路圖案52。
第二擴散阻擋層270是顯示在第二絕緣層204上。第二擴散阻擋層270顯示有第三開孔275由大致相同的位置及大致相同的斷面形狀所定義並作為第二絕緣層204的第二開孔205。因而，第二擴散阻擋層270，及第二內部電路圖案54可彼此互相電性隔離。
第一種子金屬層250可置放在第一擴散阻擋層230上。
第二種子金屬層280可顯示在第二擴散阻擋層270和第二內部電路圖案54。由於這一事實，第二種子金屬層280可電性耦合至第二內部電路圖案54。
第一穿孔電極320可置放在第一種子金屬層250並填補第一穿孔72。第二穿孔電極330可置放在第二種子金屬層280並填補了第二穿孔74。
與此同時，根據目前的具體實施例之半導體封裝500，可以選擇加入一個額外的穿孔75，一額外的絕緣層220，一額外的穿孔電極310，一額外的擴散阻擋層240，以及一額外的種子金屬層260。
額外的種子金屬層260顯示可置於額外擴散阻擋層240上。額外穿孔電極310顯示置於額外擴散阻擋層240上，是把額外的擴散阻擋層240顯示在額外絕緣層220上。額外穿孔電極310可藉由額外的種子金屬層260電性耦合至焊接墊15上。
第7圖至第10圖為本發明半導體封裝第七具體實施例之截面圖。
參考第7圖，為了製造一半導體封裝，可先製造一半導體晶片100。一電路部位10，具有數據存儲單位(未顯示)可作為數據存儲和數據處理單元(未顯示)數據處理，半導體晶片100使用任何一些眾所周知的半導體器件的製造技術形成。焊接墊15在半導體晶片100第一表面20上形成，並與電路部位10電性連結，以及該內部電路圖案50可在半導體晶片100形成並與電路部位10電性連結。
參考第8圖，半導體晶片100在內部電路圖案50形成焊接墊15之後，可定義盲孔101，並從半導體晶片100擴展到從第一表面20以及遠離第一表面20的第二表面30。盲孔101可通過，例如，焊接墊15，並通過內部電路圖案50。由於這一事實，焊接墊15和內部電路圖案50可藉由盲孔101裸露內表面。
參考第9圖，在半導體晶片100上可定義一盲孔101、絕緣層200和220可分別在盲孔101內表面形。
絕緣層200和220可使用電嫁接過程或使用化學接枝進程來形成。絕緣層200和220並不在焊接墊15，或是內部電路圖案50上形成。絕緣層200和220是有選擇性第在半導體晶片100內表面沿著盲孔101使用電嫁接過程或化學接枝的進程來形成。
因而環形開孔210在絕緣層200和220所定義並使半導體晶片100沿盲孔101內表面裸露焊接墊15及內部電路圖案50。
參考第10圖，在絕緣層200和220之後，其中有開孔210可裸露焊接墊15和內部電路圖案50，並經由電嫁接過程或化學接枝的過程形成，穿孔電極300和310最好採用化學電鍍法在盲孔101內形成。
接著，當半導體晶片100遠離第一表面20的第二表面30進行處理時，半導體晶片100厚度降低。由於半導體晶片100的厚度減小，半導體晶片100上的第二表面30上的穿孔電極300和310可裸露，其中如第1圖所示之半導體封裝500可隨後製造。
在本具體實施例中，半導體晶片100的第二表面30可以使用化學機械拋光(chemical mechanical polishing)過程或利用蝕刻技術處理，使半導體晶片100的厚度降低裸露該末端，相當於穿孔電極的第二表面30。
第11圖為本發明半導體封裝第八具體實施例之截面圖。除了形成擴散阻擋層與種子金屬層之外，第11圖半導體封裝說明圖與第7圖上述半導體封裝參考圖大致相同的。因此，同樣組成部分詳細說明在此將不贅述，並以相同的參考數字將被表明同一組成部分。
參考第11圖，在絕緣層200和220之後，其中有開孔210可裸露內表面所形成的內部電路圖案50和焊接墊15，並在半導體晶片100定義盲孔，在絕緣層200和220上形成擴散阻擋層230和240。
類似絕緣層200和220，擴散阻擋層230和240可使用電嫁接過程或化學接枝的進程形成。擴散阻擋層230和240可在絕緣層200和220上形成，並通過絕緣層200和220在內部電路圖案50和焊接墊15上形成。
因此，內部電路圖案50和焊接墊15可電性耦合至擴散阻擋層230和240。
接著，種子金屬層250和260可在擴散阻擋層230和240中形成，其中擴散阻擋層230和240可電性連結至內部電路圖案50及焊接墊15。種子金屬層250和260可以經由任一物理和化學氣相沉積，原子層沉積過程和化學氣相沉積過程來形成。
在種子金屬層250和260形成後，穿孔電極300和310可在種子金屬層250和260上形成來製造半導體封裝500。
第12圖為本發明半導體封裝第九具體實施例之截面圖。除了形成擴散進程的阻擋層和種子金屬層不描述外，第12圖半導體封裝說明圖與第11圖上述半導體封裝參考圖大致相同的。因此，同樣組成部分詳細說明在此將不贅述，並以相同的參考數字將被表明同一組成部分。
參考第12圖，在絕緣層200和220形成後，其中有開孔210可裸露內部電路圖案50和焊接墊15，並在半導體晶片100內表面定義盲孔、及絕緣層200和220上的擴散阻擋層270和240。
擴散阻擋層270和240可在絕緣層200和220上使用的任何一種電嫁接，化學接枝過程和化學氣相沉積過程形成。
由於擴散阻擋層270電性絕緣內部電路圖案50，擴散阻擋層270上可在絕緣層200上形成，並包括一開孔275可與絕緣層200上的開孔210對齊。
於是，種子金屬層280和260可分別在擴散阻擋層270和擴散阻擋層240形成。種子金屬層280和260可以使用任何物理和化學氣相沉積過程、原子層沉積過程和化學氣相沉積過程來形成。種子金屬層280可通過擴散阻擋層270定義的開孔275電性耦合至內部電路圖案50。
在種子金屬層280及260形成後，穿孔電極300及310可在種子金屬層280及260上形成以完成半導體封裝500。
第13圖至第16圖為本發明半導體封裝第十具體實施例之截面圖。
參考第13圖，為了製造一種半導體封裝，半導體晶片100首先是通過一個半導體元件製造技術所製造。
半導體晶片100包括第一表面20和遠離第一表面20的第二表面30，一電路部分10置於半導體晶片100內，其中可能有一個數據存儲單位(未顯示)和數據處理單元(未顯示)。焊接墊15可置放在半導體晶片100的第一表面20，並與電路部位10電性連結。
一內部電路圖案52和54可置於半導體晶片100。因此，內部電路圖案52和54放置在半導體晶片100將被定義為第一內部電路圖案52和第二內部電路圖案54。
在半導體晶片100，第一內部電路圖案52及第二內部電路圖案54處於不同位置。此外，第一內部電路圖案52與第二內部電路圖案54相對於第一表面20不同深度。例如，第一內部電路圖案52是從第一表面20測量的第一深度D1，且第二內部電路圖案54是第一表面20測量的比第一深度大的第二深度D2。
在本具體實施例，第一和第二內部電路圖案52和54可以由，例如，含有不同的金屬組成。例如，任何第一和第二內部電路圖案52和54可以包含銅，且其他第一和第二內部電路圖案52和54可以包含鋁。同時，第一和第二內部電路圖案52和54可以由相同金屬形成。
在焊接墊15以及第一和第二內部電路圖案52和54在半導體晶片100形成後，盲孔101可從半導體晶片100第一表面20定義並延伸至第二表面30。盲孔101通過焊接墊15以及半導體晶片100的第一和第二內部電路圖案52及54。因而，第一和第二內部電路圖案52和54可透過盲孔101內表面裸露。
參考第14圖，第一絕緣層202、第二絕緣層204和第三絕緣層可在盲孔101的內表面形成。第一、第二，和第三絕緣層202、204及220，分別裸露了第一和第二內部電路圖案52和54，以及焊接墊15。
在本具體實施例中，第一至第三絕緣層202、204和220可由任何使用的化學電鍍法，溶膠凝膠法，及或電嫁接過程中，化學接枝過程和化學氣相沉積過程來形成。
參考第15圖，第一擴散阻擋層230可在第一絕緣層202上形成，第二擴散阻擋層270可在第二絕緣層204上形成，第三擴散阻擋層240可在第三絕緣層220上形成。在目前的具體實施例，第一至第三擴散阻擋層230、270和240具有導電性。
在本具體實施例中，第一至第三擴散阻擋層230、270和240可使用電嫁接過程或化學接枝法形成。
在本具體實施例，第一擴散阻擋層230可透過第一絕緣層202定義的開孔電性耦合至第一內部電路圖案52。第二擴散阻擋層270可置於第二絕緣層204上。第二擴散阻擋層270具有開孔可裸露第二內部電路圖案54，因此將第二內部電路圖案54電性絕緣。第三擴散阻擋層240可置於第三絕緣層220上並電性耦合至焊接墊15。
參考第16圖，在第一至過第三擴散阻擋層230、270和240形成後，第一至第三種子金屬層250、280和260可隨後分別置於第一至第三擴散阻擋層230、270和240。第二種子金屬層280可在第二擴散阻擋層270上形成，並通過第二擴散阻擋層270和第二絕緣層204定義的開孔電性耦合至第二內部電路圖案54。
此後，如第6圖所示之第一、第二和第三穿孔電極320、330和310可分別在第一、第二和第三種子金屬層250、280和260上形成。
顯然從上面的描述，本發明提供了優勢，在半導體晶片上表面上形成焊接墊，並可彼此電性耦合至穿孔電極，且內部電路圖案可在半導體晶片形成，且穿孔電極可彼此電性耦合，以防止大量的半導體晶片，由於越來越多晶片的使用情況下增加體積。
雖然本發明具體實施例已由上述圖例詳細說明，對於這些技術各種修改，補充和替代是可能的，沒有偏離範圍和精神下皆為本發明所披露之專利範圍所包含。
500．．．半導體封裝
100．．．半導體晶片
10．．．電路部位
15．．．焊接墊
20．．．第一表面
30．．．第二表面
50．．．內部電路圖案
70、75．．．穿孔
200、220．．．絕緣層
210、275．．．開孔
300、310．．．穿孔電極
230、240、270．．．擴散阻擋層
250、260、280．．．種子金屬層
510．．．連結組件
520．．．填補空隙組件
72．．．第一穿孔
74．．．第二穿孔
202．．．第一絕緣層
204．．．第二絕緣層
220．．．第三絕緣層
320．．．第一穿孔電極
330．．．第二穿孔電極
310．．．第三穿孔電極
230．．．第一擴散阻擋層
270．．．第二擴散阻擋層
240．．．第三擴散阻擋層
250．．．第一種子金屬層
280．．．第二種子金屬層
260．．．第三種子金屬層
52．．．第一內部電路圖案
54．．．第二內部電路圖案
203．．．第一開孔
205．．．第二開孔
275．．．第三開孔
101．．．盲孔
210．．．環形開孔
D1．．．第一深度
D2．．．第二深度
第1圖為本發明半導體封裝第一具體實施例之截面圖。
第2圖為本發明半導體封裝第二具體實施例之截面圖。
第3圖為本發明半導體封裝第三具體實施例之截面圖。
第4圖為本發明半導體封裝第四具體實施例之截面。
第5圖為本發明半導體封裝第五具體實施例之截面圖。
第6圖為本發明半導體封裝第六具體實施例之截面圖。
第7圖至第10圖為本發明半導體封裝第七具體實施例之截面圖。
第11圖為本發明半導體封裝第八具體實施例之截面圖。
第12圖為本發明半導體封裝第九具體實施例之截面圖。
第13圖至第16圖為本發明半導體封裝第十具體實施例之截面圖。
500．．．半導體封裝
100．．．半導體晶片
200、220．．．絕緣層
300、310．．．穿孔電極
10．．．電路部位
15．．．焊接墊
20．．．第一表面
30．．．第二表面
50．．．內部電路圖案
70、75．．．穿孔
210．．．開孔

Claims (13)

  1. 一種半導體封裝，包含：一半導體晶片，其包括：一第一表面及不置其對面的第二表面；一置放在半導體晶片的電路部分；一耦合至電路部分之第一及第二內部電路圖案，且相對於第一表面不同深度；以及分別通過第一及第二內部電路圖案，與第一和第二表面之第一與第二穿孔；半導體晶片上穿孔上之第一及第二絕緣層，其中該絕緣層分別有第一開孔，與第二開孔，可沿著穿孔將第一內部電路與第二內部電路裸露；以及第一及第二穿孔內的第一及第二穿孔電極，可沿著第一及第二穿孔裸露第一及第二內部電路圖案。
  2. 如申請專利範圍第1項之半導體封裝，其尚包括：一第一絕緣層上的第一擴散阻擋層，該第一擴散阻擋層可耦合至第一內部電路圖案；一在第一擴散阻擋層上以及第一穿孔電極之種子金屬層；一第二絕緣層上的第二擴散阻擋層，其開孔可裸露第二內部電路圖案；以及一第二擴散阻擋層上的第二種子金屬層，其 可電性耦合至第二內部電路圖案。
  3. 如申請專利範圍第1項之半導體封裝，其中第一內部電路圖案和第二內部電路圖案由不同金屬形成。
  4. 如申請專利範圍第1項之半導體封裝，其尚包括：一半導體晶片第一表面之一焊接墊，可電性耦合至電路部位；一額外的穿孔電極，可電性耦合至焊接墊且在一額外通孔內，而一額外的穿孔可通過第一和第二表面；以及一額外的絕緣層，位於額外的穿孔電極和額外的穿孔之間。
  5. 一種半導體封裝之製造方法，包括下列步驟：製造一具有一第一表面及不置於其對面的一第二表面，並含一置放在半導體晶片的電路部分之半導體晶片，該內部電路圖案可耦合至電路部分；定義一從第一表面經由內部電路圖案朝向第二表面之穿孔，並使該內部電路裸露；在穿孔上形成一絕緣層，使得絕緣層有其開孔，可使內部電路圖案裸露；在穿孔上形成穿孔電極，使得該穿孔電極可沿著絕緣層之開孔耦合至該內部電路圖案，並使得該內部電路圖案裸露；以及降低半導體晶片的厚度，使對應到穿孔電極第二面表的末端裸露。
  6. 如申請專利範圍第5項之半導體封裝之製造方法，進一步包括：在絕緣層上形成一擴散阻擋層，使擴散阻擋層可電性耦合至內部電路圖案，其中形成擴散阻擋層的步驟在形成絕緣層和穿孔電極之步驟間進行。
  7. 如申請專利範圍第5項之半導體封裝之製造方法，其所包括：在擴散阻擋層上形成一種子金屬層，其中形成種子金屬層的步驟為在形成擴散阻擋層和穿孔電極之步驟間進行。
  8. 如申請專利範圍第7項之半導體封裝之製造方法，其中，在形成絕緣層和擴散阻擋層的步驟中，絕緣層和擴散阻擋層的形成係使用電嫁接製程或化學接枝的製程。
  9. 如申請專利範圍第5項之半導體封裝之製造方法，其尚包括下列步驟：在絕緣層上形成擴散阻擋層，使擴散阻擋層有一個可裸露內部電路圖案的開孔；以及在擴散阻擋層上形成種子金屬層，使種子金屬層可經由通過擴散阻擋層的穿孔電性耦合至內部電路圖案，其中形成一擴散阻擋層與種子金屬層的步驟在形成絕緣層和穿孔電極之步驟間進行。
  10. 一種半導體封裝之製造方法，包括下列步驟：製造一半導體晶片，其具有一第一表面及不在其對面的第二表面，一置放在半導體晶片內的 電路部分，一耦合至電路部分之第一及第二內部電路圖案，如此相對於第一表面，第一與第二內部電路圖案為不同深度，而第一與第二穿孔通過第一及第二表面，且第一和第二穿孔分別通過第一與第二內部電路圖案；在第一與第二穿孔上形成第一及第二絕緣層，其中該第一與第二絕緣層分別有第一開孔以及第二開孔，可沿著第一與第二穿孔將第一內部電路與第二內部電路裸露；在第一絕緣層上形成第一擴散阻擋層，其中第一擴散阻擋層可經由第一絕緣層穿孔電性耦合至第一內部電路圖案；並於第二絕緣層上形成第二擴散阻擋層，其中第二擴散阻擋層有一第一開孔與第二開孔並列；在第一擴散阻擋層上形成第一種子金屬層，且在第二擴散阻擋層上形成一第二種子金屬層，使得第二種子金屬層可電性耦合至第二內部電路圖案；以及分別在第一和第二種子金屬層上形成第一和第二穿孔電極。
  11. 如申請專利範圍第10項之半導體封裝之製造方法，其尚包括至少將兩個半導體晶片堆疊在一起，其中穿孔電極可將至少兩個半導體晶片電性耦合在一起。
  12. 如申請專利範圍第10項之半導體封裝之製造方法，其尚包括其中第一內部電路圖案和第二內部 電路圖案由不同的金屬形成。
  13. 如申請專利範圍第10項之半導體封裝之製造方法，其尚包括其中在形成的第一和第二絕緣層和第一和第二擴散阻擋層步驟，使用電嫁接製程或化學接枝的製程。
TW098122857A 2009-04-29 2009-07-07 半導體封裝及其製造方法 TWI479631B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090037664A KR101069287B1 (ko) 2009-04-29 2009-04-29 반도체 패키지 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
TW201039427A TW201039427A (en) 2010-11-01
TWI479631B true TWI479631B (zh) 2015-04-01

Family

ID=43019854

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098122857A TWI479631B (zh) 2009-04-29 2009-07-07 半導體封裝及其製造方法

Country Status (4)

Country Link
US (1) US8217434B2 (zh)
KR (1) KR101069287B1 (zh)
CN (2) CN101877338B (zh)
TW (1) TWI479631B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2966283B1 (fr) * 2010-10-14 2012-11-30 Soi Tec Silicon On Insulator Tech Sa Procede pour realiser une structure de collage
US9865524B2 (en) * 2013-04-08 2018-01-09 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming conductive vias using backside via reveal and selective passivation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US20050275750A1 (en) * 2004-06-09 2005-12-15 Salman Akram Wafer-level packaged microelectronic imagers and processes for wafer-level packaging
US20060205211A1 (en) * 2004-12-30 2006-09-14 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP2006287211A (ja) * 2005-03-08 2006-10-19 Sharp Corp 半導体装置、積層半導体装置およびそれらの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
JP2905736B2 (ja) * 1995-12-18 1999-06-14 株式会社エイ・ティ・アール光電波通信研究所 半導体装置
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7446047B2 (en) * 2005-02-18 2008-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Metal structure with sidewall passivation and method
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
JP5145000B2 (ja) 2007-09-28 2013-02-13 株式会社フジクラ 貫通配線基板、半導体パッケージ及び貫通配線基板の製造方法
KR100886720B1 (ko) * 2007-10-30 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
KR101176187B1 (ko) * 2007-11-21 2012-08-22 삼성전자주식회사 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법
US8253230B2 (en) * 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
US7648911B2 (en) * 2008-05-27 2010-01-19 Stats Chippac, Ltd. Semiconductor device and method of forming embedded passive circuit elements interconnected to through hole vias
US7800238B2 (en) * 2008-06-27 2010-09-21 Micron Technology, Inc. Surface depressions for die-to-die interconnects and associated systems and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US20050275750A1 (en) * 2004-06-09 2005-12-15 Salman Akram Wafer-level packaged microelectronic imagers and processes for wafer-level packaging
US20060205211A1 (en) * 2004-12-30 2006-09-14 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP2006287211A (ja) * 2005-03-08 2006-10-19 Sharp Corp 半導体装置、積層半導体装置およびそれらの製造方法

Also Published As

Publication number Publication date
US8217434B2 (en) 2012-07-10
CN103855138A (zh) 2014-06-11
CN101877338A (zh) 2010-11-03
KR20100118787A (ko) 2010-11-08
TW201039427A (en) 2010-11-01
KR101069287B1 (ko) 2011-10-04
US20100276795A1 (en) 2010-11-04
CN101877338B (zh) 2014-09-17

Similar Documents

Publication Publication Date Title
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
US8409981B2 (en) Semiconductor package with a metal post and manufacturing method thereof
JP2005209689A (ja) 半導体装置及びその製造方法
TWI493671B (zh) 具有支撐體的封裝基板及其製法、具有支撐體的封裝結構及其製法
JP4769056B2 (ja) 配線基板及びその製法方法
TWI596680B (zh) 具有打線接合互連的低熱膨脹係數部件
JP2001203316A5 (zh)
TW544876B (en) Semiconductor device and process for fabricating the same
KR20170020198A (ko) 반도체 디바이스 구조물 및 그것의 형성 방법
TWI356479B (en) Package structure with embedded die and method of
CN104851812A (zh) 半导体元件及其制作方法
US9184113B1 (en) Methods of forming coaxial feedthroughs for 3D integrated circuits
JP2008300854A (ja) 半導体装置及びその製造方法
CN101364586B (zh) 封装基板结构
TW202023002A (zh) 半導體結構及其製造方法
TW200910561A (en) Packaging substrate structure with capacitor embedded therein and method for fabricating the same
JP2006287211A (ja) 半導体装置、積層半導体装置およびそれらの製造方法
JP2008047843A (ja) 回路装置およびその製造方法、配線基板およびその製造方法
JP2010123922A (ja) 半導体装置及びその製造方法
KR101095055B1 (ko) 반도체 소자의 제조 방법
TWI479631B (zh) 半導體封裝及其製造方法
TW200847363A (en) Structure of pachaging substrate and package structure thereof having chip embedded therein
TWI393229B (zh) 封裝基板的製作方法及其結構
TW201039416A (en) Package substrate structure and fabrication method thereof
CN101587842A (zh) 芯片封装载板及其制造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees