KR20170020198A - 반도체 디바이스 구조물 및 그것의 형성 방법 - Google Patents

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칭춘 왕
둔니안 양
펭치 헝
신야오 헝
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    • H01L2224/05001—Internal layers
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/301—Disposition
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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Abstract

반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 제1 표면, 제2 표면, 및 오목부를 구비한 제1 반도체 기판을 포함한다. 제2 표면은 제1 표면의 맞은편에 있다. 오목부는 제1 반도체 기판을 통과한다. 반도체 디바이스 구조물은 제2 표면 위에 제1 배선층을 포함한다. 반도체 디바이스 구조물은 오목부 내에 제1 본딩 패드를 포함하고, 이 제1 본딩 패드는 제1 배선층에 전기적으로 접속되도록 제1 배선층으로 연장된다. 반도체 디바이스 구조물은 제1 본딩 패드 위에 니켈층을 포함한다. 반도체 디바이스 구조물은 니켈층 위에 금층을 포함한다.

Description

반도체 디바이스 구조물 및 그것의 형성 방법{SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME}
<관련 출원과의 상호 참조>
본 출원은 2015년 8월 14일에 출원한 미국 가출원 번호 제62/205,526호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
반도체 집적 회로(integrated circuit, IC) 산업은 급속하게 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 발전이 IC의 세대들을 생산하고 있다. 각 세대는 이전 세대보다 점점 소형화되고 복잡한 회로를 갖는다. 그러나, 이러한 진보는 IC 처리 및 제조의 복잡성을 증대시키고 있다.
IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 구성요소(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다.
피처(feature) 사이즈가 계속해서 저감되고 있기 때문에, 제조 공정은 계속해서 수행하기가 어려워지고 있다. 따라서, 점점 더 소형화되는 사이즈에서 신뢰할 수 있는 반도체 디바이스를 형성하는 것이 과제이다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 피처를 실척으로 도시하지 않는 것을 주의해야 한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a 내지 도 1l은 일부 실시형태에 따른 반도체 디바이스 구조를 형성하는 공정의 다양한 스테이지에서의 단면도이다.
도 1la는 일부 실시형태에 따른, 도 1l의 본딩 패드, 니켈층 및 금층의 상면도이다.
도 1lb는 일부 실시형태에 따른, 도 1l의 본딩 패드, 니켈층 및 금층의 상면도이다.
도 1lc는 일부 실시형태에 따른, 도 1l의 본딩 패드, 니켈층 및 금층의 상면도이다.
도 2는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 3은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 4는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 5a 내지 도 5b는 일부 실시형태에 따른 반도체 디바이스 구조를 형성하는 공정의 다양한 스테이지에서의 단면도이다.
도 6은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 7은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 8은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 9는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 10은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 11은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 12는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 13은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 14는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 15는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 16은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 17은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 18a는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 18b는 일부 실시형태에 따른, 도 18a의 반도체 디바이스 구조의 니켈층, 전도성 링 구조, 및 배선층 일부의 상면도이다.
도 19는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
도 20은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다.
이하의 개시내용은 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 방법 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 설명하는 단계들의 일부는 방법의 다른 실시형태에 대해 대체 또는 삭제될 수 있는 것은 물론이다.
도 1a 내지 도 1l은 일부 실시형태에 따른 반도체 디바이스 구조를 형성하는 공정의 다양한 스테이지에서의 단면도이다.
도 1a에 도시하는 바와 같이, 일부 실시형태에 따라 반도체 기판(110)이 제공된다. 반도체 기판(110)은 일부 실시형태에 따라 서로 마주보는 표면(112, 114)를 갖는다. 반도체 기판(110)은 일부 실시형태에 따라, 반도체 웨이퍼(실리콘 웨이퍼 등) 또는 반도체 웨이퍼의 일부이다.
일부 실시형태에 있어서, 반도체 기판(110)은 단결정, 다결정, 또는 비정질 구조로 된 실리콘 또는 게르마늄을 비롯한 원소 반도체 재료로 이루어진다. 일부 다른 실시형태에 있어서, 반도체 기판(110)은 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 등의 화합물 반도체, SiGe 또는 GaAsP 등의 합금 반도체, 또는 이들의 조합으로 이루어진다. 반도체 기판(110)은 다층 반도체, SOI(semiconductor on insulator)(실리콘 온 절연체 또는 게르마늄 온 절연체 등), 또는 이들의 조합도 포함할 수 있다.
도 1a에 도시하는 바와 같이, 표면(114)은 일부 실시형태에 따라 오목부(114a)를 갖는다. 도 1a에 도시하는 바와 같이, 절연층(10)이 일부 실시형태에 따라, 이 오목부(114a) 내에 형성된다. 절연층(10)은 일부 실시형태에 따라, 오목부(114a) 내에 충전된다.
절연층(10)은 일부 실시형태에 따라, 수소화 실리콘 산탄화물(SiCO:H), 실리콘 산질화물, 실리콘 산화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), 로우k(low-k) 재료, 다공성 유전체 재료, 또는 이들의 조합 등의 임의의 적절한 절연 재료로 이루어진다.
도 1a에 도시하는 바와 같이, 유전체층(120)이 일부 실시형태에 따라, 표면(114)과 절연층(10) 위에 성막된다. 유전체층(120)은 일부 실시형태에 따라 다층 구조이다. 유전체층(120)은 일부 실시형태에 따라, 서로 적층된 유전체층들(도시 생략)을 포함한다.
유전체층(120)은 일부 실시형태에 따라, 수소화 실리콘 산탄화물(SiCO:H), 실리콘 산질화물, 실리콘 산화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), 로우k(low-k) 재료, 다공성 유전체 재료, 또는 이들의 조합 등의 임의의 적절한 유전체 재료로 이루어진다. 유전체층(120)은 일부 실시형태에 따라, CVD 공정, HDPCVD 공정, 스핀온(spin-on) 공정, 스퍼터링 공정, 또는 이들의 조합 등의 임의의 적절한 공정에 의해 성막된다.
도 1a에 도시하는 바와 같이, 배선층(132, 134)이 일부 실시형태에 따라, 유전체층(120) 내에 형성된다. 일부 실시형태에서는, 배선층(136)이 유전체층(120) 내에 매립된다. 배선층(136)은 일부 실시형태에 따라, 유전체층(120)에 의해 노출된다. 배선층(132, 134, 136)은 구리, 구리 합금, 은, 금, 알루미늄, 또는 이들의 조합 등의 임의의 적절한 전도성 재료로 이루어진다.
도 1a에 도시하는 바와 같이, 전도성 비아 구조(142, 144)가 일부 실시형태에 따라, 유전체층(120) 내에 형성된다. 전도성 비아 구조(142)는 일부 실시형태에 따라 배선층(132)을 배선층(134)에 전기적으로 접속시킨다. 전도성 비아 구조(144)는 일부 실시형태에 따라 배선층(134)을 배선층(136)에 전기적으로 접속시킨다.
도 1b에 도시하는 바와 같이, 일부 실시형태에 따라 반도체 기판(110)은 뒤집힌다. 도 1b에 도시하는 바와 같이, 일부 실시형태에 따라 반도체 기판(250)이 제공된다. 반도체 기판(250)은 일부 실시형태에 따라, 반도체 웨이퍼(실리콘 웨이퍼 등) 또는 반도체 웨이퍼의 일부이다. 일부 실시형태에 있어서, 반도체 기판(250)은 단결정, 다결정, 또는 비정질 구조로 된 실리콘 또는 게르마늄을 비롯한 원소 반도체 재료로 이루어진다.
일부 다른 실시형태에 있어서, 반도체 기판(250)은 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 등의 화합물 반도체, SiGe 또는 GaAsP 등의 합금 반도체, 또는 이들의 조합으로 이루어진다. 반도체 기판(250)은 다층 반도체, SOI(semiconductor on insulator)(실리콘 온 절연체 또는 게르마늄 온 절연체 등), 또는 이들의 조합도 포함할 수 있다.
도 1b에 도시하는 바와 같이, 유전체층(260)이 일부 실시형태에 따라, 반도체 기판(250) 위에 성막된다. 유전체층(260)은 일부 실시형태에 따라 다층 구조이다. 유전체층(260)은 일부 실시형태에 따라, 서로 적층된 유전체층들(도시 생략)을 포함한다.
유전체층(260)은 일부 실시형태에 따라, 수소화 실리콘 산탄화물(SiCO:H), 실리콘 산질화물, 실리콘 산화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), 로우k(low-k) 재료, 다공성 유전체 재료, 또는 이들의 조합 등의 임의의 적절한 절연 재료로 이루어진다. 유전체층(260)은 일부 실시형태에 따라, CVD 공정, HDPCVD 공정, 스핀온(spin-on) 공정, 스퍼터링 공정, 또는 이들의 조합 등의 임의의 적절한 공정에 의해 성막된다.
도 1b에 도시하는 바와 같이, 배선층(272, 274, 276)이 일부 실시형태에 따라, 유전체층(260) 내에 형성된다. 일부 실시형태에서는, 배선층(278)이 유전체층(260) 내에 매립된다. 배선층(278)은 일부 실시형태에 따라, 유전체층(260)에 의해 노출된다. 배선층(272, 274, 276, 278)은 구리, 구리 합금, 은, 금, 알루미늄, 또는 이들의 조합 등의 임의의 적절한 전도성 재료로 이루어진다.
도 1b에 도시하는 바와 같이, 전도성 비아 구조(282, 284, 286)가 일부 실시형태에 따라, 유전체층(260) 내에 형성된다. 전도성 비아 구조(282)는 일부 실시형태에 따라 배선층(272)을 배선층(274)에 전기적으로 접속시킨다. 전도성 비아 구조(284)는 일부 실시형태에 따라 배선층(274)을 배선층(276)에 전기적으로 접속시킨다.
전도성 비아 구조(286)는 일부 실시형태에 따라 배선층(276)을 배선층(278)에 전기적으로 접속시킨다. 반도체 기판(250), 유전체층(260), 배선층(272, 274, 276, 278), 및 전도성 비아 구조(282, 284, 286)이 일부 실시형태에 따라 함께 배선 구조(S)를 형성한다.
도 1b에 도시하는 바와 같이, 일부 실시형태에 따라, 유전체층(260, 120)이 서로 본딩된다. 배선층(278, 136)은 일부 실시형태에 따라, 서로 본딩된다. 배선층(278, 136)은 일부 실시형태에 따라, 서로 전기적으로 접속된다.
도 1b에 도시하는 바와 같이, 일부 실시형태에 따라, 유전체층(150)이 기판(112) 위에 형성된다. 유전체층(150)은 일부 실시형태에 따라 투명층이다. 유전체층(150)은 일부 실시형태에 따라 하이k(high-k) 재료를 포함한다. 유전체층(150)은 일부 실시형태에 따라 산화물 및/또는 질화물을 포함한다.
유전체층(150)은 일부 실시형태에 따라 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함한다. 유전체층(150)은 일부 실시형태에 따라, CVD 공정, HDPCVD 공정, 스핀온(spin-on) 공정, 스퍼터링 공정, 또는 이들의 조합 등의 임의의 적절한 공정에 의해 형성된다.
도 1c에 도시하는 바와 같이, 일부 실시형태에 따라, 유전체층(150)과 반도체 기판(110)의 일부가 제거된다. 제거 공정 후에, 일부 실시형태에 따라, 개구부(152)와 오목부(116)가 형성된다. 개구부(152)는 일부 실시형태에 따라, 유전체층(150)을 통과한다.
오목부(116)는 일부 실시형태에 따라, 반도체 기판(110) 내에 형성되고 그 표면(112)에서 리세싱된다. 오목부(116)는 일부 실시형태에 따라, 반도체 기판(110)을 통과한다. 오목부(116)는 일부 실시형태에 따라, 절연층(10)의 일부를 노출시킨다. 일부 실시형태에 있어서, 제거 공정은 포토리소그래피 공정 및 에칭 공정을 포함한다.
도 1c에 도시하는 바와 같이, 절연층(160)은 일부 실시형태에 따라, 오목부(116)의 측벽(116a) 및 바닥면(116b)과 개구부(152)의 측벽(152a)을 덮기 위해 유전체층(150) 위에 형성된다. 절연층(160)은 일부 실시형태에 따라, 절연층(10)과 직접 접촉한다. 절연층(160)은 일부 실시형태에 따라, 실리콘 산화물 등의 산화물을 포함한다.
도 1d에 도시하는 바와 같이, 일부 실시형태에 따라, 절연층(160), 절연층(10), 및 유전체층(120)의 일부가 제거된다. 제거 공정 후에, 일부 실시형태에 따라, 개구부(162)와 비아(10a)가 형성된다. 개구부(162)는 일부 실시형태에 따라, 유전체층(160)을 통과한다. 일부 실시형태에 따라, 비아(10a)는 배선층(132)을 노출시키기 위해 절연층(10)을 통과하여 유전체층(120)에 침입한다. 제거 공정은 포토리소그래피 공정 및 에칭 공정을 포함한다.
도 1e에 도시하는 바와 같이, 본딩 패드(180)가 일부 실시형태에 따라, 오목부(116)의 바닥면(116b) 위에 형성되고 비아(10a)로 연장되어 배선층(132)에 전기적으로 접속된다. 본딩 패드(180)는 일부 실시형태에 따라 전도성 재료를 포함한다. 본딩 패드(180)는 일부 실시형태에 따라 알루미늄 또는 구리를 포함한다. 본딩 패드(180)는 일부 실시형태에 따라 물리적 기상 증착 공정, 포토리소그래피 공정, 및 에칭 공정을 이용해서 형성된다.
도 1f에 도시하는 바와 같이, 일부 실시형태에 따라, 유전체층(150)의 상단면(154) 위의 절연층(160)이 제거된다. 일부 실시형태에 따라, 오목부(116)와 개구부(152) 내에서 본딩 패드(180)에 의해 노출되는 절연층(160)은 박막화된다. 절연층(160)의 제거 및 박막화는 일부 실시형태에 따라 비등방성 에칭 공정을 포함한다. 비등방성 에칭 공정은 일부 실시형태에 따라 건식 에칭 공정을 포함한다.
도 1g에 도시하는 바와 같이, 일부 실시형태에 따라, 유전체 충전층(190)이 오목부(116), 개구부(152), 및 비아(10a) 내에 형성된다. 일부 실시형태에 따라, 유전체 충전층(190)은 오목부(116), 개구부(152), 및 비아(10a)에 충전된다. 유전체 충전층(190)의 형성은 일부 실시형태에 따라, 성막 공정(deposition process)과 화학적 기계 연마 공정을 포함한다. 유전체 충전층(190)은 산화물(예, 실리콘 산화물) 또는 다른 적절한 유전체 재료를 포함한다.
도 1h에 도시하는 바와 같이, 불투명층(opaque layer)(210)이 일부 실시형태에 따라, 유전체층(150)의 상단면(154) 위에 형성된다. 불투명층(210)은 일부 실시형태에 따라 차광부(212)와 그리드부(214)를 갖는다. 차광부(212)는 일부 실시형태에 따라, 반도체 기판(110) 위에서 또는 내에서 광이 감광 소자(예, 포토다이오드)에 닿는 것을 막도록 구성된다. 그리드부(214)는 일부 실시형태에 따라, 반도체 기판(110) 위에서 또는 내에서 광을 감광 소자(예, 포토다이오드)에 안내하도록 구성된다.
도 1l에 도시하는 바와 같이, 일부 실시형태에 따라, 그리드부(214) 사이 또는 그리드부(214)와 차광부(212) 사이에 있는 유전체층(150)의 일부가 제거된다. 제거 공정은 일부 실시형태에 따라, 유전체층(150) 내에, 그리드부(214) 사이 또는 그리드부(214)와 차광부(212) 사이에 오목부(156)를 형성한다.
패시베이션층(도시 생략)이 일부 실시형태에 따라, 불투명층(210), 유전체층(150), 절연층(160) 및 유전체 충전층(190) 위에 형성된다. 패시베이션층은 일부 실시형태에 따라 절연 재료를 포함한다.
도 1j에 도시하는 바와 같이, 일부 실시형태에 따라, 유전체 충전층(190)의 일부가 제거된다. 제거 공정은 일부 실시형태에 따라, 유전체 충전층(190) 내에 개구부(192)를 형성한다. 개구부(192)는 일부 실시형태에 따라, 바닥면(116b)(또는 절연층(10)) 위에서 본딩 패드(180)를 노출시킨다.
도 1k에 도시하는 바와 같이, 일부 실시형태에 따라, 니켈층(230)이 본딩 패드(180) 위에 형성된다. 니켈층(230)은 일부 실시형태에 따라, 주성분으로서 니켈을 함유한다. 니켈층(230)은 일부 실시형태에 따라, 적어도 60 wt%의 니켈을 함유한다. 니켈층(230)은 일부 실시형태에 따라, 적어도 80 wt%의 니켈을 함유한다.
니켈층(230)은 일부 실시형태에 따라, 오목부(192) 내에 있다. 니켈층(230) 전체는 일부 실시형태에 따라, 오목부(192) 내에 있다. 니켈층(230)은 일부 실시형태에 따라, 오목부(192) 외부로 연장되지 않는다. 니켈층(230)은 일부 실시형태에 따라, 실질적으로 평면층이다.
니켈층(230)은 일부 실시형태에 따라, 무전해 도금 공정을 이용해서 형성된다. 무전해 동금 공정은 일부 실시형태에 따라, 금속층(즉, 본딩 패드(180)) 상에 니켈층(230)을 선택적으로 성막하는 것이 가능하다. 이에, 니켈층(230)은 일부 실시형태에 따라, 포토리소그래피 공정 및 에칭 공정을 이용하지 않고서 형성된다.
도 1l에 도시하는 바와 같이, 일부 실시형태에 따라, 금층(240)이 니켈층(230) 위에 형성된다. 금층(240)은 일부 실시형태에 따라, 주성분으로서 금을 함유한다. 금층(240)은 일부 실시형태에 따라, 적어도 60 wt%의 금을 함유한다. 금층(240)은 일부 실시형태에 따라, 적어도 80 wt%의 금을 함유한다.
금층(240)은 일부 실시형태에 따라, 침지 도금(immersion plating) 공정을 이용해서 형성된다. 금층(240)과 니켈층(230)은 일부 실시형태에 따라, 표면(112) 상으로 연장되지 않는다. 금층(240) 전체 및 니켈층(230) 전체는 일부 실시형태에 따라, 오목부(192) 내에 있다. 니켈층(230)의 두께(T1)는 일부 실시형태에 따라 금층(240)의 두께(T2)보다 크다.
본딩 패드(180)의 재료는 일부 실시형태에 따라 니켈층(230) 및 금층(240)의 재료와는 상이하다. 니켈의 영률(Young's modulus)이 본딩 패드(180) 재료(예, 구리 또는 알루미늄)의 영률보다 크기 때문에, 동일한 수직 응력(normal stress) 하에서 니켈의 수직 변형률(normal strain)은 본딩 패드(180) 재료(예, 구리 또는 알루미늄)의 수직 변형률보다 낮다.
이에, 니켈층(230)의 형성은 후속해서 수행되는 와이어 인장 테스트(wire pull test) 또는 볼 전단 테스트(ball shear test) 시에 본딩 패드(180)가 박리되는 것을 막는다. 금의 경도(hardness)가 니켈의 경도보다 낮기 대문에, 금층(240)은 후속해서 수행되는 와이어 본딩 공정 또는 볼 본딩 공정에 의해 발생하는 본딩 응력을 완화시킨다. 이 단계에서, 일부 실시형태에 따라 반도체 디바이스 구조(100)가 실질적으로 형성된다.
상면도에 있어서, 본딩 패드(180)는 상이한 형상을 가질 수 있고, 니켈층(230)과 금층(240)은 개구부(192)에 의해 노출되는 본딩 패드(180) 위에만 형성된다. 상이한 형상을 갖는 본딩 패드(180)의 예가 도 1la, 도 1lb, 및 도 1lc에 도시된다.
도 1la는 일부 실시형태에 따른, 도 1l의 본딩 패드(180), 니켈층(230) 및 금층(240)의 상면도이다. 도 1l은 일부 실시형태에 따라, 도 1la의 부분 선(I-I)을 따른 본딩 패드(180), 니켈층(230) 및 금층(240)을 도시하는 단면도이다. 도 1l과 도 1la에 도시하는 바와 같이, 본딩 패드(180)는 아일랜드 형상(island-like shape)을 갖고, 니켈층(230)과 금층(240)은 그 본딩 패드(180) 위에 형성된다.
도 1lb는 다른 실시형태에 따른, 도 1l의 본딩 패드(180), 니켈층(230) 및 금층(240)의 상면도이다. 도 1l은 일부 실시형태에 따라, 도 1lb의 부분 선(I-I)을 따른 본딩 패드(180), 니켈층(230) 및 금층(240)을 도시하는 단면도이다. 도 1l과 도 1lb에 도시하는 바와 같이, 일부 실시형태에 따라, 본딩 패드(180)는 서로 이격되어 있는 스트립 부분(182)을 갖는다. 니켈층(230)과 금층(240)은 일부 실시형태에 따라 그 스트립 부분(182) 위에 형성된다.
도 1lc는 또 다른 실시형태에 따른, 도 1l의 본딩 패드(180), 니켈층(230) 및 금층(240)의 상면도이다. 도 1l은 일부 실시형태에 따라, 도 1lc의 부분 선(I-I)을 따른 본딩 패드(180), 니켈층(230) 및 금층(240)을 도시하는 단면도이다. 도 1l과 도 1lc에 도시하는 바와 같이, 본딩 패드(180)는 일부 실시형태에 따라 링 형상을 갖는다. 니켈층(230)과 금층(240)은 일부 실시형태에 따라 그 본딩 패드(180) 위에 형성된다.
도 2는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 2에 도시하는 바와 같이, 반도체 디바이스 구조(100)는 일부 실시형태에 따라 팔라듐층(290)을 더 포함한다. 팔라듐층(290)은 일부 실시형태에 따라 니켈층(230)과 금층(240) 사이에 형성된다. 팔라듐층(290)은 일부 실시형태에 따라, 무전해 도금 공정을 이용해서 형성된다.
일부 실시형태에 있어서, 팔라듐은 금과 유사한 물리적 특성을 가지면서 금보다 저가이다. 이에, 일부 실시형태에 따라 팔라듐층(290)을 형성하면, 금층(230)을 형성하는데 사용되는 금량이 감소한다. 그 결과, 일부 실시형태에 따라 팔라듐층(290)을 형성하면, 반도체 디바이스 구조(100)의 제조 비용을 삭감할 수 있다.
도 3은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 3에 도시하는 바와 같이, 반도체 디바이스 구조(100)는 일부 실시형태에 따라, 금층(240)을 본딩층(320)에 접속시키는 전도성 와이어(310)를 더 포함한다. 전도성 와이어(310)는 금, 알루미늄, 또는 다른 적절한 전도성 재료를 포함한다. 일부 실시형태에 있어서, 본딩 패드(320)는 기판(330) 위에 위치한다. 본딩 패드(320)는 일부 실시형태에 따라, 구리 또는 알루미늄 등의 전도성 재료를 포함한다.
기판(330)은 반도체 재료, 합성수지 재료, 금속 재료, 유리 재료, 세라믹 재료, 또는 다른 적절한 재료를 포함한다. 일부 실시형태에 있어서, 점착층(340)이 반도체 기판(250)과 기판(330) 사이에 형성된다. 점착층(340)은 일부 실시형태에 따라 폴리머 재료를 포함한다. 일부 다른 실시형태에서는, 반도체 기판(250)이 기판(330) 위에 없다.
도 4는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 4에 도시하는 바와 같이, 반도체 디바이스 구조(100)는 일부 실시형태에 따라, 금층(240) 위에 전도성 범프(410)를 더 포함한다. 전도성 범프(142)는 일부 실시형태에 따라 금층(240)에 전기적으로 접속된다. 전도성 범프(410)는 일부 실시형태에 따라 전도성 재료를 포함한다. 전도성 범프(410)는 일부 실시형태에 따라, 주석(Sn)과 구리 (Cu) 등의 솔더 재료를 포함한다.
일부 실시형태에 있어서, 반도체 디바이스 구조(100)는 본딩 패드(180)가 없고, 이에 대한 상세한 설명은 다음과 같이 예시한다.
도 5a 내지 도 5b는 일부 실시형태에 따른 반도체 디바이스 구조를 형성하는 공정의 다양한 스테이지에서의 단면도이다. 도 1b의 단계 후에, 도 5a에 도시하는 바와 같이, 일부 실시형태에 따라, 유전체층(150)과 반도체 기판(110)의 일부가 제거된다. 제거 공정 후에, 일부 실시형태에 따라, 개구부(152)와 오목부(116)가 형성된다.
개구부(152)는 일부 실시형태에 따라, 유전체층(150)을 통과한다. 오목부(116)는 일부 실시형태에 따라, 반도체 기판(110) 내에 형성되고 그 표면(112)에서 리세싱된다. 오목부(116)는 일부 실시형태에 따라, 반도체 기판(110)을 통과한다. 오목부(116)는 일부 실시형태에 따라, 절연층(10)의 일부를 노출시킨다. 일부 실시형태에 있어서, 제거 공정은 포토리소그래피 공정 및 에칭 공정을 포함한다.
도 5a에 도시하는 바와 같이, 절연층(160)이 일부 실시형태에 따라, 개구부(152)와 오목부(116) 내에 형성된다. 절연층(160)은 일부 실시형태에 따라, 절연층(10)과 직접 접촉한다. 절연층(160)은 일부 실시형태에 따라, 실리콘 산화물 등의 산화물을 포함한다.
도 5a에 도시하는 바와 같이, 도 1h 내지 도 1l의 단계는 일부 실시형태에 따라 불투명층(210)과 오목부(156)를 형성하기 위해 수행된다. 불투명층(210)은 일부 실시형태에 따라, 유전체층(150)의 상단면(154) 위에 형성된다.
불투명층(210)은 일부 실시형태에 따라 차광부(212)와 그리드부(214)를 갖는다. 도 5a에 도시하는 바와 같이, 오목부(156)는 일부 실시형태에 따라, 유전체층(150) 내에, 그리드부(214) 사이 또는 그리드부(214)와 차광부(212) 사이에 형성된다.
도 5b에 도시하는 바와 같이, 일부 실시형태에 따라, 절연층(160), 절연층(10), 및 유전체층(120)의 일부가 제거된다. 제거 공정 후에, 일부 실시형태에 따라, 쓰루홀(H)과 개구부(122)가 형성된다. 쓰루홀(H)은 일부 실시형태에 따라, 절연층(160, 10)을 통과한다.
개구부(122)는 일부 실시형태에 따라, 유전체층(120) 내에 그리고 오목부(116) 아래에 있다. 개구부(122)는 일부 실시형태에 따라, 쓰루홀(H)에 접속된다. 개구부(122)와 쓰루홀(H)은 일부 실시형태에 따라 함께 배선층(132)의 일부를 노출시킨다. 제거 공정은 포토리소그래피 공정 및 에칭 공정을 포함한다.
도 5b에 도시하는 바와 같이, 일부 실시형태에 따라, 니켈층(230)이 쓰루홀(H)과 개구부(122) 내에 형성된다. 개구부(122)는 일부 실시형태에 따라 니켈층(230)으로 충전된다. 쓰루홀(H)은 일부 실시형태에 따라 니켈층(230)으로 부분 충전된다. 일부 다른 실시형태에 있어서, 쓰루홀(H)은 일부 실시형태에 따라 니켈층(230)으로 충전된다.
니켈층(230)은 일부 실시형태에 따라 배선층(132)에 전기적으로 접속된다. 니켈층(230)은 일부 실시형태에 따라 배선층(132)과 직접 접촉한다. 니켈층(230)은 일부 실시형태에 따라, 절연층(160, 10) 및 유전체층(120)과 직접 접촉한다.
니켈층(230)은 일부 실시형태에 따라, 무전해 도금 공정을 이용해서 형성된다. 니켈층(230)은 일부 실시형태에 따라, 주성분으로서 니켈을 함유한다. 니켈층(230)은 일부 실시형태에 따라, 적어도 60 wt%의 니켈을 함유한다. 니켈층(230)은 일부 실시형태에 따라, 적어도 80 wt%의 니켈을 함유한다.
도 5b에 도시하는 바와 같이, 일부 실시형태에 따라, 금층(240)이 니켈층(230) 위에 형성된다. 금층(240)은 일부 실시형태에 따라, 주성분으로서 금을 함유한다. 금층(240)은 일부 실시형태에 따라, 적어도 60 wt%의 금을 함유한다.
금층(240)은 일부 실시형태에 따라, 적어도 80 wt%의 금을 함유한다. 금층(240)은 일부 실시형태에 따라, 침지 도금(immersion plating) 공정을 이용해서 형성된다. 금층(240)과 니켈층(230)은 일부 실시형태에 따라, 표면(112) 상으로 연장되지 않는다. 이 단계에서, 일부 실시형태에 따라 반도체 디바이스 구조(500)가 실질적으로 형성된다.
도 6은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 6에 도시하는 바와 같이, 반도체 디바이스 구조(500)는 일부 실시형태에 따라 팔라듐층(290)을 더 포함한다. 팔라듐층(290)은 일부 실시형태에 따라 니켈층(230) 및 금층(240) 사이에 형성된다. 팔라듐층(290)은 일부 실시형태에 따라, 절연층(160)과 직접 접촉한다. 팔라듐층(290)은 일부 실시형태에 따라, 무전해 도금 공정을 이용해서 형성된다.
도 7은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 7에 도시하는 바와 같이, 반도체 디바이스 구조(500)는 일부 실시형태에 따라, 금층(240)을 본딩층(320)에 접속시키는 전도성 와이어(310)를 더 포함한다. 전도성 와이어(310)는 일부 실시형태에 따라, 금층(240) 및 본딩 패드(320)와 직접 접촉한다. 일부 실시형태에 있어서, 본딩 패드(320)는 기판(330) 위에 위치한다. 본딩 패드(320)는 일부 실시형태에 따라, 구리 또는 알루미늄 등의 전도성 재료를 포함한다.
기판(330)은 반도체 재료, 합성수지 재료, 금속 재료, 유리 재료, 세라믹 재료, 또는 다른 적절한 재료를 포함한다. 일부 실시형태에 있어서, 점착층(340)이 반도체 기판(250)과 기판(330) 사이에 형성된다. 점착층(340)은 일부 실시형태에 따라 폴리머 재료를 포함한다. 일부 다른 실시형태에서는, 반도체 기판(250)이 기판(330) 위에 없다.
도 8은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 8에 도시하는 바와 같이, 반도체 디바이스 구조(100)는 일부 실시형태에 따라, 금층(240) 위에 전도성 범프(410)를 더 포함한다. 전도성 범프(410)는 일부 실시형태에 따라 금층(240)에 전기적으로 접속된다.
전도성층(410)은 일부 실시형태에 따라 금층(240)과 직접 접촉한다. 전도성 범프(410)는 일부 실시형태에 따라 전도성 재료를 포함한다. 전도성 범프(410)는 일부 실시형태에 따라, 주석(Sn)과 구리 (Cu) 등의 솔더 재료를 포함한다.
도 9는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 9에 도시하는 바와 같이, 반도체 디바이스 구조(900)는, 일부 실시형태에 따라 유전체층(910), 패시베이션층(920), 유전체층(930), 패시베이션층(940), 절연층(950), 및 전도성 비아 구조(960)를 더 포함하는 것을 제외하고는, 도 1l의 반도체 디바이스 구조(100)와 유사하다.
유전체층(910)은 일부 실시형태에 따라 유전체층(120)과 배선층(136) 위에 형성된다. 유전체층(910, 120)은 일부 실시형태에 따라 동일한 재료를 갖는다. 패시베이션층(920)은 일부 실시형태에 따라 유전체층(910) 위에 형성된다. 패시베이션층(920)은 일부 실시형태에 따라 산화물(예, 실리콘 산화물) 또는 질화물을 포함한다.
배선 구조(S)는 일부 실시형태에 따라 유전체층(930)과 패시베이션층(940)을 더 포함한다. 유전체층(930)은 일부 실시형태에 따라 배선층(278)과 유전체층(260) 위에 형성된다.
유전체층(930, 260)은 일부 실시형태에 따라 동일한 재료를 갖는다. 패시베이션층(940)은 일부 실시형태에 따라 유전체층(930) 위에 형성된다. 패시베이션층(940)은 일부 실시형태에 따라 산화물(예, 실리콘 산화물) 또는 질화물을 포함한다. 패시베이션층(920, 940)은 일부 실시형태에 따라, 서로 본딩된다.
도 9에 도시하는 바와 같이, 일부 실시형태에 따라, 쓰루홀(H1)이 유전체층(150), 반도체 기판(110), 및 절연층(10)을 통과한다. 쓰루홀(H)은 일부 실시형태에 따라 유전체층(120)의 일부를 노출시킨다. 도 9에 도시하는 바와 같이, 절연층(950)은 일부 실시형태에 따라, 쓰루홀(H1)의 내벽(W1) 위에 형성된다. 절연층(950)은 일부 실시형태에 따라, 실리콘 산화물 등의 산화물을 포함한다.
도 9에 도시하는 바와 같이, 일부 실시형태에 따라, 쓰루홀(H2)이 유전체층(120)을 통과한다. 도 9에 도시하는 바와 같이, 배선층(136)은 일부 실시형태에 따라, 쓰루홀(H1)과 배선층(278) 사이에 개구부(136a)를 갖는다.
도 9에 도시하는 바와 같이, 일부 실시형태에 따라, 쓰루홀(H3)이 유전체층(910), 패시베이션층(920), 유전체층(930), 및 패시베이션층(930)을 통과한다. 쓰루홀(H1, H2, H3)과 개구부(136a)는 일부 실시형태에 따라 함께 배선층(278)의 일부를 노출시킨다. 쓰루홀(H1, H2, H3)과 개구부(136a)는 일부 실시형태에 따라 서로 통한다(또는 접속된다).
전도성 비아 구조(960)는 일부 실시형태에 따라 쓰루홀(H1, H2, H3)과 개구부(136a) 내에 형성된다. 쓰루홀(H1, H2, H3)과 개구부(136a)는 일부 실시형태에 따라 전도성 비아 구조(960)로 충전된다. 전도성 비아 구조(960)는 일부 실시형태에 따라, 유전체층(150), 반도체 기판(110), 절연층(10), 유전체층(120), 유전체층(910), 패시베이션층(920), 패시베이션층(940), 및 유전체층(930)을 순차적으로 통과한다.
전도성 비아 구조(960)는 일부 실시형태에 따라 배선층(136)을 배선층(278)에 전기적으로 접속시킨다. 전도성 비아 구조(960)는 일부 실시형태에 따라 전도성 재료를 포함한다. 전도성 재료는 텅스텐, 알루미늄, 구리, 또는 다른 적절한 전도성 재료를 포함한다.
도 10은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 10에 도시하는 바와 같이, 반도체 디바이스 구조(900)는 일부 실시형태에 따라 팔라듐층(290)을 더 포함한다. 팔라듐층(290)은 일부 실시형태에 따라 니켈층(230) 및 금층(240) 사이에 형성된다. 팔라듐층(290)은 일부 실시형태에 따라, 무전해 도금 공정을 이용해서 형성된다.
도 11은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 11에 도시하는 바와 같이, 반도체 디바이스 구조(900)는 일부 실시형태에 따라, 금층(240)을 본딩층(320)에 접속시키는 전도성 와이어(310)를 더 포함한다. 일부 실시형태에 있어서, 본딩 패드(320)는 기판(330) 위에 위치한다. 본딩 패드(320)는 일부 실시형태에 따라, 구리 또는 알루미늄 등의 전도성 재료를 포함한다.
기판(330)은 반도체 재료, 합성수지 재료, 금속 재료, 유리 재료, 세라믹 재료, 또는 다른 적절한 재료를 포함한다. 일부 실시형태에 있어서, 점착층(340)이 반도체 기판(250)과 기판(330) 사이에 형성된다. 점착층(340)은 일부 실시형태에 따라 폴리머 재료를 포함한다. 일부 다른 실시형태에서는, 반도체 기판(250)이 기판(330) 위에 없다.
도 12는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 12에 도시하는 바와 같이, 반도체 디바이스 구조(900)는 일부 실시형태에 따라, 금층(240) 위에 전도성 범프(410)를 더 포함한다. 전도성 범프(410)는 일부 실시형태에 따라 금층(240)에 전기적으로 접속된다.
전도성 범프(410)는 일부 실시형태에 따라 금층(240)과 직접 접촉한다. 전도성 범프(410)는 일부 실시형태에 따라 전도성 재료를 포함한다. 전도성 범프(410)는 일부 실시형태에 따라, 주석(Sn)과 구리 (Cu) 등의 솔더 재료를 포함한다.
도 13은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 13에 도시하는 바와 같이, 반도체 디바이스 구조(1300)는, 일부 실시형태에 따라 유전체층(910), 패시베이션층(920), 유전체층(930), 패시베이션층(940), 절연층(950), 및 전도성 비아 구조(960)를 더 포함하는 것을 제외하고는, 도 5b의 반도체 디바이스 구조(500)와 유사하다.
유전체층(910)은 일부 실시형태에 따라 유전체층(120)과 배선층(136) 위에 형성된다. 유전체층(910, 120)은 일부 실시형태에 따라 동일한 재료를 갖는다. 패시베이션층(920)은 일부 실시형태에 따라 유전체층(910) 위에 형성된다. 패시베이션층(920)은 일부 실시형태에 따라 산화물(예, 실리콘 산화물) 또는 질화물을 포함한다.
도 13에 도시하는 바와 같이, 배선 구조(S)는 일부 실시형태에 따라 유전체층(930)과 패시베이션층(940)을 더 포함한다. 유전체층(930)은 일부 실시형태에 따라 배선층(278)과 유전체층(260) 위에 형성된다.
유전체층(930, 260)은 일부 실시형태에 따라 동일한 재료를 갖는다. 패시베이션층(940)은 일부 실시형태에 따라 유전체층(930) 위에 형성된다. 패시베이션층(940)은 일부 실시형태에 따라 산화물(예, 실리콘 산화물) 또는 질화물을 포함한다. 패시베이션층(920, 940)은 일부 실시형태에 따라, 서로 본딩된다.
도 13에 도시하는 바와 같이, 일부 실시형태에 따라, 쓰루홀(H1)이 유전체층(150), 반도체 기판(110), 및 절연층(10)을 통과한다. 쓰루홀(H)은 일부 실시형태에 따라 유전체층(120)의 일부를 노출시킨다. 도 13에 도시하는 바와 같이, 절연층(950)은 일부 실시형태에 따라, 쓰루홀(H1)의 내벽(W1) 위에 형성된다. 절연층(950)은 일부 실시형태에 따라, 실리콘 산화물 등의 산화물을 포함한다.
도 13에 도시하는 바와 같이, 일부 실시형태에 따라, 쓰루홀(H2)이 유전체층(120)을 통과한다. 도 13에 도시하는 바와 같이, 배선층(136)은 일부 실시형태에 따라, 쓰루홀(H1)과 배선층(278) 사이에 개구부(136a)를 갖는다.
도 13에 도시하는 바와 같이, 일부 실시형태에 따라, 쓰루홀(H3)이 유전체층(910), 패시베이션층(920), 유전체층(930), 및 패시베이션층(930)을 통과한다. 쓰루홀(H1, H2, H3)과 개구부(136a)는 일부 실시형태에 따라 함께 배선층(278)의 일부를 노출시킨다. 쓰루홀(H1, H2, H3)과 개구부(136a)는 일부 실시형태에 따라 서로 통한다(또는 접속된다).
전도성 비아 구조(960)는 일부 실시형태에 따라 쓰루홀(H1, H2, H3)과 개구부(136a) 내에 형성된다. 쓰루홀(H1, H2, H3)과 개구부(136a)는 일부 실시형태에 따라 전도성 비아 구조(960)로 충전된다.
전도성 비아 구조(960)는 일부 실시형태에 따라, 유전체층(150), 반도체 기판(110), 절연층(10), 유전체층(120), 유전체층(910), 패시베이션층(920), 패시베이션층(940), 및 유전체층(930)을 순차적으로 통과한다.
전도성 비아 구조(960)는 일부 실시형태에 따라 배선층(136)을 배선층(278)에 전기적으로 접속시킨다. 전도성 비아 구조(960)는 일부 실시형태에 따라 전도성 재료를 포함한다. 전도성 재료는 텅스텐, 알루미늄, 구리, 또는 다른 적절한 전도성 재료를 포함한다.
도 14는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 14에 도시하는 바와 같이, 반도체 디바이스 구조(1300)는 일부 실시형태에 따라 팔라듐층(290)을 더 포함한다. 팔라듐층(290)은 일부 실시형태에 따라 니켈층(230) 및 금층(240) 사이에 형성된다. 팔라듐층(290)은 일부 실시형태에 따라, 무전해 도금 공정을 이용해서 형성된다.
도 15는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 15에 도시하는 바와 같이, 반도체 디바이스 구조(1300)는 일부 실시형태에 따라, 금층(240)을 본딩층(320)에 접속시키는 전도성 와이어(310)를 더 포함한다. 일부 실시형태에 있어서, 본딩 패드(320)는 기판(330) 위에 위치한다. 본딩 패드(320)는 일부 실시형태에 따라, 구리 또는 알루미늄 등의 전도성 재료를 포함한다.
기판(330)은 반도체 재료, 합성수지 재료, 금속 재료, 유리 재료, 세라믹 재료, 또는 다른 적절한 재료를 포함한다. 일부 실시형태에 있어서, 점착층(340)이 반도체 기판(250)과 기판(330) 사이에 형성된다. 점착층(340)은 일부 실시형태에 따라 폴리머 재료를 포함한다. 일부 다른 실시형태에서는, 반도체 기판(250)이 기판(330) 위에 없다.
도 16은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 16에 도시하는 바와 같이, 반도체 디바이스 구조(1300)는 일부 실시형태에 따라, 금층(240) 위에 전도성 범프(410)를 더 포함한다. 전도성 범프(142)는 일부 실시형태에 따라 금층(240)에 전기적으로 접속된다. 전도성 범프(410)는 일부 실시형태에 따라 전도성 재료를 포함한다. 전도성 범프(410)는 일부 실시형태에 따라, 주석(Sn)과 구리 (Cu) 등의 솔더 재료를 포함한다.
도 17은 일부 실시형태에 따른 반도체 디바이스 구조(1700)의 단면도이다. 도 17에 도시하는 바와 같이, 반도체 디바이스 구조(1700)는, 일부 실시형태에 따라 니켈층(230) 아래에 두꺼운 배선층(1700)을 더 구비하는 것을 제외하고는, 도 16의 반도체 디바이스 구조(1300)와 유사하다.
니켈층(230)은 일부 실시형태에 따라 두꺼운 배선층(1710)과 직접 접촉한다. 니켈층(230)은 일부 실시형태에 따라 두꺼운 배선층(1710)에 전기적으로 접속된다. 두꺼운 배선층(1710)은 일부 실시형태에 따라 배선층(132, 134)과 전도성 비아 구조(142)에 인접하다.
두꺼운 배선층(1710)은 일부 실시형태에 따라 두께(T1)를 갖는다. 배선층(132)은 일부 실시형태에 따라 두께(T2)를 갖는다. 전도성 비아 구조(142)는 일부 실시형태에 따라 두께(T3)를 갖는다. 배선층(134)은 일부 실시형태에 따라 두께(T4)를 갖는다. 두께(T1)는 일부 실시형태에 따라 두께(T2, T3 또는 T4)보다 크다. 두께(T1)는 일부 실시형태에 따라 두께(T2, T3, T4)의 합보다 크거나 같다.
쓰루홀(H)은 에칭에 의해 두꺼운 배선층(1710)으로 연장될 수 있다. 두꺼운 배선층(1710)이 큰 두께(T1)를 갖기 때문에, 쓰루홀(H)은 그 두꺼운 배선층(170)을 통과할 수 없게 된다. 이에, 두꺼운 배선층(1710)의 형성으로 반도체 디바이스 구조(1700)의 수율이 향상된다.
도 18a는 일부 실시형태에 따른 반도체 디바이스 구조(1800)의 단면도이다. 도 18b는 일부 실시형태에 따른, 반도체 디바이스 구조(1800)의 니켈층(230), 전도성 링 구조(R1), 및 배선층(132) 일부의 상면도이다.
도 18a와 도 18b에 도시하는 바와 같이, 반도체 디바이스 구조(1800)는, 일부 실시형태에 따라 전도성 링 구조(R1, R2, R3)를 더 포함하는 것을 제외하고는 반도체 디바이스 구조(1300)와 유사하다.
전도성 링 구조(R1)는 일부 실시형태에 따라 유전체층(120) 내에 그리고 배선층(132) 위에 형성된다. 전도성 링 구조(R1)는 일부 실시형태에 따라 배선층(132)과 접속된다. 전도성 링 구조(R2)는 일부 실시형태에 따라 유전체층(120) 내에 그리고 배선층(132, 134) 사이에 형성된다.
전도성 링 구조(R2)는 일부 실시형태에 따라 배선층(132, 134)과 접속된다. 전도성 링 구조(R3)는 일부 실시형태에 따라 유전체층(120) 내에 그리고 배선층(134, 136) 사이에 형성된다. 전도성 링 구조(R3)는 일부 실시형태에 따라 배선층(134, 136)과 접속된다. 전도성 링 구조(R1, R2, R3)와 배선층(132, 134)은 일부 실시형태에 따라 동일한 재료로 이루어진다.
전도성 링 구조(R1, R2, R3)와 배선층(132, 134)은 일부 실시형태에 따라 각각 개구부(P1, P2, P3, 132a, 134a)를 갖는다. 개구부(P1, P2, P3, 132a, 134a)는 일부 실시형태에 따라 서로 접속된다. 니켈층(230)이 일부 실시형태에 따라 개구부(P1, P2, P3, 132a, 134a) 내로 더욱 연장된다. 전도성 링 구조(R1, R2, R3)와 배선층(132, 134)은 일부 실시형태에 따라 동일한 재료로 이루어진다.
전도성 링 구조(R1, R2, R3)와 배선층(132, 134)은 일부 실시형태에 따라 함께 전기도금액(니켈층(230)을 형성하기 위함)이 유전체층(120)으로 확산되는 것을 막는다. 이에, 일부 실시형태에 따라 반도체 디바이스 구조(1800)의 수율이 향상된다.
도 19는 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 9에 도시하는 바와 같이, 반도체 디바이스 구조(1900)는, 일부 실시형태에 따라, 반도체 디바이스 구조(1900)가 금층(240)을 본딩 패드(320)에 접속시키는 전도성 와이어(310)를 더 포함하고, 반도체 디바이스 구조(1900)가 전도성 범프(410)를 가지지 않는 것을 제외하고는 도 17의 반도체 디바이스 구조(1700)와 유사하다.
일부 실시형태에 있어서, 본딩 패드(320)는 기판(330) 위에 위치한다. 본딩 패드(320)는 일부 실시형태에 따라, 구리 또는 알루미늄 등의 전도성 재료를 포함한다. 기판(330)은 반도체 재료, 합성수지 재료, 금속 재료, 유리 재료, 세라믹 재료, 또는 다른 적절한 재료를 포함한다.
일부 실시형태에 있어서, 점착층(340)이 반도체 기판(250)과 기판(330) 사이에 형성된다. 점착층(340)은 일부 실시형태에 따라 폴리머 재료를 포함한다. 일부 다른 실시형태에서는, 반도체 기판(250)이 기판(330) 위에 없다.
도 20은 일부 실시형태에 따른 반도체 디바이스 구조의 단면도이다. 도 20에 도시하는 바와 같이, 반도체 디바이스 구조(2000)는, 일부 실시형태에 따라, 반도체 디바이스 구조(2000)가 금층(240)을 본딩 패드(320)에 접속시키는 전도성 와이어(310)를 더 포함하고, 반도체 디바이스 구조(2000)가 전도성 범프(410)를 가지지 않는 것을 제외하고는 도 18a의 반도체 디바이스 구조(1800)와 유사하다.
일부 실시형태에 있어서, 본딩 패드(320)는 기판(330) 위에 위치한다. 본딩 패드(320)는 일부 실시형태에 따라, 구리 또는 알루미늄 등의 전도성 재료를 포함한다. 기판(330)은 반도체 재료, 합성수지 재료, 금속 재료, 유리 재료, 세라믹 재료, 또는 다른 적절한 재료를 포함한다.
일부 실시형태에 있어서, 점착층(340)이 반도체 기판(250)과 기판(330) 사이에 형성된다. 점착층(340)은 일부 실시형태에 따라 폴리머 재료를 포함한다. 일부 다른 실시형태에서는, 반도체 기판(250)이 기판(330) 위에 없다.
일부 실시형태에 따르면, 반도체 디바이스 구조물과 그것을 형성하는 방법이 제공된다. (반도체 디바이스 구조를 제조하는)방법은 본딩 패드 위에 니켈층을 형성하여, 그 본딩 패드가 박리되는 것을 막는다. 상기 방법은 와이어 본딩 공정 또는 볼 본딩 공정에 의해 발생하는 본딩 응력을 완화시키기 위해 니켈층 위에 금층을 형성한다. 이에, 니켈층과 금층의 형성으로, 반도체 디바이스 구조의 신뢰성이 향상된다.
일부 실시형태에 따라, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 제1 표면, 제2 표면, 및 오목부를 구비한 제1 반도체 기판을 포함한다. 제2 표면은 제1 표면의 맞은편에 있다. 오목부는 제1 반도체 기판을 통과한다. 반도체 디바이스 구조물은 제2 표면 위에 제1 배선층을 포함한다. 반도체 디바이스 구조물은 오목부 내에 제1 본딩 패드를 포함하고, 이 제1 본딩 패드는 제1 배선층에 전기적으로 접속되도록 상기 제1 배선층으로 연장된다. 반도체 디바이스 구조물은 제1 본딩 패드 위에 니켈층을 포함한다. 반도체 디바이스 구조물은 니켈층 위에 금층을 포함한다.
일부 실시형태에 따라, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 표면과 오목부를 구비한 제1 반도체 기판을 포함한다. 오목부는 제1 반도체 기판을 통과한다. 반도체 디바이스 구조물은 상기 표면 위에 제1 배선층을 포함한다. 반도체 디바이스 구조물은 오목부 내에서 제1 배선층에 연장되어 그 제1 배선층에 전기적으로 접속되는 니켈층을 포함한다. 반도체 디바이스 구조물은 니켈층 위에 금층을 포함한다.
일부 실시형태에 따라, 반도체 디바이스 구조를 형성하는 방법이 제공된다. 상기 방법은 표면을 구비한 제1 반도체 기판을 제공하는 단계를 포함한다. 상기 방법은 상기 표면 위에 제1 배선층을 형성하는 단계를 포함한다. 상기 방법은 상기 제1 반도체 기판 내에 오목부를 형성하는 단계를 포함한다. 상기 오목부는 상기 제1 배선층을 노출시키기 위해 상기 제1 반도체 기판을 통과한다. 상기 방법은 상기 오목부 내에 제1 본딩 패드를 형성하는 단계를 포함한다. 제1 본딩 패드는 상기 제1 배선층에 전기적으로 접속되도록 상기 제1 배선층으로 연장된다. 상기 방법은 상기 제1 본딩 패드 위에 니켈층을 형성하는 단계를 포함한다. 상기 방법은 상기 니켈층 위에 금층을 형성하는 단계를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 디바이스 구조물에 있어서,
    제1 표면, 제2 표면, 및 오목부를 구비한 제1 반도체 기판으로서, 상기 제2 표면은 상기 제1 표면의 맞은편에 있고, 상기 오목부는 상기 제1 반도체 기판을 통과하는 것인, 상기 제1 반도체 기판과,
    상기 제2 표면 위의 제1 배선층과,
    상기 오목부 내의 제1 본딩 패드로서, 상기 제1 본딩 패드는 상기 제1 배선층에 전기적으로 접속되도록 상기 제1 배선층으로 연장되는 것인, 상기 제1 본딩 패드와,
    상기 제1 본딩 패드 위의 니켈층과,
    상기 니켈층 위의 금층
    을 포함하는 반도체 디바이스 구조물.
  2. 제1항에 있어서,
    상기 금층을 제2 본딩 패드에 접속시키는 전도성 와이어를 더 포함하는 반도체 디바이스 구조물.
  3. 제1항에 있어서,
    상기 금층 위의 전도성 범프를 더 포함하는 반도체 디바이스 구조물.
  4. 제1항에 있어서,
    상기 제2 표면 위의 제1 유전체층으로서, 상기 제1 배선층이 상기 제1 유전체층 내에 있는, 상기 제1 유전체층과,
    상기 제1 유전체층 내에 매립되는 제2 배선층과,
    제2 반도체 기판과,
    상기 제2 반도체 기판 위에 있고 상기 제1 유전체층과 본딩되는 제2 유전체층과,
    상기 제2 유전체층 내에 매립되며 상기 제2 배선층과 본딩되는 제3 배선층
    을 더 포함하는 반도체 디바이스 구조물.
  5. 제1항에 있어서,
    상기 제2 표면 위의 제1 유전체층으로서, 상기 제1 배선층이 상기 제1 유전체층 내에 있는, 상기 제1 유전체층과,
    상기 제1 유전체층 내에 매립되는 제2 배선층과,
    제2 반도체 기판과,
    상기 제2 반도체 기판 위에 있고 상기 제1 유전체층과 본딩되는 제2 유전체층과,
    상기 제2 유전체층 내에 매립되는 제3 배선층과,
    상기 제2 배선층을 상기 제3 배선층에 전기적으로 접속시키기 위해 상기 제1 반도체 기판과 상기 제1 유전체층을 통과하는 전도성 비아 구조
    를 더 포함하는 반도체 디바이스 구조물.
  6. 제1항에 있어서,
    상기 니켈층과 상기 금층 사이의 팔라듐층을 더 포함하는 반도체 디바이스 구조물.
  7. 제1항에 있어서, 상기 니켈층과 상기 금층은 상기 제1 표면 상으로 연장되지 않는 것인 반도체 디바이스 구조물.
  8. 제1항에 있어서,
    상기 오목부 내에 충전되는 유전체 충전층을 더 포함하고, 상기 유전체 충전층은 상기 제1 본딩 패드의 일부를 노출시키는 개구부를 구비하며, 상기 니켈층과 상기 금층은 상기 개구부 내에 있는 것인 반도체 디바이스 구조물.
  9. 반도체 디바이스 구조물에 있어서,
    표면과 오목부를 구비한 제1 반도체 기판으로서, 상기 오목부는 상기 제1 반도체 기판을 통과하는 것인, 상기 제1 반도체 기판과,
    상기 표면 위의 제1 배선층과,
    상기 오목부 내의 니켈층으로서, 상기 니켈층은 상기 제1 배선층에 전기적으로 접속되도록 상기 제1 배선층으로 연장되는 것인, 상기 니켈층과,
    상기 니켈층 위의 금층
    을 포함하는 반도체 디바이스 구조물.
  10. 반도체 디바이스 구조를 형성하는 방법에 있어서,
    표면을 구비한 제1 반도체 기판을 제공하는 단계와,
    상기 표면 위에 제1 배선층을 형성하는 단계와,
    상기 제1 반도체 기판 내에 오목부를 형성하는 단계로서, 상기 오목부는 상기 제1 배선층을 노출시키기 위해 상기 제1 반도체 기판을 통과하는 것인, 상기 오목부 형성 단계와,
    상기 오목부 내에 제1 본딩 패드를 형성하는 단계로서, 상기 제1 본딩 패드는 상기 제1 배선층에 전기적으로 접속되도록 상기 제1 배선층으로 연장되는 것인, 상기 제1 본딩 패드 형성 단계와,
    상기 제1 본딩 패드 위에 니켈층을 형성하는 단계와,
    상기 니켈층 위에 금층을 형성하는 단계
    를 포함하는 반도체 디바이스 구조의 형성 방법.
KR1020160010589A 2015-08-14 2016-01-28 반도체 디바이스 구조물 및 그것의 형성 방법 KR101855570B1 (ko)

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