JP2009088193A - 貫通配線基板、半導体パッケージ及び貫通配線基板の製造方法 - Google Patents

貫通配線基板、半導体パッケージ及び貫通配線基板の製造方法 Download PDF

Info

Publication number
JP2009088193A
JP2009088193A JP2007255292A JP2007255292A JP2009088193A JP 2009088193 A JP2009088193 A JP 2009088193A JP 2007255292 A JP2007255292 A JP 2007255292A JP 2007255292 A JP2007255292 A JP 2007255292A JP 2009088193 A JP2009088193 A JP 2009088193A
Authority
JP
Japan
Prior art keywords
metal layer
layer
semiconductor substrate
hole
wiring substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007255292A
Other languages
English (en)
Other versions
JP5145000B2 (ja
Inventor
Shigeki Otsuka
茂樹 大塚
Yuuki Sudo
勇気 須藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Priority to JP2007255292A priority Critical patent/JP5145000B2/ja
Publication of JP2009088193A publication Critical patent/JP2009088193A/ja
Application granted granted Critical
Publication of JP5145000B2 publication Critical patent/JP5145000B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/162Disposition
    • H01L2924/16235Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】バリア層とシード層の境界に生じる隙間を低減して2層間の密着性を向上させ、貫通電極部分の信頼性に優れた貫通配線基板を提供する。
【解決手段】本発明に係る貫通配線基板10は、半導体基板11と、該半導体基板の一方の面側に配された電極部14と、前記半導体基板の他方の面側から一方の面側に至って配され、前記電極部の一部を露呈する貫通孔16と、前記貫通孔の内側面にシード層18を介して配された電解メッキ層19と、を少なくとも備えた貫通配線基板であって、前記シード層は、第一金属層18aと、該第一金属層に重ねて配された第二金属層18bとから構成され、前記第一金属層は、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔の開口側に向かって指向性を有することを特徴とする。
【選択図】図1

Description

本発明は貫通配線基板、半導体パッケージ及び貫通配線基板の製造方法に関する。
従来の貫通配線基板の製造方法としては、例えば次に述べるような方法が挙げられる(例えば、特許文献1参照。)。以下では、図6および図7を参照して説明する。
まず、図6(a)に示すように、ガラス板等の支持体と貼り合せをしたSi基板101上にフォトレジスト108のパターンを形成し、その後ドライエッチング法を用いてSi基板101に貫通孔107を形成する。
次に、図6(b)に示すように、フォトレジスト108を除去した後、CVD法を用いて絶縁層109を形成する。
次に、図7(a)に示すように、ドライエッチング法を用いで貫通孔107の底部に位置する絶縁層109を除去し、デバイスの電極部106を露出させた後、スパッタ法でバリア層116及び電解メッキ用のシード層117を形成する。
次に、図7(b)に示すように、電解メッキで配線層を成長させ、フォトリソグラフィ及び、ウェットエッチングを用いて配線部111を形成した後、半田バンプ112を搭載する。
しかしながら、このような従来の方法において、スパッタ法でバリア層及び電解メッキ用のシード層を形成する工程が問題となる。すなわち、スパッタを用いて貫通孔内部にバリア層及びシード層を成膜した場合、バリア層の上に形成されたシード層は柱状ではなく、島状に離散した形状をなす傾向があった。すなわち、バリア層上においてシード層が一部成長しない部分が存在するため、バリア層とシード層の間では十分な密着性を得ることが困難であった。その結果、バリア層とシード層の境界で剥離が発生し易くなり、貫通電極部分の信頼性低下や、電気的な接触抵抗の増加を引き起こす虞があった。スパッタを用いた場合におけるバリア層とシード層間の密着性低下は、以下の現象により発生するものと考えられる。以下では、図8を参照して説明する。
まず、貫通孔内にスパッタ法でバリア層を成膜しようとした場合、バリア層材料のスパッタ粒子115は、貫通孔の側壁に対して斜めに入射する。斜め方向にスパッタ粒子111が入射した場合、成長初期の膜がスパッタ粒子を遮るマスクとなって、基板にはスパッタ粒子が当り難い部分が出来る。それにより、成長した膜の表面は柱状で隙間が多く、且つ荒れた構造となる[図8(a)参照]。
このバリア層116の上に連続してシード層をスパッタ成膜した場合、バリア層116の表面形状が一部マスクとなる為、バリア層116の表面にシード層のスパッタ粒子が入り込まない部分ができてしまう。その結果、バリア層116とシード層117の境界は隙間が多い構造になり、2層間の密着性は著しく低い状態となる[図8(b)参照]。このように、スパッタ法を用いた従来のシード層の形成方法では、バリア層116とシード層117との間の構造欠陥を改善することは非常に困難であった。
特開2005−235858号公報
本発明は、このような従来の実情に鑑みて考案されたものであり、バリア層とシード層の境界に生じる隙間を低減して2層間の密着性を向上させ、貫通電極部分の信頼性に優れた貫通配線基板を提供することを第一の目的とする。
また、本発明は、バリア層とシード層の2層間の密着性の改善を図った貫通配線基板を備え、貫通電極部分の信頼性に優れた半導体パッケージを提供することを第二の目的とする。
さらに、本発明は、バリア層の表面全体に無電解めっきで形成させたシード層を行き渡らせ、バリア層とシード層の境界に生じる隙間を低減させて2層間における密着性の改善を図り、貫通電極部分の信頼性に優れた貫通配線基板の製造方法を提供することを第三の目的とする。
本発明の請求項1に記載の貫通配線基板は、半導体基板と、該半導体基板の一方の面側に配された電極部と、前記半導体基板の他方の面側から一方の面側に至って配され、前記電極部の一部を露呈する貫通孔と、前記貫通孔の内側面にシード層を介して配された電解メッキ層と、を少なくとも備えた貫通配線基板であって、前記シード層は、第一金属層と、該第一金属層に重ねて配された第二金属層とから構成され、前記第一金属層は、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔の開口側に向かって指向性を有することを特徴とする。
本発明の請求項2に記載の半導体パッケージは、半導体基板と、該半導体基板の一方の面側に配された電極部と、前記半導体基板の他方の面側から一方の面側に至って配され、前記電極部の一部を露呈する貫通孔と、前記貫通孔の内側面にシード層を介して配された電解メッキ層と、を少なくとも備え、前記シード層は、第一金属層と、該第一金属層に重ねて配された第二金属層とから構成され、前記第一金属層は、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔の開口側に向かって指向性を有する貫通配線基板、及び、前記貫通配線基板の一方の面側に樹脂を介して配された支持体、を少なくとも備えたことを特徴とする。
本発明の請求項3に記載の貫通配線基板の製造方法は、半導体基板と、該半導体基板の一方の面側に配された電極部と、前記半導体基板の他方の面側から一方の面側に至って配され、前記電極部の一部を露呈する貫通孔と、前記貫通孔の内側面にシード層を介して配された電解メッキ層と、を少なくとも備え、前記シード層は、第一金属層と、該第一金属層に重ねて配された第二金属層とから構成され、前記第一金属層は、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔の開口側に向かって指向性を有する貫通配線基板の製造方法であって、前記シード層は、スパッタ法により第一金属層を形成する第一工程、及び、該第一金属層に重なるようにメッキ法により第二金属層を形成する第二工程、により作製されることを特徴とする。
本発明の請求項4に記載の貫通配線基板の製造方法は、請求項3において、前記第一工程は、ロングスロースパッタ法又はコリメートスパッタ法を用いることを特徴とする。
本発明では、シード層を、第一金属層と、該第一金属層に重ねて配された第二金属層とから構成し、前記第一金属層は、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔の開口側に向かって指向性を有することで、第一金属層を構成する柱状形状は緻密に隣接した形態となる。ゆえに、この第一金属層の上に配された第二金属層は、これらの2層間の境界に生じる隙間が大幅に低減される。したがって、この2層間の密着性が著しく改善するので、貫通電極部分の信頼性に優れた貫通配線基板を提供することができる。
また、本発明では、第一金属層と第二金属層の密着性が向上した貫通配線基板を備え、貫通電極部分の信頼性に優れた半導体パッケージを提供することができる。
さらに、本発明では、シード層を、スパッタ法により第一金属層を形成する第一工程、及び、該第一金属層に重なるようにメッキ法により第二金属層を形成する第二工程、により作製する。ゆえに、まず第一金属層としてスパッタ法により、柱状構造を有するとともに、開口に向けて、その柱状構造が指向性を持つ被膜として形成できる。よって、第一金属層は、緻密に柱状構造が隣接した形態とすることができる。このような形態とした第一金属層の表面全域を覆うように第二金属層をメッキ法にて成膜することから、第一金属層と第二金属層の境界に生じる隙間を大幅に低減できる。したがって、2層間の密着性が改善されるので、貫通電極部分の信頼性に優れた貫通配線基板の製造方法を提供することができる。特に、前記第一工程は、ロングスロースパッタ法又はコリメートスパッタ法を用いることで、前記効果をより確実なものとすることができる。
以下、本発明に係る貫通配線基板及び半導体パッケージの一実施形態を図面に基づいて説明する。
図1(a)は、本発明の貫通配線基板の一実施形態を示す模式的な断面図であり、図1(b)は、図1(a)の貫通配線基板を構成する貫通電極のシード層部分を拡大して示す模式的な断面図である。
この貫通配線基板10は、図1(a)に示すように、半導体基板11と、該半導体基板11の一方の面側に機能素子12と、これに接続する配線部13及び電極部14が形成され、他方の表面と該電極部14を電気的に接続する貫通電極15と、を備える。貫通電極15は、前記半導体基板11の他方の面側から一方の面側に至って配され、前記電極部14の一部を露呈する貫通孔16と、前記貫通孔16の内側面に、絶縁膜17及びシード層18を介して配された電解メッキ層19から構成されている。
そして本発明の貫通配線基板10は、図1(b)に示すように、前記シード層18は、第一金属層18aと、該第一金属層18aに重ねて配された第二金属層18bとから構成され、前記第一金属層18aは、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔16の開口側に向かって指向性を有することを特徴とする。
本発明では、シード層18を構成する第一金属層18aが、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔16の開口側に向かって指向性を有することで、第一金属層18aを構成する柱状形状は緻密に隣接した形態となる。ゆえに、この第一金属層18aの上に配された第二金属層18bは、これらの2層間の境界に生じる隙間が大幅に低減される。したがって、この2層間の密着性が著しく改善するので、貫通電極部分の信頼性に優れた貫通配線基板10を提供することができる。
また、図2は、上記のような貫通配線基板10を備えた本発明の半導体パッケージの一実施例を示す模式的な断面図である。
この半導体パッケージ1は、貫通配線基板10と、前記貫通配線基板10の一方の面側に接合樹脂を介して配され、キャップ基板をなす支持体20と、が接合樹脂30を用いて接合されて構成されている。
本発明では、上述したように、貫通配線基板10において、シード層18を構成する第一金属層18aが、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔16の開口側に向かって指向性を有することで、第一金属層18aと第二金属層18bの境界に生じる隙間をなくして、2層間の密着性を向上させることができる。これにより、貫通配線基板10において貫通電極部分の信頼性を向上することができる。そして、このような貫通配線基板10を備えた本発明の半導体パッケージ1は、信頼性に優れたものとなる。
次に、貫通配線基板及び半導体パッケージの製造方法の一例について図面を用いて説明する。
図3及び図4は、本発明の半貫通配線基板の製造方法を示す断面工程図である。
まず、図3(a)に示すように、シリコン等の半導体基板11の表面に、例えば光デバイス等の所望の機能素子12や接続に必要な配線部13及び電極部14を通常の半導体製造プロセスを利用して形成する。
配線部13及び電極部14としては、例えばアルミニウム(Al)や銅(Cu)、アルミニウム−シリコン(Al−Si)合金、アルミニウム−シリコン−銅(Al−Si−Cu)合金等の導電性に優れる材料が好適に用いられるが、これらの材料は酸化されやすい性質を有している。
次に、図3(b)に示すように、半導体基板11の他方の表面にマスク5を形成する。マスク5としては例えばUV硬化型樹脂やポリイミド系感光性樹脂等を使用し、フォトリソグラフィーにより所定位置に開口部5aを設ける。ここで開口部5aは配線構造を形成するための微細孔16を搾孔するためのものであり、電極部14に対応する位置に例えば円形の小孔として形成する。
次に、図3(c)に示すように、マスク5を利用して例えば反応性イオンエッチング(Deep Reactiv Ion Etching:DRIE)法等を使用して、開口部5a位置の半導体基板11をエッチングし、微細孔16を形成する。DRIE法を用いることにより、精度の高い孔加工が可能となる。DRIE法とは、エッチングガスに六フッ化硫黄(SF)を用い、高密度プラズマによるエッチングと、側壁へのパッシベーション成膜を交互に行うことにより(Bosch プロセス)、シリコン基板を深堀エッチングするものである。その後、図3(d)に示すように、必要ならばマスク5を剥離除去する。
微細孔16は円形に限定されず、電極部14との接触面積が確保できるような大きさであれば如何なる大きさでもよく、その形状は楕円形、四角形、三角形、矩形など如何なる形状でもよい。
さらに、微細孔16を形成する方法も、DRIE法に限定されず、水酸化カリウム(KOH)水溶液などによるウェットエッチング法を用いても構わない。
次に、図3(e)に示すように、基板全面に絶縁膜17を形成する。絶縁膜17としては、酸化珪素(SiO)、窒化珪素(Si)、リンシリケートガラス(PSG)、ボロンリンシリケートガラス(BPSG)等が利用でき、半導体パッケージの使用環境に応じて適宜選択すればよい。SiOやSiはCVDを利用すれば任意の厚さに成膜できる。SiO からなる絶縁膜17を成膜するには、例えば、シランやテトラエトキシシラン(TEOS)を原料とするプラズマCVD法により形成することができる。
次に、図4(a)に示すように、ドライエッチングを利用して微細孔16の底部にある絶縁膜17を除去し、電極部14の表面の一部を露出させる。また、SiO をエッチングする場合には、四フッ化炭素(CF)を用いたReactive Ion Etching(RIE) 法を用いることができる。
次に、図4(b)に示すように、微細孔16内にシード層18を形成する。ここで本発明では、シード層18は、スパッタ法により第一金属層18aを形成する第一工程、及び、該第一金属層18aに重なるようにメッキ法により第二金属層18bを形成する第二工程、により作製される。以下、各工程について詳しく説明する。
まず、図5(a)に示すように、スパッタ法を用いて微細孔16内に第一金属層18aを形成する(第一工程)。
第一金属層18aはスパッタ法を用いて形成する。第一金属層18aの材料としては、例えばTi、TiN、TiW、Cr、Ta、TaN等が用いられる。スパッタの方法としては、ロングスロースパッタ法やコリメートスパッタ法、イオンビームスパッタ法、バイアススパッタ法等を用いることができるが、スパッタ粒子21の指向性が高いロングスロースパッタ法やコリメートスパッタ法を用いるのが好ましい。これらの方法でスパッタ粒子の指向性を高めることにより、ホール内における成膜効率を高めることが可能になる。
また、指向性の高いスパッタ粒子21を斜めにした基板に入射すると、成長初期の膜がスパッタ粒子を遮るマスクとなり易くなり、成長する膜の表面は柱状で一般的なスパッタ法を用いた場合よりも表面積が大きなものとなる。この原理を利用すると、貫通孔内の側壁に表面積が大きな第一金属層18aを成膜することが可能となる。また、第一金属層18aを成膜時の基板温度を200℃以下とすると貫通孔16表面上でのスパッタ粒子移動が少なくなり、柱状形状での膜成長がし易くなる。
これにより、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔16の開口側に向かって指向性を有する第一金属層18aが形成される。よって、第一金属層18aは、緻密に柱状構造が隣接した形態とすることができる。
次に、図5(b)に示すように、メッキ法を用いて前記第一金属層18aに重なるように第二金属層18bを形成する(第二工程)。
第一金属層18aを形成した後、第二金属層18bを、無電解メッキにより形成する。第一金属層18aの材料としては、銅等の導電材料が用いられる。
第二金属層18bの成膜方法として、一般的にはスパッタ法が用いられているが、前述の通りスパッタ法で成膜した場合では、第一金属層18aの表面荒れを第二金属層18bで十分埋めることが出来ない。よって、第一金属層18aのスパッタ成膜の後には必ず無電解メッキを行う必要がある。
上記の通り表面積を大きくした第一金属層18aと無電解メッキ法を組み合わせることにより、第一金属層と第二金属層の境界に生じる隙間を大幅に低減できる。したがって、2層間の密着性が改善されるので、貫通電極部分の信頼性を向上させることが可能となる。
次に、図4(c)に示すように、電解メッキ法を用いて微細孔16内に導電体からなる電解メッキ層19を形成する。導電体としては、電気の良導体であれば特に制限は無く、例えば電気抵抗が低い銅、アルミニウム、ニッケル、クロム、銀、錫等の他に、Au−Sn、Sn−Pb等の合金、あるいはSn基、Pb基、Au基、In基、Al基などのはんだ合金等の金属が利用できる。
以上のようにして、図1に示す半導体貫通配線基板10が得られる。
また、図2に示す半導体パッケージ1を製造するには、図4(d)に示すように、前述した半導体貫通配線基板10とキャップ材となる支持体20とを、接合樹脂30を使用して接合する。この際、機能素子12を内側にして、かつ機能素子12に接触しないようにして支持体20を被せて接合する。支持体20もシリコン等の半導体基板が利用できる。接合樹脂30としては、例えば感光性もしくは非感光性の液状樹脂(UV硬化型樹脂、可視光硬化型樹脂、赤外光硬化型樹脂、熱硬化型樹脂等)やドライフィルムが挙げられる。樹脂の種類としては、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ポリイミド樹脂等が利用でき、半導体パッケージの使用環境に応じて適宜選択すればよい。
接合樹脂30を形成するには、例えば液状樹脂を使用して印刷法により所定位置に塗布したり、ドライフィルムを貼り付けてこれをフォトリソグラフィー技術により所定位置のみ残してパターニングする方法等が利用できる。
以上のようにして、図2に示す半導体パッケージ1が得られる。
このようにして得られる貫通配線基板及び半導体パッケージは、シード層の作製において、第一金属層と第一金属層の境界に生じる隙間をなくして、2層間の密着性を向上させることができる。これにより貫通電極部分の信頼性に優れたものとなる。
以上、本発明の貫通配線基板、半導体パッケージ、及び貫通配線基板の製造方法について説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。
本発明は、貫通電極を備えた貫通配線基板、半導体パッケージ、及び貫通配線基板の製造方法に広く適用可能である。
本発明に係る貫通配線基板の一例を示す断面図である。 本発明の半導体パッケージの一例を示す断面図である。 本発明に係る貫通配線基板の製造方法の一例を工程順に示す断面図である。 図3に続く工程を順に示す断面図である。 図4(b)に示すシード層の作製方法を詳述するための断面図である。 従来の貫通配線基板の製造方法の一例を工程順に示す模断面図である。 図6に続く工程を順に示す断面図である。 図7(a)に示すシード層の作製方法を詳述するための断面図である。
符号の説明
1 半導体パッケージ、10 貫通配線基板、11 半導体基板、12 機能素子、13 配線部、14 電極部、15 貫通電極、16 貫通孔、17 絶縁膜、18 シード層、18a 第一金属層、18b 第二金属層、19 電解メッキ層、20 接合樹脂、 21 スパッタ粒子 30 支持体。

Claims (4)

  1. 半導体基板と、該半導体基板の一方の面側に配された電極部と、
    前記半導体基板の他方の面側から一方の面側に至って配され、前記電極部の一部を露呈する貫通孔と、
    前記貫通孔の内側面にシード層を介して配された電解メッキ層と、を少なくとも備えた貫通配線基板であって、
    前記シード層は、第一金属層と、該第一金属層に重ねて配された第二金属層とから構成され、前記第一金属層は、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔の開口側に向かって指向性を有することを特徴とする貫通配線基板。
  2. 半導体基板と、該半導体基板の一方の面側に配された電極部と、
    前記半導体基板の他方の面側から一方の面側に至って配され、前記電極部の一部を露呈する貫通孔と、
    前記貫通孔の内側面にシード層を介して配された電解メッキ層と、を少なくとも備え、
    前記シード層は、第一金属層と、該第一金属層に重ねて配された第二金属層とから構成され、前記第一金属層は、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔の開口側に向かって指向性を有する貫通配線基板、及び、前記貫通配線基板の一方の面側に樹脂を介して配された支持体、を少なくとも備えたことを特徴とする半導体パッケージ。
  3. 半導体基板と、該半導体基板の一方の面側に配された電極部と、
    前記半導体基板の他方の面側から一方の面側に至って配され、前記電極部の一部を露呈する貫通孔と、
    前記貫通孔の内側面にシード層を介して配された電解メッキ層と、を少なくとも備え、
    前記シード層は、第一金属層と、該第一金属層に重ねて配された第二金属層とから構成され、前記第一金属層は、柱状形状をなす被膜であり、該柱状形状が、前記貫通孔の開口側に向かって指向性を有する貫通配線基板の製造方法であって、
    前記シード層は、スパッタ法により第一金属層を形成する第一工程、及び、該第一金属層に重なるようにメッキ法により第二金属層を形成する第二工程、により作製されることを特徴とする貫通配線基板の製造方法。
  4. 前記第一工程は、ロングスロースパッタ法又はコリメートスパッタ法を用いることを特徴とする請求項3に記載の貫通配線基板の製造方法。
JP2007255292A 2007-09-28 2007-09-28 貫通配線基板、半導体パッケージ及び貫通配線基板の製造方法 Expired - Fee Related JP5145000B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007255292A JP5145000B2 (ja) 2007-09-28 2007-09-28 貫通配線基板、半導体パッケージ及び貫通配線基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007255292A JP5145000B2 (ja) 2007-09-28 2007-09-28 貫通配線基板、半導体パッケージ及び貫通配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2009088193A true JP2009088193A (ja) 2009-04-23
JP5145000B2 JP5145000B2 (ja) 2013-02-13

Family

ID=40661240

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007255292A Expired - Fee Related JP5145000B2 (ja) 2007-09-28 2007-09-28 貫通配線基板、半導体パッケージ及び貫通配線基板の製造方法

Country Status (1)

Country Link
JP (1) JP5145000B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101069287B1 (ko) 2009-04-29 2011-10-04 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
JP2013084914A (ja) * 2011-09-26 2013-05-09 Kobe Steel Ltd 配線構造およびその製造方法
JP2015082598A (ja) * 2013-10-23 2015-04-27 富士電機株式会社 半導体基板、及び、半導体基板の製造方法
US9355977B2 (en) 2012-08-31 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
JP2017011302A (ja) * 2016-10-04 2017-01-12 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
US9892995B2 (en) 2012-05-25 2018-02-13 Lapis Semiconductor Co., Ltd. Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140359A (ja) * 1991-04-19 1994-05-20 Internatl Business Mach Corp <Ibm> 金属層堆積方法
JP2005072044A (ja) * 2003-08-26 2005-03-17 Ebara Corp 配線形成装置
JP2006073787A (ja) * 2004-09-02 2006-03-16 Matsushita Electric Ind Co Ltd 半導体素子及びその製造方法
JP2007123681A (ja) * 2005-10-31 2007-05-17 Sanyo Electric Co Ltd 半導体装置、半導体装置の製造方法および実装基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140359A (ja) * 1991-04-19 1994-05-20 Internatl Business Mach Corp <Ibm> 金属層堆積方法
JP2005072044A (ja) * 2003-08-26 2005-03-17 Ebara Corp 配線形成装置
JP2006073787A (ja) * 2004-09-02 2006-03-16 Matsushita Electric Ind Co Ltd 半導体素子及びその製造方法
JP2007123681A (ja) * 2005-10-31 2007-05-17 Sanyo Electric Co Ltd 半導体装置、半導体装置の製造方法および実装基板

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101069287B1 (ko) 2009-04-29 2011-10-04 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US8217434B2 (en) 2009-04-29 2012-07-10 Hynix Semiconductor Inc. Semiconductor package having through-electrodes which are electrically connected with internal circuit patterns formed in a semiconductor chip and method for manufacturing the same
JP2013084914A (ja) * 2011-09-26 2013-05-09 Kobe Steel Ltd 配線構造およびその製造方法
US9892995B2 (en) 2012-05-25 2018-02-13 Lapis Semiconductor Co., Ltd. Semiconductor device
US10153228B2 (en) 2012-05-25 2018-12-11 Lapis Semiconductor Co., Ltd. Semiconductor device
US10580721B2 (en) 2012-05-25 2020-03-03 Lapis Semiconductor Co., Ltd. Semiconductor device
US9355977B2 (en) 2012-08-31 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
JP2015082598A (ja) * 2013-10-23 2015-04-27 富士電機株式会社 半導体基板、及び、半導体基板の製造方法
JP2017011302A (ja) * 2016-10-04 2017-01-12 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP5145000B2 (ja) 2013-02-13

Similar Documents

Publication Publication Date Title
CN101785103B (zh) 低阻抗晶圆穿孔
US8742588B2 (en) Method for making via interconnection
JP5145000B2 (ja) 貫通配線基板、半導体パッケージ及び貫通配線基板の製造方法
JP5596919B2 (ja) 半導体装置の製造方法
TWI273682B (en) Method for manufacturing wafer level chip scale package using redistribution substrate
US7022609B2 (en) Manufacturing method of a semiconductor substrate provided with a through hole electrode
JP4922891B2 (ja) 半導体装置およびその製造方法
WO2012057200A1 (ja) 貫通配線基板の製造方法及び貫通配線基板
US20100065930A1 (en) Method of etching sacrificial layer, method of manufacturing MEMS device, MEMS device and MEMS sensor
JP2008053568A (ja) 半導体装置および半導体装置の製造方法
KR100754557B1 (ko) 전자 장치의 제조 방법
TWI666737B (zh) 佈線基板、製造佈線基板之方法及電子組件裝置
JP2009515348A (ja) 非導電性または半導電性の基板に導電性ブッシングを製作する方法
JP5733990B2 (ja) 半導体装置の製造方法
JP5385452B2 (ja) 半導体装置の製造方法
TW201919149A (zh) 半導體裝置結構
JP5873145B2 (ja) 貫通配線基板の製造方法
JP2010232400A (ja) 半導体基板と半導体基板の製造方法および半導体パッケージ
US9515034B2 (en) Bond pad having a trench and method for forming
JP5119623B2 (ja) インターポーザ基板の製造方法
JP3972211B2 (ja) 半導体装置及びその製造方法
TWI811355B (zh) 用於電連接之背側連結通路結構及製造其之方法
JP2008251750A (ja) 電気接続用バンプ形成方法
US20210090947A1 (en) Semiconductor substrate and method of manufacturing the same
JP5509818B2 (ja) 配線基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100607

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120612

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120614

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121030

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121126

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151130

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5145000

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees