JP2017011302A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 238000007747 plating Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 25
- 238000004544 sputter deposition Methods 0.000 claims description 9
- 238000009713 electroplating Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 230000007547 defect Effects 0.000 claims description 2
- 238000007772 electroless plating Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 37
- 239000002184 metal Substances 0.000 description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 229910052710 silicon Inorganic materials 0.000 description 34
- 239000010703 silicon Substances 0.000 description 34
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 229910000679 solder Inorganic materials 0.000 description 9
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical compound [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 6
- 230000003628 erosive effect Effects 0.000 description 3
- 239000011259 mixed solution Substances 0.000 description 3
- 229910000029 sodium carbonate Inorganic materials 0.000 description 3
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】半導体装置1では、主面13から主面11まで半導体基板10を貫通し、主面11側に設けられた導電層16を底部に露出する貫通孔20が形成される。次に、貫通孔20の底部から貫通孔20の側面を介して主面13まで延在するシード層24が形成され、シード層24上に第1のめっき処理にて導電層26が形成される。導電層26上にレジストが形成され、現像処理にてレジストに貫通孔20を露出する開孔が形成される。このレジストをマスクにして、レジストから露出した導電層26上に第2のめっき処理にて導電層30が形成される。
【選択図】図1−5
Description
一主面と前記一主面とは反対側の他の主面と、前記他の主面側に設けられた第1の導電層とを有する半導体基板に、前記半導体基板の前記一主面から前記他の主面まで前記半導体基板を貫通し、前記第1の導電層を底部に露出する貫通孔を形成する工程と、
前記貫通孔の前記底部から前記貫通孔の側面を介して前記一主面まで延在するシード層を形成する工程と、
前記シード層上に第1のめっき処理にて第2の導電層を形成する工程と、
前記第2の導電層の表面を被覆すると共に前記貫通孔に対応する開口部を有するドライフィルムを形成する工程と、
前記開口部から露出する前記第2の導電層上に第3の導電層を形成する工程と、
を備える半導体装置の製造方法が提供される。
一主面と、前記一主面とは反対側の他の主面と、前記他の主面側に設けられた第1の導電層と、前記一主面から前記他の主面まで貫通し前記第1の導電層の底部を露出する貫通孔と、を有する半導体基板と、
前記貫通孔の前記底部から前記貫通孔の側面を介して前記一主面まで延在して設けられたシード層と、
前記シード層上に設けられた第1の導電めっき層と、
前記第2の導電層上に設けられた第2の導電めっき層と、
前記半導体基板の前記他の主面に設けられた半導体素子と、
を備える半導体装置が提供される。
図1−5(J)を参照すれば、本発明の好ましい第1の実施の形態の半導体装置1は、半導体シリコン基板10と、酸化シリコン膜12と、TiN膜14と、Al膜16と、貫通孔20と、CVD酸化膜22と、シードメタル層24と、Cuめっき層26と、Cuめっき層30と、ソルダーレジスト32とを備えている。
図6−4(I)を参照すれば、本発明の好ましい第2の実施の形態の半導体装置2は、半導体シリコン基板10と、酸化シリコン膜12と、TiN膜14と、Al膜16と、貫通孔20と、CVD酸化膜22と、シードメタル層24と、Cuめっき層30と、ソルダーレジスト32とを備えている。
12 酸化シリコン膜
14 TiN膜
16 Al膜
20 貫通孔
22 CVD酸化膜
24 シードメタル層
26 Cuめっき層
28 ドライフィルム
30 Cuめっき層
32 ソルダーレジスト
Claims (9)
- 一主面と前記一主面とは反対側の他の主面と、前記他の主面側に設けられた第1の導電層とを有する半導体基板に、前記半導体基板の前記一主面から前記他の主面まで前記半導体基板を貫通し、前記第1の導電層を底部に露出する貫通孔を形成する工程と、
前記貫通孔の前記底部から前記貫通孔の側面を介して前記一主面まで延在するシード層を形成する工程と、
前記シード層上に第1のめっき処理にて第2の導電層を形成する工程と、
前記第2の導電層の表面を被覆すると共に前記貫通孔に対応する開口部を有するドライフィルムを形成する工程と、
前記開口部から露出する前記第2の導電層上に第3の導電層を形成する工程と、
を備える半導体装置の製造方法。 - 前記ドライフィルムを形成する工程は、
前記第2の導電層上に前記ドライフィルムを形成する工程と、
現像処理にて前記貫通孔に対応する開口部を前記ドライフィルムに形成する工程と、
を備える請求項1記載の半導体装置の製造方法。 - 前記シード層は、第4の導電層と第5の導電層とからなる積層膜をスパッタで形成する請求項1記載の半導体装置の製造方法。
- 前記第3の導電層から露出する前記第2の導電層および前記シード層を除去する工程をさらに備える請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- 前記第1のめっき処理は、無電解めっき処理または電解めっき処理である請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
- 前記第3の導電層は、電解めっき処理にて形成される請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
- 前記第1のめっき処理は、前記シード層の欠陥を覆う処理である請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
- 一主面と、前記一主面とは反対側の他の主面と、前記他の主面側に設けられた第1の導電層と、前記一主面から前記他の主面まで貫通し前記第1の導電層の底部を露出する貫通孔と、を有する半導体基板と、
前記貫通孔の前記底部から前記貫通孔の側面を介して前記一主面まで延在して設けられたシード層と、
前記シード層上に設けられた第1の導電めっき層と、
前記第2の導電層上に設けられた第2の導電めっき層と、
前記半導体基板の前記他の主面に設けられた半導体素子と、
を備える半導体装置。 - 前記第1の導電めっき層よりも前記第2の導電めっき層は厚いことを特徴とする請求項8記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016196192A JP6272431B2 (ja) | 2016-10-04 | 2016-10-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016196192A JP6272431B2 (ja) | 2016-10-04 | 2016-10-04 | 半導体装置およびその製造方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012120284A Division JP6021441B2 (ja) | 2012-05-25 | 2012-05-25 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017251681A Division JP6445672B2 (ja) | 2017-12-27 | 2017-12-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017011302A true JP2017011302A (ja) | 2017-01-12 |
JP6272431B2 JP6272431B2 (ja) | 2018-01-31 |
Family
ID=57762542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016196192A Active JP6272431B2 (ja) | 2016-10-04 | 2016-10-04 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6272431B2 (ja) |
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