JP2008085237A - 貫通電極付き基板の製造方法、及び貫通電極付き基板 - Google Patents
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Abstract
【課題】容易、且つ正確な貫通孔の形成ができ、貫通電極部の導通信頼性を確保した貫通電極付き基板の製造方法、及び貫通電極付き基板を提供する。
【解決手段】少なくとも、一主面に絶縁膜が形成されたシリコン基板を、前記絶縁膜をストップ層として当該絶縁膜が露出するまでエッチングして第1の孔を形成する第1工程と、前記第1の孔内に絶縁膜を形成する第2工程と、前記絶縁膜が形成された前記第1の孔内に、電解メッキにより導電部材を充填する第3工程と、前記第1の孔に対応する部位に位置する絶縁膜を、前記シリコン基板の一主面に形成された絶縁膜側から前記導電部材が露出するまでエッチングして第2の孔を形成する第4工程と、前記第2の孔内に、電解メッキにより導電部材を充填する第5工程と、を有する貫通電極付き基板の製造方法とする。
【選択図】図1
【解決手段】少なくとも、一主面に絶縁膜が形成されたシリコン基板を、前記絶縁膜をストップ層として当該絶縁膜が露出するまでエッチングして第1の孔を形成する第1工程と、前記第1の孔内に絶縁膜を形成する第2工程と、前記絶縁膜が形成された前記第1の孔内に、電解メッキにより導電部材を充填する第3工程と、前記第1の孔に対応する部位に位置する絶縁膜を、前記シリコン基板の一主面に形成された絶縁膜側から前記導電部材が露出するまでエッチングして第2の孔を形成する第4工程と、前記第2の孔内に、電解メッキにより導電部材を充填する第5工程と、を有する貫通電極付き基板の製造方法とする。
【選択図】図1
Description
本発明は、貫通電極付き基板の製造方法、及び貫通電極付き基板に関するものである。
近年、複数の半導体チップを積み重ねたスタック構造の半導体装置や、半導体チップに他の電子部品を積み重ねたスタック構造の電子デバイスが開発されている。また、前記スタック構造の実装形態を実現するために、半導体チップの基板面に貫通電極を形成することが知られている。
前記貫通電極は、半導体基板に貫通孔を形成し、当該貫通孔内面に絶縁膜を形成して絶縁処理した上、その内面に導電部材を充填して形成されるものである。
図2は従来技術による貫通電極付き基板の製造方法を説明する図で、(a)〜(f)は、各工程における貫通電極部の状態を示す断面図である。以下、図2を参照して従来技術の貫通電極付き基板の製造方法を説明する。
(a)は孔形成工程を示す図である。
20はシリコン基板で、21はシリコン基板20の一主面に形成された絶縁膜で、例えば、シリコン酸化膜(SiO2)である。。図示していないが、前記シリコン基板20の表面上には回路パターンが形成されている。22は前記回路パターン(不図示)と接続されたアルミニウムから成るパッド部である。ここで形成しようとする貫通電極は、前記シリコン基板20の絶縁膜21上にあるパッド部22と、これに対向する反対側のシリコン基板20の面側を導通可能にしようとしたものである。
20はシリコン基板で、21はシリコン基板20の一主面に形成された絶縁膜で、例えば、シリコン酸化膜(SiO2)である。。図示していないが、前記シリコン基板20の表面上には回路パターンが形成されている。22は前記回路パターン(不図示)と接続されたアルミニウムから成るパッド部である。ここで形成しようとする貫通電極は、前記シリコン基板20の絶縁膜21上にあるパッド部22と、これに対向する反対側のシリコン基板20の面側を導通可能にしようとしたものである。
20aは前記シリコン基板20の所定位置に形成された孔で、当該孔20aは、ドライエッチングにより形成される。尚、前記孔20aの形成位置は、前記パッド部22の領域に対応する部位である。前記孔20aを形成するためのエッチング部は、フォトリソグラフィーによって形成されたマスクパターン23によって決められる。前記マスクパターン23の形成は、レジストをスピンコート法等により、前記シリコン基板20上に塗布後、所望のマスクパターン形状を有するフォトマスクを被せて前記レジストの紫外線露光を行い、露光後、現像液を用いて光の当たった部分以外の領域を除去して形成される。前記レジストの、露光、現像により除去され、シリコン基板20の面が露出した部位がエッチング部となる。以上により形成されたマスクパターン23をマスクとして、エッチングを行い孔20aが形成される。
前記マスクパターン23は孔20a形成後に除去される。また、前記孔20aは絶縁膜21がエッチングストップ層となるため、前記絶縁膜21が露出したところで終了となる。尚、図示する前記シリコン基板20の厚みは約100μmで、これに形成される孔20aの直径はφ60μm程度のごく小さな孔である。
(b)は孔内面に絶縁膜を形成する工程を示す図である。
前記(a)工程によって孔20aを形成した後、当該孔20a内壁面及び当該孔20aに臨む絶縁膜21表面に絶縁膜24を形成する。前記絶縁膜24は、CVD(Chemical Vapor Deposition)法等によって形成したもので、例えば、シリコン酸化膜(SiO2)である。
前記絶縁膜24は、後の工程で、前記孔20a内に充填される導電部材とシリコン基板20とを絶縁処理するものである。尚、前記絶縁膜24は、シリコン基板20の表面にも形成される。
前記(a)工程によって孔20aを形成した後、当該孔20a内壁面及び当該孔20aに臨む絶縁膜21表面に絶縁膜24を形成する。前記絶縁膜24は、CVD(Chemical Vapor Deposition)法等によって形成したもので、例えば、シリコン酸化膜(SiO2)である。
前記絶縁膜24は、後の工程で、前記孔20a内に充填される導電部材とシリコン基板20とを絶縁処理するものである。尚、前記絶縁膜24は、シリコン基板20の表面にも形成される。
(c)は孔底部に位置する絶縁膜を除去するためのマスクパターン形成工程を示す図である。
続いて、前記孔20aの底部に位置する前記絶縁膜24と、その下層で、積層状態となっている絶縁膜21をエッチング除去するためのマスクパターン25をフォトリソグラフィーにより形成する。前記マスクパターン25は、前記絶縁膜24表面上に、レジストをスピンコート法等により塗布し、塗布後、所望のマスクパターン形状を有するフォトマスク26を被せて前記レジストの紫外線露光を行い、露光後、現像液を用いて光の当たった部分以外の領域を除去して形成する。本工程はネガ型のフォトレジストによるものであるが、ポジ型であっても同様に形成できる。
続いて、前記孔20aの底部に位置する前記絶縁膜24と、その下層で、積層状態となっている絶縁膜21をエッチング除去するためのマスクパターン25をフォトリソグラフィーにより形成する。前記マスクパターン25は、前記絶縁膜24表面上に、レジストをスピンコート法等により塗布し、塗布後、所望のマスクパターン形状を有するフォトマスク26を被せて前記レジストの紫外線露光を行い、露光後、現像液を用いて光の当たった部分以外の領域を除去して形成する。本工程はネガ型のフォトレジストによるものであるが、ポジ型であっても同様に形成できる。
(d)は孔底部に位置する絶縁膜をエッチング除去し、貫通孔を形成する工程を示す図である。
前記(c)工程において形成した絶縁膜除去用のマスクパターン25をマスクとし、前記絶縁膜24と絶縁膜21をエッチングにより除去する。尚、前記絶縁膜24及び絶縁膜21は、いずれもシリコン酸化膜(SiO2)である。また、前記エッチングはドライエッチング、ウェットエッチングのいずれを用いても良い。こうして、孔20a底部には下層のアルミニウムから成るパッド部22の一部が露出した状態となる。続いて、前記絶縁膜除去用のマスクパターン25を除去して前記パッド部22にまで至る貫通孔が形成される。
前記(c)工程において形成した絶縁膜除去用のマスクパターン25をマスクとし、前記絶縁膜24と絶縁膜21をエッチングにより除去する。尚、前記絶縁膜24及び絶縁膜21は、いずれもシリコン酸化膜(SiO2)である。また、前記エッチングはドライエッチング、ウェットエッチングのいずれを用いても良い。こうして、孔20a底部には下層のアルミニウムから成るパッド部22の一部が露出した状態となる。続いて、前記絶縁膜除去用のマスクパターン25を除去して前記パッド部22にまで至る貫通孔が形成される。
(e)は孔内に導電部材を充填する前工程を示す図である。
導電部材の充填方法としては、種々の手法が用いられるが、小径の孔内に充填する場合は電解メッキによる手法が用いられる。
前記(d)工程によって形成された孔20a内に電解メッキ用の共通電極27をスパッタリング若しくは蒸着により形成する。前記共通電極27は、例えば、金(Au)である。その後、フォトリソグラフィーにり、前記共通電極27上に電解メッキ用のマスクパターン28を形成する。
導電部材の充填方法としては、種々の手法が用いられるが、小径の孔内に充填する場合は電解メッキによる手法が用いられる。
前記(d)工程によって形成された孔20a内に電解メッキ用の共通電極27をスパッタリング若しくは蒸着により形成する。前記共通電極27は、例えば、金(Au)である。その後、フォトリソグラフィーにり、前記共通電極27上に電解メッキ用のマスクパターン28を形成する。
(f)は孔内に導電部材を充填する工程を示す図である。
前記(e)工程により電解メッキ用の共通電極27と、電解メッキ用のマスクパターン28を形成した後、電解メッキを行い孔20a内に導電部材29を充填する。尚、前記導電部材29は、前記共通電極27と同様、金(Au)である。これにより、貫通孔内は導電部材29が充填され、シリコン基板20の一方の面側のパッド部22と導通可能な状態となる。以上の工程によって貫通電極付き基板が形成される。
前記(e)工程により電解メッキ用の共通電極27と、電解メッキ用のマスクパターン28を形成した後、電解メッキを行い孔20a内に導電部材29を充填する。尚、前記導電部材29は、前記共通電極27と同様、金(Au)である。これにより、貫通孔内は導電部材29が充填され、シリコン基板20の一方の面側のパッド部22と導通可能な状態となる。以上の工程によって貫通電極付き基板が形成される。
貫通電極付き基板の製造方法に関連するものとしては、例えば、特許文献1による製造方法が開示されている。
しかしながら、前述の従来技術による貫通電極付き基板の製造方法では、一部工程において、以下のような問題点がある。
まず、前記した(c)工程において、孔20a底部に位置する絶縁膜24及び21の一部を除去するためのマスクパターン25を形成するために、レジスト膜を前記孔20a内壁面に形成しなければならない。前述のごとく、前記孔20aの直径はφ60μm程度の小さな孔であると同時に、約100μmの厚み(深さ)を有している上、前工程において、絶縁膜24が内壁面に形成されているため、孔20aの直径はさらに小さなものとなっている。このような孔20a内にレジスト膜を均一の厚さで形成することは非常に難しい。図1(c)に示すレジスト膜(マスクパターン25)は模式的に示したもので、説明の便宜上、解り易くするために孔20aの内壁面に均一の厚みをもった状態で示しているが、実際は、図3に示すような状態で形成されてしまう。
図3は、孔内のレジスト膜形成状態を示す断面図である。30は、レジスト膜で、絶縁膜24及び21の一部を除去するためのマスクパターンを形成するためのものである。本図に示すように、前記レジスト膜30は、孔20aの開口端エッジ部で膜厚が薄い状態となり、また、孔20a底部においては膜厚が厚くなる傾向にある。このような状態では、膜厚が厚い孔20a底部へのマスクパターン形成精度が悪くなってしまう。また、膜厚の薄い孔20aの開口端エッジ部においては、本来残すべき絶縁膜24を除去してしまう虞がある。
また、前記(c)工程において形成する絶縁膜24及び21の一部を除去するためのマスクパターン25は、前記孔20a内に形成するため、必然的に、前記孔20aの直径よりも小さくなる。したがって、前記状態でエッチング除去されパッド部22が露出する部位の孔径は、さらに小さなものとなる。このようにして形成された貫通孔に導電部材29を充填しようとする場合、孔径の小さい部分への充填不良が生じ、導通確保が確実になされないという問題がある。導通確保が確実に達成されずに製造された貫通電極付き基板では、外部との接続において導通不良となる可能性がある。
そこで、本発明は、容易、且つ正確な貫通孔の形成ができ、貫通電極部の導通信頼性を確保した貫通電極付き基板の製造方法、及び貫通電極付き基板を提供することを目的とする。
少なくとも、
一主面に絶縁膜が形成されたシリコン基板を、前記絶縁膜をストップ層として当該絶縁膜が露出するまでエッチングして第1の孔を形成する第1工程と、
前記第1の孔内に絶縁膜を形成する第2工程と、
前記絶縁膜が形成された前記第1の孔内に、電解メッキにより導電部材を充填する第3工程と、
前記第1の孔に対応する部位に位置する絶縁膜を、前記シリコン基板の一主面に形成された絶縁膜側から前記導電部材が露出するまでエッチングして第2の孔を形成する第4工程と、
前記第2の孔内に、電解メッキにより導電部材を充填する第5工程と、
を有する貫通電極付き基板の製造方法とする。
一主面に絶縁膜が形成されたシリコン基板を、前記絶縁膜をストップ層として当該絶縁膜が露出するまでエッチングして第1の孔を形成する第1工程と、
前記第1の孔内に絶縁膜を形成する第2工程と、
前記絶縁膜が形成された前記第1の孔内に、電解メッキにより導電部材を充填する第3工程と、
前記第1の孔に対応する部位に位置する絶縁膜を、前記シリコン基板の一主面に形成された絶縁膜側から前記導電部材が露出するまでエッチングして第2の孔を形成する第4工程と、
前記第2の孔内に、電解メッキにより導電部材を充填する第5工程と、
を有する貫通電極付き基板の製造方法とする。
さらに、前記第2工程後、前記シリコン基板面の第1の孔上方に、外部接続用のパッド部領域を形成するためのマスクパターンを形成する工程を付加し、続く第3工程で前記マスクパターンを利用して前記導電部材の充填を行うと同時に当該導電部材に連続するパッド部を形成し、
さらに、前記第4工程後、前記シリコン基板面の第2の孔上方に、外部接続用のパッド部領域を形成するためのマスクパターンを形成する工程を付加し、続く第5工程で前記マスクパターンを利用して前記導電部材の充填を行うと同時に当該導電部材に連続するパッド部を形成する貫通電極付き基板の製造方法とする。
さらに、前記第4工程後、前記シリコン基板面の第2の孔上方に、外部接続用のパッド部領域を形成するためのマスクパターンを形成する工程を付加し、続く第5工程で前記マスクパターンを利用して前記導電部材の充填を行うと同時に当該導電部材に連続するパッド部を形成する貫通電極付き基板の製造方法とする。
前記製造方法により成る貫通電極付き基板であって、
一主面に絶縁膜が形成されたシリコン基板に、当該シリコン基板面側から前記絶縁膜にまで至る深さに形成された第1の孔と、当該第1の孔に対応する部位に位置する前記絶縁膜を除去して形成された、前記第1の孔と略同径の第2の孔と、によって貫通孔を構成し、当該貫通孔内に導電部材が充填され、前記シリコン基板の両面間を導通可能にした貫通電極付き基板とする。
一主面に絶縁膜が形成されたシリコン基板に、当該シリコン基板面側から前記絶縁膜にまで至る深さに形成された第1の孔と、当該第1の孔に対応する部位に位置する前記絶縁膜を除去して形成された、前記第1の孔と略同径の第2の孔と、によって貫通孔を構成し、当該貫通孔内に導電部材が充填され、前記シリコン基板の両面間を導通可能にした貫通電極付き基板とする。
さらに、前記導電部材は前記貫通孔内からシリコン基板の表面上に突出するよう連続して形成されており、外部接続用のパッド部を構成した貫通電極付き基板とする。
さらに、前記シリコン基板は一主面上に回路パターンが形成されており、当該回路パターンは、前記導電部材のパッド部と接続されている貫通電極付き基板とする。
一主面に絶縁膜が形成されたシリコン基板を、前記絶縁膜をストップ層として当該絶縁膜が露出するまでエッチングして第1の孔を形成し、前記第1の孔内に導電部材を充填した後、前記第1の孔に対応する部位に位置する絶縁膜を、前記シリコン基板の一主面に形成された絶縁膜側から前記導電部材が露出するまでエッチングして第2の孔を形成し、さらに、前記第2の孔内に導電部材を充填する貫通電極付き基板の製造方法としたので、孔内にレジスト膜を形成する工程がなくなり、容易、且つ正確な貫通孔の形成ができ、貫通電極部の導通信頼性を確保した貫通電極付き基板が製造できる。
一主面に絶縁膜が形成されたシリコン基板に、当該シリコン基板面側から前記絶縁膜にまで至る深さに形成された第1の孔と、当該第1の孔に対応する部位に位置する前記絶縁膜を除去して形成された、前記第1の孔と略同径の第2の孔と、によって貫通孔を構成したので、貫通孔に小径部がなくなるので、導電部材の充填が前記貫通孔全域にわたって確実にできる。よって、信頼性の高い貫通電極付き基板が得られる。
以下、本発明の貫通電極付き基板の製造方法について、図面に基づいて詳細に説明する。図1は本発明の貫通電極付き基板の製造方法を説明する図で、(a)〜(i)は各工程における貫通電極部の状態を示す断面図である。
(a)は第1の孔形成工程を示す図である。
1はシリコン基板で、2はシリコン基板1の一主面に形成された絶縁膜である。図示していないが、前記シリコン基板1は、その表面上に回路パターンが形成された基板である。
1はシリコン基板で、2はシリコン基板1の一主面に形成された絶縁膜である。図示していないが、前記シリコン基板1は、その表面上に回路パターンが形成された基板である。
1aは前記シリコン基板1の所定位置に形成された第1の孔で、当該第1の孔1aは、ドライエッチングにより形成される。前記第1の孔1aを形成するためのエッチング部は、フォトリソグラフィーによって形成されたマスクパターン3によって決められる。前記マスクパターン3の形成は、レジストをスピンコート法等により、前記シリコン基板1上に塗布後、所望のマスクパターン形状を有するフォトマスクを被せて前記レジストの紫外線露光を行い、露光後、現像液を用いて光の当たった部分以外の領域を除去して形成される。前記レジストの、露光、現像により除去され、シリコン基板1表面が露出した部位がエッチング部となる。以上により形成されたマスクパターン3をマスクとして、エッチングを行い第1の孔1aを形成する。
前記マスクパターン3は孔1a形成後に除去する。また、前記孔1aは絶縁膜2がエッチングストップ層となるため、前記絶縁膜2が露出したところで終了となる。尚、図示する前記シリコン基板1の厚みは約100μmで、これに形成される孔1aの直径はφ60μm程度のごく小さな孔である。
(b)は第1の孔内面に絶縁膜を形成する工程を示す図である。
前記(a)工程によって孔1aを形成した後、当該孔1a内壁面に絶縁膜4を形成する。前記絶縁膜4は、CVD(Chemical Vapor Deposition)法等によって形成したもので、例えば、シリコン酸化膜(SiO2)である。
絶縁膜4は、後の工程で、前記孔1a内に充填される導電部材とシリコン基板1とを絶縁処理するためのものである。
前記(a)工程によって孔1aを形成した後、当該孔1a内壁面に絶縁膜4を形成する。前記絶縁膜4は、CVD(Chemical Vapor Deposition)法等によって形成したもので、例えば、シリコン酸化膜(SiO2)である。
絶縁膜4は、後の工程で、前記孔1a内に充填される導電部材とシリコン基板1とを絶縁処理するためのものである。
(c)は第1の孔内に導電部材を充填する前工程を示す図である。
導電部材の充填方法は、種々の手法が用いられるが、小径の孔内に充填する場合は電解メッキによる手法を用いる。
前記(b)工程によって形成された第1の孔1a内に電解メッキ用の共通電極5(例えば、金(Au))をスパッタリング若しくは蒸着により形成する。その後、電解メッキ用のマスクパターン6を形成する。マスクパターン形成は、フォトリソグラフィーによる。尚、電解メッキ用のマスクパターン6は、前記シリコン基板1の表面上に外部接続用のパッド部を同時に形成するようなパターン形状とすることも可能である。この場合、パッド部サイズは任意に設定可能である。本実施形態においては、外部接続用のパッド部を形成するため、孔1a上方に前記孔1aの孔サイズよりも幅を持たせたマスクパターン6としている。
導電部材の充填方法は、種々の手法が用いられるが、小径の孔内に充填する場合は電解メッキによる手法を用いる。
前記(b)工程によって形成された第1の孔1a内に電解メッキ用の共通電極5(例えば、金(Au))をスパッタリング若しくは蒸着により形成する。その後、電解メッキ用のマスクパターン6を形成する。マスクパターン形成は、フォトリソグラフィーによる。尚、電解メッキ用のマスクパターン6は、前記シリコン基板1の表面上に外部接続用のパッド部を同時に形成するようなパターン形状とすることも可能である。この場合、パッド部サイズは任意に設定可能である。本実施形態においては、外部接続用のパッド部を形成するため、孔1a上方に前記孔1aの孔サイズよりも幅を持たせたマスクパターン6としている。
(d)は第1の孔内に導電部材を充填する工程を示す図である。
前記電解メッキ用の共通電極5が形成され、電解メッキ用のマスクパターン6が形成された後、電解メッキを行い第1の孔1a内に導電部材7(例えば、金(Au))を充填する。以上の工程により、前記第1の孔1a内の導電部材7の充填が完了する。その後、マスクパターン6とその下の共通電極5の不要な部分を除去する。このようにして、前記シリコン基板1表面上には前記導電部材7に連続する外部接続用のパッド部7aも形成される。
前記電解メッキ用の共通電極5が形成され、電解メッキ用のマスクパターン6が形成された後、電解メッキを行い第1の孔1a内に導電部材7(例えば、金(Au))を充填する。以上の工程により、前記第1の孔1a内の導電部材7の充填が完了する。その後、マスクパターン6とその下の共通電極5の不要な部分を除去する。このようにして、前記シリコン基板1表面上には前記導電部材7に連続する外部接続用のパッド部7aも形成される。
(e)は第2の孔を形成する前工程を示す図である。
8は、第2の孔を形成するための、フォトリソグラフィーによって形成されたマスクパターンである。前記マスクパターン8の形成は、レジストをスピンコート法等により、前記シリコン基板1上に塗布後、所望のマスクパターン形状を有するフォトマスクを被せて前記レジストの紫外線露光を行い、露光後、現像液を用いて光の当たった部分以外の領域を除去して形成する。前記レジストの、露光、現像により除去され、絶縁膜2の表面が露出した部位をエッチング部とする。尚、本工程より、図面の上下の位置関係が逆になるのが本来であるが、(a)工程からの説明の流れ上、そのままの位置関係で説明する。
8は、第2の孔を形成するための、フォトリソグラフィーによって形成されたマスクパターンである。前記マスクパターン8の形成は、レジストをスピンコート法等により、前記シリコン基板1上に塗布後、所望のマスクパターン形状を有するフォトマスクを被せて前記レジストの紫外線露光を行い、露光後、現像液を用いて光の当たった部分以外の領域を除去して形成する。前記レジストの、露光、現像により除去され、絶縁膜2の表面が露出した部位をエッチング部とする。尚、本工程より、図面の上下の位置関係が逆になるのが本来であるが、(a)工程からの説明の流れ上、そのままの位置関係で説明する。
(f)は第2の孔を形成する工程を示す図である。
前記(e)工程により形成されたマスクパターン8をマスクとして、絶縁膜2及びその下層に位置する絶縁膜4をエッチングにより除去し、第2の孔1bを形成する。これにより、前記導電部材7(正確には、共通電極5)を露出させる。その後、マスクパターン8は除去する。尚、ここで形成する第2の孔1bの径は、前記第1の孔1aの径とほぼ同径で形成することができる。
前記(e)工程により形成されたマスクパターン8をマスクとして、絶縁膜2及びその下層に位置する絶縁膜4をエッチングにより除去し、第2の孔1bを形成する。これにより、前記導電部材7(正確には、共通電極5)を露出させる。その後、マスクパターン8は除去する。尚、ここで形成する第2の孔1bの径は、前記第1の孔1aの径とほぼ同径で形成することができる。
(g)は第2の孔内に導電部材を充填する前工程を示す図である。
前記(f)工程によって形成された第2の孔1b内に電解メッキ用の共通電極9をスパッタリング若しくは蒸着により形成する。
前記(f)工程によって形成された第2の孔1b内に電解メッキ用の共通電極9をスパッタリング若しくは蒸着により形成する。
(h)は第2の孔内に導電部材充填用のマスクパターン形成工程を示す図である。
電解メッキ用の共通電極9形成後、続いて、電解メッキ用のマスクパターン10を形成する。マスクパターン形成は、フォトリソグラフィーによる。尚、電解メッキ用のマスクパターン10は、前記シリコン基板1の表面上に外部接続用のパッド部を同時に形成するようなパターン形状とすることも可能である。この場合、パッド部サイズは任意に設定可能である。本実施形態においては、外部接続用のパッド部を形成するため、孔1b上方に前記孔1bの孔サイズよりも幅を持たせたマスクパターン10としている。
電解メッキ用の共通電極9形成後、続いて、電解メッキ用のマスクパターン10を形成する。マスクパターン形成は、フォトリソグラフィーによる。尚、電解メッキ用のマスクパターン10は、前記シリコン基板1の表面上に外部接続用のパッド部を同時に形成するようなパターン形状とすることも可能である。この場合、パッド部サイズは任意に設定可能である。本実施形態においては、外部接続用のパッド部を形成するため、孔1b上方に前記孔1bの孔サイズよりも幅を持たせたマスクパターン10としている。
(i)第2の孔内に導電部材を充填する工程を示す図である。
前記電解メッキ用の共通電極9が形成され、電解メッキ用のマスクパターン10が形成された後、電解メッキを行い第1の孔1b内に導電部材11を充填する。尚、共通電極9及び導電部材11は、例えば、金(Au)である。以上の工程により、前記第2の孔1b内への導電部材11の充填が完了する。その後、マスクパターン10と、その下の共通電極9の不要部分を除去する。尚、前記シリコン基板1表面上には前記導電部材11に連続する外部接続用のパッド部11aも形成される。また、前記パッド部11aは、図示しない回路パターンと接続するように任意の形状、サイズで形成可能である。
前記電解メッキ用の共通電極9が形成され、電解メッキ用のマスクパターン10が形成された後、電解メッキを行い第1の孔1b内に導電部材11を充填する。尚、共通電極9及び導電部材11は、例えば、金(Au)である。以上の工程により、前記第2の孔1b内への導電部材11の充填が完了する。その後、マスクパターン10と、その下の共通電極9の不要部分を除去する。尚、前記シリコン基板1表面上には前記導電部材11に連続する外部接続用のパッド部11aも形成される。また、前記パッド部11aは、図示しない回路パターンと接続するように任意の形状、サイズで形成可能である。
前述の(a)〜(i)工程からなる本発明の貫通電極基板の製造方法においては、孔内にレジスト膜を形成する工程を要しないので、正確な貫通孔の形成ができると共に、貫通電極部の導通信頼性を確保した貫通電極付き基板が製造できる。
また、本発明の製造方法により製造された貫通電極付き基板は、第1の孔1aと第2の孔1bはシリコン基板1の各々の面からそれぞれ形成されるので、孔径を同等に形成できる。よって、孔内に径小となる部位を有しないので、導電部材の充填不良等の問題がなく導通良好な貫通電極付き基板が得られる。
また、本発明の製造方法によれば、外部接続用のパッド部を、後で形成できるため、従来の構成のように、事前に形成されたパッド部位置をターゲットに孔位置を決めなくとも、ある程度、任意の位置に形成することが可能になる。また、事前に形成されたパッド部位置をターゲットに貫通孔を形成する際に本発明の製造方法を用いることも、もちろん可能である。
1 シリコン基板
1a 第1の孔
1b 第2の孔
2 絶縁膜
3 マスクパターン
4 絶縁膜
5 共通電極
6 マスクパターン
7 導電部材
7a パッド部
8 マスクパターン
9 共通電極
10 マスクパターン
11 導電部材
11a パッド部
20 シリコン基板
20a 孔
21 絶縁膜
22 パッド部
23 マスクパターン
24 絶縁膜
25 マスクパターン
26 フォトマスク
27 共通電極
28 マスクパターン
29 導電部材
30 レジスト膜
1a 第1の孔
1b 第2の孔
2 絶縁膜
3 マスクパターン
4 絶縁膜
5 共通電極
6 マスクパターン
7 導電部材
7a パッド部
8 マスクパターン
9 共通電極
10 マスクパターン
11 導電部材
11a パッド部
20 シリコン基板
20a 孔
21 絶縁膜
22 パッド部
23 マスクパターン
24 絶縁膜
25 マスクパターン
26 フォトマスク
27 共通電極
28 マスクパターン
29 導電部材
30 レジスト膜
Claims (5)
- 少なくとも、
一主面に絶縁膜が形成されたシリコン基板を、前記絶縁膜をストップ層として当該絶縁膜が露出するまでエッチングして第1の孔を形成する第1工程と、
前記第1の孔内に絶縁膜を形成する第2工程と、
前記絶縁膜が形成された前記第1の孔内に、電解メッキにより導電部材を充填する第3工程と、
前記第1の孔に対応する部位に位置する絶縁膜を、前記シリコン基板の一主面に形成された絶縁膜側から前記導電部材が露出するまでエッチングして第2の孔を形成する第4工程と、
前記第2の孔内に、電解メッキにより導電部材を充填する第5工程と、
を有することを特徴とする貫通電極付き基板の製造方法。 - 前記第2工程後、前記シリコン基板面の第1の孔上方に、外部接続用のパッド部領域を形成するためのマスクパターンを形成する工程を付加し、続く第3工程で前記マスクパターンを利用して前記導電部材の充填を行うと同時に当該導電部材に連続するパッド部を形成し、
さらに、前記第4工程後、前記シリコン基板面の第2の孔上方に、外部接続用のパッド部領域を形成するためのマスクパターンを形成する工程を付加し、続く第5工程で前記マスクパターンを利用して前記導電部材の充填を行うと同時に当該導電部材に連続するパッド部を形成することを特徴とする請求項1に記載の貫通電極付き基板の製造方法。 - 前記請求項1又は2の製造方法により成る貫通電極付き基板であって、
一主面に絶縁膜が形成されたシリコン基板に、当該シリコン基板面側から前記絶縁膜にまで至る深さに形成された第1の孔と、当該第1の孔に対応する部位に位置する前記絶縁膜を除去して形成された、前記第1の孔と略同径の第2の孔と、によって貫通孔を構成し、当該貫通孔内に導電部材が充填され、前記シリコン基板の両面間を導通可能にしたことを特徴とする貫通電極付き基板。 - 前記導電部材は前記貫通孔内からシリコン基板の表面上に突出するよう連続して形成されており、外部接続用のパッド部を構成していることを特徴とする請求項3に記載の貫通電極付き基板。
- 前記シリコン基板は一主面上に回路パターンが形成されており、当該回路パターンは、前記導電部材のパッド部と接続されていることを特徴とする請求項4に記載の貫通電極付き基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006266202A JP2008085237A (ja) | 2006-09-29 | 2006-09-29 | 貫通電極付き基板の製造方法、及び貫通電極付き基板 |
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JP2008085237A true JP2008085237A (ja) | 2008-04-10 |
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JP (1) | JP2008085237A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101215648B1 (ko) | 2011-02-11 | 2012-12-26 | 에스케이하이닉스 주식회사 | 반도체 칩 및 그 제조방법 |
-
2006
- 2006-09-29 JP JP2006266202A patent/JP2008085237A/ja active Pending
Cited By (2)
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KR101215648B1 (ko) | 2011-02-11 | 2012-12-26 | 에스케이하이닉스 주식회사 | 반도체 칩 및 그 제조방법 |
US8669642B2 (en) | 2011-02-11 | 2014-03-11 | SK Hynix Inc. | Semiconductor chip and fabricating method thereof |
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