CN113841242A - 摄像装置 - Google Patents

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CN113841242A
CN113841242A CN202080034711.4A CN202080034711A CN113841242A CN 113841242 A CN113841242 A CN 113841242A CN 202080034711 A CN202080034711 A CN 202080034711A CN 113841242 A CN113841242 A CN 113841242A
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pixel
wiring
image pickup
transistor
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CN202080034711.4A
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河本健芳
中沟正彦
小野俊明
山下知宪
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Original Assignee
Sony Semiconductor Solutions Corp
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Abstract

根据实施方案的摄像装置包括第一基板、第二基板、配线和沟槽。所述第一基板包含像素，所述像素分别具有光电二极管和保持由所述光电二极管转换的电荷的浮动扩散部。所述第二基板包括用于根据由像素中的所述浮动扩散部保持的电荷读取像素信号的像素电路，所述第二基板堆叠在所述第一基板上。所述配线在堆叠方向上贯穿所述第一基板和所述第二基板，并且在所述第一基板中的所述浮动扩散部和所述第二基板的所述像素电路中的放大晶体管之间建立电连接。所述沟槽至少形成在所述第二基板中以与所述配线平行地延伸，所述沟槽的深度等于或大于所述第二基板中的半导体层的厚度。

Description

摄像装置
技术领域
本发明涉及摄像装置。
背景技术
在相关技术中，通过引入精细加工和提高安装密度，已经实现了具有二维结构的摄像装置的每像素面积的小型化。近年来，为了实现摄像装置的进一步小型化和像素的高密度化，已经研发出具有三维结构的摄像装置。在具有三维结构的摄像装置中，例如，具有多个传感器像素的半导体基板和具有用于处理由各传感器像素获得的信号的信号处理电路的半导体基板彼此堆叠。
引用列表
专利文献
专利文献1：日本专利公开第2010-245506号公报
发明内容
发明要解决的技术问题
顺便提及，在具有三维结构的摄像装置中，在堆叠三层半导体芯片的情况下，不可能在前表面侧的表面之间接合所有半导体基板。在随意地堆叠三层半导体基板的情况下，由于半导体基板彼此电连接的结构，因此存在芯片尺寸增加或每像素面积的小型化受到阻碍的可能性。因此，期望提供一种具有与以前相同的芯片尺寸并且不妨碍每像素面积的小型化的具有三层结构的摄像装置。
此外，在不限于三层结构的情况下，摄像装置使用作为FD配线的连接通孔(connection via)连接像素中的浮动扩散部(floating diffusion)和像素电路的放大晶体管的栅极。在精细像素中，FD配线的连接通孔的区域面积约为45％。因此，由于减小了像素电路的有效区域，因此无法扩大放大晶体管的布置面积。
技术问题的解决方案
为了解决上述问题，根据实施方案的摄像装置包括第一基板、第二基板、配线和沟槽。第一基板包括像素，所述像素具有光电二极管和保持由所述光电二极管转换的电荷的浮动扩散部。第二基板包括根据保持在所述像素的所述浮动扩散部中的电荷来读取像素信号的像素电路，并且堆叠在所述第一基板上。所述配线在堆叠方向上穿透所述第一基板和所述第二基板，并且将所述第一基板中的所述浮动扩散部电连接至所述第二基板的所述像素电路中的放大晶体管。所述沟槽至少形成在所述第二基板中，与所述配线平行地延伸，并且具有等于或大于所述第二基板中的半导体层的厚度的深度。
发明的有益效果
通过减小配线的寄生电容，能够提高电荷-电压转换效率。
附图说明
图1是示出了根据本发明的实施方案的摄像装置的功能构造的示例的框图。
图2是示出了图1所示的摄像装置的示意性构造的示意性平面图。
图3是示出了沿着图2所示的线III-III'的截面构造的示意图。
图4是图1所示的像素共用单元的等效电路图。
图5是示出了多个像素共用单元与多条垂直信号线之间的连接状态的示例的图。
图6是示出了图3所示的摄像装置的具体构造的示例的示意性截面图。
图7A是示出了图6所示的第一基板的主要部分的平面构造的一个示例的示意图。
图7B是示出了焊盘部连同图7A所示的第一基板的主要部分一起的平面构造的示意图。
图8是示出了图6所示的第二基板(半导体层)的平面构造的示例的示意图。
图9是示出了像素电路和第一基板的主要部分连同图6所示的第一配线层一起的平面构造的示例的示意图。
图10是示出了图6所示的第一配线层和第二配线层的平面构造的示例的示意图。
图11是示出了图6所示的第二配线层和第三配线层的平面构造的示例的示意图。
图12是示出了图6示出的第三配线层和第四配线层的平面构造的示例的示意图。
图13是用于说明到图3所示的摄像装置的输入信号的路径的示意图。
图14是用于说明图3所示的摄像装置的像素信号的信号路径的示意图。
图15是示出了图8所示的第二基板(半导体层)的平面构造的变形例的示意图。
图16是示出了第一配线层和第一基板的主要部分连同图15所示的像素电路一起的平面构造的示意图。
图17是示出了第二配线层连同图16所示的第一配线层一起的平面构造的示例的示意图。
图18是示出了第三配线层连同图17所示的第二配线层一起的平面构造的示例的示意图。
图19是示出了第四配线层连同图18所示的第三配线层一起的平面构造的示例的示意图。
图20是示出了图7A所示的第一基板的平面构造的变形例的示意图。
图21是示出了堆叠在图20所示的第一基板上的第二基板(半导体层)的平面构造的示例的示意图。
图22是示出了第一配线层连同图21所示的像素电路一起的平面构造的示例的示意图。
图23是示出了第二配线层连同图22所示的第一配线层一起的平面构造的示例的示意图。
图24是示出了第三配线层连同图23所示的第二配线层一起的平面构造的示例的示意图。
图25是示出了第四配线层连同图24所示的第三配线层一起的平面构造的示例的示意图。
图26是示出了图20所示的第一基板的平面构造的另一示例的示意图。
图27是示出了堆叠在图26所示的第一基板上的第二基板(半导体层)的平面构造的示例的示意图。
图28是示出了第一配线层连同图27所示的像素电路一起的平面构造的示例的示意图。
图29是示出了第二配线层连同图28所示的第一配线层一起的平面构造的示例的示意图。
图30是示出了第三配线层连同图29所示的第二配线层一起的平面构造的示例的示意图。
图31是示出了第四配线层连同图30所示的第三配线层一起的平面构造的示例的示意图。
图32是示出了图3所示的摄像装置的另一示例的示意性截面图。
图33是用于说明到图32所示的摄像装置的输入信号的路径的示意图。
图34是用于说明图32所示的摄像装置的像素信号的信号路径的示意图。
图35是示出了图6所示的摄像装置的另一示例的示意性截面图。
图36是示出了图4所示的等效电路的另一示例的图。
图37是示出了图7A等所示的像素隔离部的另一示例的示意性平面图。
图38是示出了第2-1实施方案的摄像装置中的像素共用单元的构造示例的等效电路图。
图39是示出了第2-1实施方案的第一基板和第二基板的堆叠结构的示例的示意性截面图。
图40是示出了第一基板和第二基板的堆叠结构的示例的示意图。
图41是示出了第二基板的表面上的沟槽T1的排布构成的示例的示意图。
图42是示出了第二基板的表面上的沟槽T2的排布构成的示例的示意图。
图43是示出了第二基板的表面上的沟槽T3的排布构成的示例的示意图。
图44是示出了第二基板的表面上的沟槽T4的排布构成的示例的示意图。
图45是示出了第2-2实施方案的第一基板和第二基板的堆叠结构的示例的示意性截面图。
图46A是示出了第二基板的表面上的沟槽T5的排布构成的示例的示意图。
图46B是示出了第二基板的表面上的沟槽T10的排布构成的示例的示意图。
图46C是示出了第二基板的表面上的沟槽T11的排布构成的示例的示意图。
图46D是示出了第二基板的表面上的沟槽T12的排布构成的示例的示意图。
图46E是示出了第二基板的表面上的沟槽T13的排布构成的示例的示意图。
图46F是示出了第二基板的表面上的沟槽T14的排布构成的示例的示意图。
图46G是示出了第二基板的表面上的沟槽T15的排布构成的示例的示意图。
图46H是示出了第二基板的表面上的沟槽T16的排布构成的示例的示意图。
图47是示出了沟槽T5的示意性截面形状的示例的示意图。
图48A是示出了第2-3实施方案的摄像装置的像素共用单元的构造示例的等效电路图。
图48B是示出了第2-3实施方案的摄像装置的像素共用单元的构造的另一示例的等效电路图。
图49是示出了第2-3实施方案的第一基板和第二基板的堆叠结构的示例的示意性截面图。
图50A是示出了第3-1实施方案的第二基板的多个像素电路的构造的示例的等效电路图。
图50B是第一方面的列信号处理单元的示意性构造框图。
图50C是第二方面的列信号处理单元的示意性构造框图。
图50D是比较器的第一构造示例的说明图。
图50E是比较器的第二构造示例的说明图。
图50F是比较器的第三构造示例的说明图。
图50G是第三方面的列信号处理单元的示意性构造框图。
图50H是第三方面的比较器的构造示例的说明图。
图50I是第四方面的列信号处理单元的示意性构造框图。
图50J是前置电路(pre-circuit)的构造示例的说明图。
图51是示出了第3-1实施方案的第一基板和第二基板的堆叠结构的示例的示意性截面图。
图52是示出了像素电路的平面构造的示例的示意图。
图53是示出了FD配线FDL和屏蔽配线SL2与图52所示的像素电路的前表面重叠的平面构造的示例的示意图。
图54是示出了第3-2实施方案的第一基板和第二基板的堆叠结构的示例的示意性截面图。
图55是示出了第3-3实施方案的第二基板的多个像素电路的构造示例的等效电路图。
图56是示出了第3-4实施方案的全局快门模式摄像装置的像素共用单元的构造的示例的等效电路图。
图57是示出了第3-5实施方案的存储保持型全局快门模式摄像装置的像素共用单元的构造示例的等效电路图。
图58是示出了包括根据上述实施方案及其变形例的摄像装置的摄像系统的示意性构造的示例的图。
图59是示出了图58所示的摄像系统的摄像过程的示例的图。
图60是示出了车辆控制系统的示意性构造的示例的框图。
图61是示出了车外信息检测单元和摄像单元的安装位置的示例的说明图。
图62是示出了内窥镜手术系统的示意性构造的图。
图63是示出了相机头和CCU的功能性配置的示例的框图。
具体实施方案
下文中，将参考附图详细说明本发明的实施方案。注意，在以下实施方案中，相同的部分由相同的附图标记表示，并且将省略多余的说明。
下文中，将参照附图详细说明用于实施本发明的方案。注意，将按以下顺序给出说明。
1.第1实施方案(具有三个基板堆叠结构的摄像装置)
2.第1变形例(平面构造的第一示例)
3.第2变形例(平面构造的第二示例)
4.第3变形例(平面构造的第三示例)
5.第4变形例(基板之间的接触部设置在像素阵列部的中心部分的示例)
6.第5变形例(包括平面传输晶体管的示例)
7.第6变形例(一个像素连接至一个像素电路的示例)
8.第7变形例(像素隔离部的构造示例)
9.第2实施方案
9.1 第2实施方案要解决的问题
9.2 第2实施方案的概述
9.3 第2-1实施方案的具体示例
9.3.1 第2-1实施方案的构造
9.3.2 第2-1实施方案的操作和效果
9.3.3 第2-1实施方案的变形例
9.4 第2-2实施方案的具体示例
9.4.1 第2-2实施方案的构造
9.4.2 第2-2实施方案的操作和效果
9.5 第2-3实施方案的具体示例
9.5.1 第2-3实施方案的构造
9.5.2 第2-3实施方案的操作及效果
10.第3实施方案
10.1 第3实施方案要解决的问题
10.2 第3实施方案的概述
10.3 第3-1实施方案的具体示例
10.3.1 第3-1实施方案的构造
10.3.2 第3-1实施方案的操作及效果
10.4 第3-2实施方案的具体示例
10.4.1 第3-2实施方案的构造
10.4.2 第3-2实施方案的操作及效果
10.5 第3-3实施方案的具体示例
10.5.1 第3-3实施方案的构造
10.5.2 第3-3实施方案的操作及效果
10.6 第3-4实施方案的具体示例
10.6.1 第3-4实施方案的构造
10.6.2 第3-4实施方案的操作及效果
10.7 第3-5实施方案的具体示例
10.7.1 第3-5实施方案的构造
10.7.2 第3-5实施方案的操作及效果
11.应用示例(摄像系统)
12.应用示例
<1.第一实施方案>
[摄像装置1的功能构成]
图1是示出了根据本发明实施方案的摄像装置(摄像装置1)的功能构成的示例的框图。
例如，图1的摄像装置1包括输入单元510A、行驱动单元520、时序控制单元530、像素阵列部540、列信号处理单元550、图像信号处理单元560和输出单元510B。
在像素阵列部540中，像素541被重复地布置成阵列。更具体地，包括多个像素的像素共用单元539是重复单元，并且像素共用单元539重复布置成由行方向和列方向组成的阵列。在本说明书中，为了方便，可以将行方向称为H方向，并且可以将与行方向垂直的列方向称为V方向。在图1的示例中，一个像素共用单元539包括四个像素(像素541A、像素541B、像素541C和像素541D)。像素541A、像素541B、像素541C和像素541D中的各者具有光电二极管PD(稍后说明的图6等中示出)。像素共用单元539是共用一个像素电路(稍后说明的图4的像素电路210)的单元。换言之，针对每4个像素(像素541A、像素541B、像素541C、像素541D)设置1个像素电路(稍后说明的像素电路210)。像素电路以分时方式运作，以便依序地读取像素541A、像素541B、像素541C及像素541D中各者的像素信号。例如，像素541A、像素541B、像素541C和像素541D布置成2行×2列。在像素阵列部540中，与像素541A、像素541B、像素541C和像素541D一起设置有多条行驱动信号线542和多条垂直信号线(列读取线)543。行驱动信号线542驱动像素阵列部540中的在行方向上并排布置的并且在多个像素共用单元539中的各者中包括的像素541。在像素共用单元539中，在行方向上并排布置的各个像素被驱动。如参照图4稍后将详述地，像素共用单元539设置有多个晶体管。为了驱动多个晶体管中的各者，多条行驱动信号线542连接至一个像素共用单元539。像素共用单元539连接至垂直信号线(列读取线)543。通过垂直信号线(列读取线)543从包括在像素共用单元539中的像素541A、像素541B、像素541C和像素541D中的各者中读取像素信号。
行驱动单元520例如包括确定用于驱动像素的行的位置的行地址控制单元(换言之，行解码器单元)和生成用于驱动像素541A、像素541B、像素541C和像素541D的信号的行驱动电路单元。
列信号处单元550例如包括连接至垂直信号线543并且与像素541A、像素541B、像素541C和像素541D(像素共用单元539)形成源极跟随电路的负载电路单元。列信号处理单元550可以具有放大通过垂直信号线543从像素共用单元539读取的信号的放大电路单元。列信号处理单元550可以具有噪声处理单元。在噪声处理单元中，例如，从由像素共用单元539读取的作为光电转换结果的信号中去除系统的噪声电平。
列信号处理单元550例如具有模数转换器(ADC)。在模数转换器中，从像素共用单元539读取的信号或噪声处理后的模拟信号被转换成数字信号。ADC例如包括比较器单元和计数器单元。在比较器单元中，将要被转换的模拟信号与要被比较的参考信号进行比较。在计数器单元中，测量时间直到比较器单元的比较结果被反转。列信号处理单元550可以包括执行控制以扫描读取列的水平扫描电路单元。
时序控制单元530基于输入到装置的参考时钟信号或时序控制信号，向行驱动单元520和列信号处理单元550供给用于控制时序的信号。
图像信号处理单元560是对作为光电转换的结果获得的数据(换言之，作为摄像装置1的摄像操作的结果获得的数据)执行各种信号处理的电路。图像信号处理单元560例如包括图像信号处理电路单元和数据保持单元。图像信号处理单元560可以包括处理器单元。
在图像信号处理单元560中执行的信号处理的示例是色调曲线校正处理，其在AD转换的摄像数据是通过对暗的被摄体摄像而获得的数据的情况下赋予很多的灰度，并且在AD转换的摄像数据是通过对亮的被摄体摄像而获得的数据的情况下减少灰度。在这种情况下，期望基于摄像数据的灰度被校正的那条色调曲线，将色调曲线的特征数据预先存储在图像信号处理单元560的数据保持单元中。
输入单元510A例如用于从装置外部向摄像装置1输入参考时钟信号、时序控制信号、特征数据等。时序控制信号例如是垂直同步信号、水平同步信号等。特征数据例如将被存储在图像信号处理单元560的数据保持单元中。输入单元510A例如包括输入端子511、输入电路单元512、输入振幅变化单元513、输入数据转换电路单元514和电源单元(未示出)。
输入端511是用于输入数据的外部端子。输入电路单元512用于将输入至输入端子511的信号输入到摄像装置1中。在输入振幅变化单元513中，将由输入电路单元512获取的信号的振幅改变成在摄像装置1中可以容易地使用的振幅。在输入数据转换电路单元514中，改变输入数据的数据串的排列。输入数据转换电路单元514例如包括串并转换电路。在串并转换电路中，作为输入数据接收的串行信号被转换为并行信号。在输入单元510A中，可以不设置输入振幅变化单元513和输入数据转换电路单元514。电源单元基于从外部供给至摄像装置1的电力，供给设定为摄像装置1内部所需的各种电压的电力。
当摄像装置1连接至外部存储设备时，输入单元510A可以设置有从外部存储设备接收数据的存储接口电路。外部存储设备的示例包括闪存、SRAM和DRAM。
输出单元510B将图像数据输出至装置的外部。图像数据例如是由摄像装置1拍摄的图像数据、经过图像信号处理单元560的信号处理的图像数据等。输出单元510B例如包括输出数据转换电路单元515、输出振幅变化单元516、输出电路单元517和输出端子518。
输出数据转换电路单元515例如包括并串转换电路，并且在输出数据转换电路单元515中，摄像装置1内部使用的并行信号被转换为串行信号。输出振幅变化单元516改变摄像装置1内部使用的信号的振幅。在连接至摄像装置1外部的外部设备中可以容易地使用具有改变后的振幅的信号。输出电路单元517是将数据从摄像装置1内部输出至装置外部的电路，并且连接至输出端子518的摄像装置1外部的配线由输出电路单元517驱动。在输出端子518处，从摄像装置1输出数据至装置外部。在输出单元510B中，可以不设置输出数据转换电路单元515和输出振幅变化单元516。
当摄像装置1连接至外部存储设备时，输出单元510B可以设置有将数据输出至外部存储设备的存储接口电路。外部存储设备的示例包括闪存、SRAM和DRAM等。
[摄像装置1的示意性构造]
图2和图3示出了摄像装置1的示意性构造的示例。摄像装置1包括三个基板(第一基板100、第二基板200和第三基板300)。图2示意性示出了第一基板100、第二基板200和第三基板300中的各者的平面构造，并且图3示意性示出了彼此堆叠的第一基板100、第二基板200和第三基板300的截面构造。图3对应于沿着图2所示的线III-III'截取的截面构造。摄像装置1是具有通过接合三个基板(第一基板100、第二基板200和第三基板300)形成的三维结构的摄像装置。第一基板100包括半导体层100S和配线层100T。第二基板200包括半导体层200S和配线层200T。第三基板300包括半导体层300S和配线层300T。这里，为了方便起见，将第一基板100、第二基板200和第三基板300中的各基板中包括的配线和围绕配线的层间绝缘膜的组合称为设置在各基板(第一基板100、第二基板200和第三基板300)上的配线层(100T、200T、300T)。第一基板100、第二基板200、第三基板300依次堆叠，并且沿着堆叠方向依次布置有半导体层100S、配线层100T、半导体层200S、配线层200T、配线层300T和半导体层300S。稍后将说明第一基板100、第二基板200和第三基板300的具体构造。图3所示的箭头示出了光L在摄像装置1上的入射方向。在本说明书中，为方便起见，在以下截面图中，可以将摄像装置1的光入射侧称为“下”、“下侧”、“下方”并且可以将与光入射侧相反的一侧称为“上”、“上侧”和“上方”。此外，在本说明书中，为方便起见，在包括半导体层和配线层的基板中，可以将基板的靠近配线层的一侧称为前面，并且可以将基板的靠近半导体层的一侧称为后面。说明书的说明不限于上述术语。摄像装置1例如是其中光从具有光电二极管的第一基板100的后面侧进入的背面照摄型摄像装置。
使用第一基板100和第二基板200两者来构成像素阵列部540和包括在像素阵列部540中的像素共用单元539。在第一基板100中，设置有像素共用单元539包括的多个像素541A、像素541B、像素541C和像素541D。这些像素541的各者都具有光电二极管(稍后说明的光电二极管PD)和传输晶体管(稍后说明的传输晶体管TR)。在第二基板200中，设置有像素共用单元539包括的像素电路(稍后说明的像素电路210)。像素电路读取通过传输晶体管从像素541A、像素541B、像素541C和像素541D中的各者的光电二极管传输的像素信号，或者将光电二极管复位。除了该像素电路以外，第二基板200还具有沿着行方向延伸的多条行驱动信号线542和沿着列方向延伸的多条垂直信号线543。第二基板200还具有沿着行方向延伸的电源线544。第三基板300例如具有输入单元510A、行驱动单元520、时序控制单元530、列信号处理单元550、图像信号处理单元560和输出单元510B。行驱动单元520例如设置在如下区域中：在该区域中，行驱动单元520的一部分在第一基板100、第二基板200和第三基板300的堆叠方向(下文中，简称为堆叠方向)上与像素阵列部540重叠的区域中。更具体地，行驱动单元520设置在如下区域中：在该区域中，行驱动单元520在堆叠方向上与像素阵列部540的在H方向上的端部附近的部分重叠(图2)。例如，列信号处理单元550设置在如下区域中：在该区域中，列信号处理单元550的一部分在堆叠方向上与像素阵列部540重叠。更具体地，列信号处理单元550设置在如下区域中：在该区域中，列信号处理单元550在堆叠方向上与像素阵列部540的在V方向上的端部附近的部分重叠(图2)。尽管未示出，输入单元510A和输出单元510B可以设置在除了第三基板300以外的部分中，并且可以设置在第二基板200上。或者，输入单元510A和输出单元510B可以设置在第一基板100的后面(光入射面)侧。注意，作为另一个名称，也可以将设置在第二基板200上的像素电路称为像素晶体管电路、像素晶体管组、像素晶体管、像素读取电路或读取电路。在本说明书中，使用术语“像素电路”。
第一基板100和第二基板200例如通过贯穿电极(稍后说明的图6的贯穿电极120E、贯穿电极121E)电连接。例如，第二基板200和第三基板300通过接触部201、接触部202、接触部301和接触部302电连接。接触部201和接触部202设置在第二基板200上，并且接触部301和接触部302设置在第三基板300上。第二基板200的接触部201与第三基板的接触部301接触，并且第二基板200的接触部202与第三基板300的接触部302接触。第二基板200具有其中设置有多个接触部201的接触区域201R和其中设置有多个接触部202的接触区域202R。第三基板300具有其中设置有多个接触部301的接触区域301R和其中设置有多个接触部302的接触区域302R。接触区域201R和接触区域301R沿着堆叠方向(图3)设置在像素阵列部540和行驱动单元520之间。换言之，例如，接触区域201R和接触区域301R设置在行驱动单元520(第三基板300)和像素阵列部540(第二基板200)在堆叠方向上彼此重叠的区域中或彼此重叠的区域附近的区域中。例如，接触区域201R和接触区域301R布置在这样的区域的在H方向上的端部处(图2)。在第三基板300中，例如，接触区域301R设置在与行驱动单元520的一部分(具体地，行驱动单元520在H方向上的端部分)重叠的位置处(图2和图3)。例如，接触部201和接触部301将设置在第三基板300上的行驱动单元520连接至设置在第二基板200上的行驱动信号线542。例如，接触部201和接触部301可以将设置在第三基板300上的输入单元510A连接至电源线544和参考电位线(稍后说明的参考电位线VSS)。接触区域202R和接触区域302R在堆叠方向上设置在像素阵列部540和列信号处理单元550之间(图3)。换言之，例如，接触区域202R和接触区域302R设置在列信号处理单元550(第三基板300)和像素阵列部540(第二基板200)在堆叠方向彼此重叠的区域中或彼此重叠的区域附近的区域中。例如，接触区域202R和接触区域302R配置在这样的区域在V方向上的端部处(图2)。在第三基板300中，例如，接触区域301R设置在与列信号处理单元550的一部分(具体地，列信号处理单元550的在V方向上的端部)重叠的位置处(图2和图3)。例如，接触部202和接触部302用于将从像素阵列部540中包括的多个像素共用单元539中的各者中输出的像素信号(与作为光电二极管的光电转换结果产生的电荷量相对应的信号)连接至第三基板300上设置的列信号处理单元550。像素信号从第二基板200传输至第三基板300。
图3是如上所述的摄像装置1的截面图的示例。第一基板100、第二基板200和第三基板300通过配线层100T、配线层200T和配线层300T电连接。例如，摄像装置1具有将第二基板200电连接至第三基板300的电连接部。具体地，接触部201、接触部202、接触部301和接触部302由由导电材料形成的电极形成。例如，导电材料由诸如铜(Cu)、铝(Al)或金(Au)等金属材料形成。例如，接触区域201R、接触区域202R、接触区域301R和接触区域302R通过直接接合形成为电极的配线将第二基板电连接至第三基板，并且使得能够在第二基板200和第三基板300之间输入和/或输出信号。
可以将第二基板200电连接至第三基板300的电连接部设置在期望的位置处。例如，如图3所述的接触区域201R、接触区域202R、接触区域301R和接触区域302R，电连接部可以设置在在堆叠方向上与像素阵列部540重叠的区域中。此外，电连接部可以设置于在堆叠方向上不与像素阵列部540重叠的区域中。具体地，电连接部可以设置于在堆叠方向上与布置在像素阵列部540外部的外围部重叠的区域中。
第一基板100和第二基板200例如设置有连接孔部Hl和连接孔部H2。连接孔部H1和连接孔部H2穿透第一基板100和第二基板200(图3)。连接孔部H1和连接孔部H2设置在像素阵列部540(或与像素阵列部540重叠的部分)的外侧(图2)。例如，连接孔部H1布置在像素阵列部540的H方向上的外侧，并且连接孔部H2布置在像素阵列部540的V方向上的外侧。例如，连接孔部H1到达设置在第三基板300中的输入单元510A，并且连接孔部H2到达设置在第三基板300中的输出单元510B。连接孔部H1和连接孔部H2可以是中空的或者至少部分地包含导电材料。例如，接合线连接至形成为输入单元510A和/或输出单元510B的电极。或者，形成为输入单元510A和/或输出单元510B的电极连接至设置在连接孔部H1和连接孔部H2中的导电材料。设置在连接孔部H1和连接孔部H2中的导电材料可以嵌入在连接孔部H1和连接孔部H2的一部分或全部中，并且导电材料可以形成在连接孔部H1和连接孔部H2的侧壁上。
在图3中，输入单元510A和输出单元510B设置在第三基板300中，但本发明不限于此。例如，通过将第三基板300的信号通过配线层200T和配线层300T传输至第二基板200，可以将输入单元510A和/或输出单元510B设置在第二基板200中。类似地，通过将第二基板200的信号通过配线层100T和配线层200T传输至第一基板1000，可以将输入单元510A和/或输出单元510B设置在第一基板100中。
图4是示出了像素共用单元539的构造示例的等效电路图。像素共用单元539包括多个像素541(图4示出了像素541A、像素541B、像素541C和像素541D的四个像素541)、与多个像素541连接的一个像素电路210和连接至像素电路210的垂直信号线543。像素电路210例如包括四个晶体管，具体地，为放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FD。如上所述，通过以分时方式操作一个像素电路210，像素共用单元539将包括在像素共用单元539中的四个像素541(像素541A、像素541B、像素541C和像素541D)的像素信号依次地输出至垂直信号线543。一个像素电路210连接至多个像素541，并且多个像素541的像素信号由一个像素电路210以分时方式输出的状态称为“多个像素541共用一个像素电路210”。
像素541A、像素541B、像素541C和像素541D具有相同的组件。下文中，为了彼此区分像素541A、像素541B、像素541C和像素541D的组件，将标识号1分配到像素541A的组件的附图标记的末尾，将标识号2分配到像素541B的组件的附图标记的末尾，将标识号3分配到像素541C的组件的附图标记的末尾，并且将标识号4分配到像素541D的组件的附图标记的末尾。在不需要彼此区分像素541A、像素541B、像素541C和像素541D的组件的情况下，将省略像素541A、像素541B、像素541C和像素541C的组件的附图标记的末尾处的标识号。
像素541A、像素541B、像素541C和像素541D例如具有光电二极管PD、电连接至光电二极管PD的传输晶体管TR和电连接至传输晶体管TR的浮动扩散部FD。在光电二极管PD(PD1、PD2、PD3、PD4)中，阴极电连接至传输晶体管TR的源极，阳极电连接至参考电位线(例如地)。光电二极管PD对入射光进行光电转换，并且根据接收到的光量产生电荷。传输晶体管TR(传输晶体管TR1、传输晶体管TR2、传输晶体管TR3和传输晶体管TR4)例如是n型互补金属氧化物半导体(CMOS)晶体管。在传输晶体管TR中，漏极电连接至浮动扩散部FD，并且栅极电连接至驱动信号线。该驱动信号线是与一个像素共用单元539连接的多条行驱动信号线542的一部分(参照图1)。传输晶体管TR将光电二极管PD中产生的电荷传输至浮动扩散部FD。浮动扩散部FD(浮动扩散部FD1、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4)是形成在p型半导体层中的n型扩散层区域。浮动扩散部FD是用于临时地保持从光电二极管PD传输的电荷的电荷保持装置，并且是用于根据电荷量生成电压的电荷-电压转换装置。
一个像素共用单元539中包括的四个浮动扩散部FD(浮动扩散部FDl、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4)彼此电连接，并且电连接至放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极。FD转换增益切换晶体管FDG的漏极连接至复位晶体管RST的源极，并且FD转换增益切换晶体管FDG的栅极连接至驱动信号线。该驱动信号线是与一个像素共用单元539连接的多条行驱动信号线542的一部分。复位晶体管RST的漏极连接至电源线VDD，并且复位晶体管RST的栅极连接至驱动信号线。该驱动信号线是与一个像素共用单元539连接的多条行驱动信号线542的一部分。放大晶体管AMP的栅极连接至浮动扩散部FD，放大晶体管AMP的漏极连接至电源线VDD，并且放大晶体管AMP的源极连接至选择晶体管SEL的漏极。选择晶体管SEL的源极连接至垂直信号线543，并且选择晶体管SEL的栅极连接至驱动信号线。该驱动信号线是与一个像素共用单元539连接的多条行驱动信号线542的一部分。
当导通传输晶体管TR时，传输晶体管TR将光电二极管PD的电荷传输至浮动扩散部FD。传输晶体管TR的栅极(传输栅极TG)例如包括所谓的垂直电极，并且设置为从半导体层(稍后说明的图6的半导体层100S)的前表面延伸至到达稍后将说明的图6所示的PD的深度。复位晶体管RST将浮动扩散部FD的电位复位到预定电位。当导通复位晶体管RST时，浮动扩散部FD的电位被复位至电源线VDD的电位。选择晶体管SEL控制来自像素电路210的像素信号的输出时序。放大晶体管AMP根据浮动扩散部FD中保持的电荷的电平产生电压信号作为像素信号。放大晶体管AMP通过选择晶体管SEL连接至垂直信号线543。放大晶体管AMP与连接至垂直信号线543的列信号处理单元550的负载电路单元(参照图1)构成源极跟随器。当导通选择晶体管时，放大晶体管AMP通过垂直信号线543将浮动扩散部FD的电压输出至列信号处理单元550。例如，复位晶体管RST、放大晶体管AMP和选择晶体管SEL是N型MOS晶体管。
FD转换增益切换晶体管FDG用于改变浮动扩散部FD的电荷-电压转换的增益。通常，在暗处进行摄像时，像素信号较小。在基于Q＝CV进行电荷-电压转换时浮动扩散部FD的电容(FD电容C)较大的情况下，在通过放大晶体管AMP转换为电压时的V变小。另一方面，由于亮处的像素信号变大，除非FD电容C大，否则浮动扩散部FD不能接收光电二极管PD的电荷。此外，FD电容C需要较大以使得在通过放大晶体管AMP转换为电压时的V不会变得太大(换言之，V变小)。鉴于此，当导通FD转换增益切换晶体管FDG时，FD转换增益切换晶体管FDG的栅极电容增大，从而整个FD电容C增大。另一方面，当断开FD转换增益切换晶体管FDG时，整个FD电容C减小。以这种方式，通过导通和断开FD转换增益切换晶体管FDG，使得FD电容C可变，并且能够切换转换效率。例如，FD转换增益切换晶体管FDG是N型MOS晶体管。
注意，不设置FD转换增益切换晶体管FDG的构造也是可行的。在这种情况下，例如，像素电路210包括三个晶体管，例如放大晶体管AMP、选择晶体管SEL和复位晶体管RST。像素电路210例如具有诸如放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG等像素晶体管中的至少一者。
选择晶体管SEL可以设置在电源线VDD和放大晶体管AMP之间。在这种情况下，复位晶体管RST的漏极电连接至电源线VDD和选择晶体管SEL的漏极。选择晶体管SEL的源极电连接至放大晶体管AMP的漏极，并且选择晶体管SEL的栅极电连接至行驱动信号线542(参照图1)。放大晶体管AMP的源极(像素电路210的输出端)电连接至垂直信号线543，并且放大晶体管AMP的栅极电连接至复位晶体管RST的源极。注意，尽管未示出，但是共用一个像素电路210的像素541的数量可以不是四个。例如，两个或八个像素541可以共用一个像素电路210。
图5示出了多个像素共用单元539与垂直信号线543之间的连接状态的示例。例如，将列方向上布置的四个像素共用单元539分成四组，并且垂直信号线543分别连接至四组。为了简化说明，图5示出了四组中的各组具有一个像素共用单元539的示例，但是四组中的各者可以包括多个像素共用单元539。如上所述，在摄像装置1中，可以将在列方向布置的多个像素共用单元539分为多组，各组包括一个或多个像素共用单元539。例如，垂直信号线543和列信号处理单元550连接至各组，并且可以从各个组同时读取像素信号。或者，在摄像装置1中，一条垂直信号线543可以连接至列方向上布置的多个像素共用单元539。在这种情况下，以分时方式从连接至一条垂直信号线543的多个像素共用单元539依次地读取像素信号。
[摄像装置1的具体构造]
图6示出了在垂直于摄像装置1的第一基板100、第二基板200和第三基板300的主表面的方向上的截面构造的示例。为了便于理解，图6示意性示出了组件的位置关系，并且可能与实际截面不同。在摄像装置1中，第一基板100、第二基板200和第三基板300以此顺序堆叠。摄像装置1在第一基板100的后面侧(光入射面侧)还具有光接收透镜401。在光接收透镜401和第一基板100之间可以设置有滤色器层(未示出)。例如，光接收透镜401设置在像素541A、像素541B、像素541C和像素541D中的各者中。摄像装置1例如是背面照射型摄像装置。摄像装置1包括布置在中心部分的像素阵列部540和布置在像素阵列部540外部的外围部540B。
第一基板100从光接收透镜401侧开始依次具有绝缘膜111、固定电荷膜112、半导体层100S和配线层100T。半导体层100S例如由硅基板形成。半导体层100S例如在前表面的一部分(配线层100T侧的表面)及其附近具有p阱层115，在其他区域(比p阱层115更深的区域)具有n型半导体区域114。例如，n型半导体区域114和p阱层115构成pn结型光电二极管PD。p阱层115是p型半导体区域。
图7A示出了第一基板100的平面构造的示例。图7A主要示出了第一基板100的像素隔离部117、光电二极管PD、浮动扩散部FD、VSS接触区域118和传输晶体管TR的平面构造。将参照图7A连同图6一起说明第一基板100的构造。
浮动扩散部FD和VSS接触区域118设置在半导体层100S的前表面附近。浮动扩散部FD包括设置在p阱层115中的n型半导体区域。像素541A、像素541B、像素541C和像素541D中的各者的浮动扩散部FD(浮动扩散部FD1、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4)例如设置为在像素共用单元539(图7A)的中心部分中彼此靠近。尽管将在后面说明细节，但是包括在像素共用单元539中的四个浮动扩散部(浮动扩散部FD1、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4)通过第一基板100(更具体地，配线层100T中)的电连接手段(稍后说明的焊盘部120)彼此电连接。此外，通过电气手段(稍后说明的贯穿电极120E)将浮动扩散部FD从第一基板100连接至第二基板200(更具体地，从配线层100T到配线层200T)。在第二基板200中(更具体地，在配线层200T内部)，通过该电气手段将浮动扩散部FD电连接至放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极。
VSS接触区域118是与参考电位线VSS电连接的区域，并且布置为远离浮动扩散部FD。例如，在像素541A、像素541B、像素541C和像素541D中，浮动扩散部FD布置在各像素的在V方向上的一端处，并且VSS接触区域118布置在各像素的在V方向上的另一端处(图7A)。VSS接触区域118例如包括p型半导体区域。VSS接触区域118例如连接至地电位或固定电位。因此，向半导体层100S供给参考电位。
传输晶体管TR与光电二极管PD、浮动扩散部FD和VSS接触区域118一起设置在第一基板100中。在像素541A、像素541B、像素541C和像素541D中的各者中设置有光电二极管PD、浮动扩散部FD、VSS接触区域118和传输晶体管TR。传输晶体管TR设置在半导体层100S的前表面侧(与光入射面侧相反的一侧，第二基板200侧)。传输晶体管TR具有传输栅极TG。传输栅极TG例如包括面向半导体层100S的前表面的水平部分TGb和设置在半导体层100S中的垂直部分TGa。垂直部分TGa在半导体层100S的厚度方向上延伸。垂直部分TGa的一端与水平部分TGb接触，垂直部分TGa的另一端设置在n型半导体区域114中。通过用这种垂直晶体管构成传输晶体管TR，几乎不会发生像素信号的传输故障，并且能够提高读取像素信号的效率。
传输栅极TG的水平部分TGb在H方向上从面对垂直部分TGa的位置朝向例如像素共用单元539的中心部分延伸(图7A)。因此，能够使到达传输栅极TG的贯穿电极(稍后说明的贯穿电极TGV)的在H方向上的位置在H方向上接近连接至浮动扩散部FD和VSS接触区域118的贯穿电极(稍后说明的贯穿电极120E、贯穿电极121E)的位置。例如，设置在第一基板100中的多个像素共用单元539具有相同的构造(图7A)。
在半导体层100S中，设置有将像素541A、像素541B、像素541C和像素541D彼此隔离的像素隔离部117。像素隔离部117形成为在半导体层100S的法线方向(与半导体层100S的前表面垂直的方向)上延伸。像素隔离部117被设置用于将像素541A、像素541B、像素541C和像素541D彼此分隔，并且像素隔离部117例如具有网格状平面形状(图7A和图7B)。例如，像素隔离部117将像素541A、像素541B、像素541C和像素541D彼此电隔离和光隔离。像素隔离部117例如包括遮光膜117A和绝缘膜117B。例如，钨(W)等用于遮光膜117A。绝缘膜117B设置在遮光膜117A与p阱层115或n型半导体区域114之间。绝缘膜117B例如由氧化硅(SiO)形成。像素隔离部117例如具有全沟槽隔离(FTI)结构，并且穿透半导体层100S。尽管未示出，但是像素隔离部117不限于穿透半导体层100S的FTI结构。例如，可以使用不穿透半导体层100S的深沟槽隔离(DTI)结构。像素隔离部117在半导体层100S的法线方向上延伸，并且形成在半导体层100S的部分区域中。
例如，在半导体层100S中，设置有第一钉扎区域113和第二钉扎区域116。第一钉扎区域113设置在半导体层100S的后表面附近，并且布置在n型半导体区域114和固定电荷膜112之间。第二钉扎区域116设置在像素隔离部117的侧面上，具体地，在像素隔离部117与p阱层115或n型半导体区域114之间。第一钉扎区域113和第二钉扎区域116例如由p型半导体区域形成。
具有负固定电荷的固定电荷膜112设置在半导体层100S和绝缘膜111之间。空穴累积层的第一钉扎区域113通过由固定电荷膜112感应的电场形成在半导体层100S的光接收面(后面)侧的界面处。因此，抑制了由于半导体层100S的光接收面侧的界面状态而产生的暗电流。固定电荷膜112例如由具有负固定电荷的绝缘膜形成。具有负固定电荷的绝缘膜的材料的示例包括氧化铪、氧化锆、氧化铝、氧化钛和氧化钽。
遮光膜117A设置在固定电荷膜112和绝缘膜111之间。可以与构成像素隔离部117的遮光膜117A连续地设置遮光膜117A。在固定电荷膜112和绝缘膜111之间的遮光膜117A例如可以选择性地设置在面对半导体层100S内的像素隔离部117的位置处。绝缘膜111被设置为覆盖遮光膜117A。绝缘膜111例如由氧化硅形成。
设置在半导体层100S和第二基板200之间的配线层100T从半导体层100S侧依次具有层间绝缘膜119、焊盘部120和焊盘部121、钝化膜122、层间绝缘膜123和接合膜124。例如，传输栅极TG的水平部分TGb设置在配线层100T中。层间绝缘膜119设置在半导体层100S的整个前表面上，并且与半导体层100S接触。层间绝缘膜119例如由氧化硅膜形成。注意，配线层100T的构造不限于以上说明，并且可以是包括配线和绝缘膜的构造。
图7B示出了焊盘部120和焊盘部121连同图7A所示的平面构造的配置。焊盘部120和焊盘部121设置在层间绝缘膜119上的选择区域中。焊盘部120用于连接各个像素541A、像素541B、像素541C和像素541D的浮动扩散部FD(浮动扩散部FD1、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4)。例如，针对各像素共用单元539(图7B)，焊盘部120布置在平面图中像素共用单元539的中心部分。焊盘部120设置为跨过像素隔离部117，并且布置为与浮动扩散部FD1、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4中各者的至少一部分重叠(图6和7B)。具体地，焊盘部120形成在如下区域中：该区域在垂直于半导体层100s的前表面的方向上与共用像素电路210的多个浮动扩散部FD(浮动扩散部FD1、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4)的各者的至少一部分和形成于共用像素电路210的多个光电二极管PD(光电二极管PD1、光电二极管PD2、光电二极管PD3、光电二极管PD4)之间的像素隔离部117的至少一部分重叠。层间绝缘膜119设置有用于将焊盘部120与浮动扩散部FD1、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4电连接的连接通孔120C。连接通孔120C设置在像素541A、像素541B、像素541C和像素541D中的各者中。例如，通过在连接通孔120C中嵌入焊盘部120的一部分，将焊盘部120与浮动扩散部FD1、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4电连接。
焊盘部121用于将多个VSS接触区域118彼此连接。例如，设置在一个像素共用单元539的像素541C和像素541D中的VSS接触区域118和设置在另一像素共用单元539的像素541A和541B中的VSS接触区域118通过焊盘部121电连接，上述一个像素共用单元539和上述另一像素共用单元539在V方向上相邻。例如，焊盘部121设置为跨过像素隔离部117，并且布置为与四个VSS接触区域118的各者的至少一部分重叠。具体地，焊盘部121形成在如下区域中：该区域在垂直于半导体层100s的前表面的方向上与多个VSS接触区域118中的各者的至少一部分和形成于多个VSS接触区域118之间的像素隔离部117的至少一部分重叠。层间绝缘膜119设置有用于电连接焊盘部121和VSS接触区域118的连接通孔121C。连接通孔121C设置在各个像素541A、像素541B、像素541C和像素541D中。例如，焊盘部121和VSS接触区域118通过在连接通孔121C中嵌入焊盘部121的一部分而被电连接。例如，在V方向上布置的多个像素共用单元539中的各者的焊盘部120和焊盘部121在H方向上布置在大致相同的位置处(图7B)。
通过设置焊盘部120，可以减少整个芯片中用于从各浮动扩散部FD到像素电路210(例如，放大晶体管AMP的栅电极)的连接的配线。类似地，通过设置焊盘部121，可以减少整个芯片中用于向各VSS接触区域118供给电位的配线。因此，能够减少整个芯片的面积，抑制小型化的像素的配线之间的电干扰，和/或通过减少组件数量来降低成本。
焊盘部120和焊盘部121可以设置在第一基板100和第二基板200的所期望的位置处。具体地，焊盘部120和焊盘部121可以设置在配线层100T或半导体层200s的绝缘区域212中。在焊盘部120和焊盘部121设置在配线层100T中的情况下，焊盘部120和焊盘部121可以与半导体层100S直接接触。具体地，焊盘部120和焊盘部121可以直接连接至浮动扩散部FD和/或VSS接触区域118的各者的至少一部分。此外，可以从连接至焊盘部120和焊盘部121的浮动扩散部FD和/或VSS接触区域118分别设置连接通孔120C和连接通孔121C，并且焊盘部120和焊盘部121可以设置在配线层100T和半导体层200S的绝缘区域2112所需的位置处。
特别地，在焊盘部120和焊盘部121设置在配线层100T中的情况下，能够减少用于连接至半导体层200s的绝缘区域212中的浮动扩散部FD和/或VSS接触区域118的配线。因此，在形成有像素电路210的第二基板200中，能够减小用于形成将浮动扩散部FD连接至像素电路210的贯通配线的绝缘区域212的面积。从而，能够确保形成有像素电路210的第二基板200的大面积。通过确保像素电路210的面积，能够形成大的像素晶体管，并且有助于通过降噪等提高图像质量。
特别地，在像素隔离部117采用FTI结构的情况下，由于优选地在各像素541中设置浮动扩散部FD和/或VSS接触区域118，通过使用焊盘部120和焊盘部121的构造，可以大大减少将第一基板100连接至第二基板200的配线。
此外，如图7B所示，例如，连接多个浮动扩散部FD的焊盘部120和连接多个VSS接触区域118的焊盘部121在V方向上直线状地交替排列。此外，焊盘部120和焊盘部121形成在被多个光电二极管PD、多个传输栅极TG和多个浮动扩散部FD包围的位置处。因此，在形成多个元件的第一基板100中，可以自由布置除了浮动扩散部FD和VSS接触区域118之外的元件，并且可以提高整个芯片的布局效率。此外，确保了在各像素共用单元539中形成的元件的布局的对称性，并且可以抑制各像素541的特性的差异。
焊盘部120和焊盘部121例如由多晶硅(Poly Si)，更具体地，掺杂有杂质的掺杂多晶硅形成。焊盘部120、焊盘部121优选由诸如多晶硅、钨(W)、钛(Ti)或氮化钛(TiN)等具有高耐热性的导电材料形成。因此，能够在第二基板200的半导体层200S接合至第一基板100之后形成像素电路210。下文中，将说明原因。注意，在下面的说明中，将在接合第一基板100和第二基板200的半导体层200S之后形成像素电路210的方法称为第一制造方法。
这里，也可以想到在第二基板200上形成像素电路210然后将第二基板200接合至第一基板100(下文中称为第二制造方法)。在第二制造方法中，在第一基板100的前表面(配线层100T的前表面)和第二基板200的前表面(配线层200T的前表面)中的各者上预先形成用于电连接的电极。当第一基板100和第二基板200彼此接合时，与此同时，分别形成在第一基板100的前表面和第二基板200的前表面上的用于电连接的电极彼此接触。因此，在包含于第一基板100中的配线和包含于第二基板200中的配线之间形成了电连接。因此，通过采用使用第二制造方法的摄像装置1的构造，例如，能够根据第一基板100和第二基板200的各者的构造使用适当的工艺进行制造，并且能够制造出高质量和高性能的摄像装置。
在这样的第二制造方法中，当第一基板100和第二基板200彼此接合时，由于用于接合的制造设备可能发生对齐误差。此外，第一基板100和第二基板200的尺寸例如约为数十厘米的直径，但是当第一基板100和第二基板200彼此接合时，存在以下可能性：在第一基板100和第二基板200的相应部分的微观区域中发生基板的膨胀和收缩。基板的这种膨胀和收缩是由于在基板与基板彼此接触时的轻微偏移而引起的。由于第一基板100和第二基板200的这种膨胀和收缩，分别形成在第一基板100的前表面和第二基板200的前表面上的用于电连接的电极的位置可能发生误差。在第二制造方法中，即使发生这种误差，优选地采取措施使得第一基板100和第二基板200的电极彼此接触。具体地，考虑到上述误差，增大第一基板100和第二基板200中电极的至少一者，优选地两者。因此，当使用第二制造方法时，例如，形成在第一基板100或第二基板200的前表面上的电极的尺寸(基板平面方向上的尺寸)大于在厚度方向上从第一基板100或第二基板200的内部延伸到前表面的内部电极的尺寸。
另一方面，焊盘部120和焊盘部121由具有耐热性的导电材料形成，使得可以使用第一制造方法。在第一制造方法中，在形成包括光电二极管PD、传输晶体管TR等的第一基板100之后，将第一基板100和第二基板200(半导体层2000S)彼此接合。在这种情况下，第二基板200处于未形成诸如构成摄像素电路210的有源元件和配线层等图案的状态。由于第二基板200处于图案形成前的状态，因此即使第一基板100和第二基板200接合在一起时的接合位置出现误差，该接合误差也不会导致第一基板100的图案和第二基板200的图案之间的对齐误差。这是因为第二基板200的图案是在第一基板100和第二基板200接合之后形成的。例如，当在第二基板上形成图案时，在用于形成图案的曝光设备中，在将形成在第一基板上的图案设置为对齐目标的情况下形成图案。由于上述原因，在以第一制造方法制造摄像装置1的过程中，第一基板100和第二基板200之间的接合位置的误差不会造成问题。由于相同的原因，在以第一制造方法制造摄像装置1的过程中，在第二制造方法中出现的由于基板的膨胀和收缩引起的误差不会造成问题。
在第一制造方法中，在以这种方式接合第一基板100和第二基板200(半导体层200S)之后，在第二基板200上形成有源元件。然后，形成贯穿电极120E和贯穿电极121E以及贯穿电极TGV(图6)。在贯穿电极120E、贯穿电极121E和贯穿电极TGV的形成中，例如，使用由曝光设备进行的减少的投影曝光从第二基板200上方形成贯穿电极的图案。由于使用了减少的曝光投影，即使在第二基板200与曝光设备之间出现对齐误差，在第二基板200中误差的大小也仅为第二制造方法的误差的几分之一(减少的曝光投影的放大倍数的倒数)。因此，通过采用使用第一制造方法的摄像装置1的配置，容易对齐形成在第一基板100和第二基板200中的各者上的元件，并且能够制造具有高质量和高性能的摄像装置。
使用该第一制造方法制造的摄像装置1具有与通过第二制造方法制造的摄像装置不同的特征。具体地，在通过第一制造方法制造的摄像装置1中，例如，贯穿电极120E、贯穿电极121E和贯穿电极TGV具有从第二基板200到第一基板100大致恒定的厚度(基板平面方向上的尺寸)。或者，当贯穿电极120E、贯穿电极121E和贯穿电极TGV具有锥形形状时，贯穿电极120E、贯穿电极121E和贯穿电极TGV具有恒定倾斜度的锥形形状。在包括这种贯穿电极120E、贯穿电极121E和贯穿电极TGV的摄像装置1中，容易小型化像素541。
这里，当通过第一制造方法制造摄像装置1时，由于在将第一基板100和第二基板200(半导体层200S)彼此接合之后，在第二基板200上形成有源元件，因此第一基板100也受到形成有源元件所需的热处理的影响。因此，如上所述，对于设置在第一基板100上的焊盘部120和焊盘部121优选地使用具有高耐热性的导电材料。例如，焊盘部120和焊盘部121优选地由比包括在第二基板200的配线层200T中的配线材料的至少一部分具有更高熔点(即，更高耐热性)的材料形成。例如，将诸如掺杂多晶硅、钨、钛、或者氮化钛等具有高耐热性的导电材料用于焊盘部120和焊盘部121。因此，能够使用第一制造方法制造摄像装置1。
例如，钝化膜122设置在半导体层100S的整个前表面之上以覆盖焊盘部120和焊盘部121(图6)。钝化膜122例如由氮化硅(SiN)膜形成。层间绝缘膜123覆盖焊盘部120和焊盘部121，钝化膜122夹在层间绝缘膜123与焊盘部120和焊盘部121之间。例如，层间绝缘膜123设置在半导体层100S的整个前表面的上方。层间绝缘膜123例如由氧化硅(SiO)膜形成。接合膜124设置在第一基板100(具体地，配线层100T)与第二基板200之间的接合面上。即，接合膜124与第二基板200接触。接合膜124设置在第一基板100的整个主表面上。接合膜124例如由氮化硅膜形成。
光接收透镜401面向半导体层100S，例如固定电荷膜112和绝缘膜111夹在它们之间(图6)。光接收透镜401例如设置在面向像素541A、像素541B、像素541C和像素541D中的各者的光电二极管PD的位置处。
第二基板200从第一基板100侧开始依次具有半导体层200S和配线层200T。半导体层200S由硅基板形成。在半导体层200S中，在厚度方向上设置有阱区域211。阱区域211例如是p型半导体区域。第二基板20设置有针对各像素共用单元539布置的像素电路210。像素电路210例如设置在半导体层200S的前表面侧(配线层200T侧)。在摄像装置1中，第二基板200接合至第一基板100，使得第二基板200的后表面侧(半导体层200S侧)面向第一基板的前表面侧(配线层100T侧)。即，第二基板200以面对背(face-to-back)的方式接合至第一基板100。
图8至图12示意性示出了第二基板200的平面构造的示例。图8示出了设置在半导体层200S的前表面附近的像素电路210的构造。图9示意性示出了配线层200T(具体地，稍后说明的第一配线层W1)、连接至配线层200T的半导体层200S以及第一基板100的各部分的构造。图10至图12示出了配线层200T的平面构造的示例。下文中，将参照图8至图12连同图6一起说明第二基板200的构造。在图8和图9中，由虚线示出了光电二极管PD的外形(像素隔离部117和光电二极管PD之间的边界)，并且由点划线示出了在与构摄像素电路210的各晶体管的栅极电极重叠的部分中半导体层200S与元件隔离区域213或绝缘区域214之间的边界。在与放大晶体管AMP的栅极电极重叠的部分中，半导体层200S与元件隔离区域213之间的边界以及元件隔离区域213与绝缘区域212之间的边界均设置在沟槽宽度方向的一侧。
第二基板200设置有分隔半导体层200S的绝缘区域212和设置在半导体层200S的厚度方向上的一部分中的元件隔离区域213(图6)。例如，连接至H方向上相邻的两个像素电路210的两个像素共用单元539的贯穿电极120E和贯穿电极121E以及贯穿电极TGV(贯穿电极TGV1、贯穿电极TGV2、贯穿电极TGV3和贯穿电极TGV4)布置在两个像素电路210之间设置的绝缘区域212中(图9)。
绝缘区域212具有与半导体层200S的厚度大致相同的厚度(图6)。半导体层200S被绝缘区域212划分。贯穿电极120E和贯穿电极121E以及贯穿电极TGV布置在绝缘区域212中。绝缘区域212例如由氧化硅形成。
贯穿电极120E和贯穿电极121E设置为在厚度方向上穿透绝缘区域212。贯穿电极120E和贯穿电极121E的上端连接至配线层200T的配线(稍后说明的第一配线W1、第二配线W2、第三配线W3和第四配线W4)。贯穿电极120E和贯穿电极121E设置为穿透绝缘区域212、接合膜124、层间绝缘膜123和钝化膜122，并且贯穿电极120E和贯穿电极121E的下端连接至焊盘部120和焊盘部121(图6)。贯穿电极120E用于将焊盘部120和像素电路210电连接。即，第一基板100的浮动扩散部FD通过贯穿电极120E电连接至第二基板200的像素电路210。贯穿电极121E用于将焊盘部121和配线层200T的参考电位线VSS电连接。即，第一基板100的VSS接触区域118通过贯穿电极121E电连接至第二基板200的参考电位线VSS。
贯穿电极TGV设置为在厚度方向上穿透绝缘区域212。贯穿电极TGV的上端连接至配线层200T的配线。贯穿电极TGV设置为穿透绝缘区域212、接合膜124、层间绝缘膜123、钝化膜122和层间绝缘膜119，并且贯穿电极TGV的下端连接至传输栅极TG(图6)。这种贯穿电极TGV用于将像素541A、像素541B、像素541C和像素541D中的各者的传输栅极TG(传输栅极TG1、传输栅极TG2、传输栅极TG3和传输栅极TG4)电连接至配线层200T的配线(行驱动信号线542的一部分，具体地，稍后说明的配线TRG1、配线TRG2、配线TRG3和配线TRG4)。即，第一基板100的传输栅极TG通过贯穿电极TGV电连接至第二基板200的配线TRG，并且驱动信号被传输至各个传输晶体管TR(传输晶体管TR1，传输晶体管TR2、传输晶体管TR3和传输晶体管TR4)。
绝缘区域212是用于将贯穿电极120E和贯穿电极121E以及贯穿电极TGV(它们用于将第一基板100电连接至第二基板200)与半导体层200S绝缘的区域。例如，连接至在H方向上相邻的两个像素电路210的贯穿电极120E和贯穿电极121以及贯穿电极TGV(贯穿电极TGV1、贯穿电极TGV2、贯穿电极TGV3和贯穿电极TGV4)布置在设置于两个像素电路210(像素共用单元539)之间的绝缘区域212中。例如，绝缘区域212设置为在V方向上延伸(图8和图9)。这里，通过设计传输栅极TG的水平部分TGb的布置，使得贯穿电极TGV被布置为与垂直部分TGa的位置相比，贯穿电极TGV在H方向上的位置更靠近贯穿电极120E和贯穿电极121E在H方向上的位置(图7A和9)。例如，贯穿电极TGV在H方向上布置在与贯穿电极120E和贯穿电极120E大致相同的位置处。因此，贯穿电极120E和贯穿电极121E以及贯穿电极TGV可以共同地设置在V方向上延伸的绝缘区域212中。作为另一布置示例，还可以想到仅在与垂直部分TGa重叠的区域中设置水平部分TGb。在这种情况下，贯穿电极TGV形成在垂直部分TGa的大致正上方，并且例如，贯穿电极TGV布置在各像素541的H方向和V方向的大致中心部分。在这种情况下，贯穿电极TGV在H方向上的位置大大偏离贯穿电极120E和贯穿电极121E在H方向上的位置。例如，在贯穿电极TGV以及贯穿电极120E和贯穿电极121E周围设置绝缘区域212，以将贯穿电极TGV以及贯穿电极120E和贯穿电极121E与相邻的半导体层200S电绝缘。在贯穿电极TGV在H方向的位置与贯穿电极120E、贯穿电极121E在H方向的位置彼此大大分离的情况下，需要在贯穿电极120E、贯穿电极121E和贯穿电极TGV的各者的周围独立地设置绝缘区域212。因此，半导体层200S被精细地划分。相比之下，贯穿电极120E和贯穿电极121E以及贯穿电极TGV共同地布置在V方向上延伸的绝缘区域212中的布局可以增大半导体层200S在H方向上的尺寸。因此，能够确保半导体层200S的半导体元件形成区域的大面积。因此，例如，能够增加放大晶体管AMP的尺寸，并且能够抑制噪声。
如参照图4所述，像素共用单元539具有如下结构：其中，分别设置在多个像素541中的浮动扩散部FD电连接，并且多个像素541共用一个像素电路210。浮动扩散部FD通过设置在第一基板100上的焊盘部120电连接(图6和图7B)。设置在第一基板100上的电连接部(焊盘部120)和设置在第二基板200上的像素电路210通过一个贯穿电极120E电连接。作为另一结构示例，还可以想到在第二基板200上在浮动扩散部FD之间设置电连接部。在这种情况下，像素共用单元539设置有分别连接至浮动扩散部FD1、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4的四个贯穿电极。因此，在第二基板200中，增加了穿透半导体层200S的贯穿电极的数量，并且增加了使这些贯穿电极的外围绝缘的绝缘区域212。相比之下，在第一基板100上设置有焊盘部120的结构中(图6和图7B)，能够减少贯穿电极的数量，并且能够减少绝缘区域212。因此，能够确保半导体层200S的半导体元件形成区域的大面积。因此，例如，能够增加放大晶体管AMP的尺寸，并且能够抑制噪声。
元件隔离区域213设置在半导体层200S的前表面侧。元件隔离区域213具有浅沟槽隔离(STI)结构。在元件隔离区域213中，在厚度方向(垂直于第二基板200的主表面的方向)挖掘半导体层200S，并且在挖掘部中嵌入绝缘膜。该绝缘膜例如由氧化硅形成。元件隔离区域213根据像素电路210的布局将构成像素电路210的多个晶体管彼此隔离。半导体层200S(具体地，阱区域211)在元件隔离区域213下方(半导体层200S的深部分)延伸。
这里，参照图7A、图7B和图8，将说明第一基板100上的像素共用单元539的外形(基板平面方向上的外形)与第二基板200上的像素共用单元539的外形之间的差异。
在摄像装置1中，像素共用单元539设置在第一基板100和第二基板200两者上。例如，设置在第一基板100上的像素共用单元539的外形不同于设置在第二基板200上的像素共用单元539的外形。
在图7A和图7B中，由单点划线示出了像素541A、像素541B、像素541C和像素541D的轮廓，并且由粗线示出了像素共用单元539的外形。例如，第一基板100的像素共用单元539包括在H方向上彼此相邻布置的两个像素541(像素541A和像素541B)和在V方向上彼此相邻布置的两个像素541(像素541C和像素541D)。即，第一基板100的像素共用单元539包括相邻的2行×2列的四个像素541，并且第一基板100的像素共用单元539具有大致正方形的外形。在像素阵列部540中，这些像素共用单元539在H方向上以二像素间距(与两个像素541对应的间距)和在V方向上以二像素间距(与两个像素541对应的间距)彼此相邻地布置。
在图8和图9中，由单点划线示出了像素541A、像素541B、像素541C和像素541D的轮廓，并且由粗线示出了像素共用单元539的外形。例如，第二基板200的像素共用单元539的外形在H方向上小于第一基板100的像素共用单元539的外形，并且在V方向上大于第一基板100的像素共用单元539的外形。例如，第二基板200的像素共用单元539在H方向上形成为与一个像素对应的尺寸(区域)，并且在V方向上形成为与四个像素对应的尺寸。即，第二基板200的像素共用单元539形成为与相邻的1行×4列中布置的像素对应的尺寸，并且第二基板200的像素共用单元539具有大致矩形的外形。
例如，在各像素电路210中，选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG以此顺序在V方向上布置(图8)。通过以如上所述的大致矩形的形状设置各像素电路210的外形，四个晶体管(选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG)可以在一个方向上并排布置(图8的V方向)。因此，在一个扩散区域(连接至电源线VDD的扩散区域)中可以共用放大晶体管AMP的漏极和复位晶体管RST的漏极。例如，可以以大致正方形的形状(参照稍后说明的图21)设置各像素电路210的形成区域。在这种情况下，沿着一个方向布置两个晶体管，并且难以在一个扩散区域中共用放大晶体管AMP的漏极和复位晶体管RST的漏极。因此，通过以大致矩形的形状设置像素电路210的形成区域，能够容易地彼此靠近地布置4个晶体管，并且能够减小像素电路210的形成区域。即，可以小型化像素。此外，当不需要减小像素电路210的形成区域时，能够增大放大晶体管AMP的形成区域，并且能够抑制噪声。
除了选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG之外，在半导体层200S的前表面附近例如设置有连接至参考电位线VSS的VSS接触区域218。VSS接触区域218例如包括p型半导体区域。VSS接触区域218通过配线层200T的配线和贯穿电极121E电连接至第一基板100(半导体层100S)的VSS接触区域118。例如，VSS接触区域218设置在与FD转换增益切换晶体管FDG的源极相邻的位置处，元件隔离区域213夹在VSS接触区域218与该源极之间(图8)。
接下来，将参照图7B和图8说明设置在第一基板100上的像素共用单元539和设置在第二基板200上的像素共用单元539之间的位置关系。例如，第一基板100的V方向上布置的两个像素共用单元539中的一个像素共用单元539(例如，图7B的纸面的上侧)连接至第二基板200的H方向上布置的两个像素共用单元539中的一个像素共用单元539(例如，图8的纸面的左侧)。例如，第一基板100的V方向上布置的两个像素共用单元539中的另一个像素共用单元539(例如，图7B的纸面下侧)连接至第二基板200的H方向上布置的两个像素共用单元539中的另一个像素共用单元539(例如，图8的纸面右侧)。
例如，第二基板200的H方向上布置的两个像素共用单元539中，一个像素共用单元539的内部布局(晶体管等的布置)大致上等于通过在V方向和H方向上反转另一像素共用单元539的内部布局而得到的布局。下文中，将说明通过该布局获得的效果。
在第一基板100上的在V方向上布置的两个像素共用单元539中，各焊盘部120设置在像素共用单元539的外形的中心部分，即，位于像素共用单元539在V方向和H方向(图7B)的中心部分。另一方面，由于第二基板200的像素共用单元539具有如上所述在V方向上大致矩形的外形，例如，连接至焊盘部120的放大晶体管AMP布置在从像素共用单元539的在V方向上的中心在纸面中向上偏移的位置处。例如，当第二基板200的H方向上布置的两个像素共用单元539的内部布局相同时，一个像素共用单元539的放大晶体管AMP与焊盘部120(例如，图7的纸面上侧的像素共用单元539的焊盘部120)之间的距离变得相对短。然而，另一像素共用单元539的放大晶体管AMP与焊盘部120(例如，图7的纸面下侧的像素共用单元539的焊盘部120)之间的距离变长。因此，增加了放大晶体管AMP与焊盘部120之间的连接所需的配线面积，并且像素共用单元539的配线布局可能变得复杂。这可能会影响摄像装置1的小型化。
另一方面，在第二基板200上在H方向上布置的两个像素共用单元539的内部布局至少在V方向上是反转的，使得能够缩短两个像素共用单元539两者的放大晶体管AMP与焊盘部120之间的距离。因此，与第二基板200上的在H方向上布置的两个像素共用单元539的内部布局是相同的构造相比，容易小型化摄像装置1。注意，第二基板200的多个像素共用单元539的平面布局在图8所示的范围内左右对称，但是在包括稍后说明的图9所示的第一配线层W1的布局时是左右不对称的。
此外，优选地，第二基板200上的在H方向上布置的两个像素共用单元539的内部布局在H方向上也是反转的。下文中，将说明原因。如图9所示，第二基板200上的在H方向上布置的两个像素共用单元539中的各者连接至第一基板100的焊盘部120和焊盘部121。例如，焊盘部120和焊盘部121布置在两个像素共用单元539的在H方向上的中心部分(在H方向上布置的两个像素共用单元539之间)，所述两个像素共用单元539在第二基板200上布置在H方向上。因此，第二基板200上的在H方向上布置的两个像素共用单元539的内部布局在H方向也是反转的，使得能够减小第二基板200的多个像素共用单元539中的各者与焊盘部120和焊盘部121之间的距离。即，更容易小型化摄像装置1。
此外，第二基板200的像素共用单元539的轮廓的位置可以与第一基板100的像素共用单元539的任何轮廓的位置不对齐。例如，在第二基板200上的在H方向上布置的两个像素共用单元539中的一个像素共用单元539(例如，图9的纸面的左侧)中，在V方向上的一侧(例如，图9的纸面的上侧)的轮廓布置在第一基板100的对应的像素共用单元539(例如，图7B的纸面的上侧)的V方向上的一侧的轮廓的外侧。此外，在第二基板200上的在H方向上布置的两个像素共用单元539中的另一个像素共用单元539(例如，图9的纸面的右侧)中，在V方向上的另一侧(例如，图9的纸面的下侧)的轮廓布置在第一基板100的对应的像素共用单元539(例如，图9的纸面的下侧)的V方向上的另一侧的轮廓的外侧。如上所述，通过相互地布置第二基板200的像素共用单元539和第一基板100的像素共用单元539，能够缩短放大晶体管AMP和焊盘部120之间的距离。因此，容易小型化摄像装置1。
此外，第二基板200的多个像素共用单元539的轮廓的位置可以不对齐。例如，第二基板200上的在H方向上布置的两个像素共用单元539被布置为使得V方向上的轮廓的位置偏移。因此，能够缩短放大晶体管AMP和焊盘部120之间的距离。因此，容易小型化摄像装置1。
将参照图7B和图9说明像素阵列部540中的像素共用单元539的重复排列。第一基板100的像素共用单元539在H方向上具有两个像素541的尺寸并且在V方向上具有两个像素541的尺寸(图7B)。例如，在第一基板100的像素阵列部540中，以在H方向上的两个像素间距(对应于两个像素541的间距)和在V方向上的两个像素间距(对应于两个像素541的间距)彼此相邻地重复布置具有对应于四个像素541的尺寸的像素共用单元539。或者，在第一基板100的像素阵列部540中，可以设置其中两个像素共用单元539在V方向上彼此相邻地布置的成对的像素共用单元539。在第一基板100的像素阵列部540中，成对的像素共用单元539在H方向上以两个像素间距(对应于两个像素541的间距)且在V方向上以四个像素间距(对应于四个像素541的间距)重复地彼此相邻布置。第二基板200的像素共用单元539在H方向上具有一个像素541的尺寸并且在V方向上具有四个像素541的尺寸(图9)。例如，在第二基板200的像素阵列部540中，设置有成对的像素共用单元539，每对像素共用单元539包括具有对应于四个像素541的尺寸的两个像素共用单元539。像素共用单元539在H方向上彼此相邻布置，并且在V方向上布置为是偏移的。在第二基板200的像素阵列部540中，多对像素共用单元539在H方向上以两个像素间距(对应于两个像素541的间距)且在V方向上以四个像素间距(对应于四个像素541的间距)无间隙地彼此相邻地重复布置。像素共用单元539的这种排列使得可以无间隙地布置像素共用单元539。因此，容易小型化摄像装置1。
优选地，放大晶体管AMP例如具有诸如Fin型(图6)等三维结构。因此，增加了有效栅极宽度的尺寸，并且能够抑制噪声。选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG例如具有平面结构。放大晶体管AMP可以具有平面结构。或者，选择晶体管SEL、复位晶体管RST或FD转换增益切换晶体管FDG可以具有三维结构。
配线层200T例如包括钝化膜221、层间绝缘膜222和多条配线(第一配线层Wl、第二配线层W2、第三配线层W3和第四配线层W4)。钝化膜221例如与半导体层200S的前表面接触，并且覆盖半导体层200S的整个前表面。钝化膜221覆盖选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG中的各者的栅极电极。层间绝缘膜222设置在钝化膜221和第三基板300之间。多条配线(第一配线层W1、第二配线层W2、第三配线层W3和第四配线层W4)被层间绝缘膜222隔离。层间绝缘膜222例如由氧化硅形成。
在配线层200T中，例如，从半导体层200S侧依次设置有第1配线层W1、第2配线层W2、第3配线层W3、第4配线层W4以及接触部201和接触部202，并且通过层间绝缘膜222将它们彼此绝缘。在层间绝缘膜222中，设置有连接第一配线层W1、第二配线层W2、第三配线层W3或第四配线层W4及其下层的多个连接部。连接部是导电材料嵌入在层间绝缘膜222中设置的连接孔中的部分。例如，在层间绝缘膜222中，设置有连接第一配线层W1和VSS触处区域218的连接部218V。例如，连接第二基板200的元件的连接部的孔径不同于贯穿电极120E和贯穿电极121E以及贯穿电极TGV的孔径。具体地，优选地，连接第二基板200的元件的连接孔的孔径小于贯穿电极120E和贯穿电极121E以及贯穿电极TGV的孔径。下文中，将说明理由。设置在配线层200T中的连接部(连接部218V等)的深度小于贯穿电极120E和贯穿电极121E以及贯穿电极TGV的深度。因此，在连接部中，与贯穿电极120E和贯穿电极121E以及贯穿电极TGV相比，能够容易地用导电材料填充连接孔。通过使连接部的孔径小于贯穿电极120E和贯穿电极121E以及贯穿电极TGV的孔径，容易小型化摄像装置1。
例如，贯穿电极120E通过第一配线层W1连接至放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极(具体地，连接孔到达FD转换增益切换晶体管FDG的源极)。第一配线层W1例如将贯穿电极121E连接至连接部218V，从而将半导体层200S的VSS接触区域218与半导体层100S的VSS接触区域118电连接。
接下来，将参照图10至图12说明配线层200T的平面构造。图10示出了第一配线层W1和第二配线层W2的平面构造的示例。图11示出了第二配线层W2和第三配线层W3的平面构造的示例。图12示出了第三配线层W3和第四配线层W4的平面构造的示例。
例如，第三配线层W3包括在H方向(行方向)延伸的配线TRG1、配线TRG2、配线TRG3、配线TRG4、配线SELL、配线RSTL和配线FDGL(图11)。这些配线对应于参照图4所述的多条行驱动信号线542。配线TRG1、配线TRG2、配线TRG3和配线TRG4分别用于向传输栅极TG1、传输栅极TG2、传输栅极TG3和传输栅极TG4传输驱动信号。配线TRG1、配线TRG2、配线TRG3和配线TRG4通过第二配线层W2、第一配线层W1和贯穿电极120E分别连接至传输栅极TG1、传输栅极TG2、传输栅极TG3和传输栅极TG4。配线SELL用于向选择晶体管SEL的栅极传输驱动信号，配线RSTL线用于向复位晶体管RST的栅极传输驱动信号，并且配线FDGL用于向FD转换增益切换晶体管FDG的栅极传输驱动信号。配线SELL、配线RSTL和配线FDGL通过第二配线层W2、第一配线层W1和连接部分别连接至选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG的栅极。
例如，第四配线层W4包括在V方向(列方向)上延伸的电源线VDD、参考电位线VSS和垂直信号线543(图12)。电源线VDD通过第三配线层W3、第二配线层W2、第一配线层W1和连接部连接至放大晶体管AMP的漏极和复位晶体管RST的漏极。参考电位线VSS通过第三配线层W3、第二配线层W2、第一配线层W1和连接部218V连接至VSS接触区域218。此外，参考电位线VSS通过第三配线层W3、第二配线层W2、第一配线层W1、穿通电极121E和焊盘部121连接至第一基板100的VSS接触区域118。垂直信号线543通过第三配线层W3、第二配线层W2、第一配线层W1和连接部连接至选择晶体管SEL的源极(Vout)。
接触部201和接触部202可以设置在平面图中与像素阵列部540重叠的位置处(例如，图3)，或者可以设置在像素阵列部540外侧的外围部540B中(例如，图6)。接触部201和接触部202设置在第二基板200的前表面(配线层200T侧的表面)上。接触部201和接触部202例如由诸如铜(Cu)和铝(Al)等金属形成。接触部201和接触部202露出在配线层200T的前表面(第三基板300侧的表面)上。接触部201和接触部202用于第二基板200和第三基板300之间的电连接并且用于第二基板200和第三基板300之间的接合。
图6示出了设置在第二基板200的外围部540B中的外围电路的示例。该外围电路可以包括行驱动单元520的一部分、列信号处理单元550的一部分等。此外，如图3所示，外围电路可以不布置在第二基板200的外围部540B中，并且连接孔部H1和连接孔部H2可以布置在像素阵列部540附近。
第三基板300例如从第二基板200侧依次具有配线层300T和半导体层300S。例如，半导体层300S的前表面设置在第二基板200侧。半导体层300S由硅基板形成。在半导体层300S的前表面侧的部分中设置有电路。具体地，例如，输入单元510A、行驱动单元520、时序控制单元530、列信号处理单元550、图像信号处理单元560和输出单元510B的至少一部分设置在半导体层300S的前表面侧的部分中。设置在半导体层300S和第二基板200之间的配线层300T例如包括层间绝缘膜、被层间绝缘膜隔离的多个配线层以及接触部301和接触部302。接触部301和接触部302露出在配线层300T的前表面(第二基板200侧的表面)上，接触部301与第二基板200的接触部201接触，并且接触部302与第二基板200的接触部202接触。接触部301和接触部302电连接至形成在半导体层300S中的电路(例如，输入单元510A、行驱动单元520、时序控制单元530、列信号处理单元550、图像信号处理单元560和输出单元510B中的至少一者)。例如，接触部301和接触部302由诸如铜(Cu)和铝(Al)等金属形成。例如，外部端子TA通过连接孔部H1连接至输入单元510A，并且外部端子TB通过连接孔部H2连接至输出单元510B。
这里，将说明摄像装置1的特征。
一般来说，摄像装置主要包括光电二极管和像素电路。这里，当光电二极管的面积增加时，由于光电转换而产生的电荷增加，从而提高了像素信号的信噪比(S/N比)，并且摄像装置可以输出更好的图像数据(图像信息)。另一方面，当包括在像素电路中的晶体管的尺寸(特别地，放大晶体管的尺寸)增大时，像素电路中产生的噪声减少，从而，提高了摄像信号的S/N比，并且摄像装置能够输出更好的图像数据(图像信息)。
然而，在其中光电二极管和像素电路设置在同一半导体基板上的摄像装置中，如果在半导体基板的有限区域中增大光电二极管的面积，则像素电路中包括的晶体管的尺寸就会减小。此外，如果增大像素电路中包括的晶体管的尺寸，则光电二极管的面积就会减小。
为了解决这些问题，例如，本实施方案的摄像装置1采用了多个像素541共用一个像素电路210的结构，并且共用的像素电路210布置为叠加在光电二极管PD上。因此，在半导体基板的有限区域内，可以实现使光电二极管PD的面积尽可能大，并且使像素电路210中包括的晶体管的尺寸尽可能大。因此，能够提高像素信号的S/N比，并且摄像装置1可以输出更好的图像数据(图像信息)。
当实现了其中多个像素541共用一个像素电路210并且该共用像素电路210布置为叠加在光电二极管PD上的结构时，连接至一个像素电路210的多条配线从多个像素541中的各者的浮动扩散部FD延伸。为了确保形成像素电路210的半导体基板200的大面积，例如，可以形成将多条延伸的配线彼此连接并且将多条延伸的配线集成为一条的连接配线。类似地，对于从VSS接触区域118延伸的多条配线，可以形成将多条延伸配线彼此连接并且将多条延伸配线集成为一条的连接配线。
例如，当将从多个像素541中的各者的浮动扩散部FD延伸的多条配线彼此连接的连接配线形成在形成有像素电路210的半导体基板200中时，可以减少用于形成像素电路210中包含的晶体管的面积。类似地，当连接并集成从多个像素541中的各者的VSS接触区域118延伸的多条配线的连接配线形成在形成有像素电路210的半导体基板200中时，可以减少用于形成像素电路210中包括的晶体管的面积。
为了解决这些问题，例如，本实施方案的摄像装置1可以具有如下结构：其中，多个像素541共用一个像素电路210，该共用的像素电路210布置为叠加在光电二极管PD上，并且第一基板100设置有将多个像素541的浮动扩散部FD彼此连接并且将它们集成为一个的连接配线，和将多个像素541包括的VSS接触区域118彼此连接并且将它们集成为一个的连接配线。
这里，例如，当使用上述第二制造方法作为用于在第一基板100上设置将多个像素541的浮动扩散部FD彼此连接并且将它们集成为一个的连接配线以及将多个像素541包括的VSS接触区域118彼此连接并且将它们集成为一个的连接配线时，能够根据第一基板100和第二基板200中的各者的构造使用适当的工艺来制造第一基板100和第二基板200，并且可以制造具有高质量和高性能的摄像装置。此外，第一基板100和第二基板200的连接配线可以通过简单的工艺形成。具体地，在使用第二制造方法的情况下，连接至浮动扩散部FD的电极和连接至VSS接触区域118的电极分别设置在作为第一基板100和第二基板200的接合边界面的第一基板100的前表面和第二基板200的前表面上。此外，即使当第一基板100和第二基板200接合在一起时设置在两个基板前表面上的电极之间发生位置偏差，优选地扩大形成在两个基板前表面上的电极，使得形成在两个基板前表面上的电极相互接触。在这种情况下，可以想到的是在摄像装置1中包含的各像素的有限的区域中布置电极将变得困难。
为了解决第一基板100和第二基板200的接合边界面处需要大电极的问题，例如，在本实施方案的摄像装置1中，可以使用上述第一制造方法作为其中多个像素541共用一个像素电路210并且共用的像素电路210布置为叠加在光电二极管PD上的制造方法。因此，容易将形成在第一基板100和第二基板200上的元件对齐，并且能够制造出高质量和高性能的摄像装置。此外，能够设置通过使用这种制造方法生成的独特的结构(即，第一基板100的半导体层100S和配线层100T以及第二基板200的半导体层200S和配线层200T依次堆叠的结构)，换言之，设置以面对背的方式堆叠第一基板100与第二基板200的结构，并且设置从第二基板200的半导体层200S的前表面侧穿透半导体层200S和第一基板100的配线层100T并到达第一基板100的半导体层100S的前表面的贯穿电极120E和贯穿电极121E。
在其中第一基板100设置有将多个像素541的浮动扩散部FD彼此连接并且将浮动扩散部FD集成为一个的连接配线和将多个像素541的VSS接触区域118彼此连接并且将VSS接触区域118集成为一个的连接配线的结构中，当使用第一制造方法将该结构与第二基板200堆叠并且在第二基板200上形成像素电路210时，形成像素电路210中包括的有源元件时所需的热处理有可能影响形成在第一基板100上的连接配线。
因此，为了解决形成有源元件时的热处理对连接配线的影响的问题，期望在本实施方案的摄像装置1中，采用具有高耐热性的导电材料用于将多个像素541的浮动扩散部FD彼此连接并且将浮动扩散部FD集成为一个的连接配线和将多个像素541的VSS接触区域118彼此连接并且将VSS接触区域118集成为一个的连接配线。具体地，作为具有高耐热性的导电材料，可以使用具有熔点高于在第二基板200的配线层200T中包括的配线材料的至少一部分的熔点的材料。
如上所述，例如，根据实施方案的摄像装置1包括：(1)以面对背方式堆叠第一基板100和第二基板200的结构(具体地，第一基板100的半导体层100S和配线层100T，以及第二基板200的半导体层200S和配线层200T依次堆叠的结构)；(2)设置有从第二基板200的半导体层200S的前表面侧穿透半导体层200S和第一基板100的配线层100T并且到达第一基板100的半导体层100S的贯穿电极120E和贯穿电极121E的结构；和(3)将多个像素541中包含的浮动扩散部FD彼此连接并且将浮动扩散部FD集成为一个的连接配线和将多个像素541中包含的VSS接触区域118彼此连接并且将VSS接触区域118集成为一个的连接配线由具有高耐热性的导电材料形成的结构，使得不在第一基板100和第二基板200之间的界面处设置大电极的情况下，第一基板100可以设置有将多个像素541中包含的浮动扩散部FD彼此连接并且将浮动扩散部FD集成为一个的连接配线，和将多个像素541中包含的VSS接触区域118彼此连接并且将VSS接触区域118集成为一个的连接配线。
[摄像装置1的操作]
接下来，将参照图13和图14说明摄像装置1的操作。图13和14是通过将分别用于指示各信号的路径的箭头加到图3而获得的。在图13中，通过箭头示出了从外部输入到摄像装置1的输入信号以及电源电位和参考电位的路径。在图14中，通过箭头示出了从摄像装置1输出到外部的像素信号的信号路径。例如，通过输入单元510A输入到摄像装置1的输入信号(例如，像素时钟和同步信号)被传输至第三基板300的行驱动单元520，并且行驱动单元520产生行驱动信号。行驱动信号通过接触部301和接触部201传输至第二基板200。此外，行驱动信号通过配线层200T的行驱动信号线542到达像素阵列部540的各像素共用单元539。在到达第二基板200的像素共用单元539的行驱动信号中，除了传输栅极TG之外的驱动信号被输入到像素电路210，并且像素电路210中包含的各晶体管被驱动。传输栅极TG的驱动信号通过贯穿电极TGV被输入到第一基板100的传输栅极TG1、传输栅极TG2、传输栅极TG3和传输栅极TG4，并且驱动像素541A、像素541B、像素541C和像素541D(图13)。此外，从摄像装置1的外部供给至第三基板300的输入单元510A(输入端511)的电源电位和参考电位通过接触部301和接触部201传输至第二基板200，并且经由配线层200T中的配线供给至各像素共用单元539的像素电路210。参考电位还通过贯穿电极121E供给至第一基板100的像素541A、像素541B、像素541C和像素541D。另一方面，由第一基板100的像素541A、像素541B、像素541C和像素541D光电转换的像素信号通过贯穿电极120E传输至各像素共用单元539的第二基板200的像素电路210。基于上述像素信号的像素信号通过垂直信号线543以及接触部202和接触部302从像素电路210传输至第三基板300。由第三基板300的列信号处理单元550和图像信号处理单元560对该像素信号进行处理，然后通过输出单元510B输出至外部。
[效果]
在本实施方案中，像素541A、像素541B、像素541C和像素541D(像素共用单元539)和像素电路210设置在不同的基板(第一基板100和第二基板200)上。因此，与像素541A、像素541B、像素541C和像素541D和像素电路210形成在同一基板上的情况相比，可以扩大像素541A、像素541B、像素541C和像素541D和像素电路210的面积。因此，能够增加通过光电转换获得的像素信号量，并且降低像素电路210的晶体管噪声。因此，提高了像素信号的信噪比，并且摄像装置1可以输出更好的像素数据(图像信息)。此外，可以小型化摄像装置1(换言之，可以减小像素尺寸并且可以减小摄像装置1的尺寸)。摄像装置1可以通过减小像素尺寸来增加每单位面积的像素数量，并且可以输出高质量的图像。
此外，在摄像装置1中，第一基板100和第二基板200通过在绝缘区域212中设置的贯穿电极120E和贯穿电极121E彼此电连接。例如，可以考虑通过彼此接合焊盘电极来连接第一基板100和第二基板200的方法，或者通过穿透半导体层的贯通配线(例如，通过硅通孔(TSV))来连接第一基板100和第二基板200的方法。与这些方法相比，通过在绝缘区域212中设置贯穿电极120E和贯穿电极121E，可以减小用于在第一基板100和第二基板200之间的连接所需的面积。因此，能够减小像素尺寸，并且能够进一步小型化摄像装置1。此外，通过进一步缩小每个像素的面积，能够进一步提高分辨率。当不需要减小芯片尺寸时，能够扩大像素541A、像素541B、像素541C和像素541D以及像素电路210的形成区域。从而，能够增大通过光电转换获得的像素信号量，并且能够降低像素电路210中包含的晶体管的噪声。因此，提高了像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
此外，在摄像装置1中，像素电路210以及列信号处理单元550和图像信号处理单元560设置在不同的基板(第二基板200和第三基板300)上。因此，与像素电路210、列信号处理单元550和图像信号处理单元560形成在同一基板上的情况相比，能够扩大像素电路210的面积以及列信号处理单元550和图像信号处理单元560的面积。因此，能够减少列信号处理单元550产生的噪声，并且通过图像信号处理单元560能够安装先进的图像处理电路。因此，提高了像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
此外，在摄像装置1中，像素阵列部540设置在第一基板100和第二基板200上，并且列信号处理单元550和图像信号处理单元560设置在第三基板300上。此外，连接第二基板200和第三基板300的接触部201、接触部202、接触部301和接触部302形成在像素阵列部540上方。因此，接触部201、接触部202、接触部301和接触部302的布局可以自由设置，而不会受到来自设置在像素阵列中的各种配线的布局干扰。因此，接触部201、接触部202、接触部301和接触部302可以用于第二基板200和第三基板300之间的电连接。例如，通过使用接触部201、接触部202、接触部301和接触部302，列信号处理单元550和图像信号处理单元560在布局上具有更高的自由度。因此，能够减少列信号处理单元550产生的噪声，并且通过图像信号处理单元560能够安装先进的图像处理电路。因此，提高了像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
此外，在摄像装置1中，像素隔离部117穿透半导体层100S。因此，即使由于每个像素面积的小型化而缩短了相邻的像素(像素541A、像素541B、像素541C和像素541D)之间的距离的情况下，也能够抑制像素541A、像素541B、像素541C和像素541D之间的混色。因此，提高了像素信号的信噪比，并且摄像装置1可以输出更好的像素数据(图像信息)。
此外，在摄像装置1中，像素电路210是针对各像素共用单元539设置的。因此，与在像素541A、像素541B、像素541C和像素541D中的各者中设置像素电路210的情况相比，能够扩大构成像素电路210的晶体管(放大晶体管AMP、复位晶体管RST、选择晶体管SEL和FD转换增益切换晶体管FDG)的形成面积。例如，通过增加放大晶体管AMP的形成面积能够抑制噪声。因此，提高了像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
此外，在摄像装置1中，在第一基板100上设置有电连接四个像素(像素541A、像素541B、像素541C和像素541D)的浮动扩散部FD(浮动扩散部FD1、浮动扩散部FD2、浮动扩散部FD3和浮动扩散部FD4)的焊盘部120。因此，与焊盘部120设置在第二基板200上的情况相比，能够减少连接第一基板100和第二基板200的贯穿电极(贯穿电极120E)的数量。因此，通过减少绝缘区域212，能够以足够的尺寸确保构成像素电路210的晶体管(半导体层200S)的形成面积。因此，能够降低像素电路210中包含的晶体管的噪声，提高像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
下文中，将说明根据上述实施方案的摄像装置1的变形例。在下面的变形例中，相同的附图标记被赋予与上述实施方案相同的构造。
<2.第1变形例>
图15至图19示出了根据上述实施方案的摄像装置1的平面构造的变形例。图15示意性示出了第二基板200的半导体层200S的前表面附近的平面构造，并且与上述实施方案所述的图8相对应。图16示意性示出了第一配线层W1、连接至第一配线层W1的半导体层200S以及第一基板100的各部分的构造，并且与上述实施方案所述的图9相对应。图17示出了第一配线层W1和第二配线层W2的平面构造的示例，并且与上述实施方案所述的图10相对应。图18示出了第二配线层W2和第三配线层W3的平面构造的示例，并且与上述实施方案所述的图11相对应。图19示出了第三配线层W3和第四配线层W4的平面构造的示例，并且与上述实施方案所述的图12相对应。
在本变形例中，如图16所示，在第二基板200的H方向上布置的两个像素共用单元539中，一个像素共用单元539的内部布局(例如，纸面的右侧)是通过只在H方向上反转另一像素共用单元539(例如，纸面的左侧)的内部布局而得到的。此外，一个像素共用单元539的轮廓与另一像素共用单元539的轮廓之间在V方向上的偏差大于上述实施方案中所述的偏差(图9)。以这种方式，通过增加V方向上的偏差，可以减小另一像素共用单元539的放大晶体管AMP与跟其连接的焊盘部120(图7所示的布置在V方向上的两个像素共用单元539中另一像素共用单元539(纸面下侧)的焊盘部120)之间的距离。使用这种布局，图15至图19所示的摄像装置1的第一变形例能够使H方向上布置的两个像素共用单元539的面积与上述实施方案所述的第二基板200的像素共用单元539的面积相同，而无需在V方向上反转两个像素共用单元539的平面布局。注意，第一基板100的像素共用单元539的平面布局与上述实施方案所述的平面布局(图7A和图7B)相同。因此，本变形例的摄像装置1能够获得与上述实施方案所述的摄像装置1相同的效果。第二基板200的像素共用单元539的布置不限于上述实施方案和本变形例所述的布置。
<3.第2变形例>
图20至图25示出了根据上述实施方案的摄像装置1的平面构造的变形例。图20示意性示出了第一基板100的平面构造，并且与上述实施方案所述的图7A相对应。图21示意性示出了第二基板200的半导体层200S的前表面附近的平面构造，并且与上述实施方案所述的图8相对应。图22示意性示出了第一配线层W1、连接至第一配线层W1的半导体层200S以及第一基板100的各部分的配置，并且与上述实施方案所述的图9相对应。图23示出了第一配线层W1和第二配线层W2的平面构造的示例，并且与上述实施方案所述的图10相对应。图24示出了第二配线层W2和第三配线层W3的平面构造的示例，并且与上述实施方案所述的图11相对应。图25示出了第三配线层W3和第四配线层W4的平面构造的示例，并且与上述实施方案所述的图12相对应。
在本变形例中，各像素电路210的外形具有大致正方形的平面形状(图21等)。在这方面，本变形例的摄像装置1的平面构造不同于上述实施方案所述的摄像装置1的平面构造。
例如，如上述实施方案所述，第一基板100的像素共用单元539形成在2行×2列的像素区域上，并且具有大致正方形的平面形状(图20)。例如，在各像素共用单元539中，一个像素列的像素541A和像素541C的传输栅极TG1和传输栅极TG3的水平部分TGb在从与垂直部分TGa重叠的位置朝向像素共用单元539的在H方向上的中心部分的方向上延伸(更具体地，朝向像素541A和像素541C的外边缘的方向和朝向像素共用单元539的中心部分的方向)，并且另一像素列的像素541B和像素541D的传输栅极TG2和传输栅极TG4的水平部分TGb在从与垂直部分TGa重叠的位置朝向像素共用单元539的在H方向上的外边缘的方向上延伸(更具体地，朝向像素541B和像素541D的外边缘的方向和朝向像素共用单元539外侧的方向)。连接至浮动扩散部FD的焊盘部120设置在像素共用单元539的中心部分(H方向和V方向上的像素共用单元539的中心部分)，并且连接至VSS接触区域118的焊盘部121设置在像素共用单元539的至少在H方向上(在图20中，在H方向和V方向上)的端部。
作为另一布置示例，还可以想到仅在面向垂直部分TGa的区域中设置传输栅极TGl、传输栅极TG2、传输栅极TG3和传输栅极TG4的水平部分TGb。此时，如上述实施方案所述，半导体层200S很可能被细分。因此，难以形成像素电路210的大晶体管。另一方面，当传输栅极TG1、传输栅极TG2、传输栅极TG3和传输栅极TG4的水平部分TGb如上变形例所述从与垂直部分TGa重叠的位置在H方向延伸时，可以如上述实施方案中所述地增加半导体层200S的宽度。具体地，连接至传输栅极TG1和TG3的贯穿电极TGV1和贯穿电极TGV3在H方向上的位置可以布置在H方向上靠近贯穿电极120E的位置，并且连接至传输栅极TG2和传输栅极TG4的贯穿电极TGV2和贯穿电极TGV4在H方向上的位置可以布置在H方向上靠近贯穿电极121E位置。因此，如上述实施方案所述，能够增大沿着V方向延伸的半导体层200S的宽度(H方向的尺寸)。因此，能够增大像素电路210的晶体管的尺寸，特别是放大晶体管AMP的尺寸。因此，提高了像素信号的信噪比，并且摄像装置1可以输出更好的像素数据(图像信息)。
第二基板200的像素共用单元539在H方向和V方向上例如具有与第一基板100的像素共用单元539大致相同的尺寸，并且例如设置在与大约2行×2列的像素区域相对应的区域上。例如，在各像素电路210中，选择晶体管SEL和放大晶体管AMP在V方向上并排布置在在V方向上延伸的一个半导体层200S中，并且FD转换增益切换晶体管FDG和复位晶体管RST在V方向上并排布置在在V方向上延伸的一个半导体层200S中。经由绝缘区域212，在H方向上布置有设置有选择晶体管SEL和放大晶体管AMP的一个半导体层200S和设置有FD转换增益切换晶体管FDG和复位晶体管RST的一个半导体层200S。绝缘区域212在V方向上延伸(图21)。
这里，将参照图21和图22说明第二基板200的像素共用单元539的外形。例如，图20所示的第一基板100的像素共用单元539连接至设置在焊盘部120的在H方向的一侧(图22纸面左侧)的放大晶体管AMP和选择晶体管SEL，以及设置在焊盘部120的在H方向的另一侧(图22的纸面右侧)的FD转换增益切换晶体管FDG和复位晶体管RST。包括放大晶体管AMP、选择晶体管SEL、FD转换增益切换晶体管FDG和复位晶体管RST的第二基板200的像素共用单元539的外形由以下四个外边缘确定。
第一外边缘是包括选择晶体管SEL和放大晶体管AMP的半导体层200S的在V方向上的一端(图22的纸面的上端)的外边缘。第一外边缘设置在像素共用单元539中包括的放大晶体管AMP和在V方向上与像素共用单元539的一侧(图22的纸面上侧)相邻的像素共用单元539中包括的选择晶体管SEL之间。更具体地，第一外边缘在放大晶体管AMP和选择晶体管SEL之间设置在元件隔离区域213的在V方向上的中心部分处。第二外边缘是包括选择晶体管SEL和放大晶体管AMP的半导体层200S的在V方向上的另一端(图22的纸面的下端)的外边缘。第二外边缘设置在像素共用单元539中包括的选择晶体管SEL和与像素共用单元539的另一侧(图22的纸面的下侧)相邻的像素共用单元539中包括的放大晶体管AMP之间。更具体地，第二外边缘在选择晶体管SEL和放大晶体管AMP之间设置在元件隔离区域213的在V方向上的中心部分处。第三外边缘是包括复位晶体管RST和FD转换增益切换晶体管FDG的半导体层200S的在V方向上的另一端(图22的纸面的下端)的外边缘。第三外边缘设置在像素共用单元539中包括的FD转换增益切换晶体管FDG与在V方向上与像素共用单元539的另一端(图22的纸面的下侧)相邻的像素共用单元539中包括的复位晶体管RST之间。更具体地，第三外边缘在FD转换增益切换晶体管FDG和复位晶体管RST之间设置在元件隔离区域213的在V方向上的中心部分处。第四外边缘是包括复位晶体管RST和FD转换增益切换晶体管FDG的半导体层200S的在V方向上的一端(图22的纸面的上端)的外边缘。第四外边缘设置在像素共用单元539中包含的复位晶体管RST与在V方向上与像素共用单元539的一侧(图22的纸面的上侧)相邻的像素共用单元539中包含的FD转换增益切换晶体管FDG(未示出)之间。更具体地，第四外边缘在复位晶体管RST和FD转换增益切换晶体管FDG之间设置在元件隔离区域213(未示出)的在V方向上的中心部分处。
在包含这样的第一外边缘、第二外边缘、第三外边缘和第四外边缘的第二基板200的像素共用单元539的外形中，第三外边缘和第四外边缘被布置为在V方向上相对于第一外边缘和第二外边缘偏移至一侧(换言之，在V方向上向一侧偏移)。通过使用这样的布局，放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极都能够被布置得尽可能靠近焊盘部120。因此，减小了将放大晶体管AMP和FD转换增益切换晶体管FDG连接至焊盘部120的配线的区域，并且能够容易地小型化摄像装置1。注意，VSS接触区域218设置在包含选择晶体管SEL和放大晶体管AMP的半导体层200S与包含复位晶体管RST和FD转换增益切换晶体管FDG的半导体层200S之间。例如，多个像素电路210具有相同的布置。
包含这种第二基板200的摄像装置1也能够获得与上述实施方案所述相同的效果。第二基板200的像素共用单元539的布置不限于上述实施方案和本变形例所述的布置。
<4.第三变形例>
图26至图31示出了根据上述实施方案的摄像装置1的平面构造的变形例。图26示意性示出了第一基板100的平面构造，并且与上述实施方案所述的图7B相对应。图27示意性示出了第二基板200的半导体层200S的前表面附近的平面构造，并且与上述实施方案所述的图8相对应。图28示意性示出了第一配线层W1、连接至第一配线层W1的半导体层200S以及第一基板100的各部分的构造，并且与上述实施方案所述的图9相对应。图29示出了第一配线层W1和第二配线层W2的平面构造的示例，并且与上述实施方案所述的图10相对应。图30示出了第二配线层W2和第三配线层W3的平面构造的示例，并且与上述实施方案所述的图11相对应。图31示出了第三配线层W3和第四配线层W4的平面构造的示例，并且与上述实施方案所述的图12相对应。
在本变形例中，第二基板200的半导体层200S沿着H方向延伸(图28)。即，该构造大致上对应于通过以90度旋转图21等所示的摄像装置1的平面构造而获得的构造。
例如，如上述实施方案中所述，第一基板100的像素共用单元539形成在2行×2列的像素区域上，并且具有大致正方形的平面形状(图26)。例如，在各像素共用单元539中，一个像素行的像素541A和像素541B的传输栅极TG1和传输栅极TG2在V方向上朝向像素共用单元539的中心部分延伸，并且另一像素行的像素541C和像素541D的传输栅极TG3和传输栅极TG4在V方向上朝向像素共用单元539的外侧的方向上延伸。连接至浮动扩散部FD的焊盘部120设置在像素共用单元539的中心部分，并且连接至VSS接触区域118的焊盘部121设置在像素共用单元539的至少在V方向(图26中在V方向和H方向)上的端部。在这种情况下，传输栅极TG1、传输栅极TG2的贯穿电极TGV1和贯穿电极TGV2的在V方向上的位置接近贯穿电极120E的在V方向上的位置，并且传输栅极TG3和传输栅极TG4的贯穿电极TGV3和贯穿电极TGV4的在V方向上的位置接近贯穿电极121E在V方向上的位置(图28)。因此，由于与上述实施方案所述相同的原因，能够增大沿着H方向延伸的半导体层200S的宽度(V方向上的尺寸)。因此，能够增加放大晶体管AMP的尺寸，并且能够抑制噪声。
在各像素电路210中，选择晶体管SEL和放大晶体管AMP在H方向上并排布置，并且复位晶体管RST布置于在V方向上与选择晶体管SEL相邻的位置，绝缘区域212夹在选择晶体管SEL和复位晶体管RST之间(图27)。FD转换增益切换晶体管FDG和复位晶体管RST在H方向上并排布置。VSS接触区域218以岛状设置在绝缘区域212中。例如，第三配线层W3沿H方向延伸(图30)，并且第四配线层W4沿V方向延伸(图31)。
包括这种第二基板200的摄像装置1也可以获得与上述实施方案所述相同的效果。第二基板200的像素共用单元539的布置不限于上述实施方案和本变形例所述的布置。例如，上述实施方案和第一变形例所述的半导体层200S可以沿着H方向上延伸。
<5.第4变形例>
图32示意性示出了根据上述实施方案的摄像装置1的截面构造的变形例。图32对应于上述实施方案所述的图3。在本变形例中，除了接触部201、接触部202、接触部301和接触部302之外，摄像装置1在面向像素阵列部540的中心部分的位置处还具有接触部203、接触部204、接触部303和接触部304。本变形例的摄像装置1在这方面不同于上述实施方案所述的摄像装置1。
接触部203和接触部204设置在第二基板200上，并且露出在与第三基板300的接合面上。接触部303和接触部304设置在第三基板300上，并且露出在与第二基板200的接合表面上。接触部203与接触部303接触，并且接触部204与接触部304接触。即，在摄像装置1中，除了接触部201、接触部202、接触部301和接触部302之外，第二基板200和第三基板300还通过接触部203、接触部204、接触部303和接触部304连接。
接下来，将参照图33和图34说明摄像装置1的操作。在图33中，由箭头示出了从外部输入到摄像装置1的输入信号以及电源电位和参考电位的路径。在图34中，由箭头示出了从摄像装置1输出到外部的像素信号的信号路径。例如，通过输入单元510A将输入到摄像装置的输入信号传输至第三基板300的行驱动单元520，并且行驱动单元520产生行驱动信号。通过接触部303和接触部203将行驱动信号传输至第二基板200。此外，行驱动信号通过配线层200T的行驱动信号线542到达像素阵列部540的各像素共用单元539。在到达第二基板200的像素共用单元539的行驱动信号之中，除了传输栅极TG的驱动信号之外的驱动信号被输入到像素电路210，并且驱动包括在像素电路210中的各晶体管。传输栅极TG的驱动信号通过贯穿电极TGV输入到第一基板100的传输栅极TG1、传输栅极TG2、传输栅极TG3和传输栅极TG4，并且驱动像素541A、像素541B、像素541C和像素541D。此外，从摄像装置1的外部供给至第三基板300的输入单元510A(输入端子511)的电源电位和参考电位通过接触部303和接触部203传输至第二基板200，并且经由配线层200T的配线供给至各个像素共用单元539的像素电路210。参考电位还通过贯穿电极121E供给至第一基板100的像素541A、像素541B、像素541C和像素541D。另一方面，针对各像素共用单元539，将由第一基板100的像素541A、像素541B、像素541C和像素541D光电转换的像素信号传输至第二基板200的像素电路210。基于该像素信号的像素信号通过垂直信号线543以及接触部204和接触部304从像素电路210传输至第三基板300。由第三基板300的列信号处理单元550和图像信号处理单元560对该像素信号进行处理，然后通过输出单元510B输出至外部。
包含这种接触部203、接触部204、接触部303和接触部304的摄像装置1也可以获得与上述实施方案所述相同的效果。接触部的位置、数量等可以根据配线通过接触部303和接触部304连接至的第三基板300的电路等的设计而变化。
<6.第5变形例>
图35示出了根据上述实施方案的摄像装置1的截面构造的变形例。图35对应于上述实施方案所述的图6。在本变形例中，在第一基板100上设置有具有平面结构的传输晶体管TR。本变形例的摄像装置1在这方面不同于上述实施方案所述的摄像装置1。
在传输晶体管TR中，传输栅极TG仅由水平部TGb构成。换言之，传输栅极TG不具有垂直部TGa，并且设置为面向半导体层100S。
包括这种具有平面结构的传输晶体管TR的摄像装置1也可以获得与上述实施方案所述的相同的效果。此外，可以想象的是，与在第一基板上设置垂直传输栅极TG的情况相比，通过在第一基板100上设置平面传输栅极TG能够将光电二极管PD形成得更靠近半导体层100S的前表面，从而增加了饱和信号量(Qs)。此外，可以想到的是，与在第一基板100上形成垂直传输栅极TG的方法相比，在第一基板100上形成平面传输栅极TG的方法中，制造步骤的数量较少并且光电二极管PD不太可能由于制造步骤而受到不利影响。
<7.第6变形例>
图36示出了根据上述实施方案的摄像装置1的像素电路的变形例。图36对应于上述实施方案所述的图4。在本变形例中，针对各像素(像素541A)设置像素电路210。即，多个像素不共用像素电路210。本变形例的摄像装置1在这方面不同于上述实施方案所述的摄像装置1。
本变形例的摄像装置1与上述实施方案所述的摄像装置1的相同之处在于：像素541A和像素电路210设置在不同的基板上(第一基板100和第二基板200)。因此，根据本变形例的摄像装置1也可以获得与上述实施方案所述相同的效果。
<8.第七变形例>
图37示出了上述实施方案所述的像素隔离部117的平面构造的变形例。在围绕像素541A、像素541B、像素541C和像素541D中的各者的像素隔离部117中设置有间隙。即，像素隔离部117可以不包围像素541A、像素541B、像素541C和像素541D的整个外周。例如，像素隔离部117的间隙设置在焊盘部120和焊盘部121附近(参照图7B)。
在上述实施方案中，已经说明了像素隔离部117具有穿透半导体层100S(参照图6)的FTI结构的示例，但是像素隔离部117可以具有除了FTI结构以外的其他构造。例如，像素隔离部117可以设置为不完全穿透半导体层100S，并且可以具有所谓的深沟槽隔离(DTI)结构。
<9.第2实施方案>
<9.1第2实施方案要解决的问题>
然而，像素541中的浮动扩散部FD和像素电路210中的放大晶体管AMP的栅极通过作为FD配线FDL的连接通孔连接。在精细像素中，FD配线FDL的连接通孔的区域面积约为45％。因此，由于减小了像素电路210的有效区域，所以不能扩大放大晶体管AMP的布置面积。
此外，FD配线FDL与放大晶体管AMP的栅极之间的电容以及与FD配线FDL(例如TG配线TGL或VSS配线VSS)的连接通孔并行地延伸的其它连接通孔之间的电容与浮动扩散部FD的电容重叠。因此，增加了FD电容，降低了电荷-电压转换效率，并且无法降低读取噪声。
<9.2第2实施方案的概述>
因此，摄像装置具有第一基板、第二基板、配线和沟槽。第一基板具有包括光电二极管和保持由光电二极管转换的电荷的浮动扩散部的像素。第二基板包括基于保持在像素的浮动扩散部中的电荷来读取像素信号的像素电路，并且堆叠在第一基板上。配线在堆叠方向上穿透第一基板与第二基板，并且将第一基板的浮动扩散部电连接至第二基板的像素电路中的放大晶体管。至少在第二基板中形成有沟槽，所述沟槽与配线平行延伸，并且具有等于或大于第二基板中的半导体层的厚度的深度。
在摄像装置中，在第二基板中的等于或大于第二基板的半导体层的厚度的深度处形成与将第一基板中的浮动扩散部电连接至第二基板的像素电路中的放大晶体管的配线平行地延伸的沟槽。因此降低了配线的寄生电容，并且提高了电荷-电压转换效率。
<9.3第2-1实施方案的具体示例>
<9.3.1第2-1实施方案的构造>
图38是示出了第2-1实施方案的摄像装置1的像素共用单元539的构造示例的等效电路图。摄像装置1具有其中堆叠第一基板100、第二基板200和第三基板300的结构。第一基板100具有执行光电转换的像素541。第二基板200具有基于从像素541输出的电荷来读取像素信号的像素电路210A。第三基板300具有检测像素信号的处理电路。像素共用单元539具有像素541和像素电路210A。像素541具有四个光电二极管PD、传输由各光电二极管PD转换的电荷的四个传输晶体管TR以及保持由传输晶体管TR传输的电荷的浮动扩散部FD。
像素电路210A例如包括复位晶体管RST、放大晶体管AMP、选择晶体管SEL、电源线VDD和垂直信号线(VSL)543。复位晶体管RST将浮动扩散部FD的电压复位至预定电位。放大晶体管AMP根据浮动扩散部FD中保持的电荷的电平产生电压信号作为像素信号。选择晶体管SEL控制放大晶体管AMP的漏极和垂直信号线543之间的连接。第一基板100的浮动扩散部FD通过FD配线FDL电连接至第二基板200的像素电路210A的放大晶体管AMP的栅极。
垂直信号线543将各像素电路210A电连接至第三基板300上布置的处理电路的列信号处理单元550。然后，列信号处理单元550检测来自各像素电路210A的出现在垂直信号线543中的像素信号。
摄像装置1具有将第一基板100的像素541的浮动扩散部FD连接至第二基板200的像素电路210A的放大晶体管AMP的栅极的FD配线FDL。FD配线FDL被形成为第一基板100和第二基板200之间的连接通孔。摄像装置1具有形成在第二基板200中的更靠近第一基板100侧以与FD配线FDL平行延伸的沟槽T。沟槽T处于其中例如嵌入有导电物质的状态。
第二基板200的像素电路210A中的放大晶体管AMP的源极与嵌入在沟槽T中的由导电物质制成的屏蔽配线SL连接以具有相同的电位。通过将FD配线FDL和屏蔽配线SL之间的寄生电容减小到(1-(SF增益))倍，可以减小FD配线FDL的电容以提高电荷-电压转换效率。
图39是示出了第2-1实施方案的第一基板100和第二基板200的堆叠结构的示例的示意性截面图。第一基板100内的半导体层100S与第二基板200之间的配线层100T例如由SiO2等制成，并且在堆叠方向上具有穿透配线层100T的贯通配线。第一基板100和第二基板200通过贯通配线彼此电连接。
贯通配线包括电连接至像素541的传输晶体管TR的栅极(传输栅极TG)的TG配线TGL，以及将像素电路210A的放大晶体管AMP的栅极连接至浮动扩散部FD的连接焊盘的FD配线FDL。沟槽T形成于配线层100T内的TG配线TGL与FD配线FDL之间。注意，沟槽T的深度等于或大于第二基板200的Si基板的厚度，并且在不影响第一基板100中形成的浮动扩散部FD的范围内。屏蔽配线SL例如由嵌入在沟槽T中的诸如掺杂多晶硅或金属等导电材料形成。
图40是示出了第一基板100和第二基板200的堆叠结构的示例的示意图。在从配线层100T的前表面(堆叠面)观察屏蔽配线SL(沟槽T)的情况下，如图所示，在配线层100T的堆叠面上，屏蔽配线SL形成为以FD配线FDL为中心的圆形形状。即，在配线器件100T的堆叠面上形成有与FD配线FDL平行延伸的沟槽T，使得在FD配线FDL和与FD配线FDL平行地延伸的TG配线TGL彼此电分离的状态下，FD配线FDL在堆叠面上被包围在圆形形状中。
<9.3.2第2-1实施方案的操作和效果>
在第2-1实施方案的摄像装置1中，屏蔽配线SL与穿透并连接第一基板100和第二基板200的FD配线FDL平行延伸。此外，在摄像装置1中，第二基板200的像素电路210A的放大晶体管AMP的源极和屏蔽配线SL电连接以具有相同的电位。因此，由于FD配线FDL和屏蔽配线SL之间的寄生电容减小到(1-(SF增益))倍，因此能够减小FD配线FDL的电容以提高电荷-电压转换效率。此外，即使在一根FD配线FDL与两根TG配线TGL平行延伸的情况下，屏蔽配线SL布置在各FD配线FDL与TG配线TGL之间以及所述FD配线FDL与另一条FD配线FDL之间。因此，通过减小FD配线FDL的寄生电容，能够提高电荷-电压转换效率。
<9.3.3第2-1实施方案的变形例>
此外，已经举例说明在从配线层100T的前表面(堆叠面)观察屏蔽配线SL的情况下，屏蔽配线SL形成为以FD配线FDL为中心的圆形形状的情况，但是本发明不限于此，并且可以适当地变形。图41是示出了第二基板200表面上的沟槽T1的排布构成的示例的示意图。图5X是示出了第二基板200的表面上的沟槽T2的排布构成的示例的示意图。例如，在从配线层的前表面(堆叠面)观察屏蔽配线SL的情况下，可以使用图41所示的平行板状沟槽T1，或者可以使用图42所示的矩形沟槽T2，这可以适当地变形。
图43是示出了第二基板200的表面上的沟槽T3的排布构成的示例的示意图。此外，沟槽T可以布置在将FD配线FDL和TG配线TGL彼此电分离的位置处，并且例如，相对于图43所示的FD配线FDL，可以布置大于FD配线FDL的宽度长度的沟槽T3。图44是示出了第二基板200的表面上的沟槽T4的排布构成的示例的示意图。在图44所示的FD配线FDL的对角线上布置有TG配线TGL的情况下，沟槽T4可以在FD配线FDL和TG配线TGL之间布置在FD配线FDL的对角线上，并且可以适当地变形。
在第2-1实施方案的摄像装置1中，已经举例说明在配线层100T中形成有其中嵌入有导电材料的沟槽T的屏蔽配线SL的情况。然而，在配线层100T中可以形成中空沟槽T作为屏蔽配线SL而不将导电材料嵌入沟槽T中，并且可以适当地变形。
注意，作为选择的像素541，例如，已经举例说明在行方向上布置的一个或多个像素541之中基于行选择的像素541。然而，未被选择的像素541可以是除了被选择的像素541之外的任何像素541，并且可以适当地变形。
作为选择的像素541，已经举例说明基于行选择的像素541，但是，例如，可以在列方向上布置的一个至多个像素541之中基于列选择像素541，并且可以适当地变形。
像素541例如包括2×2的总共四个光电二极管PD，但是可以适当地变形，只要像素541包括一个或多个光电二极管PD即可，而不限于四个光电二极管PD。
<9.4第2-2实施方案的具体示例>
<9.4.1第2-2实施方案的构造>
在第2-2实施方案的摄像装置1中，已经举例说明沟槽T布置在一根FD配线FDL与TG配线TGL之间的情况。然而，沟槽T可以配置在四根FD配线FDL与TG配线TGL之间，并且其实施方案将在下面作为第2-2实施方案说明。与第2-1实施方案相同的组件由相同的附图标记表示，并且将省略对组件和操作的多余说明。
图45是示出了第2-2实施方案的第一基板100和第二基板200的堆叠结构的示例的示意性截面图。配线层100T具有第一FD配线FDL1、第二FD配线FDL2、第一TG配线TGL1和第二TG配线TGL2。
配线层100T包括第一沟槽T51、第二沟槽T52和第三沟槽T53。第一沟槽T51形成在第一TG配线TGL1和第一FD配线FDL1之间，并且将第一FD配线FDL1与第一TG配线TGL1电隔离。第二沟槽T52形成在第二TG配线TGL2和第二FD配线FDL2之间，并且将第二TG配线TGL2与第二FD配线FDL2电分离。第三沟槽T53形成在第一FD配线FDL1和第二FD配线FDL2之间，并且将第一FD配线FDL1与第二FD配线FDL2电分离。
图46A是示出了第二基板200的表面上的沟槽T5的排布构成的示例的示意图。在从配线层100T的前表面(堆叠面)观察沟槽T5的情况下，如图46A所示，沟槽T5包括第一沟槽T51、第二沟槽T52、第三沟槽T53、第四沟槽T54和第五沟槽T55。第一沟槽T51将第一FD配线FDL1与第一TG配线TGL1电分离，并且将第三FD配线FDL3与第三TG配线TGL3电分离。第三沟槽T53将第一FD配线FDL1与第二FD配线FDL2电分离，并且将第三FD配线FDL3与第四FD配线FDL4电分离。第二沟槽T52将第二FD配线FDL2与第二TG配线TGL2电分离，并且将第四FD配线FDL4与第四TG配线TGL4电分离。图47是示出了沟槽T5的示意性截面形状的示例的示意图。在沟槽T5中，如图47所示，前表面(第二基板200)侧的孔尺寸可以大于后表面(第一基板100)侧的孔尺寸，并且可以适当地变形。
可以适当地变形沟槽T的排布构成，并且可以如图46B至图46H所示。图46B是示出了第二基板200的表面上的沟槽T10的排布构成的示例的示意图。L形沟槽T10可以布置在图46B所示的第一FD配线FDL1的相对于TG配线TGL1至TGL4的各对角线上。在这种情况下，沟槽T10将第一FD配线FDL1与第一TG配线TGL1、第一FD配线FDL1与第二TG配线TGL2、第一FD配线FDL1与第三TG配线TGL3以及第一FD配线FDL1与第四TG配线TGL4电分离。
图46C是示出了第二基板200的表面上的沟槽T11的排布构成的示例的示意图。如图46C所示，FD配线FDL1至FDL4中的各者可以被栅格形状的沟槽T11包围。沟槽将FD配线FDL与相邻的FD配线FDL以及FD配线FDL与相邻的TG配线TGL电分离。图46D是示出了第二基板200的表面上的沟槽T12的排布构成的示例的示意图。如图46D所示，FD配线FDL1至FDL4中的各者可以被栅格形状的沟槽T12包围。同时，省略了沟槽T12的十字形的交叉部T12A的屏蔽。因此，不必说，FD配线FDL与相邻的FD配线FDL电分离并且FD配线FDL与相邻的TG配线TGL电分离，并且可以避免交叉部的加工深度在沟槽加工时变深的情况。
图46E是示出了第二基板200的表面上的沟槽T13的排布构成的示例的示意图。图46E所示的沟槽T13具有十字沟槽T131和对角沟槽T132。十字沟槽T131将相邻的FD配线FDL彼此电分离。对角沟槽T132将FD配线FDL与在其对角线上的TG配线TGL电分离。图46F是示出了第二基板200的表面上的沟槽T14的排布构成的示例的示意图。图46F所示的沟槽T14具有十字沟槽T141和对角沟槽T142。十字沟槽T141将相邻的FD配线FDL彼此电分离。对角沟槽T142将FD配线FDL与在其对角线上的TG配线TGL电分离。
图46G是示出了第二基板200的表面上的沟槽T15的排布构成的示例的示意图。图46G所示的沟槽T15具有十字沟槽T151和对角沟槽T152。十字沟槽T151将相邻的FD配线FDL彼此电分离。对角沟槽T152将FD配线FDL与在其对角线上的TG配线TGL电分离。同时，省略了十字沟槽T151的十字形交叉部T151A的屏蔽。因此，不必说，FD配线FDL与相邻的FD配线FDL电分离并且FD配线FDL与相邻的TG配线TGL电分离，并且可以避免交叉部T151A的加工深度在沟槽加工时变深的情况。
图46H是示出了第二基板200的表面上的沟槽T16的排布构成的示例的示意图。图46H所示的沟槽T16具有十字沟槽T161和对角沟槽T162。十字沟槽T161将相邻的FD配线FDL彼此电分离。对角沟槽T162将FD配线FDL与在其对角线上的TG配线TGL电分离。同时，省略了十字沟槽T161的十字形交叉部T161A的屏蔽。因此，不必说，FD配线FDL与相邻的FD配线FDL电分离并且FD配线FDL与相邻的TG配线TGL电分离，并且可以避免交叉部T161A的加工深度在沟槽加工时变深的情况。
<9.4.2第2-2实施方案的操作和效果>
即使在四个FD配线FDL1至FDL4与四个TG配线TGL1至TGL4平行延伸的情况下，布置有将各FD配线FDL与TG配线TGL电隔离，并且将FD配线FDL与其它FD配线FDL电分离的沟槽T5。因此，通过减小FD配线FDL的电容，能够提高电荷-电压转换效率。
在第2-1实施方案的摄像装置1中，已经举例说明在配线层100T中布置有由其中嵌入有导电材料的沟槽T构成的屏蔽配线SL的情况。然而，嵌入沟槽T的材料不限于导电材料，并且例如可以是气体，并且其实施方案将在下面作为第2-3实施方案说明。
<9.5第2-3实施方案的具体示例>
<9.5.1第2-3实施方案的构造>
图48A是示出了第2-3实施方案的摄像装置1中的像素共用单元539的构造示例的等效电路图，并且图49是示出了第2-3实施方案的第一基板100和第二基板200的堆叠结构的示例的示意性截面图。摄像装置1具有穿透并连接位于第一基板100中的半导体层100S与第二基板200之间的配线层100T的FD配线FDL，以及与形成在第二基板200的靠近第一基板100侧的FD配线FDL平行延伸的沟槽T6。
沟槽T6填充并密封有诸如空气(1.00054)、N2(1.00057)、He(1.00052)或Ar(1.00007)等具有低的相对介电常数(εs)的气体，以形成屏蔽配线SL1。通过使用具有相对介电常数低于SiO2的相对介电常数(3.9)的气隙(Air Gap)，可以减小FD电容以提高电荷-电压转换效率。
在第2-3实施方案的摄像装置1中，由于在FD配线FDL和TG配线TGL之间布置有填充有具有低相对介电常数的气体的沟槽T6，因此减小了FD配线FDL的寄生电容，从而提高了电荷-电压转换效率。
注意，已经举例说明了沟槽T6密封有具有低介电常数的气体的情况，但是沟槽T6可以填充有具有低介电常数(Low-k)的绝缘膜材料，并且可以适当变形。
此外，已经举例说明沟槽T6的深度设置为比第二基板200内的SiO2更深并且设置为在不影响第一基板100的浮动扩散部FD的范围内的深度的情况。然而，深度不限于此，并且与屏蔽配线SL相比，可以设置为图49所示的屏蔽配线SL1的沟槽T6的深度，并且可以适当地变形。此外，对于配线层100T，例如，已经举例说明SiO2用于配线层100T，但是，例如，可以使用具有低于SiO2的介电常数(Low-k)的绝缘膜材料，并且可以适当地变形。
<9.5.2第2-3实施方案的操作和效果>
在第2-3实施方案的摄像装置1中，即使在一条FD配线FDL与两条TG配线TGL平行延伸的情况下，布置有将各FD配线FDL与TG配线TGL电分离并且将FD配线FDL与其它FD配线FDL电分离的屏蔽配线SL1。因此，通过减小FD配线FDL的寄生电容，能够提高电荷-电压转换效率。
图48B是示出了第2-3实施方案的摄像装置的像素共用单元的构造的另一示例的等效电路图。
图48B的像素共用单元与图48A的像素共用单元的不同之处在于：放大晶体管AMP的背栅连接至放大晶体管AMP的源极。
因此，由于降低了放大晶体管AMP的栅极-源极电压Vgs，所以升高了出现在垂直信号线(列读取线)543中的复位电平的电位。
顺便提及地，假设垂直信号线(列读取线)543的信号电位电平的下限由包括在列信号处理单元550中的负载电路确定，通过连接放大晶体管AMP的背栅和源极，能够增大在垂直信号线(列读取线)543中能够被处理的信号(像素信号)的振幅，并且能够提高检测精度。
<10.第3实施方案>
<10.1第3实施方案要解决的问题>
例如，将光电二极管PD光电转换得到的电荷设为Qp，浮动扩散部FD的FD电容设为Cfd，并且源极跟随电路的增益设为Gsf。在这种情况下，源极跟随器输出电压Vsf有公式Vsf＝Gsf*Qp/Cfd计算。因此，当使用相同的光量获得大输出电压时，提高了信噪比(S/N)。然而，随着FD电容(Cfd)的增大，源极跟随器输出电压(Vsf)会降低。因此，通过增大源极跟随电路的增益(Gsf)可以增大源极跟随器输出电压(Vsf)。然而，FD电容(Cfd)的寄生电容的影响大，并且需要减小寄生电容。
<10.2第3实施方案的概述>
因此，摄像装置具有第一基板、第二基板、配线和屏蔽配线。第一基板具有包括光电二极管和保持由光电二极管转换的电荷的浮动扩散部的像素。第二基板具有基于保持在像素的浮动扩散部中的电荷来读取像素信号的像素电路，并且堆叠在第一基板上。配线将第一基板中的浮动扩散部电连接至第二基板的像素电路中的放大晶体管，并且形成在第一基板和第二基板上。在像素电路的阱层和像素电路的放大晶体管的阱层彼此电隔离的状态下，屏蔽配线电连接放大晶体管的栅极和放大晶体管的源极，并且屏蔽配线在与配线平行延伸的同时将配线屏蔽。
在摄像装置中，在像素电路的阱层和放大晶体管的阱层被彼此电隔离的状态下，屏蔽配线与配线平行地延伸并且将配线屏蔽，屏蔽配线电连接放大晶体管的栅极和放大晶体管的源极。即，放大晶体管的源极和放大晶体管的阱层连接以具有相同的电位，从而消除基板偏置效应，并且浮动扩散部振幅和放大晶体管源极振幅的增益被设定为1。此外，引出放大晶体管的源极电位的屏蔽配线布置在配线周围，并且连接至浮动扩散部的配线以与浮动扩散部相同的振幅移动。因此，由于减小了配线连接电容，所以减小了浮动扩散部的电容，从而提高了电荷-电压转换效率。
即，在摄像装置中，减小了由于配线的寄生电阻而引起的浮动扩散部的电容，从而提高了电荷-电压转换效率。此外，通过屏蔽配线能够抑制与相邻配线的串扰。
<10.3第3-1实施方案的具体示例>
<10.3.1第3-1实施方案的构造>
图50A是示出了第3-1实施方案的第二基板200的多个像素电路210B的构造示例的等效电路图。第二基板200包括所有像素共用的共用p阱层250和针对各像素541的放大晶体管AMP的独立p阱层251，并且共用p阱层250和独立p阱层251由全沟槽(FTI)T7电隔离。
在共用p阱层250中，形成有各像素电路210B的复位晶体管RST和选择晶体管SEL。由于共用p阱层250连接至GND电位，复位晶体管RST和选择晶体管SEL的背栅固定为GND电位。
另一方面，在独立p阱层251中，形成有像素电路210B的放大晶体管AMP。由于独立p阱层251连接至放大晶体管AMP的源极，因此独立p阱层251的电位随着放大晶体管AMP的源极电位而变化。即，由于放大晶体管AMP的背栅和源极电位具有相同的电位，所以源极跟随电路的增益变为1。
例如，在放大晶体管AMP的背栅固定为GND电位的情况下，根据放大晶体管AMP的源极电位的波动出现基板偏置效应，并且源极跟随电路的增益变为0.85左右的值。因此，由于独立p阱层251跟随放大晶体管AMP的源极电位，所以源极跟随电路的增益增加了17％，这导致源极跟随器输出电压(Vsf)增大了17％。
同时，列信号处理单元550分别连接至垂直信号线(列读取线)543，并且通过垂直信号线(列读取行)543读取像素信号。
这里，将说明列信号处理单元550的构造。
图50B是第一方面的列信号处理单元的示意性构造框图。
列信号处理单元550例如包括构造为恒电压源的参考信号产生单元551、基于从参考信号产生单元551输入的参考信号执行AD转换的AD转换器552、以及构造为电流源的负载电路LD，并且根据垂直信号线(列读取线)543的电压输出AD转换输出ADCOUT作为像素数据。
根据上述构造，可以将读取的像素信号转换为数字数据并输出。
图50C是第二方面的列信号处理单元的示意型构造框图。
第二方面的列信号处理单元550使用单斜率ADC构造。
列信号处理单元550例如包括产生并输出RAMP波形的RAMP产生电路553、将通过垂直信号线(列读取线)543读取的像素信号的电压与RAMP波形的电压进行比较并输出比较结果信号的比较器554、在比较器554的比较结果信号的电平例如为“H”电平的情况下进行向上计数的计数器555、以及每隔预定时间接收计数器555的计数值并根据垂直信号线(列读取线)543的电压输出AD转换输出ADCOUT作为像素数据的锁存器556。
同样通过上述构造，可以将读取的像素信号转换为数字数据并输出。
这里，将说明上述比较器554的电路构造示例。
图50D是比较器的第一构造示例的说明图。
如图50D所示，比较器554包括P型MOS(PMOS)晶体管PT11和P型MOS(PMOS)晶体管PT12、N型MOS(NMOS)晶体管NT11和N型MOS(NMOS)晶体管NT12、电容器C11和电容器C12以及开关SW11和开关SW12。
在上述构造中，PMOS晶体管PT11的源极和PMOS晶体管PT12的源极连接至高电位侧电源VDD。
PMOS晶体管PT11的漏极连接至NMOS晶体管NT11的漏极。
此外，PMOS晶体管PT11的漏极和栅极相连，且其连接点与PMOS晶体管12的栅极相连。
PMOS晶体管PT12的漏极连接至NMOS晶体管NT12的漏极，且其连接点为输出端子OUT1。
NMOS晶体管NT11的源极和NMOS晶体管NT12的源极彼此连接，并且其连接点与NMOS晶体管NT13的漏极连接。
此外，NMOS晶体管NT13的漏极连接至低电位侧电源GND。
NMOS晶体管NT11的栅极连接至电容器C11的一个端子，并且电容器C11的另一端子为输入RAMP信号的输入端子。
此外，NMOS晶体管NT12的栅极连接至电容器C12的一个端子，并且电容器C12的另一端子为输入像素信号VSL的输入端子。
因此，在比较器554中，PMOS晶体管PT11和PMOS晶体管PT12构成电流镜像电路，并且NMOS晶体管NT11和NMOS晶体管NT12用作使用NMOS晶体管NT13作为电流源的差分比较电路。
图50E是比较器的第二构造示例的说明图。
如图50E所示，比较器554包括PMOS晶体管PT21至PMOS晶体管PT23、NMOS晶体管NT21和NMOS晶体管NT22、电容器C21至电容器C23以及开关SW21和开关SW22。
在上述构造中，NMOS晶体管NT21的源极和NMOS晶体管NT22的源极连接至低电位侧电源GND。
NMOS晶体管NT22的漏极连接至NMOS晶体管NT22的栅极和PMOS晶体管PT22的漏极。
NMOS晶体管NT22的漏极连接至PMOS晶体管PT23的漏极和输出端子OUTl。
PMOS晶体管PT22的源极连接至PMOS晶体管PT23的源极和PMOS晶体管PT21的漏极。PMOS晶体管PT21的源极连接至高电位侧电源VDD。
NMOS晶体管NT21和NMOS晶体管NT22构成电流镜像电路。
此外，PMOS晶体管PT22的栅极连接至电容器C21的一个端子，并且电容器C21的另一端子为输入像素信号VSL的输入端子。
PMOS晶体管PT22的栅极连接至电容器C22的一个端子，并且电容器C22的另一端子为输入RAMP信号的输入端子。
电容器C21和电容器C22用作输入电容。
因此，PMOS晶体管PT21至PMOS晶体管PT23构成差分比较电路，并且整个电路起到比较器的作用。
图50F是比较器的第三构造示例的说明图。
如图50F所示，比较器554包括PMOS晶体管PT31、NMOS晶体管NT31和NMOS晶体管NT32、电容器C31和电容器C32以及开关SW31。
在上述构造中，NMOS晶体管NT31的漏极连接至高电位侧电源VDD，并且NMOS晶体管NT31的源极连接至PMOS晶体管PT31的源极。
PMOS晶体管PT31的漏极连接至NMOS晶体管PT32的漏极和输出端OUT1。
NMOS晶体管PT32的源极连接至低电位侧电源GND。
此外，开关SW31连接在PMOS晶体管PT31的栅极端子和漏极端子之间。
PMOS晶体管PT31的栅极连接至电容器C31的一个端子，并且电容器C31的另一端子为输入像素信号VSL的输入端子。
PMOS晶体管PT31的栅极连接至电容器C32的一个端子，并且电容器C32的另一端子为输入RAMP信号的输入端子。
电容器C31和电容器C32用作输入电容。
因此，通过PMOS晶体管PT31以及NMOS晶体管NT31和NMOS晶体管NT32的分压比形成比较电路，并且比较电路用作整个电路的比较器。
接下来，将说明第三方面的列信号处理单元。
图50G是第三方面的列信号处理单元的示意性构造框图。
第三方面的列信号处理单元550例如包括产生并输出RAMP波形的RAMP产生电路557、将通过垂直信号线(列读取线)读取的像素信号的电压与RAMP波形的电压进行比较并输出比较结果信号的比较器558，在比较器558的比较结果信号的电平例如为“H”电平的情况下进行向上计数的计数器559、以及每隔预定时间接收计数器559的计数值并根据垂直信号线(列读取线)543的电压输出AD转换输出ADCOUT作为像素数据的锁存器560。
在第三方面的列信号处理单元550中，负载电路LD产生的电流通过比较器558连接至垂直信号线(列读取线)543；通过流经负载电路LD的电流，偏置电流同时施加到构成像素的放大晶体管AMP和比较器558，因此，能够减少消耗电流。
图50H是第三方面的比较器的构造示例的说明图。
如图50H所示，比较器558包括PMOS晶体管PT41、电容器C41、开关SW41和负载电路LD。
在上述构造中，PMOS晶体管PT41的源极是输入像素信号VSL的输入端子，并且PMOS晶体管PT41的漏极连接至负载电路LD和输出端子OUTl。
此外，开关SW41连接在PMOS晶体管PT41的栅极端子和漏极端子之间。
PMOS晶体管PT41的栅极连接至电容器C41的一个端子，并且电容器C41的另一端子为输入RAMP信号的输入端子。
电容器C41用作输入电容。
因此，构成了根据PMOS晶体管PT41的栅极-源极电压来输出输出信号的比较电路，并且整个电路用作比较器。
接下来，将说明第四方面的列信号处理单元。
图50I是第四方面的列信号处理单元的示意性构造框图。
第四方面的列信号处理单元550包括负载电路LD、将由负载电路LD产生的电流连接至垂直信号线(列读取线)543的前置电路561、例如构造为恒压源的参考信号产生单元562，以及基于从参考信号产生单元562输入的参考信号执行AD转换的AD转换器563。
这里，将说明前置电路561的构造示例。
图50J是前置电路的构造示例的说明图。
如图50J所示，前置电路561包括PMOS晶体管PT51、电容器C51和电容器C52以及负载电路LD。
在上述构造中，PMOS晶体管PT51的源极是输入像素信号VSL的输入端子，并且PMOS晶体管PT51的漏极连接至负载电路LD和输出端子OUTl。
此外，电容器C52连接在PMOS晶体管PT41的栅极端子和漏极端子之间。电容器C52用作反馈电容。
此外，电容器C51作为参考电容，电容器C51的一个端子连接至PMOS晶体管PT41的栅极，电容器C51的另一端子连接低电位侧电源GND。
前置电路561被构造为电流重用列放大器(CRCA)。
根据上述构造，PMOS晶体管PT51的栅极-源极电压根据输入到PMOS晶体管PT51的源极的像素信号VSL而波动，并且PMOS晶体管PT51的漏极电流被改变。与漏极电流相对应的输出电压Vout通过PMOS晶体管PT51的漏极从输出端子OUT1输出。
如上所述，前置电路561用作根据像素信号VSL有效地输出输出信号的比较电路，并且整个电路用作放大器。
图51是示出了第3-1实施方案的第一基板100和第二基板200的堆叠结构的示例的示意性截面图。第一基板100包括光电二极管PD、传输晶体管TR和浮动扩散部FD。第二基板200上的像素电路210B包括复位晶体管RST、放大晶体管AMP、选择晶体管SEL和FD配线FDL。第一基板100上包括多个层(M1至M3)的配线层100T和第二基板200上包括多个层(MP至M1)的配线层200T通过铜-铜结CC连接。
配线层100T和配线层200T从第一基板100贯穿至第二基板200，并且布置有将第一基板100上的各像素541的浮动扩散部FD连接至第二基板200上的像素电路210B中的放大晶体管AMP的FD配线FDL。
针对第二基板200上的独立p阱层251的各像素541的放大晶体管AMP被全沟槽T7与共用p阱层250电隔离。放大晶体管AMP的栅极连接至FD配线FDL，放大晶体管AMP的漏极连接至独立p阱层251，并且放大晶体管AMP的源极连接至选择晶体管SEL的漏极。此外，放大晶体管AMP的源极电连接至与FD配线FDL并行延伸并且连接至配线层100T和配线层200T中的各层的屏蔽配线SL2。
屏蔽配线SL2是放大晶体管AMP的源极电位(＝放大晶体管AMP的背栅电位)的配线。屏蔽配线SL2布置为覆盖FD配线FDL。屏蔽配线SL2布置为使得浮动扩散部FD和放大晶体管AMP的源极之间的耦合电容大，并且浮动扩散部FD和浮动扩散部FD以外的配线之间的耦合电容尽可能小。屏蔽配线SL2通过第一基板100的配线层100T与第二基板200的配线层200T之间的接合部CC从配线层200T延伸至配线层100T，并且布置为覆盖FD配线FDL。
由于独立p阱层251连接至放大晶体管AMP的源极，因此独立p阱层251的电位随着放大晶体管AMP的源极电位而改变。即，由于放大晶体管AMP的背栅和源极电位具有相同的电位，因此源极跟随电路的增益变为1。放大晶体管AMP的栅极电位振幅和源极电位振幅变为相等。即，屏蔽配线SL2的电位也随着FD配线FDL的浮动扩散部FD电位的变化量而变化。因此，在FD配线FDL与屏蔽配线SL2之间不发生电荷传输，并且减小了FD配线FDL与屏蔽配线SL2之间的电容值。因此，即使FD配线FDL与屏蔽配线SL2之间的耦合很大，但在实际读取操作时它可以被忽略为浮动扩散部FD的电容。然后，由于上述布置使得FD配线FDL与其它配线之间的耦合尽可能小，因此浮动扩散部FD的电容变为小的值。即，由于减小了浮动扩散部FD电容的寄生电容，因此能够增加源极跟随器输出电压Vsf。
此外，由于屏蔽配线SL2布置在相邻像素541的FD配线FDL之间，因此各FD配线FDL可以被屏蔽配线SL2屏蔽。因此，能够抑制相邻FD配线FDL之间串扰的发生。
如果FD配线FDL的外围被该节点的电位屏蔽，则FD配线以与浮动扩散部FD的电位相同的振幅跟随，使得配线间电容显现为零，并因此能够减小FD电容。
在用于各像素541的放大晶体管AMP的独立p阱层251被全沟槽T7隔离的状态下，放大晶体管AMP的源极和独立p阱层251被连接以具有相同的电位。因此，消除了基板偏置效应，并且浮动扩散部FD电位的振幅和放大晶体管AMP的源极电位振幅的增益被设置为1。
为了使用引出放大晶体管AMP的源极电位的屏蔽配线SL2覆盖FD配线FDL的外围，连接至浮动扩散部FD的配线以与浮动扩散部FD相同的振幅移动。因此，由于配线耦合电容呈现为零，因此能够减小浮动扩散部FD电容以提高电荷-电压转换效率。
图52是示出了像素电路210B的平面构造的示例的示意图。在像素电路210B中，在共用p阱层250和独立p阱层251被全沟槽T7电隔离的情况下，在公共p阱层250中布置有复位晶体管RST和选择晶体管SEL，并且在独立p阱层251中布置有放大晶体管AMP。注意，复位晶体管RST和选择晶体管SEL的共用p阱层250被固定至GND电位。
图53是示出了FD配线FDL和屏蔽配线SL2与图52所示的像素电路210B的前表面重叠的平面构造的示例的示意图。FD配线FDL将像素541中的浮动扩散部FD电连接至放大晶体管AMP的栅极和复位晶体管RST的源极。此外，屏蔽配线SL2将放大晶体管AMP的源极电连接至选择晶体管SEL的漏极，并且将独立p阱层251电连接至放大晶体管AMP的源极。电连接至放大晶体管AMP的源极电位的屏蔽配线SL2布置为覆盖FD配线FDL的外围，并且被布局为用于增大它们之间的耦合。
<10.3.2第3-1实施方案的操作和效果>
在摄像装置1中，放大晶体管AMP的共用p阱层250和独立p阱层251彼此电隔离，并且FD配线FDL由将放大晶体管AMP的栅极连接至放大晶体管AMP的源极的屏蔽配线SL2屏蔽。即，通过将放大晶体管AMP的源极与放大晶体管AMP的独立p阱层251连接以具有相同的电位，消除了基板偏置效应，并且浮动扩散部FD振幅和放大晶体管AMP的源极振幅的增益被设置为1。此外，通过在FD配线FDL周围布置引出放大晶体管AMP的源极电位的屏蔽配线SL2，使得连接至浮动扩散部FD的配线以与浮动扩散部FD相同的振幅移动。因此，由于减小了配线耦合电容，因此减小了FD电容，从而提高了电荷-电压转换效率。
即，在摄像装置1中，减小由于FD配线FDL的寄生电阻引起FD电容器的电容，从而提高了电荷-电压转换效率。此外，通过屏蔽配线SL2能够抑制相邻浮动扩散部FD之间的串扰。
注意，在第3-1实施方案中，已经说明了其中使用全沟槽隔离作为用于单独地隔离放大晶体管AMP的p阱层的结构的示例，但是本发明不限于此，并且可以采用其他方式，只要p阱层可以单独隔离即可。
在将第二基板200中的放大晶体管AMP连接至第一基板100中的浮动扩散部FD的FD配线FDL中，FD配线FDL的穿过第二基板200和第一基板100的部分被屏蔽配线SL2屏蔽。在FD配线FDL内，FD配线FDL的穿过第一基板100的配线层100T和第二基板200的配线层200T的部分被屏蔽。然而，屏蔽配线SL2可以屏蔽FD配线FDL中的穿过第二基板200的配线层200T的FDL配线FDL部分，并且以下将其实施方案作为第3-2实施方案说明。
<10.4第3-2实施方案的具体示例>
<10.4.1第3-2实施方案的构造>
图54是示出了第3-2实施方案的第一基板100和第二基板200的堆叠结构的示例的示意性截面图。第3-2实施方案是在例如当减小像素尺寸时限制配线层100T与配线层200T之间的接合部CC的布置数量的情况的示例。配线层100T和配线层200T具有从第一基板100侧穿透至第二基板200的FD配线FDL。FD配线FDL将第一基板100的浮动扩散部FD电连接至第二基板200的像素电路210的放大晶体管AMP的栅极。屏蔽配线SL2屏蔽FD配线FDL的穿过第二基板200的配线层200T的FD配线FDL部分。
<10.4.2第3-2实施方案的作用和效果>
在由于像素541的尺寸减小而限制接合部CC的数量的情况下，屏蔽配线SL2仅限于对第二基板200侧的FD配线层200T中的FD配线FDL的屏蔽。例如，在一个像素中只能布置一个接合部CC的情况下，FD配线FDL可以贯穿配线层100T和配线层200T以将配线层100T连接至配线层200T，但是放大晶体管AMP的源极电位不能延伸至第一基板100侧的配线层100T。在这种情况下，屏蔽配线SL2布置为仅覆盖第二基板200的配线层200T中的FD配线FDL。因此，无法获得降低第一基板侧的配线层100T的浮动扩散部FD电容的效果，并且与第3-1实施方案的FD电容相比，FD电容略有增加。然而，可以获得减小第二基板200侧的配线层200T的FD电容的效果。还能够应对像素减少。
<10.5第3-3实施方案的具体示例>
<10.5.1第3-3实施方案的构造>
图55是示出了第3-3实施方案的第二基板200的多个像素电路210C和210D的构造示例的等效电路图。像素电路210C通过全沟槽T8将独立p阱层251A与共用p阱层250电隔离，独立p阱层251A中布置有在列方向上相邻的多个像素电路541的一组放大晶体管AMP，共用p阱层250中布置有在列方向上相邻的复位晶体管RST和选择晶体管SEL的组。此外，像素电路210D位于与像素电路210C不同的行中。然后，像素电路210D通过全沟槽T8将独立p阱层251A与共用p阱层250电隔离，独立p阱层251A中布置有在列方向上相邻的多个像素电路的一组放大晶体管AMP，共用p阱层250中布置有列方向上相邻的复位晶体管RST和选择晶体管SEL的组。
将被同时读取的放大晶体管AMP是在行方向上相邻的放大晶体管AMP。因此，在以行方式依次地读取像素541的情况下，在放大晶体管AMP读取像素信号时，不会同时读取在列方向上相邻的放大晶体管AMP的像素信号。因此，在行方向上相邻的放大晶体管AMP的独立p阱层251A被隔离的状态下，列方向上相邻的放大晶体管AMP的独立p阱层251A被共用。即，列方向上相邻的放大晶体管AMP组的阱层电位是共用的，并且下一行的在列方向上相邻的放大晶体管AMP组的阱层电位也是共用的。
因此，当像素电路210C1的放大晶体管AMP读取像素信号时，该列的像素电路210C2和像素电路210C3的放大晶体管AMP组的阱层电位具有与像素电路210C1的放大晶体管AMP的源极电位相同的电位。此外，像素电路210C2和像素电路210C3的放大晶体管AMP的阱层电位也具有与像素电路210C1的放大晶体管AMP的源极电位相同的电位。然而，由于在列方向上相邻的其他像素电路210C2和210C3的放大晶体管AMP处于非读取时段，选择晶体管SEL被断开并且不作为放大电路操作，因此没有特别的影响。
例如，在以行方式依次地读取像素541的情况下，可以说与像素电路210C1的放大晶体管AMP同时被读取的是在行方向上相邻的像素电路210D1的放大晶体管AMP。因此，像素电路210C1的放大晶体管AMP的阱层电位和在行方向上相邻的像素电路210D1的放大晶体管AMP的阱层电位根据像素信号量而具有不同的电位，因此，有必要隔离两个阱层。即，必须隔离将要被同时读取的像素541的阱层，但是即使不被同时读取的像素541的阱层是共用的，也不存在问题。
<10.5.2第3-3实施方案的操作和效果>
因此，即使在由于像素541的减少等而不能针对各像素独立地隔离p阱层的情况下，通过仅在行方向上隔离p阱层也能够获得与第2-2实施方案相同的效果。
<10.6第3-4实施方案的具体示例>
<10.6.1第3-4实施方案的构造>
例如，第3-4实施方案的摄像装置是包括用于全局快门的电荷保持单元的像素摄像装置。全局快门模式大致上是执行其中所有像素的曝光同时开始并且所有像素的曝光同时结束的全局曝光的模式。这里，所有像素是指出现在图像中的部分中的所有像素，并且不包括伪像素等。此外，如果图像的时间差和失真足够小以致不会引起问题，则作为同时对所有像素进行全局曝光的替代方案，全局快门模式中还包括在以多行(例如，几十行)为单位执行全局曝光的同时移动执行全局曝光的区域的模式。此外，作为出现在图像中的部分中的所有像素的替代方案，全局快门模式中还包括对预定区域中的像素执行全局曝光的模式。
图56是示出了第3-4实施方案的全局快门模式摄像装置的像素共用单元400的构造示例的等效电路图。全局快门模式摄像装置的像素共用单元400具有像素410和像素电路420。像素410具有光电二极管411、电荷保持单元412、传输晶体管TR413和溢出晶体管414。此外，像素电路420具有复位晶体管RST42、放大晶体管AMP42、选择晶体管SEL42和浮动扩散部FD42。
复位晶体管RST42具有连接至电源VDD的漏极和连接至浮动扩散部FD42的源极。复位晶体管RST42根据施加至其栅极的驱动信号初始化(即，复位)浮动扩散部FD42。例如，当驱动信号导通复位晶体管RST42时，浮动扩散部FD42的电位被复位至电源VDD的电压电平。即，浮动扩散部FD42被初始化。
浮动扩散部FD42将通过传输晶体管413和电荷保持单元412从光电二极管PD传输来的电荷转换成电信号(例如，电压信号)，并且输出该电信号。复位晶体管RST42连接至浮动扩散部FD42，并且垂直信号线VSL通过放大晶体管AMP42和选择晶体管SEL42连接至浮动扩散部FD42。
放大晶体管AMP42根据浮动扩散部FD42的电位输出电信号。放大晶体管AMP42例如与设置在列信号处理单元中的恒电流源一起构成源源极跟随电路。当像素被选中时，选择晶体管SEL42被导通，并且将经由放大晶体管AMP42来自浮动扩散部FD42的电信号通过垂直信号线VSL输出至列信号处理单元。
在这种全局快门模式摄像装置的像素共用单元400中，像素410形成在第一基板100上，像素电路420形成在第二基板200上，并且由FD配线FDL连接像素410和像素电路420。
第二基板200包括对所有像素共用的共用p阱层和用于各放大晶体管AMP42的独立p阱层，并且共用p阱层和独立p阱层通过全沟槽(FTI)电隔离。在共用p阱层中，形成有各像素电路420的复位晶体管RST42和选择晶体管SEL42。由于共用p阱层连接至GND电位，因此复位晶体管RST42的背栅和选择晶体管SEL42的背栅固定至GND电位。
另一方面，在独立的p阱层中，形成有像素电路420的放大晶体管AMP42。由于独立p阱层连接至放大晶体管AMP42的源极，因此独立p阱层的电位随着放大晶体管AMP42的源极电位而变化。即，由于放大晶体管AMP42的背栅和源极电位具有相同的电位，因此源极跟随电路的增益变为1。
即，放大晶体管AMP42的栅极电位振幅与源极电位振幅相等。即，屏蔽配线SL4的电位也随着FD配线FDL的FD电位的变化量而变化。因此，在FD配线FDL和屏蔽配线SL4之间不发生电荷传输，并且减小了FD配线FDL和屏蔽配线SL4之间的电容值。因此，即使FD配线FDL和屏蔽配线SL4之间的耦合很大，它在实际读取操作时可以被忽略为浮动扩散部FD的电容。然后，由于上述布置使得FD配线FDL与其它配线之间的耦合尽可能得小，因此FD电容变为小的值。即，由于减小了FD电容的寄生电容，因此能够增大源极跟随器输出电压Vsf。
<10.6.2第3-4实施方案的操作和效果>
第3-4实施方案的全局快门模式摄像装置的像素共用单元400处于放大晶体管AMP42的共用p阱层与独立p阱层电隔离的状态。此外，在像素共用单元400中，FD配线FDL由将放大晶体管AMP42的栅极连接至放大晶体管AMP42的源极的屏蔽配线SL4屏蔽。即，通过将放大晶体管AMP42的源极和放大晶体管AMP42的独立p阱层连接以具有相同的电位，消除了基板偏置效应，并且FD幅值和放大晶体管AMP42的源极幅值的增益被设定为1。此外，FD配线FDL的外围被引出放大晶体管AMP42的源极电位的屏蔽配线SL4屏蔽，使得连接至浮动扩散部FD的配线以与浮动扩散部FD相同的振幅移动。因此，由于减小了配线耦合电容，所以减小了FD电容，从而提高了电荷-电压转换效率。
即，在全局快门模式摄像装置内的像素共用单元400中，通过在抑制由于FD配线FDL的寄生电阻而导致的FD电容增大的同时提高电荷-电压转换效率，提高了像素信号的S/N比。此外，通过屏蔽配线SL4可以抑制相邻的浮动扩散部FD之间的串扰。
<10.7第3-5实施方案的具体示例>
<10.7.1第3-5实施方案的构造>
图57是示出了第3-5实施方案的存储保持型全局快门模式摄像装置的像素共用单元400A的构造示例的等效电路图。像素共用单元400A具有像素PX1和PX4以及像素电路420A。像素PX1具有光电二极管PD1、第一至第三传输晶体管TR1A至TR1C、电荷保持单元MEM1、放电晶体管OFG1、放电单元OFD1和缓冲器BUF1。第一传输晶体管TR1A包括传输栅极TRZ1，第二传输晶体管TR1B包括传输栅极TRY1和传输栅极TRX1，并且第三传输晶体管TR1C包括传输栅极TRG1。
类似地，像素PX4具有光电二极管PD4、第一至第三传输晶体管TR4A至TR4C、电荷保持单元MEM4、放电晶体管OFG4、放电单元OFD4和缓冲器BUF4。第一传输晶体管TR4A包括传输栅极TRZ4，第二传输晶体管TR4B包括传输栅极TRY4和传输栅极TRX4，并且第三传输晶体管TR4C包括传输栅极TRG4。
此外，像素PX1和像素PX4共用诸如电源VDD1和电源VDD2、浮动扩散部FD14、复位晶体管RST14、放大晶体管AMP14和选择晶体管SEL14等像素电路420A。
在该示例中，第一至第三传输晶体管TR1A至TR1C和第一至第三传输晶体管TR4A至TR4C是N型MOS晶体管。此外，复位晶体管RST14、放大晶体管AMP14和选择晶体管SEL14也是N型MOS晶体管。基于系统控制单元的驱动控制，垂直驱动单元和水平驱动单元向第一至第三传输晶体管TR1A至TR1C和第一至第三传输晶体管TR4A至TR4C的栅极供给驱动信号。此外，基于系统控制单元的驱动控制，垂直驱动单元和水平驱动单元向复位晶体管RST14、放大晶体管AMP14和选择晶体管SEL14的各自的栅极供给驱动信号。这些驱动信号是脉冲信号，其中高电平状态为激活状态(导通状态)，并且低电平状态为非激活状态(截止状态)。注意，下文中，将驱动信号设置为激活状态也称为导通驱动信号，并且将驱动信号设置为非激活状态也称为截止驱动信号。
光电二极管PD1和光电二极管PD4例如是包括PN结光电二极管的光电转换元件，并且配置用于接收来自被摄体的光，根据接收到的光量通过光电转换产生电荷，并且累积电荷。
电荷保持单元MEMl和电荷保持单元MEM4分别设置在光电二极管PDl与浮动扩散部FD14之间和光电二极管PD4与浮动扩散部FD14之间。此外，电荷保持单元MEM1和电荷保持单元MEM4是临时保持在光电二极管PD1和光电二极管PD4中产生和累积的电荷直到电荷被传输至浮动扩散部FD14以实现全局快门功能的区域。
第一传输晶体管TR1A和第二传输晶体管TR1B依次地布置在光电二极管PD1和电荷保持单元MEM1之间。第三传输晶体管TR1C布置在电荷保持单元MEM1和浮动扩散部FD14之间。第一传输晶体管TR1A和第二传输晶体管TR1B被构造用于根据施加到其栅极的驱动信号将累积在光电二极管PD1中的电荷传输至电荷保持单元MEM1。
类似地，第一传输晶体管TR4A和第二传输晶体管TR4B依次地布置在光电二极管PD4和电荷保持单元MEM4之间。第三传输晶体管TR4C布置在电荷保持单元MEM4和浮动扩散部FD14之间。第一传输晶体管TR4A和第二传输晶体管TR4B被构造根据施加到其栅极的驱动信号将累积在光电二极管PD4中的电荷传输至电荷保持单元MEM4。
第三传输晶体管TR1C和第三传输晶体管TR4C根据施加至栅极的驱动信号将临时保持在电荷保持单元MEMl和电荷保持单元MEM4中的电荷传输至浮动扩散部FD14。
例如，在像素PX1和像素PX4中，假设截止第二传输晶体管TR1B和第二传输晶体管TR4B并且导通第三传输晶体管TR1C和TR4C。在这种情况下，分别保持在电荷保持单元MEM1和电荷保持单元MEM4中的电荷通过第三传输晶体管TR1C和第三传输晶体管TR4C被传输至浮动扩散部FD14。
缓冲器BUF1和缓冲器BUF4分别是形成在第一传输晶体管TR1A和第二传输晶体管TR1B之间的电荷累积区。复位晶体管RST14具有连接至电源VDD1的漏极和连接至浮动扩散部FD14的源极。复位晶体管RST14根据施加至其栅极的驱动信号初始化(即，复位)浮动扩散部FD14。例如，当驱动信号导通复位晶体管RST14时，浮动扩散部FD14的电位被复位到电源VDD1的电压电平。即，浮动扩散部FD14被初始化。
浮动扩散部FD14将通过第一至第三传输晶体管TR1A至TR1C和TR4A至TR4C以及电荷保持单元MEMl和电荷保持单元MEM4的从光电二极管PD1和光电二极管PD4传输的电荷转换为电信号(例如，电压信号)并且输出该电信号。复位晶体管RST14连接至浮动扩散部FD14，并且垂直信号线VSL117通过放大晶体管AMP14和选择晶体管SEL14连接至浮动扩散部FD14。
放大晶体管AMP14根据浮动扩散部FD14的电位输出电信号。放大晶体管AMP14例如与设置在列信号处理单元中的恒电流源一起构成源极跟随电路。当像素PX被选中时，选择晶体管SEL14被导通，并且通过垂直信号线VSL117将经由放大晶体管AMP14来自浮动扩散部FD14的电信号输出至列信号处理单元。
除了分别作为光电二极管PD1和光电二极管PD4的电荷传输目的地的浮动扩散部FD14之外，像素PX1和像素PX4还包括放电单元OFD1和放电单元OFD4。放电晶体管OFG1布置在第一传输晶体管TR1A和第二传输晶体管TR1B之间，并且放电晶体管OFG4布置在第一传输晶体管TR4A和第二传输晶体管TR4B之间。
放电晶体管OFGl具有连接至放电单元OFDl的漏极和连接至将第一传输晶体管TRlA连接至第二传输晶体管TRlB的配线的源极。类似地，放电晶体管OFG4具有连接至放电单元OFD4的漏极和连接至将第一传输晶体管TR4A连接至第二传输晶体管TR4B的配线的源极。放电晶体管OFG1和放电晶体管OFG4根据施加到各自的栅极的驱动信号初始化(即,复位)光电二极管PD1和光电二极管PD4。复位光电二极管PD1和光电二极管PD4意味着耗尽光电二极管PD1和光电二极管PD4。
此外，放电晶体管OFG1和放电晶体管OFG4分别形成溢出通道，并且将从光电二极管PD1和光电二极管PD4溢出的电荷分别排出至放电单元OFD1和放电单元OFD4。如上所述，在本实施方案的像素PX1和像素PX4中，放电晶体管OFG1和OFG4可以直接复位光电二极管PD1和光电二极管PD4。
像素PXl、像素PX4和浮动扩散部FD14布置在第一基板100上，并且诸如复位晶体管RST14、放大晶体管AMP14和选择晶体管SEL14等像素电路420A布置在第二基板200上。此外，第一基板100的浮动扩散部FD和第二基板200的放大晶体管AMP14的栅极由FD配线FDL连接。
第二基板200包括所有像素共用的共用p阱层和用于像素的各放大晶体管AMP14的独立p阱层，并且共用p阱层和独立p阱层由全沟槽(FTI)电隔离。在共用p阱层中，形成有各像素电路420的复位晶体管RST14和选择晶体管SEL14。由于共用p阱层连接至GND电位，因此复位晶体管RST14和选择晶体管SEL14的背栅被固定至GND电位。
另一方面，在独立p阱层中，形成有像素电路420的放大晶体管AMP14。由于独立p阱层连接至放大晶体管AMP14的源极，因此独立p阱层的电位随着放大晶体管AMP14的源极电位而变化。即，由于放大晶体管AMP14的背栅和源极电位具有相同的电位，因此源极跟随电路的增益变为1。
即，放大晶体管AMP14的栅极电位振幅与源极电位振幅相等。即，屏蔽配线SL5的电位也随着FD配线FDL的FD电位的变化量而变化。因此，在FD配线FDL和屏蔽配线SL5之间不发生电荷传输，并且减小了FD配线FDL和屏蔽配线SL5之间的电容值。因此，即使FD配线FDL和屏蔽配线SL5之间的耦合很大，它在实际读取操作时可以被忽略为浮动扩散部FD的电容。然后，由于上述布置使得FD配线FDL和其它配线之间的耦合尽可能得小，因此FD电容变为小的值。即，由于减小了FD电容的寄生电容，因此能够增大源极跟随器输出电压Vsf。
<10.7.2第3-5实施方案的操作和效果>
第3-5实施方案的存储保持型全局快门模式摄像装置的像素共用单元400A处于共用p阱层与放大晶体管AMP的独立p阱层电隔离的状态。在像素共用单元400A中，由将放大晶体管AMP14的栅极连接至放大晶体管AMP14的源极的屏蔽配线SL5屏蔽FD配线FDL。即，通过将放大晶体管AMP14的源极与放大晶体管AMP14的独立p阱层连接以具有相同的电位，消除了基板偏置效应，并且FD幅值和放大晶体管AMP14的源极幅值的增益被设定为1。FD配线FDL的外围被引出放大晶体管AMP14的源极电位屏蔽配线SL5屏蔽，使得连接至浮动扩散部FD14的配线以与浮动扩散部FD14相同的振幅移动。因此，由于减小了配线耦合电容，所以减小了FD电容，从而提高了电荷-电压转换效率。
即，在存储保持型全局快门模式摄像装置中，通过在抑制由于FD配线FDL的寄生电阻引起的FD电容的增大的同时提高电荷-电压转换效率，提高了像素信号的S/N。此外，通过屏蔽配线SL5能够抑制相邻的浮动扩散部FD14之间的串扰。
在本发明的实施方案和变形例中，形成上述各层、各膜、各元件等的方法的示例包括物理气相沉积法(PVD法)、CVD法等。PVD法的示例包括使用电阻加热或高频加热的真空气相沉积法、电子束(EB)气相沉积法、各种溅射法(磁控溅射法、RF-DC耦合偏置溅射法、电子回旋共振(ECR)溅射法、对靶溅射法、高频溅射法等)、离子镀法、激光烧蚀法、以及分子束外延(MBE)法、激光转印法等。CVD法的示例包括等离子体CVD法、热CVD法、MOCVD法和光学CVD法。此外，其他方法包括电镀法、化学镀法和旋涂法；液浸法；铸造法；微接触印刷法；滴铸法；诸如丝网印刷法、喷墨印刷法、胶印法、凹版印刷法和柔版印刷法等各种印刷法；冲压法；喷涂法；以及诸如空气涂布机法、刮刀涂布机法、棒式涂布机法、刀式涂布机法、挤压式涂布机法、逆转辊式涂布机法、转印辊式涂布机法、凹印涂布机法、吻合式涂布机法、流延涂布机法、喷雾涂布机法、狭缝孔式涂布机法以及压延式涂布机法等各种涂布法。各层的图案化方法的示例包括诸如荫罩板、激光转印和光刻等化学蚀刻，以及使用紫外线、激光等的物理蚀刻。此外，平坦化技术的示例包括CMP法、激光平坦化法和回流法。即，使用现有半导体器件制造工艺能够容易且廉价地制造根据本发明的实施方案和变形例的摄像装置1。
在以上说明中，已经说明了其中构成第二基板211的像素电路210的放大晶体管AMP、选择晶体管SEL和复位晶体管RST形成在同一半导体基板上的示例，但是第二基板211可以由多个半导体基板形成。
在这种情况下，如果放大晶体管AMP布置在远离浮动扩散部的位置处，则在放大晶体管AMP和浮动扩散部之间形成电容，这可能导致转换效率降低。
因此，优选地，在放大晶体管AMP、选择晶体管SEL和复位晶体管RST之中，至少放大晶体管AMP和浮动扩散部形成在同一半导体基板上，并且其余晶体管形成在其它半导体基板上。
在这种情况下，如果能够增大放大晶体管AMP的沟槽宽度W，则能够降低噪声。因此，通过采用其中第二基板由多个半导体形成的上述构造，能够增大可以分配给放大晶体管AMP的区域，并且能够降低噪声以提高性能。
<11.应用示例>
图58示出了包括根据上述实施方案及其变形例的摄像装置1的摄像系统7的示意性构造的示例。
例如，摄像系统7是诸如摄像装置(诸如数码相机或摄像机等)或者诸如智能手机或平板终端等便携终端装置等电子设备。摄像系统7例如包括根据上述实施方案及其变形例的摄像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246、操作单元247和电源单元248。在摄像系统7中，根据上述实施方案及其变形例的摄像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246、操作单元247和电源单元248通过总线249彼此连接。
根据上述实施方案及其变形例的摄像装置1跟据入射光输出图像数据。DSP电路243是处理从根据上述实施方案及其变形例的摄像装置1输出的信号(图像数据)的信号处理电路。帧存储器244以帧为单位临时地保持由DSP电路243处理的图像数据。显示单元245例如包括诸如液晶面板或有机电致发光(EL)面板等面板型显示装置，并且显示由根据上述实施方案及其变形例的摄像装置1拍摄的运动图像或静止图像。存储单元246在诸如半导体存储器或硬盘等记录介质中记录由根据上述实施方案及其变形例的摄像装置1拍摄的运动图像或静止图像的图像数据。操作单元247根据用户的操作发出用于摄像系统7的各种功能的操作命令。电源单元248将用作根据上述实施方案及其变形例的摄像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246以及操作单元247的操作电源的各种电源适当地供给至这些供给目标。
接下来，将说明摄像系统7的摄像过程。
图59示出了摄像系统7的摄像操作的流程图的示例。用户通过操作操作单元247来指示开始摄像(步骤S101)。然后，操作单元247将摄像命令发送至摄像装置1(步骤S102)。当接收到摄像命令时，摄像装置1(具体地，系统控制电路36)通过预定摄像方法执行摄像(步骤S103)。
摄像装置1将通过摄像获得的图像数据输出到DSP电路243。这里，图像数据是针对基于临时保持在浮动扩散部FD中的电荷生成的像素信号的所有像素的数据。DSP电路243基于从摄像装置1输入的图像数据执行预定的信号处理(例如，降噪处理)(步骤S104)。DSP电路243使帧存储器244保持经过预定信号处理的图像数据，并且帧存储器244使存储单元246存储图像数据(步骤S105)。以此方式，执行摄像系统7的摄像。
在本应用示例中，将根据上述实施方案及其变形例的摄像装置1应用于摄像系统7。因此，由于摄像装置1可以缩小尺寸或具有高清晰度，因此能够提供小型或高清的摄像系统7。
<12.应用实例>
[第一个应用示例]
根据本发明的技术(本技术)可以应用到各种产品。例如，根据本发明的技术可以实现为安装在诸如汽车、电动车、混合动力汽车、摩托车、自行车、个人移动设备、飞机、无人机、船舶和机器人等任意类型的移动对象上的装置。
图60是示出了作为可以应用根据本发明的技术的移动体控制系统的示例的车辆控制系统的示意性构成示例的框图。
车辆控制系统12000包含通过通信网络12001连接的多个电控制单元。在图60示出的例子中，车辆控制系统12000包括驱动系统控制单元12010、车身系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040和集成控制单元12050。此外，示出了作为集成控制单元12050的功能构成的微型计算机12051、声音图像输出单元12052和车载网络接口(I/F)12053。
驱动系统控制单元12010根据各种程序控制与车辆的驱动系统相关的装置的操作。例如，驱动系统控制单元12010用作如下装置的控制装置：诸如内燃机、驱动马达等用于产生车辆的驱动力的驱动力产生装置、用于将驱动力传递到车轮的驱动力传递机构、用于调整车辆转向角的转向机构、用于产生车辆制动力的制动装置等。
车身系统控制单元12020根据各种程序控制安装在车身上的各种装置的操作。例如，车身系统控制单元12020用作无钥匙进入系统、智能钥匙系统、电动车窗装置或诸如前照灯、倒车灯、刹车灯、闪光灯和雾灯等各种灯的控制装置。在这种情况下，可以向车身系统控制单元12020输入从替代钥匙的便携式装置发射的无线电波或者各种开关的信号。车身系统控制单元12020接收这些无线电波或者信号的输入，并且控制车辆的门锁装置、电动车窗装置或车灯等。
车外信息检测单元12030检测关于安装有车辆控制系统12000的车辆的外部的信息。例如，车外信息检测单元12030连接至摄像单元12031。车外信息检测单元12030使摄像单元12031拍摄车辆外部的图像，并且接收所拍摄的图像。基于所接收到的图像，车外信息检测单元12030可以执行人、车辆、障碍物、标识、路面上的文字等的物体检测处理，或者距离检测处理。
摄像单元12031是接收光线并且输出与接收到的光量相对应的电信号的光学传感器。摄像单元12031可以将电信号输出作为图像，或者可以将电信号输出作为测距信息。此外，由摄像单元12031接收到的光可以是可见光，或者是诸如红外线等不可见光。
车内信息检测单元12040检测车辆内部的信息。例如，检测驾驶员状态的驾驶员状态检测单元12041连接至车内信息检测单元12040。驾驶员状态检测单元12041例如包括拍摄驾驶员的相机，并且基于从驾驶员状态检测单元12041输入的检测信息，车内信息检测单元12040可以计算驾驶员的疲劳程度或者集中程度，或者可以确定驾驶员是否在打瞌睡。
微型计算机12051可以基于由车外信息检测单元12030或车内信息检测单元12040获取的关于车辆内部或外部的信息来计算驱动力产生装置、转向机构或者制动装置的控制目标值，并且可以向驱动系统控制单元12010输出控制命令。例如，微型计算机12051可以执行旨在实现高级驾驶员辅助系统(ADAS)的功能的协同控制，ADAS功能包括车辆的碰撞避免或冲击减缓、基于车间距离的跟随驾驶、车速保持驾驶、车辆碰撞警告、车辆偏离车道警告等。
此外，微型计算机12051基于由车外信息检测单元12030或车内信息检测单元12040获取的关于车辆周围的信息来控制驱动力产生装置、转向机构、制动装置等，从而执行旨在车辆在不依赖驾驶员的操作的情况下自主地行驶的自动驾驶等的协同控制。
此外，基于由车外信息检测单元12030获取的关于车辆外部的信息，微型计算机12051可以向车身系统控制单元12020输出控制命令。例如，微型计算机12051可以通过根据由车外信息检测单元12030检测到的前方车辆或迎面而来的车辆的位置来控制前照灯，从而进行诸如从远光切换为近光等旨在防止眩光的协同控制。
声音图像输出单元12052将声音或者图像中的至少一者的输出信号发送到能够在视觉或者听觉上向车辆的乘客或车辆外部提供信息通知的输出装置。在图60的示例中，音频扬声器12061、显示单元12062和仪表板12063被示出为输出装置。显示单元12062例如可以包括车载显示器和抬头显示器中的至少一者。
图61是示出了摄像单元12031的安装位置的示例的图。
在图61中，车辆12100具有作为摄像单元12031的摄像单元12101、摄像单元12102、摄像单元12103、摄像单元12104和摄像单元12105。
摄像单元12101、摄像单元12102、摄像单元12103、摄像单元12104和摄像单元12105例如设置在车辆12100的诸如前鼻、侧视镜、后保险杠、后门以及车内的挡风玻璃的上部等位置。设置在前鼻处的摄像单元12101和设置在车内的挡风玻璃的上部处的摄像单元12105主要获取车辆12100的前方部分的图像。设置在侧视镜处的摄像单元12102和摄像单元12103主要获取在车辆12100的两侧的部分的图像。设置在后保险杠或后门上的摄像单元12104主要获取车辆12100的后方部分的图像。被摄像单元12101和摄像单元12105获取的前方图像主要用于检测前方车辆、行人、障碍物、信号灯、交通标志、车道等。
图61示出了摄像单元12101至摄像单元12104的拍摄范围的示例。摄像范围12111代表设置在前鼻处的摄像单元12101的摄像范围，摄像范围12112和摄像范围12113代表分别设置在侧视镜处的摄像单元12102和摄像单元12103的摄像范围，并且摄像范围12114代表设置在后保险杠或后盖处的摄像单元12104的摄像范围。例如，通过叠加由摄像单元12101至摄像单元12104拍摄的图像数据，获得从上面观察的车辆12100的鸟瞰图像。
摄像单元12101至摄像单元12104中的至少一者可以具有获取距离信息的功能。例如，摄像单元12101至摄像单元12104中的至少一个可以是包括多个摄像元件的立体相机，或者可以是具有用于相位差检测的像素的摄像元件。
例如，基于从摄像单元12101至摄像单元12104获取的距离信息，微型计算机12051获得在摄像范围12111至摄像范围12114中的各个三维对象的距离和所述距离的时间变化(相对于车辆12100的相对速度)，从而可以提取以预定速度(例如，等于或大于0千米/小时)沿着与车辆12100大致相同的方向行驶的三维物体，特别是在车辆12100的行驶路径上的最靠近的三维物体作为前方车辆。此外，微型计算机12051可以预先设定与前方车辆保持的车间距离，并且能够执行自动制动控制(包括跟随停止控制)、自动加速控制(包括跟随起动控制)等。如上所述，能够执行旨在车辆不依赖于驾驶员的操作而自动行驶的自动驾驶等的协同控制。
例如，基于从摄像单元12101至摄像单元12104获取的距离信息，微型计算机12501可以将关于三维物体的三维物体数据分类为两轮车辆、标准车辆、大型车辆、行人、以及诸如电线杆等其他三维物体，提取三维对象数据，并且使用三维物体数据用于障碍物的自动躲避。例如，微型计算机12051将车辆12100周围的障碍物分类为车辆12100的驾驶员能够视觉识别的障碍物和难以视觉识别的障碍物。然后，微型计算机12051确定表示与各障碍物碰撞的风险的碰撞风险，并且当碰撞风险等于或者高于设定值并且存在碰撞可能性时，微型计算机12051通过经由音频扬声器12061或显示单元12062向驾驶员输出警告或者由驱动系统控制单元12010执行强制减速或者规避转向，能够执行协助驾驶以避免碰撞。
摄像单元12101至摄像单元12104中至少一者可以是检测红外线的红外相机。例如，微型计算机12051可以通过确定在由摄像单元12101至摄像单元12104拍摄的图像中是否存在行人来识别行人。例如，对行人的这种识别是通过如下步骤执行的：提取作为红外相机的摄像单元12101至摄像单元12104拍摄的图像中的特征点的步骤；以及对一系列代表物体轮廓的特征点进行模式匹配处理以确定物体是否是行人的步骤。当微型计算机12051确定在由摄像单元12101至摄像单元12104拍摄的图像中存在行人并识别出了行人时，声音图像输出单元12052使显示单元12062在识别的行人上叠加并显示用于强调的方形轮廓线。此外，声音图像输出单元12052可以使显示单元12062在需要的位置处显示代表行人的图标等。
以上已经说明了可以应用根据本发明的技术的移动体控制系统的示例。根据本发明的技术可以应用到如上所述构造中的摄像单元12031。具体地，根据上述实施方案及其变形例的摄像装置1可以应用到摄像单元12031。通过将根据本发明的技术应用到摄像单元12031，能够获得低噪声的高清晰度拍摄的图像，因此能够在移动体控制系统中通过使用拍摄的图像执行高精度的控制。
[第二应用实例]
图62是示出了可以应用根据本发明的技术(本技术)的内窥镜手术系统的示意性构造的示例的图。
图62示出了其中操作者(医生)11131使用内窥镜手术系统11000对在病床11133上的患者11132进行手术的状态。如附图所示，内窥镜手术系统11000包括内窥镜11100、其他手术工具11110例如气腹管11111和能量处理器具11112、支撑内窥镜11100的支撑臂装置11120、以及其上安装有用于内窥镜手术的各种装置的推车11200。
内窥镜11100包括镜筒11101，其距远端预定长度的区域被插入到患者11132的体腔中，以及连接至镜筒11101的近端的摄像头11102。在示出的示例中，示出了被配置为具有刚性镜筒11101的所谓刚性镜的内窥镜11100，但是内窥镜11100可以被配置为具有柔性镜筒的所谓柔性镜。
在镜筒11101的远端设置有物镜安装在其中的开口部分。光源装置11203连接至内窥镜11100，并且由光源装置11203产生的光通过在镜筒11101内部延伸的光导被引导至镜筒的远端并且通过物镜向患者11132体腔中的观察目标照射。注意，内窥镜11100可以是前视内窥镜、斜视内窥镜或侧视内窥镜。
在摄像头11102的内部设置有光学系统和摄像元件，并且来自观察目标的反射光(观察光)被光学系统聚集在摄像元件上。摄像元件对观察光进行光电转换，并且产生与观察光相对应的电信号，即与观察图像相对应的图像信号。图像信号被作为原始数据传输至相机控制单元(CCU)11201。
CCU 11201包括中央处理单元(CPU)、图形处理单元(GPU)等，并且集中地控制内窥镜11100和显示装置11202的操作。此外，CCU 11201从摄像头11102接收图像信号，并且针对图像信号执行用于基于图像信号显示图像的各种图像处理，例如显影处理(去马赛克处理)。
显示装置11202在CCU 11201的控制下显示基于已由CCU 11201处理的图像信号的图像。
例如，光源装置11203包括诸如发光二极管(LED)等光源，并且将用于拍摄手术部位等照射光供给至内窥镜11100。
输入装置11204是用于内窥镜手术系统11000的输入接口。使用者可以通过输入装置11204向内窥镜手术系统11000输入各种类型信息和指令。例如，使用者输入指令等以改变内窥镜11100的摄像条件(照射光的类型、放大率或焦距等)。
治疗工具控制装置11205控制用于组织的烧灼和切口、密封血管等的能量治疗装置11112的驱动。气腹装置11206通过气腹管11111将气体送入患者11132的体腔内以便对体腔充气，以确保内窥镜11100的视野并且确保操作者的工作空间。记录器11207是能够记录与手术有关的各种类型的信息的装置。打印机11208是能够以各种形式(诸如文本、图像或图形等)打印与手术有关的各种类型的信息的装置。
例如，在拍摄手术区域时将照射光供给至内窥镜11100的光源装置11203可以包括LED、激光光源或者包括它们组合的白光源。在白光源包括RGB激光光源的组合的情况下，由于可以高精度地控制各颜色(各波长)的输出强度和输出时机，因此，在光源装置11203中可以进行拍摄图像的白平衡的调整。此外，在这种情况下，通过使用来自各个RGB激光光源的激光以分时方式照射观察目标，并且与照射时序同步地控制摄像头11102的摄像元件的驱动，也能够以分时方式拍摄与RGB相对应的图像。根据此方法，即使在没有为摄像元件设置滤色器的情况下，也能够获得彩色图像。
此外，可以控制光源装置11203的驱动使得经过每预定的时间就改变输出光的强度。通过与光强度的改变的时序同步地控制摄像头11102的摄像元件的驱动从而以时分方式获取图片并且同步图像，能够产生没有所谓的曝光不足阴影和过曝高光的高动态范围的图像。
此外，光源装置11203可以构造成能够提供与特殊光观察相对应的预定波长带的光。在特殊光观察中，例如，执行其中通过利用人体组织中光吸收的波长依赖性，通过以比普通观察时的照射光(即，白光)更窄波段的发射光，以高对比度成像预定组织(诸如粘膜表面层的血管等)的所谓窄带摄像。或者，在特殊光观察中，可以执行用于由通过激发光照射产生的荧光而获得图像的荧光观察。在荧光观察中，例如，可以用激发光照射身体组织来观察来自身体组织的荧光(自体荧光观察)，或者将试剂(诸如吲哚菁绿(ICG))局部注入人体组织并且将与试剂的荧光波长相对应的激发光照射人体组织上以获得荧光图像。光源装置11203可以被构造为能够供给与这种的特殊光观察相对应的窄带光和/或激发光。
图63是示出了图62所示的摄像头11102和CCU 11201的功能构成的示例的框图。
摄像头11102包括透镜单元11401、摄像单元11402、驱动单元11403、通信单元11404和摄像头控制单元11405。CCU 11201包括通信单元11411、图像处理单元11412和控制单元11413。摄像头11102和CCU 11201通过传输电缆11400以能够通信的方式彼此连接。
透镜单元11401是设置在与镜筒11101的连接部分处的光学系统。从镜筒11101的远端摄取的观察光被引导到摄像头11102并且进入透镜单元11401中。透镜单元11401包括包含变焦透镜和对焦透镜的多个透镜的组合。
摄像单元11402包括摄像元件。构成摄像单元11402的摄像元件可以是一个(所谓的单板型)或多个(所谓的多板型)摄像元件。例如，在摄像单元11402配置为多板型时，通过各自的摄像元件可以生成与RGB相对应的图像信号，并且通过合成图像信号可以获得彩色图像。或者，摄像单元11402可以包括用于获取与三维(3D)显示相对应的右眼图像信号和左眼图像信号的一对摄像元件。通过执行3D显示，外科大夫11131能够更准确地理解手术部位中活体组织的深度。注意，在摄像单元11402配置为多板型的情况下，对应于各个摄像元件可以设置有多个透镜单元11401。
此外，摄像单元11402不是必须设置在摄像头11102上。例如，摄像单元11402可以在镜筒11101内部紧挨着物镜后面设置。
驱动单元11403包括致动器，并且驱动单元11403在摄像头控制单元11405的控制下，沿光轴以预定距离移动透镜单元11401的变焦透镜和对焦透镜。因此，能够适当地调整由摄像单元11402拍摄的图像的放大率和焦点。
通信单元11404包括用于发送各种类型的信息到CCU 11201和接收来自CCU 11201的各种类型信息的通信装置。通信单元11404通过传输电缆11400将从摄像单元11402获得的图像信号作为RAW数据发送至CCU 11201。
此外，通信单元11404从CCU 11201接收用于控制摄像头11102的驱动的控制信号，并且将该控制信号供给到摄像头控制单元11405。控制信息例如包括与摄像条件相关的信息，诸如用于指定拍摄的图像的帧率的信息、用于指定拍摄图像时的曝光值的信息和/或用于指定拍摄图像的放大率和焦点的信息。
注意，诸如帧率、曝光值、放大率和焦点等摄像条件可以由用户适当地指定或者可以由CCU 11201的控制单元11413基于获取的图像信号自动设定。在后一种情况下，在内窥镜11100中安装有所谓的自动曝光(AE)功能、自动对焦(AF)功能和自动白平衡(AWB)功能。
摄像头控制单元11405基于通过通信单元11404接收到的来自CCU11201的控制信号来控制摄像头11102的驱动。
通信单元11411包括用于发送各种类型的信息到摄像头11102和接收来自摄像头11102的各种类型的信息的通信装置。通信单元11411通过传输电缆11400接收从摄像头11102发送的图像信号。
此外，通信单元11411向摄像头11102发送控制信号用以控制摄像头11102的驱动。图像信号和控制信号可以通过电通信、光通信等传输。
图像处理单元11412对从摄像头11102发送的RAW数据的图像信号执行各种类型图像处理。
控制单元11413执行与由内窥镜11100对手术部位等的拍摄和通过对手术部位等的拍摄而获得的拍摄图像的显示相关的各种类型的控制。例如，控制单元11413产生用于控制摄像头11102的驱动的控制信号。
此外，控制单元11413使显示装置11202基于由图像处理单元11412进行了图像处理的图像信号显示其中示出了手术部位等的拍摄图像。此时，控制单元11413可以使用各种图像识别技术来识别所拍摄图像中的各种对象。例如，控制单元11413可以通过检测包含在拍摄图像中的对象的边缘的形状、颜色等来识别诸如镊子等手术工具、特定活体部分、出血、当使用能量治疗装置11112时的雾等。当在显示装置11202上显示拍摄的图像时，控制单元11413可以通过使用识别的结果在手术部位的图像上叠加和显示各种类型的手术支持信息。由于手术支持信息被叠加和显示并且呈现给操作者11131，因此能够减轻操作者11131的负担，并且操作者11131能够确信地进行手术。
将摄像头11102连接至CCU 11201的传输电缆11400是能够兼容电信号通信的电信号电缆、兼容光通信的光纤或者它们的复合电缆。
这里，在附图所示的示例中，通过使用传输电缆11400的有线方式进行通信，但是摄像头11102和CCU 11201之间的通信可以无线地进行。
上文已经说明了可以应用根据本发明的技术的内窥镜手术系统的示例。根据本发明的技术可以应用于上述构造中的内窥镜11100的摄像头11102的摄像单元11402。通过将根据本发明的技术应用于摄像单元11402时，摄像单元11402可以被缩小或具有高清晰度，从而可以提供小尺寸或高清晰度的内窥镜11100。
尽管已经参照实施方案、变形例及其应用示例说明了本发明，但是，本发明不限于如上所述的实施方案等，并且可以进行各种变形。注意，本说明书所述的效果仅仅是示例。本发明的效果不限于本说明书所述的效果。本发明可以具有除了本说明书所述的那些效果以外的效果。
此外，例如，本发明可以具有以下构造。
(1)一种摄像装置，其特征在于，包括：
第一基板，其具有像素，所述像素包括光电二极管和浮动扩散部，所述浮动扩散部保持由所述光电二极管转换的电荷；
第二基板，其包括像素电路并且堆叠在所述第一基板上，所述像素电路根据保持在所述像素内的所述浮动扩散部中的所述电荷读取像素信号；
配线，其在堆叠方向上贯穿所述第一基板和所述第二基板，并且将所述第一基板内的所述浮动扩散部电连接至所述第二基板的所述像素电路内的放大晶体管；和
沟槽，其至少形成在所述第二基板中，与所述配线平行地延伸，并且所述沟槽的深度等于或大于所述第二基板内的半导体层的厚度。
(2)
根据(1)所述的摄像装置，其特征在于，还包括：屏蔽配线，其将嵌入在所述沟槽内的导电物质连接至所述放大晶体管的源极。
(3)
根据(1)所述的摄像装置，其特征在于，在所述沟槽内密封有具有低介电常数的气体。
(4)
根据(1)或(2)所述的摄像装置，
其特征在于，所述第一基板具有：
半导体层，和
配线层，其堆叠在所述半导体层上并且由SiO2形成。
(5)
根据(1)或(2)所述的摄像装置，
其特征在于，所述第一基板具有：
半导体层，和
配线层，其堆叠在所述半导体层上，并且由介电常数低于SiO2的绝缘材料形成。
(6)
根据(1)所述的摄像装置，
其特征在于，所述沟槽
形成在所述第二基板内的所述半导体层上以将所述配线与与之平行地延伸的其它配线电分离。
(7)
根据(6)所述的摄像装置，
其特征在于，当从所述第二基板的堆叠面观察时，
所述沟槽形成在所述第二基板中的所述半导体层上并且以圆形形状包围所述配线。
(8)
根据(6)所述的摄像装置，
其特征在于，当从所述第二基板的堆叠面观察时，
所述沟槽形成在所述第二基板中的所述半导体层上并且以矩形形状包围所述配线。
(9)
一种摄像装置，其特征在于，包括：
第一基板，其具有像素，所述像素包括光电二极管和浮动扩散部，所述浮动扩散部保持由所述光电二极管转换的电荷；
第二基板，其具有像素电路并且堆叠在所述第一基板上，所述像素电路基于保持在所述像素内的所述浮动扩散部中的所述电荷读取像素信号；
配线，其将所述第一基板内的所述浮动扩散部电连接至所述第二基板的所述像素电路内的放大晶体管，并且形成在所述第一基板和所述第二基板中，以及
屏蔽配线，其在所述像素电路的阱层和所述像素电路内的所述放大晶体管的阱层彼此电隔离的状态下将所述放大晶体管的栅极和所述放大晶体管的源极电连接，并且所述屏蔽配线在与所述配线平行地延伸的同时遮蔽所述配线。
(10)
根据(9)所述的摄像装置，
其特征在于，所述屏蔽配线
屏蔽将所述第二基板内的所述放大晶体管连接至所述第一基板内的所述浮动扩散部的所述配线的至少穿过所述第二基板的配线部分。
(11)
根据(9)所述的摄像装置，
其特征在于，所述屏蔽配线
屏蔽将所述第二基板内的所述放大晶体管连接至所述第一基板内的所述浮动扩散部的所述配线的穿过所述第二基板和所述第一基板的配线部分。
(12)
根据(9)所述的摄像装置，其特征在于，相比于其他配线，所述屏蔽配线的至少一部分与所述配线的距离更短。
(13)
根据(9)所述的摄像装置，其特征在于，所述配线与所述屏蔽配线之间的耦合电容大于所述配线与其他配线之间的耦合电容。
(14)
根据(9)所述的摄像装置，还包括：
列信号处理单元，其通过多条垂直信号线连接至多个所述像素电路，
其中，所述列信号处理单元包括AD转换器和负载电路，并且根据所述垂直信号线的电压输出像素数据，所述AD转换器基于参考信号执行AD转换。
(15)
根据(9)所述的摄像装置，还包括：
列信号处理单元，其通过多条垂直信号线连接至多个所述像素电路，
其中，所述列信号处理单元包括：
RAMP产生电路，其产生和输出RAMP波形，
比较器，其将通过所述垂直信号线读取的像素信号的电压与所述RAMP波形的电压进行比较，
计数器，其基于所述比较器的比较结果信号进行计数，以及
锁存器，其根据所述计数器的计数值输出像素数据。
(16)
根据(15)所述的摄像装置，
其中所述比较器被构成为单斜率型ADC。
(17)
根据(15)所述的摄像装置，
其中，所述比较器包括晶体管，所述晶体管具有源极端子和栅极端子并且根据栅极-源极电压输出比较结果信号，所述源极端子施加有通过所述垂直信号线读取的所述像素信号，所述栅极端子施加有所述RAMP波形。
(18)
根据(9)所述的摄像装置，还包括：
列信号处理单元，其通过多条垂直信号线连接至多个所述像素电路，
其中，所述信号处理单元包括：
负载电路，
前置电路，其将由所述负载电路产生的电流连接至所述垂直信号线，并且被构造为电流重用电路，以及
AD转换器，其基于预定的参考信号执行AD转换，并且
所述列信号处理单元根据所述垂直信号线的电压输出像素数据。
附图标记列表
1 摄像装置
100 第一基板
100T 配线层
200 第二基板
200T 配线层
210A 像素电路
250 共用p阱层
251 独立P阱层
541 像素
554 比较器
558 比较器
561 前置电路
PD 光电二极管
FD 浮动扩散部
FDL FD配线
T 沟槽
SL 屏蔽配线

Claims (18)

1.一种摄像装置，其特征在于，包括：
第一基板，其具有像素，所述像素包括光电二极管和浮动扩散部，所述浮动扩散部保持由所述光电二极管转换的电荷；
第二基板，其包括像素电路并且堆叠在所述第一基板上，所述像素电路根据保持在所述像素内的所述浮动扩散部中的所述电荷读取像素信号；
配线，其在堆叠方向上贯穿所述第一基板和所述第二基板，并且将所述第一基板内的所述浮动扩散部电连接至所述第二基板的所述像素电路内的放大晶体管；和
沟槽，其至少形成在所述第二基板中，与所述配线平行地延伸，并且所述沟槽的深度等于或大于所述第二基板内的半导体层的厚度。
2.根据权利要求1所述的摄像装置，其特征在于，还包括：屏蔽配线，其将嵌入在所述沟槽内的导电物质连接至所述放大晶体管的源极。
3.根据权利要求1所述的摄像装置，其特征在于，在所述沟槽内密封有具有低介电常数的气体。
4.根据权利要求1或2所述的摄像装置，
其特征在于，所述第一基板具有：
半导体层，和
配线层，其堆叠在所述半导体层上并且由SiO2形成。
5.根据权利要求1或2所述的摄像装置，
其特征在于，所述第一基板具有：
半导体层，和
配线层，其堆叠在所述半导体层上，并且由介电常数低于SiO2的绝缘材料形成。
6.根据权利要求1所述的摄像装置，
其特征在于，所述沟槽
形成在所述第二基板内的所述半导体层上以将所述配线与与其平行地延伸的其它配线电分离。
7.根据权利要求6所述的摄像装置，
其特征在于，当从所述第二基板的堆叠面观察时，
所述沟槽形成在所述第二基板中的所述半导体层上并且以圆形形状包围所述配线。
8.根据权利要求6所述的摄像装置，
其特征在于，当从所述第二基板的堆叠面观察时，
所述沟槽形成在所述第二基板中的所述半导体层上并且以矩形形状包围所述配线。
9.一种摄像装置，其特征在于，包括：
第一基板，其具有像素，所述像素包括光电二极管和浮动扩散部，所述浮动扩散部保持由所述光电二极管转换的电荷；
第二基板，其具有像素电路并且堆叠在所述第一基板上，所述像素电路基于保持在所述像素内的所述浮动扩散部中的所述电荷读取像素信号；
配线，其将所述第一基板内的所述浮动扩散部电连接至所述第二基板的所述像素电路内的放大晶体管，并且形成在所述第一基板和所述第二基板中，以及
屏蔽配线，其在所述像素电路的阱层和所述像素电路内的所述放大晶体管的阱层彼此电隔离的状态下将所述放大晶体管的栅极和所述放大晶体管的源极电连接，并且所述屏蔽配线在与所述配线平行地延伸的同时遮蔽所述配线。
10.根据权利要求9所述的摄像装置，
其特征在于，所述屏蔽配线
屏蔽将所述第二基板内的所述放大晶体管连接至所述第一基板内的所述浮动扩散部的所述配线的至少穿过所述第二基板的配线部分。
11.根据权利要求9所述的摄像装置，
其特征在于，所述屏蔽配线
屏蔽将所述第二基板内的所述放大晶体管连接至所述第一基板内的所述浮动扩散部的所述配线的穿过所述第二基板和所述第一基板的配线部分。
12.根据权利要求9所述的摄像装置，其特征在于，相比于其他配线，所述屏蔽配线的至少一部分与所述配线的距离更短。
13.根据权利要求9所述的摄像装置，其特征在于，所述配线与所述屏蔽配线之间的耦合电容大于所述配线与其他配线之间的耦合电容。
14.根据权利要求9所述的摄像装置，还包括：
列信号处理单元，其通过多条垂直信号线连接至多个所述像素电路，
其中，所述列信号处理单元包括AD转换器和负载电路，并且根据所述垂直信号线的电压输出像素数据，所述AD转换器基于参考信号执行AD转换。
15.根据权利要求9所述的摄像装置，还包括：
列信号处理单元，其通过多条垂直信号线连接至多个所述像素电路，
其中，所述列信号处理单元包括：
RAMP产生电路，其产生和输出RAMP波形，
比较器，其将通过所述垂直信号线读取的像素信号的电压与所述RAMP波形的电压进行比较，
计数器，其基于所述比较器的比较结果信号进行计数，以及
锁存器，其根据所述计数器的计数值输出像素数据。
16.根据权利要求15所述的摄像装置，
其中所述比较器被构成为单斜率型ADC。
17.根据权利要求15所述的摄像装置，
其中，所述比较器包括晶体管，所述晶体管具有源极端子和栅极端子并且根据栅极-源极电压输出比较结果信号，所述源极端子施加有通过所述垂直信号线读取的所述像素信号，所述栅极端子施加有所述RAMP波形。
18.根据权利要求9所述的摄像装置，还包括：
列信号处理单元，其通过多条垂直信号线连接至多个所述像素电路，
其中，所述列信号处理单元包括：
负载电路，
前置电路，其将由所述负载电路产生的电流连接至所述垂直信号线，并且被构造为电流重用列放大器，以及
AD转换器，其基于预定的参考信号执行AD转换，并且
所述列信号处理单元根据所述垂直信号线的电压输出像素数据。
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