KR20210101203A - 촬상 장치 및 전자 기기 - Google Patents
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Abstract
본 개시의 한 실시의 형태의 촬상 장치는, 광전변환을 행함과 함께 신호 전하를 출력하는 센서 화소를 갖는 제1 기판과, 신호 전하에 의거하는 화소 신호를 출력하는 판독 회로를 구성하고 제1 아날로그 트랜지스터를 포함하는 제1 신호 처리 회로를 갖는 제2 기판과, 화소 신호를 처리하는 논리 회로를 갖는 제3 기판이 순차적으로 적층된 적층 구조를 구비한다.
Description
본 출원은, 일본 특허청에 2018년 12월 10일 출원된 일본 특허출원 번호 제2018-230835호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
본 개시는, 촬상 장치 및 그와 같은 촬상 장치를 이용한 전자 기기에 관한 것이다.
촬상 장치에서 화소로부터 신호를 판독하는 회로의 하나에 비교기와 그 후단의 디지털 회로를 갖는 아날로그-디지털 변환 회로(A/D 컨버터)가 있다(예를 들어 특허 문헌 1 참조). 이 A/D 컨버터는 면적 효율이 높은 구성이다.
특허 문헌 1에서는 1화소에 하나의 A/D 컨버터를 갖는 촬상 장치가 개시되어 있다.
이와 같은 촬상 장치에서는 노이즈를 저감하는 것이 바람직하다.
노이즈를 저감할 수 있는 촬상 장치 및 전자 기기를 제공하는 것이 바람직하다.
본 개시의 한 실시의 형태에서의 촬상 장치는, 제1 기판, 제2 기판, 제3 기판이 순차적으로 적층된 적층 구조를 갖는다. 상기 제1 기판은 광전변환을 행함과 함께 신호 전하를 출력하는 센서 화소를 갖는다. 상기 제2 기판은 제1 아날로그 트랜지스터를 갖는 판독 회로를 포함하는 제1 신호 처리 회로를 갖는다. 상기 판독 회로는 상기 신호 전하에 의거하여 화소 신호를 출력한다. 상기 제3 기판은 화소 신호의 처리를 수행하는 논리 회로를 포함한다.
본 개시의 한 실시의 형태에서의 촬상 장치는, 광을 전하로 변환하는 적어도 하나의 센서부분을 포함하는 제1 기판과, 적어도 하나의 제1 트랜지스터에서 판독 회로의 제1 부분을 포함하는 제2 기판을 포함한다. 상기 판독 회로는 전하에 의거하여 화소 신호를 출력한다. 상기 촬상 장치는, 화소 신호에 대한 처리를 수행하는 논리 회로를 포함하는 제3 기판을 포함한다. 상기 제1 기판, 제2 기판, 제3 기판은 이 순서대로 적층된다. 상기 제1 기판은 전하를 축적하는 플로팅 디퓨전을 더 포함하고, 상기 적어도 하나의 제1 트랜지스터는 상기 플로팅 디퓨전에 접속된 게이트 전극을 갖는 증폭 트랜지스터를 포함한다.
상기 적어도 하나의 센서부분은 복수의 센서부분을 가지며, 상기 판독 회로는 상기 복수의 센서부분 각각에 대한 아날로그-디지털 변환 회로를 포함한다. 상기 판독 회로는 비교 회로를 갖는 아날로그-디지털 변환 회로의 제1 부분을 포함하고, 상기 적어도 하나의 제1 트랜지스터는 상기 비교 회로를 포함한다. 상기 적어도 하나의 센서부분은 행과 열로 제공된 복수의 센서부분을 포함하며, 상기 판독 회로는 각 열에 대한 아날로그-디지털 변환 회로를 갖는다. 상기 판독 회로는 수직 신호선을 포함하고, 상기 적어도 하나의 제1 트랜지스터는 수직 신호선에 접속된 부하 트랜지스터를 포함한다. 상기 판독 회로는 샘플 홀드 회로(sample-and-hold circuit)를 포함하며, 상기 적어도 하나의 제1 트랜지스터는 샘플 홀드 회로에 포함된 입력 트랜지스터를 포함한다.
상기 적어도 하나의 제1 트랜지스터는 상기 제2 기판의 반도체 영역에 제공된 채널 영역을 포함하며, 상기 채널 영역 위에 구비된 게이트 절연막, 상기 게이트 절연막 위에 구비된 게이트 전극, 상기 제2 기판의 반도체 영역의 상기 채널 영역에 인접한 위치에 제공된 소스 영역을 포함하며, 상기 소스 영역과 반대의 상기 채널 영역의 측면에서 상기 채널 영역에 인접한 위치에서 상기 제2 기판의 상기 반도체 영역에 제공된 드레인 영역과, 상기 게이트 전극의 전면을 덮도록 형성된 제1 금속층과, 상기 소스 영역의 전면을 덮도록 형성된 제2 금속층 및 상기 드레인 영역의 전면을 덮도록 형성된 제3 금속층을 구비한다. 상기 제3 기판은 상기 판독 회로의 상기 제1 부분에 접속된 상기 판독 회로의 제2 부분을 포함하고, 상기 판독 회로의 상기 제2 부분은 제2 트랜지스터를 포함한다.
상기 적어도 하나의 제1 트랜지스터는 NMOS 트랜지스터 및/또는 PMOS 트랜지스터를 포함하고, 상기 적어도 하나의 제1 트랜지스터는 상기 전하를 기초로 아날로그 신호를 수신 및 출력하고, 상기 제2 트랜지스터는 상기 아날로그 신호를 기초로 디지털 신호를 수신 및 출력한다. 상기 적어도 하나의 센서부분은 적어도 하나의 제1 트랜지스터를 공유하는 복수의 센서부분을 포함한다. 상기 적어도 하나의 센서부분은 포토 다이오드와 전송 트랜지스터를 포함한다. 상기 판독 회로는 증폭 트랜지스터, 리셋 트랜지스터 및 선택 트랜지스터 중 하나 또는 그 이상을 포함한다. 상기 판독 회로의 제1 부분은 아날로그-디지털 변환 회로의 제1 부분을 포함하고, 상기 논리 회로는 상기 아날로그-디지털 변환 회로의 제2 부분을 포함한다. 상기 아날로그-디지털 변환 회로의 상기 제1 부분은 전하에 기초한 아날로그 신호를 수신하고, 상기 아날로그-디지털 변환 회로의 상기 제2 부분은 상기 아날로그 신호를 기초로 디지털 신호를 출력한다. 상기 적어도 하나의 센서부분은 상기 아날로그-디지털 변환 회로의 상기 제1 부분 및 상기 제2 부분을 공유하는 복수의 센서부분을 포함한다.
상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고, 상기 제1 기판은 상기 복수의 센서부분과 상기 복수의 센서부분이 분리되는 격리 영역을 포함한다. 상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하며, 상기 제1 기판은 복수의 센서부분과 상기 복수의 센서부분에 전기적으로 접속된 상기 판독 회로를 포함한다. 상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고, 상기 제1 기판은 상기 복수의 센서부분의 각각에 대한 플로팅 디퓨전을 포함한다. 상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하며, 상기 제1 기판은 상기 복수의 센서부분과 상기 복수의 센서부분에 의해 공유되는 플로팅 디퓨전을 포함한다.
본 개시의 한 실시의 형태에서의 전자 기기는, 광학 시스템과, 촬상 장치와, 신호 처리 회로를 구비한다. 상기 촬상 장치는, 제1 기판과, 제2 기판과, 제3 기판을 구비하며, 상기 기판들은 순차적으로 적층된 적층 구조를 갖는다. 상기 제1 기판은 광전변환을 행함과 함께 신호 전하를 출력하는 센서 화소를 포함한다. 상기 제2 기판은 판독 회로와 제1 아날로그 트랜지스터를 포함하는 제1 신호 처리 회로를 갖는다. 상기 판독 회로는 신호 전하에 의거하여 화소 신호를 출력한다. 상기 제3 기판은 화소 신호의 처리를 수행하는 논리 회로를 포함한다. 본 개시의 한 실시의 형태에서의 전자 기기는, 광학 시스템과, 촬상 장치와, 신호 처리 회로를 구비한다. 상기 촬상 장치는 광을 전하로 변환하는 적어도 하나의 센서부분을 포함하는 제1 기판과, 판독 회로의 제1 부분을 포함하고 적어도 하나의 제1 트랜지스터를 포함하는 제2 기판을 포함한다. 상기 전하에 의거하여 화소 신호를 출력하는 판독 회로를 구비한다. 상기 촬상 장치는, 상기 화소 신호에 대한 처리를 수행하는 논리 회로를 포함하는 제3 기판을 포함한다. 상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은 이 순서대로 적층된다.
본 개시의 한 실시의 형태에서의 촬상 장치 및 전자 기기는, 제1 아날로그 트랜지스터를 포함하는 제1 신호 처리 회로가 제2 기판에 형성되어 있고, 상기 제1 신호 처리 회로는 센서 화소로부터의 화소 신호의 판독 회로를 구성한다.
첨부된 도면은 기술을 더 한층 이해를 위해 제공되며, 도면은 예시적인 실시예를 나타내고, 명세서와 함께 기술의 다양한 원리를 설명하는 역할을 한다.
도 1은 본 개시의 한 실시의 형태에 관한 촬상 장치의 개략 구성의 한 예를 도시하는 도면.
도 2는 도 1의 촬상 장치의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 3A는 도 1에 관한 촬상 장치의 제1 기판의 레이아웃의 한 예를 도시하는 도면.
도 3B는 도 1에 관한 촬상 장치의 제2 기판의 레이아웃의 한 예를 도시하는 도면.
도 3C는 도 3A와 도 3B를 중합시킨 도면.
도 4는 도 1의 촬상 장치의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 5A는 도 1의 촬상 장치의 제조 과정의 한 예를 도시하는 도면.
도 5B는 도 5A에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5C는 도 5B에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5D는 도 5C에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5E는 도 5D에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5F는 도 5E에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5G는 도 5F에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5H는 도 5G에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5I는 도 5H에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 6은 변형례 A의 촬상 장치의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 7A는 도 6의 촬상 장치의 제조 과정의 한 예를 도시하는 도면.
도 7B는 도 7A에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 7C는 도 7B에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 8은 변형례 B의 촬상 장치의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 9는 변형례 C의 촬상 장치의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 10은 변형례 D의 촬상 장치의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 11A는 변형례 E의 촬상 장치의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 11B는 변형례 E의 촬상 장치의 신호 처리 회로의 한 예를 도시하는 도면.
도 12는 변형례 F의 촬상 장치의 신호 처리 회로의 한 예를 도시하는 도면.
도 13은 변형례 G의 촬상 장치의 신호 처리 회로의 한 예를 도시하는 도면.
도 14는 변형례 H의 촬상 장치의 신호 처리 회로의 한 예를 도시하는 도면.
도 15는 변형례 I의 촬상 장치의 신호 처리 회로의 한 예를 도시하는 도면.
도 16은 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 17은 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 18는 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 19는 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 20은 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 21은 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 22는 변형례 K의 촬상 장치의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 23은 변형례 L의 촬상 장치의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 24는 변형례 M의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 25는 변형례 M의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 26은 변형례 N의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 27은 변형례 O의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 28은 변형례 P의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 29는 변형례 Q의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 30은 변형례 R의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 31은 변형례 S의 촬상 장치를 구비한 촬상 장치의 회로 구성의 한 예를 도시하는 도면.
도 32는 변형례 T의 촬상 장치를 3개의 기판을 적층하여 구성한 예를 도시하는 도면.
도 33은 변형례 U의 촬상 장치의 논리 회로를 센서 화소가 마련된 기판과, 판독 회로가 마련된 기판으로 나누어 형성한 예를 도시하는 도면.
도 34는 변형례 V의 촬상 장치의 논리 회로를 제3 기판에 형성한 예를 도시하는 도면.
도 35는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 구비한 전자 기기의 개략 구성의 한 예를 도시하는 블록도.
도 36은 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 구비한 촬상 시스템의 개략 구성의 한 예를 도시하는 도면.
도 37은 도 35의 촬상 시스템에서의 촬상 순서의 한 예를 도시하는 도면.
도 38은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 39는 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.
도 40은 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면.
도 41은 카메라 헤드 및 CCU의 기능 구성의 한 예를 도시하는 블록도.
도 1은 본 개시의 한 실시의 형태에 관한 촬상 장치의 개략 구성의 한 예를 도시하는 도면.
도 2는 도 1의 촬상 장치의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 3A는 도 1에 관한 촬상 장치의 제1 기판의 레이아웃의 한 예를 도시하는 도면.
도 3B는 도 1에 관한 촬상 장치의 제2 기판의 레이아웃의 한 예를 도시하는 도면.
도 3C는 도 3A와 도 3B를 중합시킨 도면.
도 4는 도 1의 촬상 장치의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 5A는 도 1의 촬상 장치의 제조 과정의 한 예를 도시하는 도면.
도 5B는 도 5A에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5C는 도 5B에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5D는 도 5C에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5E는 도 5D에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5F는 도 5E에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5G는 도 5F에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5H는 도 5G에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 5I는 도 5H에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 6은 변형례 A의 촬상 장치의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 7A는 도 6의 촬상 장치의 제조 과정의 한 예를 도시하는 도면.
도 7B는 도 7A에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 7C는 도 7B에 이어지는 제조 과정의 한 예를 도시하는 도면.
도 8은 변형례 B의 촬상 장치의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 9는 변형례 C의 촬상 장치의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 10은 변형례 D의 촬상 장치의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 11A는 변형례 E의 촬상 장치의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 11B는 변형례 E의 촬상 장치의 신호 처리 회로의 한 예를 도시하는 도면.
도 12는 변형례 F의 촬상 장치의 신호 처리 회로의 한 예를 도시하는 도면.
도 13은 변형례 G의 촬상 장치의 신호 처리 회로의 한 예를 도시하는 도면.
도 14는 변형례 H의 촬상 장치의 신호 처리 회로의 한 예를 도시하는 도면.
도 15는 변형례 I의 촬상 장치의 신호 처리 회로의 한 예를 도시하는 도면.
도 16은 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 17은 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 18는 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 19는 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 20은 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 21은 변형례 J의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 22는 변형례 K의 촬상 장치의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 23은 변형례 L의 촬상 장치의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 24는 변형례 M의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 25는 변형례 M의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 26은 변형례 N의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 27은 변형례 O의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 28은 변형례 P의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 29는 변형례 Q의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 30은 변형례 R의 촬상 장치의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 31은 변형례 S의 촬상 장치를 구비한 촬상 장치의 회로 구성의 한 예를 도시하는 도면.
도 32는 변형례 T의 촬상 장치를 3개의 기판을 적층하여 구성한 예를 도시하는 도면.
도 33은 변형례 U의 촬상 장치의 논리 회로를 센서 화소가 마련된 기판과, 판독 회로가 마련된 기판으로 나누어 형성한 예를 도시하는 도면.
도 34는 변형례 V의 촬상 장치의 논리 회로를 제3 기판에 형성한 예를 도시하는 도면.
도 35는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 구비한 전자 기기의 개략 구성의 한 예를 도시하는 블록도.
도 36은 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 구비한 촬상 시스템의 개략 구성의 한 예를 도시하는 도면.
도 37은 도 35의 촬상 시스템에서의 촬상 순서의 한 예를 도시하는 도면.
도 38은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 39는 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.
도 40은 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면.
도 41은 카메라 헤드 및 CCU의 기능 구성의 한 예를 도시하는 블록도.
이하, 본 개시의 실시의 형태에 관해 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 실시의 형태(촬상 장치): 도 1∼도 5I
제1 신호 처리 회로가 제2 기판에 마련되어 있는 예
2. 변형례(촬상 장치)
변형례 A: 제1 트랜지스터가 실리사이드층을 갖는 예: 도 6∼7C
변형례 B: 제1 신호 처리 회로가 NMOS 및 PMOS를 포함하는 예: 도 8
변형례 C: 4화소에서 제1 신호 처리 회로를 공유하는 예: 도 9
변형례 D: 4화소에서 제1 신호 처리 회로를 공유하는 예: 도 10
변형례 E: 제1 신호 처리 회로가 부하 트랜지스터를 포함하는 예: 도 11A, 도 11B
변형례 F: 신호 처리 회로가 PMOS 입력형 차동 입력 회로를 포함하는 예: 도 12
변형례 G: 신호 처리 회로가 SAR형 ADC를 포함하는 예: 도 13
변형례 H: 신호 처리 회로가 ΔΣ 코어를 갖는 ADC를 포함하는 예: 도 14
변형례 I: 제1 신호 처리 회로의 트랜지스터가 고전압 구동 트랜지스터인 예: 도 15
변형례 J: 4화소에서 제1 신호 처리 회로를 공유한 예: 도 16∼21
변형례 K: 평면형의 전송 게이트 전극(TG)을 이용한 예: 도 22
변형례 L: 패널 외연에서 Cu-Cu 접합을 이용한 예: 도 23
변형례 M: 센서 화소와 판독 회로 사이에 오프셋을 마련한 예: 도 24, 도 25
변형례 N: 제1 신호 처리 회로가 마련된 실리콘 기판이 섬형상(island shape)으로 되어 있는 예: 도 26
변형례 O: 제1 신호 처리 회로가 마련된 실리콘 기판이 섬형상으로 되어 있는 예: 도 27
변형례 P: FD를 4개의 센서 화소에서 공유한 예: 도 28
변형례 Q: FD를 4개의 센서 화소에서 공유한 예: 도 29
변형례 R: FD를 4개의 센서 화소에서 공유한 예: 도 30
변형례 S: 칼럼 신호 처리 회로를 일반적인 칼럼 ADC 회로로 구성한 예: 도 31
변형례 T: 촬상 장치를 3개의 기판을 적층하여 구성한 예: 도 32
변형례 U: 논리 회로를 제1 기판, 제2 기판에 마련한 예: 도 33
변형례 V: 논리 회로를 제3 기판에 마련한 예: 도 34
변형례 W: 반도체 영역의 n형과 p형을 교체한 예
3. 적용례
적용례 1: 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 전자 기기에 적용한 예: 도 35
적용례 2: 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 촬상 시스템에 적용한 예: 도 36, 도 37
4. 응용례
응용례 1: 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 이동체에 응용한 예: 도 38, 도 39
응용례 2: 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 수술 시스템에 응용한 예: 도 40, 도 41
<1.실시의 형태>
[구성례]
도 1은, 본 개시의 한 실시의 형태에 관한 촬상 장치(1)의 개략 구성의 한 예를 도시한 것이다. 촬상 장치(1)는, 3개의 기판(제1 기판(10), 제2 기판(20), 제3 기판(30))을 구비하고 있다. 촬상 장치(1)는, 3개의 기판(제1 기판(10), 제2 기판(20), 제3 기판(30))을 접합시켜서 구성된 3차원 구조의 촬상 장치이다. 제1 기판(10), 제2 기판(20) 및 제3 기판(30)은, 이 순서로 적층되어 있다.
제1 기판(10)은, 반도체 기판(11)에 광전변환을 행함과 함께 신호 전하를 출력하는 복수의 센서 화소(12)를 가지고 있다. 제1 기판(10)은, 본 개시의 「제1 기판」의 한 구체례에 상당한다. 센서 화소(12)는, 본 개시의 「센서 화소」의 한 구체례에 상당한다. 복수의 센서 화소(12)는, 제1 기판(10)에서의 화소 영역(13) 내에 행렬형상으로 마련되어 있다.
제2 기판(20)은, 반도체 기판(21)에 제1 신호 처리 회로(22A)를 하나의 센서 화소(12)마다 하나씩 가지고 있다. 제2 기판(20)은, 본 개시의 「제2 기판」의 한 구체례에 상당한다. 제1 신호 처리 회로(22A)는, 본 개시의 「제1 신호 처리 회로」의 한 구체례에 상당한다. 제1 신호 처리 회로(22A)는, 센서 화소(12)로부터 출력된 신호 전하에 의거하는 화소 신호를 출력하는 판독 회로(22)를 구성한다. 제2 기판(20)은, 행방향으로 연재되는 복수의 화소 구동선(23)을 가진다. 또한, 판독 회로(22)의 후단에는 신호 판독선(24A)이 마련되어 있다. 신호 판독선(24A)은, 제2 기판(20)과 제3 기판(30)의 어느 쪽에 마련되어 있어도 좋다.
제3 기판(30)은, 반도체 기판(31)에 제2 신호 처리 회로(22B)와, 화소 신호를 처리하는 논리 회로(32)를 가지고 있다. 제3 기판(30)은, 본 개시의 「제3 기판」의 한 구체례에 상당한다. 논리 회로(32)는, 본 개시의 「논리 회로」의 한 구체례에 상당한다. 제2 신호 처리 회로(22B)는, 하나의 센서 화소(12)마다 하나씩 마련되어 있다. 제1 신호 처리 회로(22A) 및 제2 신호 처리 회로(22B)는, 판독 회로(22)를 구성한다. 판독 회로(22)는, 하나의 센서 화소(12)마다 하나씩 마련되어 있다. 논리 회로(32)는, 예를 들면, 수직 구동 회로(33), 신호 처리 회로(34), 수평 구동 회로(35) 및 시스템 제어 회로(36)를 가지고 있다. 판독 회로(22)는, 신호 판독선(24A)에 의해 신호 처리 회로(34)에 접속되어 있다. 신호 처리 회로(34)는 수평 구동 회로(35)에 접속되어 있다. 논리 회로(32)(구체적으로는 수평 구동 회로(35))는, 센서 화소(12)마다의 출력 전압(Vout)을 외부에 출력한다. 촬상 장치(1)에서는 제2 신호 처리 회로(22B)는 제3 기판(30)에 마련되어 있다. 또한, 촬상 장치(1)에서는 신호 처리 회로(34)는 제3 기판(30)에 마련되어 있는데, 신호 처리 회로(34)의 일부 또는 전부가 제2 기판(20)에 마련되어 있어도 좋다. 또한, 촬상 장치(1)에서는 수직 구동 회로(33)는 제3 기판(30)에 마련되어 있는데, 수직 구동 회로(33)는 제1 기판(10) 및 제2 기판(20)에 마련되어 있어도 좋다.
촬상 장치(1)에서는 판독 회로(22)는 아날로그-디지털 변환 회로(A/D 컨버터)를 포함한다. 촬상 장치(1)에서는 A/D 컨버터는 센서 화소(12)마다 마련되어 있다. 판독 회로(22)는, 각 센서 화소(12)로부터 출력되는 화소 신호에 대해 상관 이중 샘플링(Correlated Double Sampling: CDS) 처리를 시행한다. 판독 회로(22)는, 예를 들면, CDS 처리를 시행함에 의해 화소 신호의 신호 레벨을 추출하고, 각 센서 화소(12)의 수광량(신호 전하량)에 응한 화소 데이터(화소 신호)를 유지한다. 수평 구동 회로(35)는, 예를 들면, 판독 회로(22)에 유지되어 있는 화소 데이터를 순차적으로, 외부에 출력한다. 시스템 제어 회로(36)는, 예를 들면, 논리 회로(32) 내의 각 블록(수직 구동 회로(33), 신호 처리 회로(34) 및 수평 구동 회로(35))의 구동을 제어한다.
촬상 장치(1)에서는 판독 회로(22)와 신호 처리 회로(34)를 합친 회로가 A/D 컨버터를 포함하는 구성이라도 좋다. 이 경우에도, A/D 컨버터는 센서 화소(12)마다 마련되어 있다. A/D 컨버터는, 비교 회로 및 래치 기억부 등을 가진다. 비교 회로는, 차동 입력 회로, 전압 변환 회로 및 정귀환 회로 등을 가진다. 예를 들면, 판독 회로(22)는, A/D 컨버터를 구성하는 차동 입력 회로이고, 신호 처리 회로(34)는 A/D컨버터로부터 차동 입력 회로를 제외한 부분의 회로이다. 또는, 판독 회로(22)는 A/D 컨버터를 구성하는 비교 회로이고, 신호 처리 회로(34)는 A/D 컨버터로부터 비교 회로를 제외한 부분의 회로라도 좋다. 예를 들면, 신호 처리 회로(34)는, 판독 회로(22)로부터의 신호를 신호 처리하고, 얻어진 화소 데이터를 유지하고, 수평 구동 회로(35)는, 신호 처리 회로(34)에 유지되어 있는 화소 데이터를 순차적으로, 외부에 출력한다. 신호 처리 회로(34)는, 센서 화소(12)마다 마련되어 있어도 좋으며, 화소 영역(13)에서의 센서 화소(12)의 열(칼럼)마다 마련되어 있어도 좋다. 신호 처리 회로(34)의 일부가 센서 화소(12)마다 마련되고, 잔부가 칼럼마다 마련되어 있는 구성이라도 좋다.
또한, 판독 회로(22)는, 촬상 장치(1)에서는 센서 화소(12)마다 마련되어 있는데, 4개 등 복수의 센서 화소(12)에서 공유되어 있어도 좋다. 이 경우, 신호 처리 회로(34)는, 판독 회로(22)를 공유하는 센서 화소(12)의 조마다 마련되어 있어도 좋고, 센서 화소(12)의 조의 열(columns)마다 마련되어 있어도 좋다. 신호 처리 회로의 일부가 센서 화소(12)의 조마다 마련되고, 잔부가 칼럼마다 마련되어 있는 구성이라도 좋다.
도 2는, 센서 화소(12) 및 판독 회로(22)의 한 예를 도시한 것이다. 본 실시의 형태에서는 하나의 센서 화소(12)에 대해 하나의 판독 회로(22)가 마련되어 있다. 판독 회로(22)는, 제1 신호 처리 회로(22A) 및 제2 신호 처리 회로(22B)를 가진다.
각 센서 화소(12)는, 예를 들면, 포토 다이오드(PD)와, 포토 다이오드(PD)와 전기적으로 접속된 전송 트랜지스터(TX)와, 전송 트랜지스터(TX)를 통하여 포토 다이오드(PD)로부터 출력된 전하를 일시적으로 유지하는 플로팅 디퓨전(FD)을 가지고 있다. 포토 다이오드(PD)는, 광전변환을 행하여 수광량에 응한 신호 전하를 발생한다. 포토 다이오드(PD)의 캐소드가 전송 트랜지스터(TX)의 소스에 전기적으로 접속되어 있고, 포토 다이오드(PD)의 애노드가 기준 전위선(예를 들면 그라운드)에 전기적으로 접속되어 있다. 전송 트랜지스터(TX)의 드레인이 플로팅 디퓨전(FD)에 전기적으로 접속되고, 전송 트랜지스터(TX)의 게이트는 화소 구동선(23)에 전기적으로 접속되어 있다. 전송 트랜지스터(TX)는, 예를 들면, NMOS(n-channel Metal Oxide Semiconductor) 트랜지스터이다. 각 센서 화소(12)는, 제1 기판(10)에 마련되어 있다.
플로팅 디퓨전(FD)은, 판독 회로(22)를 구성하는 제1 신호 처리 회로(22A)의 입력단에 전기적으로 접속되어 있다. 제1 신호 처리 회로(22A)는, 제1 아날로그 트랜지스터를 가진다. 제1 아날로그 트랜지스터는, 예를 들면, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb)를 포함한다. 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb)는, 본 개시의 「제1 아날로그 트랜지스터」의 한 구체례에 상당한다. 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb)는, 각각 NMOS 트랜지스터이다. 제1 신호 처리 회로(22A)는, 또한 리셋 트랜지스터(RST)를 가진다. 리셋 트랜지스터(RST)는 NMOS 트랜지스터이다. 제1 신호 처리 회로(22A)는, 제2 기판(20)에 마련되어 있다. 또한, 도 2에서는 도시되어 있지 않지만, FD 전송 트랜지스터(FDG)가 마련되어 있어도 좋다.
본 실시의 형태의 촬상 장치(1)에서는 제1 신호 처리 회로(22A)는, 판독 회로(22)의 일부를 구성한다. 제1 신호 처리 회로(22A)는, 예를 들면, A/D 컨버터를 구성하는 비교 회로의 일부인 차동 입력 회로를 구성하는, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb)를 포함한다. 제1 신호 처리 회로(22A)는, 다른 아날로그 트랜지스터를 포함하는 구성이라도 좋다. 예를 들면, 플로팅 디퓨전(FD)에 접속된 리셋 트랜지스터(RST), 선택 트랜지스터(SEL)(마련되어 있는 경우), 또는 FD 전송 트랜지스터(FDG)(마련되어 있는 경우) 등의 트랜지스터를 포함하는 구성이라도 좋다. 증폭 트랜지스터(AMP)는 다른 트랜지스터보다도 전유 면적 확대 시의 노이즈 저감 효과가 높기 때문에 제1 신호 처리 회로(22A)는 증폭 트랜지스터(AMP)를 포함하는 회로인 것이 바람직하다.
판독 회로(22)는, 또한 제2 신호 처리 회로(22B)를 가진다. 제2 신호 처리 회로(22B)는, 제2 아날로그 트랜지스터를 가진다. 제2 아날로그 트랜지스터는, 예를 들면, 트랜지스터(PTR1) 및 트랜지스터(PTR2)를 포함한다. 트랜지스터(PTR1) 및 트랜지스터(PTR2)는, 각각 PMOS(p-channel Metal Oxide Semiconductor) 트랜지스터이다. 제2 신호 처리 회로(22B)는, 제3 기판(30)에 마련되어 있다.
증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF), 전류원 트랜지스터(Vb), 트랜지스터(PTR1) 및 트랜지스터(PTR2)는, 차동 입력 회로를 구성한다. 차동 입력 회로의 입력단은, 증폭 트랜지스터(AMP)의 게이트이고, 출력단은 증폭 트랜지스터(AMP)의 드레인이다. 증폭 트랜지스터(AMP)는, 센서 화소(12)의 신호 전하에 응한 전압 신호를 출력하는 트랜지스터와, 차동 입력 회로의 일부를 겸한 트랜지스터이다. 리셋 트랜지스터(RST)의 소스는 플로팅 디퓨전(FD)에 전기적으로 접속되어 있고, 리셋 트랜지스터(RST)의 드레인은 증폭 트랜지스터(AMP)의 드레인에 전기적으로 접속되어 있다.
전송 트랜지스터(TX)는, 전송 트랜지스터(TX)가 온 상태가 되면, 포토 다이오드(PD)의 전하를 플로팅 디퓨전(FD)에 전송한다. 전송 트랜지스터(TX)의 게이트(전송 게이트 전극(TG))는, 예를 들면, 후술하는 도 4에 도시한 바와 같이, 반도체 기판(11)의 표면으로부터 웰층(42)을 관통하여 포토 다이오드(PD)에 달하는 깊이까지 연재되어 있다. 리셋 트랜지스터(RST)는, 플로팅 디퓨전(FD)의 전위를 소정의 전위에 리셋한다. 리셋 트랜지스터(RST)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전위를 전원선(VDD)의 전위에 리셋한다. 선택 트랜지스터(SEL)는 필요에 응하여 마련되고, 판독 회로(22)로부터의 화소 신호의 출력 타이밍을 제어한다. 증폭 트랜지스터(AMP)는, 소스 폴로워형의 앰프이다. 증폭 트랜지스터(AMP)는, 포토 다이오드(PD)에서 발생하고, 플로팅 디퓨전(FD)에 유지된 전하의 레벨에 응한 전압의 화소 신호를 출력한다. 전압의 화소 신호는, (선택 트랜지스터(SEL)를 갖는 경우는 선택 트랜지스터(SEL)가 온 상태가 되면) 증폭 트랜지스터(AMP)를 포함하는 차동 입력 회로로부터 후단의 회로로 출력된다.
차동 입력 회로의 후단에는, 예를 들어 전압 변환 회로 및 정귀환 회로 등이 마련되어 있다. 차동 입력 회로, 전압 변환 회로 및 정귀환 회로 등으로 비교 회로가 구성되어 있다. 비교 회로의 후단에는, 예를 들어 래치 제어 회로 및 래치 기억부 등이 마련되어 있다. 비교 회로 및 래치 기억부 등으로, A/D 컨버터가 구성되어 있다. 촬상 장치(1)에서는 하나의 센서 화소(12)에 대해 하나의 A/D 컨버터가 마련되어 있다. 촬상 장치(1)에서는 예를 들면, 차동 입력 회로보다 후단에서의 A/D 컨버터의 부분의 회로는, 제2 신호 처리 회로(22B) 또는 신호 처리 회로(34)에 포함된다. 예를 들면, 플로팅 디퓨전(FD)으로부터 A/D 컨버터까지의 회로가 판독 회로(22)에 대응하는 것이라도 좋다. 또는, 플로팅 디퓨전(FD)으로부터 A/D 컨버터까지의 회로 중의 차동 입력 회로까지의 회로가 판독 회로(22)에 대응하는 것이라도 좋다. 또는, 플로팅 디퓨전(FD)으로부터 A/D 컨버터까지의 회로로부터 적절히 선택된 회로가 판독 회로(22)에 대응하는 것이라도 좋다. 예를 들면, 판독 회로(22) 중의 NMOS 트랜지스터가 제1 신호 처리 회로(22A)로서 제2 기판(20)에 마련되어 있다. 또한, 판독 회로(22) 중의 PMOS 트랜지스터가 제2 신호 처리 회로(22B)로서 제3 기판(30)에 마련되어 있다.
FD 전송 트랜지스터(FDG)는, 변환 효율을 전환할 때에 이용된다. 일반적으로, 어두운 장소에서의 촬영 시에는 화소 신호가 작다. Q=CV에 의거하여 전하 전압 변환을 행할 때에 플로팅 디퓨전(FD)의 용량(FD 용량(C))이 크면, 증폭 트랜지스터(AMP)에서 전압으로 변환했을 때의 V가 작아져 버린다. 한편, 밝은 장소에서는 화소 신호가 커지기 때문에 FD 용량(C)이 크지 않으면, 플로팅 디퓨전(FD)에서, 포토 다이오드(PD)의 전하를 완전히 받지 못한다. 또한, 증폭 트랜지스터(AMP)에서 전압으로 변환했을 때의 V가 너무 커지지 않도록(환언하면, 작아지도록), FD 용량(C)이 커져 있을 필요가 있다. 이들에 입각하여, FD 전송 트랜지스터(FDG)를 온으로 했을 때에는, FD 전송 트랜지스터(FDG)분의 게이트 용량이 증가하기 때문에 전체의 FD 용량(C)이 커진다. 한편, FD 전송 트랜지스터(FDG)를 오프로 했을 때에는, 전체의 FD 용량(C)이 작아진다. 이와 같이, FD 전송 트랜지스터(FDG)를 온 오프 전환함으로서, FD 용량(C)을 가변으로 하고, 변환 효율을 전환할 수 있다.
도 3A는, 촬상 장치(1)의 제1 기판(10)의 레이아웃의 한 예를 도시하는 것이다. 하나의 센서 화소(12) 내에서, 전송 트랜지스터(TX)와, 전원선(PWL, VSS)이 배치되어 있다. 전송 트랜지스터(TX)와, 전원선(PWL, VSS)을 제외하는 부분에는, 포토 다이오드(PD)가 마련되어 있다. 도 3B는, 촬상 장치(1)의 제2 기판(20)의 레이아웃의 한 예를 도시하는 것이다. 하나의 센서 화소(12) 내에서, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF), 전류원 트랜지스터(Vb) 및 리셋 트랜지스터(RST)가 배치되어 있다. 도 3C는, 도 3A의 레이아웃과 도 3B의 레이아웃을 중합시킨 것이다. 도 3C를 참조하면, 전송 트랜지스터(TX) 및 전원선(PWL, VSS)에 대해 전류원 트랜지스터(Vb)의 위치가 가깝고, 일부 겹쳐 버려, 동일 기판에 배치할 수 없음을 알 수 있다. 본 실시의 형태에서는 전송 트랜지스터(TX) 및 전원선(PWL, VSS)을 제1 기판(10)에 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF), 전류원 트랜지스터(Vb) 및 리셋 트랜지스터(RST)를 제2 기판(20)에 나누워 배치하여 적층한다. 이것에 의해 1화소로서 배치가 가능해진다.
도 4는, 촬상 장치(1)의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 도 4에는, 촬상 장치(1)에서, 센서 화소(12)와 대향하는 부분의 단면 구성이 예시되어 있다. 촬상 장치(1)는, 제1 기판(10), 제2 기판(20) 및 제3 기판(30)을 이 순서로 적층하여 구성되어 있고, 또한, 제1 기판(10)의 이면측(광입사면측)에 컬러 필터(40) 및 수광 렌즈(50)를 구비하고 있다. 컬러 필터(40) 및 수광 렌즈(50)는, 각각, 예를 들면, 센서 화소(12)마다 하나씩 마련되어 있다. 즉, 촬상 장치(1)는, 이면 조사형의 촬상 장치이다.
제1 기판(10)은, 반도체 기판(11)상에 절연층(46)을 적층하여 구성되어 있다. 절연층(46)은, 층간 절연막(51)의 일부에 상당한다. 절연층(46)은, 반도체 기판(11)과, 후술하는 반도체 기판(21)의 간극에 마련되어 있다. 반도체 기판(11)은, 실리콘 기판으로 구성되어 있다. 반도체 기판(11)은, 예를 들면, 표면의 일부 및 그 근방에 p웰층(42)을 가지고 있고, 그 외의 영역(p웰층(42)보다도 깊은 영역)에 p웰층(42)과는 다른 도전형의 포토 다이오드(PD)를 가지고 있다. p웰층(42)은, p형의 반도체 영역으로 구성되어 있다. 포토 다이오드(PD)는, p웰층(42)과는 다른 도전형(구체적으로는 n형)의 반도체 영역으로 구성되어 있다. 반도체 기판(11)은, p웰층(42) 내에 p웰층(42)과는 다른 도전형(구체적으로는 n형)의 반도체 영역으로서, 플로팅 디퓨전(FD)을 가지고 있다.
제1 기판(10)은, 포토 다이오드(PD), 전송 게이트 전극(TG)을 갖는 전송 트랜지스터(TX) 및 플로팅 디퓨전(FD)을 센서 화소(12)마다 가지고 있다. 전송 게이트 전극(TG)은 포토 다이오드(PD)로부터 전하를 취출하는 종형 게이트와 반도체 기판(11)의 표면에 마련된 FD 전송 트랜지스터(FDG)의 게이트 전극을 가진다. 제1 기판(10)은, 반도체 기판(11)의 표면측(광입사면측과는 반대측, 제2 기판(20)측)의 부분에 전송 트랜지스터(TX) 및 플로팅 디퓨전(FD)이 마련된 구성으로 되어 있다. 제1 기판(10)은, 각 센서 화소(12)를 분리하는 소자 분리부(43)를 가지고 있다. 소자 분리부(43)는, 반도체 기판(11)의 법선 방향(반도체 기판(11)의 표면에 대해 수직 방향)으로 연재되어 형성되어 있다. 소자 분리부(43)는, 서로 인접하는 2개의 센서 화소(12) 사이에 마련되어 있다. 소자 분리부(43)는, 서로 인접하는 센서 화소(12)끼리를 전기적으로 분리한다. 소자 분리부(43)는, 예를 들면, 산화실리콘에 의해 구성되어 있다. 소자 분리부(43)는, 예를 들면, 반도체 기판(11)을 관통하고 있다. 제1 기판(10)은, 예를 들면, 또한, 소자 분리부(43)의 측면으로서, 또한, 포토 다이오드(PD)측의 면에 접하는 p웰층(44)을 가지고 있다. p웰층(44)은, 포토 다이오드(PD)와는 다른 도전형(구체적으로는 p형)의 반도체 영역으로 구성되어 있다. 반도체 기판(11)과의 절연층(46)과의 계면에 p웰층(44A)을 가지고 있다. p웰층(44A)은, p웰층(42)과는 같은 도전형(구체적으로는 p형)이고 p웰층(42)보다 고농도의 반도체 영역이다.
제1 기판(10)은, 예를 들면, 또한, 반도체 기판(11)의 이면에 접하는 고정 전하막(45)을 가지고 있다. 고정 전하막(45)은, 반도체 기판(11)의 수광면측의 계면 준위에 기인하는 암전류의 발생을 억제하기 위해 부로 대전하고 있다. 고정 전하막(45)은, 예를 들면, 부의 고정 전하를 갖는 절연막에 의해 형성되어 있다. 그와 같은 절연막의 재료로서는, 예를 들면, 산화하프늄, 산화지르콘, 산화알루미늄, 산화티탄 또는 산화탄탈을 들 수 있다. 고정 전하막(45)이 유기하는 전계에 의해 반도체 기판(11)의 수광면측의 계면에 홀 축적층이 형성된다. 이 홀 축적층에 의해 계면으로부터의 전자의 발생이 억제된다. 컬러 필터(40)는, 반도체 기판(11)의 이면측에 마련되어 있다. 컬러 필터(40)는, 예를 들면, 고정 전하막(45)에 접하여 마련되어 있고, 고정 전하막(45)을 통하여 센서 화소(12)와 대향하는 위치에 마련되어 있다. 수광 렌즈(50)는, 예를 들면, 컬러 필터(40)에 접하여 마련되어 있고, 컬러 필터(40) 및 고정 전하막(45)을 통하여 센서 화소(12)와 대향하는 위치에 마련되어 있다.
제2 기판(20)은, 반도체 기판(21)상에 절연층(52)을 적층하여 구성되어 있다. 절연층(52)은, 층간 절연막(51)의 일부에 상당한다. 절연층(52)은, 반도체 기판(21)과, 반도체 기판(31)의 간극에 마련되어 있다. 반도체 기판(21)은, 실리콘 기판으로 구성되어 있다. 제2 기판(20)은, 하나의 센서 화소(12)마다, 하나의 제1 신호 처리 회로(22A)를 가지고 있다. 제2 기판(20)은, 반도체 기판(21)의 표면측(제3 기판(30)측)의 부분에 제1 신호 처리 회로(22A)가 마련된 구성으로 되어 있다. 제2 기판(20)은, 반도체 기판(11)의 표면측에 반도체 기판(21)의 이면을 향하여 제1 기판(10)에 접합되어 있다. 즉, 제2 기판(20)은, 제1 기판(10)에 페이스 투 백으로 서로 접합되어 있다. 제2 기판(20)은, 또한, 반도체 기판(21)과 동일한 층 내에 반도체 기판(21)을 관통하는 절연층(53)을 가지고 있다. 절연층(53)은, 층간 절연막(51)에 상당한다. 절연층(53)은, 후술하는 관통 배선(54)의 측면을 덮도록 마련되어 있다.
제1 신호 처리 회로(22A)는, 예를 들면, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb)를 포함한다. 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb)는, 아날로그 트랜지스터이다. 증폭 트랜지스터(AMP)는, 반도체 기판(21)의 p형의 채널 형성 영역, 게이트 전극(G1) 및 n형의 소스 드레인 영역(SD1)을 가진다. 게이트 전극(G1)은, 채널 형성 영역상에 게이트 절연막을 통하여 마련되어 있다. 소스 드레인 영역(SD1)은 게이트 전극(G1)의 양측부에 대응하는 부분의 반도체 기판(21) 중에 채널 형성 영역을 끼우도록 하여 마련되어 있다. 참조 신호 입력 트랜지스터(REF)는, 증폭 트랜지스터(AMP)와 마찬가지로 반도체 기판(21)의 p형의 채널 형성 영역상에 게이트 절연막을 통하여 게이트 전극(G2)을 가지고, 게이트 전극(G2)의 양측부에 대응하는 부분의 반도체 기판(21) 중에 n형의 소스 드레인 영역(SD2)을 가진다. 전류원 트랜지스터(Vb)는, 증폭 트랜지스터(AMP)와 마찬가지로, 반도체 기판(21)의 p형의 채널 형성 영역상에 게이트 절연막을 통하여 게이트 전극(G3)을 가지고, 게이트 전극(G3)의 양측부에 대응하는 부분의 반도체 기판(21) 중에 n형의 소스 드레인 영역(SD3)을 가진다.
제1 기판(10) 및 제2 기판(20)으로 이루어지는 적층체는, 층간 절연막(51)과, 층간 절연막(51) 내에 마련된 관통 배선(54)을 가지고 있다. 상기 적층체는, 센서 화소(12)마다, 하나의 관통 배선(54)을 가지고 있다. 관통 배선(54)은, 반도체 기판(21)의 법선 방향으로 늘어나 있고, 층간 절연막(51) 중, 절연층(53)을 포함하는 부분을 관통하여 마련되어 있다. 제1 기판(10) 및 제2 기판(20)은, 관통 배선(54)에 의해 서로 전기적으로 접속되어 있다. 구체적으로는, 관통 배선(54)은, 플로팅 디퓨전(FD) 및 후술하는 접속 배선(55)에 전기적으로 접속되어 있다.
제1 기판(10) 및 제2 기판(20)으로 이루어지는 적층체는, 또한, 층간 절연막(51) 내에 마련된 관통 배선(47, 48)(후술하는 도 16 참조)을 가지고 있다. 상기 적층체는, 센서 화소(12)마다, 하나의 관통 배선(47)과, 하나의 관통 배선(48)을 가지고 있다. 관통 배선(47, 48)은, 각각, 반도체 기판(21)의 법선 방향으로 늘어나 있고, 층간 절연막(51) 중, 절연층(53)을 포함하는 부분을 관통하여 마련되어 있다. 제1 기판(10) 및 제2 기판(20)은, 관통 배선(47, 48)에 의해 서로 전기적으로 접속되어 있다. 구체적으로는, 관통 배선(47)은, 반도체 기판(11)의 p웰층(42)과, 제2 기판(20) 내의 배선에 전기적으로 접속되어 있다. 관통 배선(48)은, 전송 게이트 전극(TG) 및 화소 구동선(23)에 전기적으로 접속되어 있다.
제2 기판(20)은, 예를 들면, 절연층(52) 내에 판독 회로(22)와 반도체 기판(21)과 전기적으로 접속된 복수의 접속부(59)를 가지고 있다. 제2 기판(20)은, 또한, 예를 들면, 절연층(52)상에 배선층(56)을 가지고 있다. 배선층(56)은, 예를 들면, 절연층(57)과, 절연층(57) 내에 마련된 복수의 화소 구동선(23) 및 복수의 신호 판독선(24A)을 가지고 있다. 배선층(56)은, 또한, 접속 배선(55)을 가진다. 접속 배선(55)은, 센서 화소(12)에 포함되는 플로팅 디퓨전(FD)에 전기적으로 접속된 각 관통 배선(54)을 서로 전기적으로 접속하고 있다. 여기서, 관통 배선(54, 48)의 총수는, 제1 기판(10)에 포함되는 센서 화소(12)의 총수보다도 많고, 제1 기판(10)에 포함되는 센서 화소(12)의 총수의 2배로 되어 있다. 또한, 관통 배선(54, 48, 47)의 총수는, 제1 기판(10)에 포함되는 센서 화소(12)의 총수보다도 많고, 제1 기판(10)에 포함된 센서 화소(12)의 총수의 3배로 되어 있다.
배선층(56)은, 또한, 예를 들면, 절연층(57) 내에 복수의 패드 전극(58)을 가지고 있다. 각 패드 전극(58)은, 예를 들면, Cu(구리), Al(알루미늄) 등의 금속으로 형성되어 있다. 각 패드 전극(58)은, 배선층(56)의 표면에 노출되어 있다. 각 패드 전극(58)은, 제2 기판(20)과 제3 기판(30)의 전기적인 접속과, 제2 기판(20)과 제3 기판(30)의 접합에 이용된다. 복수의 패드 전극(58)은, 예를 들면, 화소 구동선(23) 및 신호 판독선(24A)마다 하나씩 마련되어 있다. 여기서, 패드 전극(58)의 총수(또는, 패드 전극(58)과 패드 전극(64)(후술)의 접합의 총수)는, 제1 기판(10)에 포함되는 센서 화소(12)의 총수보다도 적다.
제3 기판(30)은, 예를 들면, 반도체 기판(31)상에 층간 절연막(61)을 적층하여 구성되어 있다. 또한, 제3 기판(30)은, 후술하는 바와 같이, 제2 기판(20)에 표면측의 면끼리로 접합되어 있기 때문에 제3 기판(30) 내의 구성에 관해 설명할 때에는, 상하의 설명이, 도면에서의 상하 방향과는 반대로 되어 있다. 반도체 기판(31)은, 실리콘 기판으로 구성되어 있다. 제3 기판(30)은, 반도체 기판(31)의 표면측의 부분에 제2 신호 처리 회로(22B) 및 논리 회로(32)가 마련된 구성으로 되어 있다. 제3 기판(30)은, 또한, 예를 들면, 층간 절연막(61)상에 배선층(62)을 가지고 있다. 배선층(62)은, 예를 들면, 절연층(63)과, 절연층(63) 내에 마련된 복수의 패드 전극(64)을 가지고 있다. 복수의 패드 전극(64)은, 제2의 신호 처리 회로(22B) 및 논리 회로(32)와 전기적으로 접속되어 있다. 각 패드 전극(64)은, 예를 들면, Cu(구리)로 형성되어 있다. 각 패드 전극(64)은, 배선층(62)의 표면에 노출되어 있다. 각 패드 전극(64)는, 제2 기판(20)과 제3 기판(30)의 전기적인 접속과, 제2 기판(20)과 제3 기판(30)의 접합에 이용된다. 또한, 패드 전극(64)은, 반드시 복수가 아니라도 좋으며, 하나라도 제2 신호 처리 회로(22B) 또는 논리 회로(32)와 전기적으로 접속이 가능하다. 제2 기판(20) 및 제3 기판(30)은, 패드 전극(58, 64)끼리의 접합에 의해 서로 전기적으로 접속되어 있다. 즉, 전송 트랜지스터(TX)의 게이트(전송 게이트 전극(TG))는, 관통 배선(54)과, 패드 전극(58, 64)을 통하여, 제2 신호 처리 회로(22B) 또는 논리 회로(32)에 전기적으로 접속되어 있다. 제3 기판(30)은, 반도체 기판(21)의 표면측에 반도체 기판(31)의 표면을 향하여 제2 기판(20)에 접합되어 있다. 즉, 제3 기판(30)은, 제2 기판(20)에 페이스 투 페이스로 접합되어 있다.
제2 신호 처리 회로(22B)는, 예를 들면, 트랜지스터(PTR1) 및 트랜지스터(PTR2)를 포함한다. 트랜지스터(PTR1) 및 트랜지스터(PTR2)는 아날로그 트랜지스터이다. 트랜지스터(PTR1) 및 트랜지스터(PTR2)는 PMOS 트랜지스터이다. 도 4에서는 트랜지스터(PTR1) 및 트랜지스터(PTR2)를 대표하여 하나의 트랜지스터를 도시하고 있다. 제2 신호 처리 회로(22B)를 구성하는 트랜지스터는, 반도체 기판(31)의 n형의 채널 형성 영역상에 게이트 절연막을 통하여 게이트 전극(G4)을 가지고, 게이트 전극(G4)의 양측부에 대응하는 부분의 반도체 기판(31) 중에 p형의 소스 드레인 영역(SD4)을 가진다.
논리 회로(32)는, 예를 들면 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터로 구성된다. 도 4에서는 논리 회로(32)의 트랜지스터를 대표하여 하나의 트랜지스터를 도시하고 있다. 논리 회로(32)를 구성하는 트랜지스터는, 반도체 기판(31)의 채널 형성 영역상에 게이트 절연막을 통하여 게이트 전극(G5)을 가지고, 게이트 전극(G5)의 양측부에 대응하는 부분의 반도체 기판(31) 중에 소스 드레인 영역(SD5)을 가진다.
[제조 방법]
다음으로, 촬상 장치(1)의 제조 방법에 관해 설명한다. 도 5A∼도 5I는, 촬상 장치(1)의 제조 과정의 한 예를 도시한 것이다. 도 5A∼도 5I에서는 포토 다이오드(PD)의 도면 중에서 수광 렌즈(50)까지의 부분은 생략하고 있다.
우선, 반도체 기판(11)에 p웰층(42)이나 소자 분리부(43), p웰층(44)을 형성한다. 다음으로, 반도체 기판(11)에 포토 다이오드(PD), 전송 트랜지스터(TX)의 전송 게이트 전극(TG)을 형성한다(도 5A). 이것에 의해 반도체 기판(11)에 센서 화소(12)가 형성된다. 이 때, 센서 화소(12)에 이용하는 전극 재료로서, 살리사이드 프로세스에 의한 CoSi2나 NiSi 등의 내열성이 낮은 재료를 이용하지 않은 것이 바람직하다. 오히려, 센서 화소(12)에 이용하는 전극 재료로서는, 내열성이 높은 재료를 이용하는 것이 바람직하다. 내열성이 높은 재료로서는, 예를 들면, 폴리실리콘을 들 수 있다. 전송 트랜지스터(TX)의 전송 게이트 전극(TG)의 형성은, 예를 들어 CVD(Chemical Vapor Deposition)법에 의해 인을 함유하는 폴리실리콘을 50∼300㎚의 막두께로 형성하고, 포토 리소그래피 공정에 의한 레지스트막의 패턴 형성과 드라이 에칭 처리에 의해 폴리실리콘을 패턴 가공하여 행한다. 또는, 예를 들어 불순물을 포함하지 않은 폴리실리콘을 50∼300㎚의 막두께로 형성하고, 이온 주입에 의 해 1×1015∼1×1016ions/㎠의 도즈량으로 인을 첨가하고, 포토 리소그래피 공정과 드라이 에칭 처리로 패턴 가공하여 행한다.
이어서, 반도체 기판(11)의 표면에 이온 주입에 의해 플로팅 디퓨전(FD)이나 p웰층(44A)을 형성하고, 그 후, 반도체 기판(11)상에 절연층(PMD: Pre-Metal-Dielectric)(46)을 형성하고, 평탄화한다(도 5B). 이렇게 하여, 제1 기판(10)이 형성된다. 평탄화 후의 절연층(46)의 막두께는, 200㎚∼2㎛ 정도가 바람직하다.
다음으로, 제1 기판(10)(절연층(46))상에 반도체 기판(21)을 접합시킨다(도 5C). 이 때, 필요에 따라 반도체 기판(21)을 박육화한다. 이 때, 반도체 기판(21)의 두께를 제1 신호 처리 회로(22A)의 형성에 필요한 막두께로 한다. 반도체 기판(21)의 두께는, 일반적으로는 수백㎚ 정도이다. 그러나 제1 신호 처리 회로(22A)의 컨셉트에 따라서는, 완전 공핍형도 가능하기 때문에 그런 경우에는, 반도체 기판(21)의 두께로서는 수㎚∼수㎛의 범위를 취할 수 있다.
이어서, 반도체 기판(21)과 동일한 층 내에 절연층(53)을 형성한다(도 5D). 절연층(53)을 예를 들면, 플로팅 디퓨전(FD)과 대향하는 부분에 형성한다. 예를 들면, 반도체 기판(21)에 대해 반도체 기판(21)을 관통하는 슬릿을 형성하여, 반도체 기판(21)을 복수의 블록(21A)으로 분리한다. 다음으로, 슬릿을 매입하도록 절연층(53)을 형성한다.
이어서, 반도체 기판(21)의 각 블록(21A)에 이온 주입을 행하여, 채널 형성 영역을 형성한다. 다음으로, 반도체 기판(21)의 각 블록(21A)의 표면에 열산화법 또는 CVD법 등에 의해 산화실리콘의 게이트 절연막을 형성한다. 이어서, 게이트 전극(G1, G2, G3)을 형성한다. 게이트 전극(G1, G2, G3)의 형성은, 예를 들면 CVD법에 의해 인을 함유하는 폴리실리콘을 50∼300㎚의 막두께로 형성하고, 포토 리소그래피 공정에 의한 레지스트막의 패턴 형성과 드라이 에칭 처리에 의해 폴리실리콘을 패턴 가공하여 행한다. 또는, 예를 들어 불순물을 포함하지 않는 폴리실리콘을 50∼300㎚의 막두께로 형성하고, 이온 주입에 의해 1×1015∼1×1016ions/㎠의 도즈량으로 인을 첨가하고, 포토 리소그래피 공정과 드라이 에칭 처리로 패턴 가공하여 행한다. 다음으로, 이온 주입에 의해 소스 드레인 영역(SD1, SD2, SD3)을 형성한다. 이렇게 하여, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb) 등을 포함하는 제1 신호 처리 회로(22A)를 형성한다(도 5E). 열산화법에 의한 게이트 절연막의 형성은, 센서 화소(12)의 전극 재료로서, 내열성이 높은 금속재료가 이용되어 있는 경우에 바람직하게 적용할 수 있다.
이어서, 반도체 기판(21)상에 절연층(52)을 형성한다. 이렇게 하여, 절연층(46, 52, 53)으로 이루어지는 층간 절연막(51)을 형성한다. 다음으로, 불순물 활성화를 위한 열처리를 행한다. 이 때, 플로팅 디퓨전(FD) 및 소스 드레인 영역(SD1, SD2, SD3)에서는 불순물이 확산한다. 이어서, 절연층(52)의 표면을 평탄화하고, 층간 절연막(51)에 관통 구멍(51A, 51B)을 형성한다(도 5F). 구체적으로는, 절연층(52) 중, 제1 신호 처리 회로(22A)의 각 트랜지스터의 게이트 전극 및 소스 드레인 영역과 대향하는 부분에 절연층(52)을 관통하는 관통 구멍(51B)을 형성한다. 또한, 층간 절연막(51) 중, 플로팅 디퓨전(FD)과 대향하는 부분(즉, 절연층(53)과 대향하는 부분)에 층간 절연막(51)을 관통하는 관통 구멍(51A)을 형성한다.
다음으로, 관통 구멍(51A, 51B)에 도전성 재료를 매입함에 의해 관통 구멍(51A) 내에 관통 배선(54)을 형성함과 함께, 관통 구멍(51B) 내에 접속부(59)를 형성한다(도 5F). 관통 구멍(51A, 51B)으로의 도전성 재료의 매입은, 예를 들어 MO-CVD(metal-organic CVD)법에 의해 티탄/질화티탄막을 관통 구멍(51A, 51B)의 내벽면에 형성하고, 또한 CVD법에 의해 텅스텐을 성막하여 관통 구멍(51A, 51B)을 매입하고, 관통 구멍(51A, 51B)의 외부의 도전성 재료를 제거하여 행한다. 또한, 절연층(52)상에 관통 배선(54)과 접속부(59)를 서로 전기적으로 접속하는 접속 배선(55)을 형성한다(도 5F). 이어서, 절연층(57)과, 화소 구동선(23), 신호 판독선(24A) 및 패드 전극(58) 등의 도전층을 포함하는 배선층(56)을 절연층(52)상에 형성한다. 도전층의 형성은, 예를 들어 구리를 이용한 다마신법(damascene method)에 의해 형성한다. 다마신법에서는 예를 들면, 절연층(57)을 구성하는 절연막을 형성하고, 절연막에 도전층의 패턴의 트렌치를 형성하고, 트렌치를 구리로 매입하고, 트렌치의 외부의 구리를 제거한다. 이렇게 하여, 제2 기판(20)이 형성된다(도 5G).
한편, 제2 신호 처리 회로(22B) 및 논리 회로(32)나 배선층(62)이 형성된 제3 기판(30)을 별도로 형성한다(도 5H). 이어서, 제2 기판(20)을 반도체 기판(31)의 표면측에 반도체 기판(21)의 표면을 향하여, 제3 기판(30)에 접합시킨다(도 5I). 제2 기판(20)의 패드 전극(58)은 구리로 형성되어 있고, 제3 기판(30)의 패드 전극(64)도 구리로 형성되어 있다. 제2 기판(20)의 패드 전극(58)과 제3 기판(30)의 패드 전극(64)을 구리-구리 접합법에 의해 서로 접합함에 의해 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속한다. 다음으로, 제1 기판(10)의 이면측에 컬러 필터(40) 및 수광 렌즈(50)를 형성한다. 이렇게 하여, 촬상 장치(1)가 제조된다.
[동작]
촬상 장치(1)에서는 제1 기판(10)의 이면측으로부터 포토 다이오드(PD)로 광(예를 들어 가시 영역 파장의 광)이 입사하면, 포토 다이오드(PD)에서 정공(홀) 및 전자의 쌍이 발생한다(광전변환된다). 전송 트랜지스터(TX)가 온 상태가 되면, 포토 다이오드(PD)에 축적된 신호 전하가 플로팅 디퓨전(FD)에 전송된다. 플로팅 디퓨전(FD)에 축적된 신호 전하는, 증폭 트랜지스터(AMP)에 의해 전압 신호로 변환되고, 전압 신호는 판독 회로(22)에 포함되는 A/D 컨버터에서 A/D 변환되고, 수평 구동 회로(35)로부터 출력된다.
[촬상 장치(1)의 작용·효과]
본 실시의 형태의 촬상 장치(1)에서는 센서 화소(12)를 제1 기판(10)에 배치하고, 제1 아날로그 트랜지스터를 포함하여 구성되고, 판독 회로(22)를 구성하는 제1 신호 처리 회로(22A)를 제2 기판(20)에 배치하였다. 제1 아날로그 트랜지스터는, 증폭 트랜지스터(AMP)를 포함한다. 이것에 의해 센서 화소(12)와, 증폭 트랜지스터 등의 판독 회로를 구성하는 아날로그 트랜지스터를 다른 기판에 배치했기 때문에 아날로그 트랜지스터의 전유 면적을 확대할 수 있다. 이하, 이 작용 효과에 관해 비교례를 이용하여 설명한다.
1화소에 하나의 A/D 컨버터를 갖는 촬상 장치가 특허 문헌 1에 개시되어 있다. 여기서는, 1장의 반도체 기판에 포토 다이오드, 증폭 트랜지스터 등을 포함하는 판독 회로 및 A/D 컨버터를 구성하는 비교 회로의 일부를 갖는 구성에 의해 실현되어 있다. 이와 같은 촬상 장치에서, 증폭 트랜지스터 등을 포함하는 판독 회로 및 A/D 컨버터를 구성하는 비교 회로의 노이즈를 저감하는 것이 요구되어 있다. 비교 회로 등을 구성하는 아날로그 트랜지스터, 특히 증폭 트랜지스터의 전유 면적을 확대함으로써 노이즈를 저감하는 것이 가능하지만, 증폭 트랜지스터의 전유 면적을 확대하면, 같은 기판에 형성되어 있는 포토 다이오드의 전유 면적의 확보가 곤란해지고, 화소의 미세화 및 다화소화가 곤란해진다.
본 실시의 형태의 촬상 장치(1)에서는 센서 화소(12)를 제1 기판(10)에 배치하고, 증폭 트랜지스터 등의 판독 회로를 구성하는 아날로그 트랜지스터를 제2 기판(20)에 배치하였다. 이것에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 증폭 트랜지스터 등의 아날로그 트랜지스터의 전유 면적을 확대할 수 있다. 아날로그 트랜지스터, 특히 증폭 트랜지스터의 전유 면적을 확대함으로써 노이즈를 저감할 수 있다.
또한, 본 실시의 형태에 촬상 장치(1)에서는 플로팅 디퓨전(FD)에 접속된 증폭 트랜지스터(AMP)가 A/D 컨버터를 구성하는 비교 회로의 차동 입력 회로의 일부를 겸하고 있다. 이것에 의해 트랜지스터의 수를 줄이고, 증폭 트랜지스터의 전유 면적을 확대하는 것이 가능해지고, 노이즈를 저감할 수 있다.
또한, 본 실시의 형태의 촬상 장치(1)에서는 하나의 센서 화소에 대해 신호 처리 회로로서 하나의 A/D 컨버터가 마련되어 있다. 이것에 의해 A/D 변환된 디지털 화소 신호를 화소마다 판독하는 것이 가능하고, 고프레임 레이트화나 프레임 내에서 시간적인 왜곡이 없는 촬상 특성을 얻는 것이 가능해진다.
이상 설명한 바와 같이, 본 실시의 형태의 촬상 장치(1)에서는, 센서 화소(12)를 제1 기판(10)에 배치하고, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 아날로그 트랜지스터의 전유 면적을 확대하여 노이즈를 저감할 수 있다.
<2. 변형례>
이하에 상기 실시의 형태에 관한 촬상 장치(1)의 변형례에 관해 설명한다. 또한, 이하의 변형례에서, 상기 실시의 형태와 공통의 구성에 대해서는, 동일한 부호가 부여되어 있다.
[변형례 A]
상기한 실시의 형태에는, 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터에 실리사이드층은 형성되어 있지 않지만, 마련되어 있어도 좋다. 실리사이드층은, 코발트실리사이드(CoSi2)나 니켈실리사이드(NiSi) 등의 살리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 금속실리사이드(이하 실리사이드라고도 칭한다)이다.
도 6은, 변형례 A로서의 촬상 장치(1A)의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 촬상 장치(1A)는, 상기 실시의 형태에 관한 촬상 장치(1)의 한 변형례이다. 촬상 장치(1A)에서는 제1 신호 처리 회로(22A)를 구성하는 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb)의 게이트 전극(G1, G2, G3)의 표면에 CoSi2나 NiSi 등의 실리사이드층(G1A, G2A, G3A)이 형성되어 있다. 촬상 장치(1A)에서는 소스 드레인 영역(SD1, SD2, SD3) 대신에 실리사이드화된 소스 드레인 영역(SD1A, SD2A, SD3A)이 마련되어 있다. 실리사이드층(G1A, G2A, G3A) 및 실리사이드화된 소스 드레인 영역(SD1A, SD2A, SD3A)은, 살리사이드 프로세스에 의해 형성된다. 게이트 전극(G1, G2, G3)의 양측부에는, 살리사이드 프로세스에서 실리사이드화시키지 않은 부분을 보호하는 실리사이드 블록인 사이드 월(SW1, SW2, SW3)이 형성되어 있다. 상기를 제외하고는, 상기한 실시의 형태와 같은 구성이다.
촬상 장치(1A)에서는 게이트 전극(G1, G2, G3)의 표면에 실리사이드층(G1A, G2A, G3A)이 형성되고, 소스 드레인 영역(SD1, SD2, SD3) 대신에 실리사이드화된 소스 드레인 영역(SD1A, SD2A, SD3A)이 마련되어 있다. 실리사이드는 저저항이기 때문에 트랜지스터의 기생 저항을 대폭적으로 저감할 수 있고, 상호 인덕턴스(gm)의 향상에 의해 노이즈를 저감하는 것이 가능하다.
일반적으로, 센서 화소가 마련된 기판의 트랜지스터를 실리사이드화 하면, 화소부에 암전류 등의 누설 전류의 증가 휘점의 증가 등의 화질의 악화, 또는 수율의 저하를 초래하는 일이 있다. 촬상 장치(1A)에서는 센서 화소(12)가 마련된 제1 기판(10)과는 다른 기판(제2 기판(20))에 형성된 트랜지스터를 실리사이드화 하기 때문에 암전류 특성이나 휘점의 증가에 기인하는 수율 저하 등을 발생시키지 않고 트랜지스터를 저저항화 할 수 있다. 이것에 의해 트랜지스터의 기생 저항의 저감이 가능하고, 처리 속도가 향상하며 노이즈를 저감할 수 있다.
도 6에 도시한 촬상 장치(1A)의 제조 방법에 관해 설명한다. 도 7A∼도 7C는, 촬상 장치(1A)의 제조 과정의 한 예를 도시한 것이다. 도 7A∼도 7C에서는 포토 다이오드(PD)의 도면 중에서 수광 렌즈(50)까지의 부분은 생략하고 있다.
우선, 제1 기판(10)에 반도체 기판(21)을 적층하고, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb) 등을 포함하는 제1 신호 처리 회로(22A)를 형성하는 공정까지는, 상기한 실시의 형태의 도 5E까지의 공정과 같게 하여 행한다.
다음으로, 예를 들어 CVD법에 의해 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb)를 피복하여 전면에 산화실리콘을 형성하고, 에치 백을 행하여 게이트 전극(G1, G2, G3)의 양측부에 사이드 월(SW1, SW2, SW3)을 형성한다. 이어서, 게이트 전극(G1, G2, G3) 및 소스 드레인 영역(SD1, SD2, SD3)의 표면을 노출시킨 상태에서, 예를 들어 스퍼터링법 등에 의해 전면에 코발트 또는 니켈 등의 금속막을 형성한다. 금속막은, 게이트 전극(G1, G2, G3) 및 소스 드레인 영역(SD1, SD2, SD3)의 표면의 실리콘과 접하도록 하여 형성한다. 다음으로, 금속막의 상층에 캡막을 형성하고, 열처리를 행한다. 금속과 실리콘이 접한 부분에서 합금화(금속 실리사이드화)하여, 실리사이드층(G1A, G2A, G3A) 및 실리사이드화된 소스 드레인 영역(SD1A, SD2A, SD3A)이 형성된다. 실리사이드화 공정에서는 게이트 전극(G1, G2, G3) 및 소스 드레인 영역(SD1, SD2, SD3)의 일부만이 실리사이드화해도 좋고, 게이트 전극(G1, G2, G3) 및 소스 드레인 영역(SD1, SD2, SD3)의 전부가 실리사이드화해도 좋다. 이어서, 세정 공정에 의해 실리사이드를 남기고 캡층과 미반응의 금속막을 제거한다(도 7A).
이후의 공정은, 실시의 형태와 마찬가지로 행할 수 있다. 즉, 반도체 기판(21)상에 절연층(52)을 형성하고, 관통 구멍(51A, 51B)을 형성하고, 관통 배선(54) 및 접속부(59)를 형성한다. 다음으로, 접속 배선(55)을 형성한다(도 7B).
다음으로, 절연막의 형성과 다마신법에 의한 도전층의 형성에 의해 배선층(56)을 형성한다(도 7C). 이어서, 제2 기판(20)을 제3 기판(30)에 접합시키고, 제1 기판(10)의 이면측에 컬러 필터(40) 및 수광 렌즈(50)를 형성한다. 이렇게 하여, 촬상 장치(1A)가 제조된다.
촬상 장치(1A)에서는 상기한 실시의 형태의 효과에 더하여, 제2 기판(20)에 형성된 트랜지스터를 실리사이드화 함으로써 트랜지스터를 저저항화 하고, 노이즈를 저감할 수 있다.
[변형례 B]
상기한 실시의 형태에서는 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터가 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb) 등의 NMOS 트랜지스터뿐이지만, 이것으로 한정되지 않고, PMOS 트랜지스터를 포함해도 좋다.
도 8은 변형례 B로서의 촬상 장치(1B)의 센서 화소 및 판독 회로의 한 예를 도시하는 것이다. 촬상 장치(1B)는, 상기 실시의 형태에 관한 촬상 장치(1)의 한 변형례이다. 촬상 장치(1B)에서는 제1 신호 처리 회로(22A)는, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF), 전류원 트랜지스터(Vb), 트랜지스터(PTR1) 및 트랜지스터(PTR2)를 가진다. 트랜지스터(PTR1) 및 트랜지스터(PTR2)는, PMOS 트랜지스터이다. 촬상 장치(1B)에서는 제2 신호 처리 회로(22B)는 마련되어 있지 않고, 제1 신호 처리 회로(22A)만으로 판독 회로(22)가 구성되어 있다. 판독 회로(22)는, A/D 컨버터를 구성하는 차동 입력 회로에 상당한다. 판독 회로(22)는, 화소 신호를 신호 판독선(24A) 또는 후단의 신호 처리 회로(34) 등에 출력한다.
촬상 장치(1B)에서는 제2 기판(20)에 제1 신호 처리 회로(22A)로서, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb) 등의 NMOS 트랜지스터뿐만 아니라, 트랜지스터(PTR1) 및 트랜지스터(PTR2) 등의 PMOS 트랜지스터가 배치되어 있다. 제3 기판(30)에는, 논리 회로(32) 및 A/D 컨버터(차동 입력 회로의 부분을 제외한다) 등의 신호 처리 회로(34) 등이 배치되어 있다.
촬상 장치(1B)에서는 상기한 실시의 형태와 마찬가지로, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 아날로그 트랜지스터의 전유 면적을 확대하여 노이즈를 저감할 수 있다.
[변형례 C]
상기한 실시의 형태에서는 하나의 센서 화소(12)에 대해 하나의 제1 신호 처리 회로(22A)를 갖는 구성이었지만, 4개 등 복수의 센서 화소(12)에서 제1 신호 처리 회로(22A)를 공유하고 있어도 좋다. 여기서, 「공유」란, 4개의 센서 화소(12)의 출력이 공통의 제1 신호 처리 회로(22A)에 입력되는 것을 가리키고 있다.
도 9는 변형례 C로서의 촬상 장치(1C)의 센서 화소 및 판독 회로의 한 예를 도시하는 것이다. 촬상 장치(1C)는, 상기 실시의 형태에 관한 촬상 장치(1)의 한 변형례이다. 도 8에서는 4개의 센서 화소(12-1, 12-2, 12-3, 12-4)의 플로팅 디퓨전(FD)은 하나의 증폭 트랜지스터(AMP)에 접속되어 있다. 증폭 트랜지스터(AMP)에서의 입력의 전환은, 각 센서 화소(12-1, 12-2, 12-3, 12-4)에 포함되는 전송 트랜지스터(TX)에 의해 행한다. 전송의 타이밍을 센서 화소(12)마다 제어하고, A/D 변환하는 기구로 한다. 촬상 장치(1C)에서는 4개의 센서 화소(12)에서 하나의 A/D 컨버터를 공유하고 있다.
촬상 장치(1C)에서는 제1 기판(10)에 센서 화소(12)가 배치되고, 제2 기판(20)에 제1 신호 처리 회로(22A)를 구성하는, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb) 등의 NMOS 트랜지스터가 배치되고, 제3 기판(30)에 제2 신호 처리 회로(22B)를 구성하는, 트랜지스터(PTR1) 및 트랜지스터(PTR2) 등의 PMOS 트랜지스터가 배치되어 있다. 제3 기판(30)에는, 또한, 논리 회로(32) 및 A/D 컨버터(차동 입력 회로의 부분을 제외한다) 등의 신호 처리 회로(34) 등이 배치되어 있다.
촬상 장치(1C)에서는 상기한 실시의 형태와 마찬가지로, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 아날로그 트랜지스터의 전유 면적을 확대하여 노이즈를 저감할 수 있다. A/D 컨버터(제1 신호 처리 회로(22A))를 공유하는 센서 화소(12)의 수에 특히 제한은 없고, A/D 변환의 속도와 균형으로 선택 가능하다.
[변형례 D]
촬상 장치(1C)와는 다른 회로 구성에 의해 4개 등 복수의 센서 화소(12)에서 제1 신호 처리 회로(22A)를 공유하고 있어도 좋다.
도 10은 변형례 D로서의 촬상 장치(1D)의 센서 화소 및 판독 회로의 한 예를 도시하는 것이다. 촬상 장치(1D)는, 상기 실시의 형태에 관한 촬상 장치(1)의 한 변형례이다. 도 9에서는 4개의 센서 화소(12-1, 12-2, 12-3, 12-4)의 플로팅 디퓨전(FD)은 4개의 증폭 트랜지스터(AMP1, AMP2, AMP3, AMP4)에 각각 접속되어 있다. 4개의 증폭 트랜지스터(AMP1, AMP2, AMP3, AMP4)에는, 선택 트랜지스터(SEL1, SEl2, SEL3, SEL4)가 각각 접속되어 있다. 선택 트랜지스터(SEL1, SEl2, SEL3, SEL4)에서 선택된 센서 화소(12)의 플로팅 디퓨전(FD)으로부터 신호 전하가 판독되고, 전압 신호로 변환하여 신호 판독선(24A) 또는 후단의 신호 처리 회로(34) 등에 출력된다.
촬상 장치(1D)에서는 제1 기판(10)에 센서 화소(12)가 배치되어 있다. 제2 기판(20)에 제1 신호 처리 회로(22A)를 구성하는, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF), 전류원 트랜지스터(Vb) 및 선택 트랜지스터(SEL1, SEl2, SEL3, SEL4) 등의 NMOS 트랜지스터가 배치되어 있다. 제3 기판(30)에 제2 신호 처리 회로(22B)를 구성하는, 트랜지스터(PTR1) 및 트랜지스터(PTR2) 등의 PMOS 트랜지스터가 배치되어 있다. 제3 기판(30)에는, 또한, 논리 회로(32) 및 A/D 컨버터(차동 입력 회로의 부분을 제외한다) 등의 신호 처리 회로(34) 등이 배치되어 있다.
촬상 장치(1D)에서는 상기한 실시의 형태와 마찬가지로, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 아날로그 트랜지스터의 전유 면적을 확대하여 노이즈를 저감할 수 있다. A/D 컨버터(제1 신호 처리 회로(22A))를 공유하는 센서 화소(12)의 수에 특히 제한은 없고, A/D 변환의 속도와 균형으로 선택 가능하다.
[변형례 E]
촬상 장치(1)에서는 하나의 센서 화소(12)에 대해 하나의 A/D 컨버터를 갖는 구성이었지만, 화소 영역(13)에서의 센서 화소(12)의 열(칼럼)마다 A/D 컨버터가 마련된 구성이라도 좋다. 센서 화소(12)마다 A/D 컨버터가 마련된 촬상 장치를 "화소 ADC형 촬상 장치"라고 칭한다. 또한, 센서 화소(12)의 열(칼럼)마다 A/D 컨버터가 마련된 촬상 장치를 "칼럼 ADC형 촬상 장치"라고 칭한다. 칼럼 ADC형 촬상 장치에서, 제1 신호 처리 회로(22A)는, 플로팅 디퓨전(FD)에 접속된 증폭 트랜지스터(AMP) 및 수직 신호선(24)의 부하 트랜지스터를 포함하고 있어도 좋다.
도 11A는, 변형례 E로서의 촬상 장치(1E)의 센서 화소(12)와, 판독 회로(22)를 구성하는 제1 신호 처리 회로(22A)의 한 예를 도시하는 것이다. 도 11A에 도시한 바와 같이, 센서 화소(12)는, 포토 다이오드(PD), 전송 트랜지스터(TX) 및 플로팅 디퓨전(FD)을 가진다. 센서 화소(12)는, 제1 기판(10)에 배치되어 있다. 플로팅 디퓨전(FD)에는, 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)가 접속되어 있고, 플로팅 디퓨전(FD)의 신호 전하를 전압 신호로 변환하여 수직 신호선(24)에 출력한다. 수직 신호선(24)에는, 부하 트랜지스터가 마련되어 있다. 상기한 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL) 및 부하 트랜지스터는, 제1 신호 처리 회로(22A)를 구성하고, 제2 기판(20)에 배치되어 있다.
도 11B는 수직 신호선(24)의 후단에 접속되는 신호 처리 회로(34)의 한 예를 도시하는 것이다. 신호 처리 회로(34)는 A/D 컨버터를 가진다. A/D 컨버터는, 차동 입력 회로를 포함한다. 도 11B는, 차동 입력 회로에 상당한다. 도 11의 파선으로 둘러싼 NMOS 트랜지스터를 포함하는 회로(34E)는, 제1 신호 처리 회로(22A)와 마찬가지로 제2 기판(20)에 배치된다. 제3 기판(30)에는, 논리 회로(32), A/D 컨버터(회로(34E)를 제외한다) 등의 신호 처리 회로(34)를 구성하는 아날로그 트랜지스터 및 기억부 등이 배치되어 있다.
촬상 장치(1E)에서는 상기한 실시의 형태와 마찬가지로, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 아날로그 트랜지스터의 전유 면적을 확대하여 노이즈를 저감할 수 있다.
도 11A 및 도 11B에 도시한 회로 구성을 가지고, 증폭 트랜지스터(AMP)의 게이트 폭을 확대하지 않는 게이트 폭 1배의 촬상 장치와, 게이트 폭을 확대한 게이트 폭 1.5배의 촬상 장치에 관해 게이트 폭을 확대함에 의한 노이즈 저감의 효과를 시뮬레이션에 의해 구하였다. 증폭 트랜지스터(AMP)의 게이트 폭을 확대하지 않는 촬상 장치에서 CDS 처리 후의 RN(Random Noise)이 51.6㎶rms이었을 때, 증폭 트랜지스터(AMP)의 게이트 폭을 1.5배로 하면 RN이 48.1㎶rms이었다. CDS 처리 후의 RN은 6.8% 저감할 수 있었다. 시뮬레이션의 조건은, 증폭 트랜지스터(AMP) 후의 회로의 차단 주파수가 2.0㎒이고, CDS 기간은 1.9μS로 하였다.
[변형례 F]
변형례 F로서의 촬상 장치(1F)는, 칼럼 ADC형 촬상 장치이다. 촬상 장치(1E)에서는 차동 입력 회로는 NMOS 트랜지스터가 입력부였지만, PMOS 트랜지스터가 입력부라도 좋다.
촬상 장치(1F)는, 촬상 장치(1E)와 마찬가지로, 센서 화소(12)는 제1 기판(10)에 배치되어 있다. 촬상 장치(1F)는, 도 11A와 같은 제1 신호 처리 회로(22A)를 가진다. 제1 신호 처리 회로(22A)를 구성하는 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL) 및 부하 트랜지스터는, 제2 기판(20)에 배치되어 있다.
도 12는 수직 신호선(24)의 후단에 접속되는 신호 처리 회로(34)의 한 예를 도시하는 것이다. 신호 처리 회로(34)는 A/D 컨버터를 가진다. A/D 컨버터는 차동 입력 회로를 포함한다. 촬상 장치(1F)의 차동 입력 회로는 PMOS 트랜지스터 입력형이다. 도 12의 파선으로 둘러싼 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 회로(34F)는, 제1 신호 처리 회로(22A)와 마찬가지로 제2 기판(20)에 배치된다. 제3 기판(30)에는, 논리 회로(32), A/D 컨버터(회로(34F)를 제외한다) 등의 신호 처리 회로(34)를 구성하는 아날로그 트랜지스터 및 기억부 등이 배치되어 있다.
촬상 장치(1F)에서는 상기한 실시의 형태와 마찬가지로, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 아날로그 트랜지스터의 전유 면적을 확대하여 노이즈를 저감할 수 있다. 또한, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 제3 기판(30)에 아날로그 트랜지스터를 마련하지 않는 구성으로 하는 것이 가능하다. 일반적으로, 아날로그 트랜지스터는, 논리 회로의 트랜지스터보다도 임계치 전압을 낮게 설정하는 등 논리 트랜지스터보다도 세밀한 특성 조정이 필요하다. 제3 기판(30)에 아날로그 트랜지스터를 마련하지 않는 구성으로 함으로서, 제3 기판(30)을 단공정(短工程)으로 저렴하게 제조하는 것이 가능해진다.
[변형례 G]
변형례 G로서의 촬상 장치(1G)는, 칼럼 ADC형 촬상 장치이다. 칼럼마다 마련된 A/D 컨버터는, 순차비교형(SAR)이라도 좋다.
촬상 장치(1G)는, 촬상 장치(1E)와 마찬가지로, 센서 화소(12)는 제1 기판(10)에 배치되어 있다. 촬상 장치(1G)는, 도 11A와 같은 제1 신호 처리 회로(22A)를 가진다. 제1 신호 처리 회로(22A)를 구성하는 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL) 및 부하 트랜지스터는, 제2 기판(20)에 배치되어 있다.
도 13은, 수직 신호선(24)의 후단에 접속되는 신호 처리 회로(34)의 한 예를 도시하는 것이다. 신호 처리 회로(34)는 SAR형의 A/D 컨버터를 가진다. A/D 컨버터는 차동 입력 회로를 포함한다. 촬상 장치(1G)의 차동 입력 회로는 PMOS 입력형이다. 참조 신호 입력 트랜지스터에는 VDAC가 접속된다. 도 13의 파선으로 둘러싼 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 회로(34G)는, 제1 신호 처리 회로(22A)와 마찬가지로 제2 기판(20)에 배치된다. 촬상 장치(1G)에서는 회로(34G)는 PMOS 입력형의 차동 입력 회로에 상당한다. 제2 기판(20)에는, 또한 샘플 홀드 회로의 전류 센스 입력부와 LDO 회로가 배치된다. 이와 같이, 증폭 트랜지스터 이외에도, A/D 컨버터에 포함되는 차동 입력 회로의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 제3 기판(30)에는, 논리 회로(32), DAC, A/D 컨버터(회로(34G)를 제외한다) 등의 신호 처리 회로(34)를 구성하는 아날로그 트랜지스터(샘플 홀드 회로의 전류 센스 입력부와 LDO 회로 등을 제외한다) 및 기억부 등이 배치되어 있다.
촬상 장치(1G)에서는 상기한 실시의 형태와 마찬가지로, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 아날로그 트랜지스터의 전유 면적을 확대하여 노이즈를 저감할 수 있다. 또한, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 제3 기판(30)에 아날로그 트랜지스터를 마련하지 않는 구성으로 하는 것이 가능하다. 이것에 의해 제3 기판(30)을 단공정으로 저렴하게 제조하는 것이 가능해진다.
[변형례 H]
변형례 H로서의 촬상 장치(1H)는, 칼럼 ADC형 촬상 장치이다. 칼럼마다 마련된 A/D 컨버터는, ΔΣ 코어를 갖는 A/D 컨버터라도 좋다. ΔΣ 코어를 포함하는 A/D 컨버터에서는 예를 들면, 적분기, 양자화기의 피드백처에서 화소로부터의 칼럼 판독용의 칼럼 전류원에 전류를 변조시킨다. 칼럼 내에 ΔΣ 변조기를 내장하여 처리의 고속화를 도모할 수 있다.
촬상 장치(1H)는, 촬상 장치(1E)와 마찬가지로, 센서 화소(12)는 제1 기판(10)에 배치되어 있다. 촬상 장치(1H)는, 도 11A와 같은 제1 신호 처리 회로(22A)를 가진다. 제1 신호 처리 회로(22A)를 구성하는 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL) 및 부하 트랜지스터는, 제2 기판(20)에 배치되어 있다.
도 14는 수직 신호선(24)의 후단에 접속되는 신호 처리 회로(34)의 한 예를 도시하는 것이다. 신호 처리 회로(34)는 ΔΣ 코어를 갖는 A/D 컨버터를 가진다. A/D 컨버터는 ΔΣ 코어를 가지고, 그 전단에 샘플 홀드 회로(S&H), LDO 회로 및 V2I 회로를 포함하는 입력 전류 제어부(34H)를 가진다. 입력 전류 제어부(34H)는, 제1 신호 처리 회로(22A)와 마찬가지로 제2 기판(20)에 배치된다. 이와 같이, 증폭 트랜지스터 이외에도, A/D 컨버터의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 제3 기판(30)에는, 논리 회로(32), DAC, 신호 처리 회로(34)를 구성하는 아날로그 트랜지스터(입력 전류 제어부(34H)를 제외한다) 및 기억부 등이 배치되어 있다.
촬상 장치(1H)에서는 상기한 실시의 형태와 마찬가지로, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 아날로그 트랜지스터의 전유 면적을 확대하여 노이즈를 저감할 수 있다. 또한, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 제3 기판(30)에 아날로그 트랜지스터를 마련하지 않는 구성으로 하는 것이 가능하다. 이것에 의해 제3 기판(30)을 단공정으로 저렴하게 제조하는 것이 가능해진다.
[변형례 I]
변형례 I로서의 촬상 장치(1I)는, 칼럼 ADC형 촬상 장치이다. 촬상 장치(1E∼1H)에서는 아날로그 트랜지스터 중의 고전압 구동 트랜지스터와 저전압 구동 트랜지스터가 혼재하는 나누는 방식으로 제2 기판(20)과 제3 기판(30)에 배치하고 있었지만, 고전압 구동 트랜지스터와 저전압 구동 트랜지스터로 나누어, 제2 기판(20)과 제3 기판(30)에 배치해도 좋다.
촬상 장치(1I)는, 촬상 장치(1E)와 마찬가지로, 센서 화소(12)는 제1 기판(10)에 배치되어 있다. 촬상 장치(1I)는, 도 11A와 같은 제1 신호 처리 회로(22A)를 가진다. 제1 신호 처리 회로(22A)를 구성하는 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL) 및 부하 트랜지스터는, 제2 기판(20)에 배치되어 있다.
도 15는 수직 신호선(24)의 후단에 접속되는 신호 처리 회로(34)의 한 예를 도시하는 것이다. 신호 처리 회로(34)는 A/D 컨버터를 가진다. A/D 컨버터는 차동 입력 회로를 포함한다. 촬상 장치(1I)의 차동 입력 회로는 NMOS 입력형이다. 참조 신호 입력 트랜지스터에는 RAMP 파형이 입력된다. 도 15의 파선으로 둘러싸인 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 회로(34I)는, 제1 신호 처리 회로(22A)와 마찬가지로 제2 기판(20)에 배치된다. 이와 같이, 증폭 트랜지스터 이외에도, A/D 컨버터에 포함되는 차동 입력 회로의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 촬상 장치(1I)에서는 회로(34I)는 차동 입력 회로에 상당한다. 제2 기판(20)에는, 또한 다른 고전압 구동 트랜지스터가 배치된다. 한편, 제3 기판(30)에는, 논리 회로(32) 등의 저전압 구동 트랜지스터만을 포함하는 회로와 기억부 등이 배치되어 있다.
촬상 장치(1I)에서는 상기한 실시의 형태와 마찬가지로, 아날로그 트랜지스터를 제2 기판(20)에 배치함에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 아날로그 트랜지스터의 전유 면적을 확대하여 노이즈를 저감할 수 있다. 또한, 제3 기판에 고전압 구동의 트랜지스터를 배치할 필요가 없어지기 때문에 단공정화 및 저비용화를 실현할 수 있다.
[변형례 J]
변형례 J로서의 촬상 장치(1J)는, 칼럼 ADC형 촬상 장치이다. 도 16, 도 17은, 촬상 장치(1J)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 촬상 장치(1J)는, 촬상 장치(1E)∼촬상 장치(1I)에서, 4화소에서 하나의 제1 신호 처리 회로를 공유하는 구성의 한 변형례이다. 도 16, 도 17의 상측의 도면은, 도 4의 단면(Sec1)에서의 단면 구성에 대응하는 단면의 한 예를 도시하는 도면이고, 도 16, 도 17의 하측의 도면은, 도 4의 단면(Sec2)에서의 단면 구성에 대응하는 단면의 한 예를 도시하는 도면이다. 도 16에는, 2×2의 4개의 센서 화소(12)를 2조, 제2 방향(H)으로 나열한 구성이 예시되어 있고, 도 17에는, 2×2의 4개의 센서 화소(12)를 4조, 제1 방향(V) 및 제2 방향(H)으로 나열한 구성이 예시되어 있다. 또한, 도 16, 도 17의 상측의 단면도에서는 도 4의 단면(Sec1)에서의 단면 구성의 한 예를 도시하는 도면에 반도체 기판(11)의 표면 구성의 한 예를 도시하는 도면이 중합됨과 함께, 절연층(46)이 생략되어 있다. 또한, 도 16, 도 17의 하측의 단면도에서는 도 4의 단면(Sec2)에서의 단면 구성의 한 예를 도시하는 도면에 반도체 기판(21)의 표면 구성의 한 예를 도시하는 도면이 중합되어 있다. 또한, 촬상 장치(1J)에서는 제1 신호 처리 회로(22A)는, 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)를 포함하여 구성되어 있다. 촬상 장치(1J)에서는 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 또한, 제1 신호 처리 회로(22A)가 구성하는 판독 회로(22)의 후단에 접속되는 A/D 컨버터에 관해 증폭 트랜지스터 이외에도, A/D 컨버터의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다.
도 16에 도시한 바와 같이, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)은, 제1 기판(10)의 면 내에서 제1 방향(V)(도 16의 상하 방향)으로 띠형상으로 나열하여 배치되어 있다. 또한, 도 16에는, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)이 제1 방향(V)으로 2열로 나열하여 배치되어 있는 경우가 예시되어 있다. 또한, 도 17에 도시한 바와 같이, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)은, 제1 기판(10)의 면 내에서 제2 방향(H)(도 17의 좌우 방향)으로 띠형상으로 나열하여 배치되어 있다. 또한, 도 17에는, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)이 제2 방향(H)으로 2열로 나열하여 배치되어 있는 경우가 예시되어 있다.
제1 방향(V)은, 매트릭스형상의 배치된 복수의 센서 화소(12)의 2개의 배열 방향(예를 들어 행방향 및 열방향) 중 일방의 배열 방향(예를 들어 열방향)과 평행으로 되어 있다. 제1 신호 처리 회로(22A)를 공유하는 4개의 센서 화소(12)에서, 4개의 플로팅 디퓨전(FD)은, 예를 들면, 소자 분리부(43)를 통하여 서로 근접하여 배치되어 있다. 제1 신호 처리 회로(22A)를 공유하는 4개의 센서 화소(12)에서, 4개의 전송 게이트 전극(TG)은, 4개의 플로팅 디퓨전(FD)을 둘러싸도록 배치되어 있고, 예를 들면, 4개의 전송 게이트 전극(TG)에 의해 원환 형상이 되는 형상으로 되어 있다.
절연층(53)은, 제1 방향(V)으로 연재되는 복수의 블록으로 구성되어 있다. 반도체 기판(21)은, 제1 방향(V)으로 연재됨과 함께, 절연층(53)을 통하여 제1 방향(V)과 직교하는 제2 방향(H)으로 나열하여 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 복수 조의 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 4개의 센서 화소(12)에 의해 공유되는 하나의 제1 신호 처리 회로(22A)는, 예를 들면, 4개의 센서 화소(12)와 대향하는 영역 내에 있는, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다. 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)는, 예를 들면, 절연층(53)의 왼쪽 옆의 블록(21A) 내의 증폭 트랜지스터(AMP)와, 절연층(53)의 오른쪽 옆의 블록(21A) 내의 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다.
도 18, 도 19, 도 20, 도 21은, 변형례 J로서의 촬상 장치(1J)의 수평면 내에서의 배선 레이아웃의 한 예를 도시한 것이다. 도 18∼도 21에는, 4개의 센서 화소(12)에 의해 공유되는 하나의 제1 신호 처리 회로(22A)가 4개의 센서 화소(12)와 대향하는 영역 내에 마련되어 있는 경우가 예시되어 있다. 도 18∼도 21에 기재된 배선은, 예를 들면, 배선층(56)에서 서로 다른 층 내에 마련되어 있다.
서로 인접하는 4개의 관통 배선(54)은, 예를 들면, 도 18에 도시한 바와 같이, 접속 배선(55)과 전기적으로 접속되어 있다. 서로 인접하는 4개의 관통 배선(54)은, 또한, 예를 들면, 도 18에 도시한 바와 같이, 접속 배선(55) 및 접속부(59)를 통하여, 절연층(53)의 왼쪽 옆의 블록(21A)에 포함되는 증폭 트랜지스터(AMP)의 게이트와, 절연층(53)의 오른쪽 옆의 블록(21A)에 포함되는 리셋 트랜지스터(RST)의 게이트에 전기적으로 접속되어 있다.
전원선(VDD)은, 예를 들면, 도 19에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 제1 신호 처리 회로(22A)와 대향하는 위치에 배치되어 있다. 전원선(VDD)은, 예를 들면, 도 19에 도시한 바와 같이, 접속부(59)를 통하여, 제2 방향(H)으로 나열하여 배치된 각 제1 신호 처리 회로(22A)의 증폭 트랜지스터(AMP)의 드레인 및 리셋 트랜지스터(RST)의 드레인에 전기적으로 접속되어 있다. 2개의 화소 구동선(23)이, 예를 들면, 도 19에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 일방의 화소 구동선(23)(제2 제어선)은, 예를 들면, 도 19에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)의 리셋 트랜지스터(RST)의 게이트에 전기적으로 접속된 배선(RSTG)이다. 타방의 화소 구동선(23)(제3 제어선)은, 예를 들면, 도 19에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)의 선택 트랜지스터(SEL)의 게이트에 전기적으로 접속된 배선(SELG)이다. 각 제1 신호 처리 회로(22A)에서, 증폭 트랜지스터(AMP)의 소스와, 선택 트랜지스터(SEL)의 드레인이, 예를 들면, 도 19에 도시한 바와 같이, 배선(25)을 통하여, 서로 전기적으로 접속되어 있다.
2개의 전원선(VSS)이, 예를 들면, 도 20에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 제1 신호 처리 회로(22A)와 대향하는 위치에 배치되어 있다. 각 전원선(VSS)은, 예를 들면, 도 20에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 센서 화소(12)와 대향하는 위치에서, 복수의 관통 배선(47)에 전기적으로 접속되어 있다. 4개의 화소 구동선(23)이, 예를 들면, 도 20에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 제1 신호 처리 회로(22A)와 대향하는 위치에 배치되어 있다. 4개의 화소 구동선(23)의 각각은, 예를 들면, 도 20에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 제1 신호 처리 회로(22A)에 대응하는 4개의 센서 화소(12) 중의 하나의 센서 화소(12)의 관통 배선(48)에 전기적으로 접속된 배선(TRG)이다. 즉, 4개의 화소 구동선(23)(제1 제어선)은, 제2 방향(H)으로 나열하여 배치된 각 센서 화소(12)의 전송 트랜지스터(TX)의 게이트(전송 게이트 전극(TG))에 전기적으로 접속되어 있다. 도 20에서는 각 배선(TRG)을 구별하기 위해 각 배선(TRG)의 말미에 식별자(1, 2, 3, 4)가 부여되어 있다.
수직 신호선(24)은, 예를 들면, 도 21에 도시한 바와 같이, 제1 방향(V)으로 나열하여 배치된 각 제1 신호 처리 회로(22A)와 대향하는 위치에 배치되어 있다. 수직 신호선(24)(출력선)은, 예를 들면, 도 21에 도시한 바와 같이, 제1 방향(V)으로 나열하여 배치된 각 판독 회로(22)의 출력단(증폭 트랜지스터(AMP)의 소스)에 전기적으로 접속되어 있다.
[변형례 K]
도 22는, 변형례 K로서의 촬상 장치(1K)의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 촬상 장치(1K)는, 상기 실시의 형태에 관한 촬상 장치(1)의 한 변형례이다. 촬상 장치(1K)에서, 전송 트랜지스터(TX)가 평면형의 전송 게이트 전극(TG)을 가지고 있다. 그 때문에 전송 게이트 전극(TG)은, 웰층(42)을 관통하지 않고, 반도체 기판(11)의 표면에만 형성되어 있다. 전송 트랜지스터(TX)에 평면형의 전송 게이트 전극(TG)이 이용되는 경우라도, 촬상 장치(1K)는, 상기 실시의 형태와 같은 효과를 가진다. 또한, 도 22에서는 제1 신호 처리 회로(22A)로서, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb)를 대표하여 하나의 트랜지스터가 도시되어 있다. 촬상 장치(1K)에서는 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 또한, 제1 신호 처리 회로(22A)가 구성하는 판독 회로(22)의 후단에 접속되는 A/D 컨버터에 관해 증폭 트랜지스터 이외에도, A/D 컨버터의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다.
[변형례 L]
도 23은, 변형례 L로서의 촬상 장치(1L)의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 촬상 장치(1L)는, 상기 실시의 형태에 관한 촬상 장치(1)의 한 변형례이다. 촬상 장치(1L)에서는 제2 기판(20)과 제3 기판(30)의 전기적인 접속이, 제1 기판(10)에서의 주변 영역(14)과 대향하는 영역으로 되어 있다. 주변 영역(14)은, 제1 기판(10)의 액자 영역에 상당하고 있고, 화소 영역(13)의 주연에 마련되어 있다. 촬상 장치(1L)에서는 제2 기판(20)은, 주변 영역(14)과 대향하는 영역에 복수의 패드 전극(58)을 가지고 있고, 제3 기판(30)은, 주변 영역(14)과 대향하는 영역에 복수의 패드 전극(64)을 가지고 있다. 제2 기판(20) 및 제3 기판(30)은, 주변 영역(14)과 대향하는 영역에 마련된 패드 전극(58, 64)끼리의 접합에 의해 서로 전기적으로 접속되어 있다. 또한, 도 23에서는 제1 신호 처리 회로(22A)로서, 증폭 트랜지스터(AMP), 참조 신호 입력 트랜지스터(REF) 및 전류원 트랜지스터(Vb)를 대표하여 하나의 트랜지스터가 도시되어 있다. 촬상 장치(1L)에서는 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 또한, 제1 신호 처리 회로(22A)가 구성하는 판독 회로(22)의 후단에 접속되는 A/D 컨버터에 관해 증폭 트랜지스터 이외에도, A/D 컨버터의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다.
이와 같이, 촬상 장치(1L)에서는 제2 기판(20) 및 제3 기판(30)이, 주변 영역(14)과 대향하는 영역에 마련된 패드 전극(58, 64)끼리의 접합에 의해 서로 전기적으로 접속되어 있다. 이것에 의해 화소 영역(13)과 대향하는 영역에서, 패드 전극(58, 64)끼리를 접합하는 경우와 비교하여, 1화소당의 면적의 미세화를 저해할 우려를 저감할 수 있다. 따라서, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 장치(1L)를 제공할 수 있다.
[변형례 M]
변형례 M으로서의 촬상 장치(1M)는, 칼럼 ADC형 촬상 장치이다. 도 24, 도 25는, 촬상 장치(1M)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 촬상 장치(1M)는, 촬상 장치(1E)∼촬상 장치(1I)에서, 4화소에서 하나의 제1 신호 처리 회로를 공유하는 구성의 한 변형례이다. 도 24, 도 25의 상측의 도면은, 도 4의 단면(Sec1)에서의 단면 구성에 대응하는 단면의 한 변형례이고, 도 24, 도 25의 하측의 도면은, 도 4의 단면(Sec2)에서의 단면 구성에 대응하는 단면의 한 변형례이다. 또한, 도 24, 도 25의 상측의 단면도에서는 도 4의 단면(Sec1)에서의 단면 구성의 한 변형례를 도시하는 도면에 도 4의 반도체 기판(11)의 표면 구성의 한 변형례를 도시하는 도면이 중합됨과 함께, 절연층(46)이 생략되어 있다. 또한, 도 24, 도 25의 하측의 단면도에서는 도 4의 단면(Sec2)에서의 단면 구성의 한 변형례를 도시하는 도면에 반도체 기판(21)의 표면 구성의 한 변형례를 도시하는 도면이 중합되어 있다. 또한, 도 24의 예에서는 제1 신호 처리 회로(22A)는, 예를 들면, 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)를 포함하여 구성되어 있다. 또한, 도 25의 예에서는 제1 신호 처리 회로(22A)는, 예를 들면, 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL) 및 FD 전송 트랜지스터(FDG)를 포함하여 구성되어 있다. 촬상 장치(1M)에서는 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 또한, 제1 신호 처리 회로(22A)가 구성하는 판독 회로(22)의 후단에 접속되는 A/D 컨버터에 관해 증폭 트랜지스터 이외에도, A/D 컨버터의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다.
도 24, 도 25에 도시한 바와 같이, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)(도면 중의 행렬형상으로 배치된 복수의 도트)은, 제1 기판(10)의 면 내에서 제2 방향(H)(도 24, 도 25의 좌우 방향)으로 띠형상으로 나열하여 배치되어 있다. 또한, 도 24, 도 25에는, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)이 제2 방향(H)으로 2열로 나열하여 배치되어 있는 경우가 예시되어 있다. 제1 신호 처리 회로(22A)를 공유하는 4개의 센서 화소(12)에서, 4개의 플로팅 디퓨전(FD)은, 예를 들면, 소자 분리부(43)를 통하여 서로 근접하여 배치되어 있다. 제1 신호 처리 회로(22A)를 공유하는 4개의 센서 화소(12)에서, 4개의 전송 게이트 전극(TG)(TG1, TG2, TG3, TG4)은, 4개의 플로팅 디퓨전(FD)을 둘러싸도록 배치되어 있고, 예를 들면, 4개의 전송 게이트 전극(TG)에 의해 원환 형상이 되는 형상으로 되어 있다.
절연층(53)은, 제2 방향(H)으로 연재되는 복수의 블록으로 구성되어 있다. 반도체 기판(21)은, 제2 방향(H)으로 연재됨과 함께, 절연층(53)을 통하여 제2 방향(H)과 직교하는 제1 방향(V)으로 나열하여 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 4개의 센서 화소(12)에 의해 공유되는 하나의 제1 신호 처리 회로(22A)는, 예를 들면, 4개의 센서 화소(12)와 면하여 배치되지 않고, 제1 방향(V)으로 어긋나게 배치되어 있다.
도 24에서는 4개의 센서 화소(12)에 의해 공유되는 하나의 제1 신호 처리 회로(22A)는, 제2 기판(20)에서, 4개의 센서 화소(12)와 대향하는 영역을 제1 방향(V)으로 어긋낸 영역 내에 있는, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다. 4개의 센서 화소(12)에 의해 공유되는 하나의 제1 신호 처리 회로(22A)는, 예를 들면, 하나의 블록(21A) 내의 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다.
도 25에서는 4개의 센서 화소(12)에 의해 공유되는 하나의 제1 신호 처리 회로(22A)는, 제2 기판(20)에서, 4개의 센서 화소(12)와 대향하는 영역을 제1 방향(V)으로 어긋낸 영역 내에 있는, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL) 및 FD 전송 트랜지스터(FDG)에 의해 구성되어 있다. 4개의 센서 화소(12)에 의해 공유되는 하나의 제1 신호 처리 회로(22A)는, 예를 들면, 하나의 블록(21A) 내의 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL) 및 FD 전송 트랜지스터(FDG)에 의해 구성되어 있다.
촬상 장치(1M)에서는 4개의 센서 화소(12)에 의해 공유되는 하나의 제1 신호 처리 회로(22A)는, 예를 들면, 4개의 센서 화소(12)와 면하여 배치되지 않고, 4개의 센서 화소(12)와 면하는 위치로부터 제1 방향(V)으로 어긋나게 배치되어 있다. 이렇게 한 경우에는, 배선(25)을 짧게 할 수 있고, 또는, 배선(25)을 생략하여, 증폭 트랜지스터(AMP)의 소스와, 선택 트랜지스터(SEL)의 드레인을 공통의 불순물 영역으로 구성할 수도 있다. 그 결과, 제1 신호 처리 회로(22A)의 사이즈를 작게 하거나 제1 신호 처리 회로(22A) 내의 다른 부분의 사이즈를 크게 하거나 할 수 있다.
[변형례 N]
변형례 N으로서의 촬상 장치(1N)는, 칼럼 ADC형 촬상 장치이다. 도 26은, 변형례 N으로서의 촬상 장치(1N)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 촬상 장치(1N)는, 촬상 장치(1J)의 한 변형례이다. 도 26에는, 도 16의 단면 구성의 한 변형례가 도시되어 있다. 또한, 도 26의 예에서는 제1 신호 처리 회로(22A)는, 예를 들면, 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)를 포함하여 구성되어 있다. 촬상 장치(1N)에서는 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 또한, 제1 신호 처리 회로(22A)가 구성하는 판독 회로(22)의 후단에 접속되는 A/D 컨버터에 관해 증폭 트랜지스터 이외에도, A/D 컨버터의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다.
촬상 장치(1N)에서는 반도체 기판(21)이, 절연층(53)을 통하여 제1 방향(V) 및 제2 방향(H)으로 나열하여 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 한 조의 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 이렇게 한 경우에는, 서로 인접하는 판독 회로(22)끼리의 크로스 토크를 절연층(53)에 의해 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
[변형례 O]
변형례 O로서의 촬상 장치(1O)는, 칼럼 ADC형 촬상 장치이다. 도 27은, 변형례 O로서의 촬상 장치(1O)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 촬상 장치(1O)는, 촬상 장치(1N)의 한 변형례이다. 도 27에는, 도 26의 단면 구성의 한 변형례가 도시되어 있다. 또한, 도 27의 예에서는 제1 신호 처리 회로(22A)는, 예를 들면, 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)를 포함하여 구성되어 있다. 촬상 장치(1O)에서는 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 또한, 제1 신호 처리 회로(22A)가 구성하는 판독 회로(22)의 후단에 접속되는 A/D 컨버터에 관해 증폭 트랜지스터 이외에도, A/D 컨버터의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다.
촬상 장치(1O)에서는 4개의 센서 화소(12)에 의해 공유되는 하나의 제1 신호 처리 회로(22A)가 예를 들면, 4개의 센서 화소(12)와 면하여 배치되지 않고, 제1 방향(V)으로 어긋나게 배치되어 있다. 촬상 장치(1O)에서는 또한, 촬상 장치(1N)와 마찬가지로, 반도체 기판(21)이, 절연층(53)을 통하여 제1 방향(V) 및 제2 방향(H)으로 나열하여 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 한 조의 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 촬상 장치(1O)에서는 또한, 복수의 관통 배선(47) 및 복수의 관통 배선(54)이, 제2 방향(H)으로도 배열되어 있다. 구체적으로는, 복수의 관통 배선(47)이, 어떤 제1 신호 처리 회로(22A)를 공유하는 4개의 관통 배선(54)과, 그 제1 신호 처리 회로(22A)의 제2 방향(H)으로 인접하는 다른 제1 신호 처리 회로(22A)를 공유하는 4개의 관통 배선(54) 사이에 배치되어 있다. 이렇게 한 경우에는, 서로 인접하는 제1 신호 처리 회로(22A)끼리의 크로스 토크를 절연층(53) 및 관통 배선(47)에 의해 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
[변형례 P]
변형례 P로서의 촬상 장치(1P)는, 칼럼 ADC형 촬상 장치이다. 도 28은, 변형례 P로서의 촬상 장치(1P)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 촬상 장치(1P)는, 촬상 장치(1J)의 한 변형례이다. 도 28에는, 도 16의 단면 구성의 한 변형례가 도시되어 있다. 또한, 도 28의 예에서는 제1 신호 처리 회로(22A)는, 예를 들면, 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)를 포함하여 구성되어 있다. 촬상 장치(1P)에서는 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 또한, 제1 신호 처리 회로(22A)가 구성하는 판독 회로(22)의 후단에 접속되는 A/D 컨버터에 관해 증폭 트랜지스터 이외에도, A/D 컨버터의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다.
촬상 장치(1P)에서는 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TX)를 센서 화소(12)마다 가지고, 플로팅 디퓨전(FD)을 4개의 센서 화소(12)마다 공유하고 있다. 따라서, 촬상 장치(1P)에서는 4개의 센서 화소(12)마다, 하나의 관통 배선(54)이 마련되어 있다.
매트릭스형상으로 배치된 복수의 센서 화소(12)에서, 하나의 플로팅 디퓨전(FD)을 공유하는 4개의 센서 화소(12)에 대응하는 단위 영역을 하나의 센서 화소(12)분만큼 제1 방향(V)으로 어긋냄에 의해 얻어지는 영역에 대응하는 4개의 센서 화소(12)를 편의적으로 "4개의 센서 화소(12A)"라고 칭하기로 한다. 이 때, 촬상 장치(1P)에서는 제1 기판(10)은, 관통 배선(47)을 4개의 센서 화소(12A)마다 공유하고 있다. 따라서, 촬상 장치(1P)에서는 4개의 센서 화소(12A)마다, 하나의 관통 배선(47)이 마련되어 있다.
촬상 장치(1P)에서는 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TX)를 센서 화소(12)마다 분리하는 소자 분리부(43)를 가지고 있다. 소자 분리부(43)는, 반도체 기판(11)의 법선 방향에서 보아, 센서 화소(12)를 완전하게는 둘러싸지 않고, 플로팅 디퓨전(FD)(관통 배선(54))의 근방과, 관통 배선(47)의 근방에 간극(미형성 영역)을 가지고 있다. 그리고, 그 간극에 의해 4개의 센서 화소(12)에 의한 하나의 관통 배선(54)의 공유나 4개의 센서 화소(12A)에 의한 하나의 관통 배선(47)의 공유를 가능하게 하고 있다. 촬상 장치(1P)에서는 제2 기판(20)은, 플로팅 디퓨전(FD)을 공유하는 4개의 센서 화소(12)마다 제1 신호 처리 회로(22A)를 가지고 있다.
[변형례 Q]
변형례 Q로서의 촬상 장치(1Q)는, 칼럼 ADC형 촬상 장치이다. 도 29는, 변형례 Q로서의 촬상 장치(1Q)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 촬상 장치(1Q)는, 촬상 장치(1N)의 한 변형례이다. 도 29에는, 도 26의 단면 구성의 한 변형례가 도시되어 있다. 또한, 도 29의 예에서는 제1 신호 처리 회로(22A)는, 예를 들면, 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)를 포함하여 구성되어 있다. 촬상 장치(1Q)에서는 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 또한, 제1 신호 처리 회로(22A)가 구성하는 판독 회로(22)의 후단에 접속되는 A/D 컨버터에 관해 증폭 트랜지스터 이외에도, A/D 컨버터의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다.
촬상 장치(1Q)에서는 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TX)를 센서 화소(12)마다 가지고, 플로팅 디퓨전(FD)을 4개의 센서 화소(12)마다 공유하고 있다. 또한, 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TX)를 센서 화소(12)마다 분리하는 소자 분리부(43)를 가지고 있다.
[변형례 R]
변형례 R로서의 촬상 장치(1R)는, 칼럼 ADC형 촬상 장치이다. 도 30은, 변형례 R로서의 촬상 장치(1R)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 촬상 장치(1R)는, 촬상 장치(1O)의 한 변형례이다. 도 30에는, 도 27의 단면 구성의 한 변형례가 도시되어 있다. 또한, 도 30의 예에서는 제1 신호 처리 회로(22A)는, 예를 들면, 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)를 포함하여 구성되어 있다. 촬상 장치(1R)에서는 제1 신호 처리 회로(22A)를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다. 또한, 제1 신호 처리 회로(22A)가 구성하는 판독 회로(22)의 후단에 접속되는 A/D 컨버터에 관해 증폭 트랜지스터 이외에도, A/D 컨버터의 일부를 구성하는 아날로그 트랜지스터가 제2 기판(20)에 배치되어 있다.
촬상 장치(1R)에서는 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TX)를 센서 화소(12)마다 가지고, 플로팅 디퓨전(FD)을 4개의 센서 화소(12)마다 공유하고 있다. 또한, 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TX)를 센서 화소(12)마다 분리하는 소자 분리부(43)를 가지고 있다.
[변형례 S]
도 31은, 변형례 S로서의 촬상 장치(1S)의 회로 구성의 한 예를 도시한 것이다. 촬상 장치(1S)는, 상기한 촬상 장치(1, 1A∼1R)의 변형례이다. 촬상 장치(1S)는, 열 병렬 ADC 탑재의 CMOS 이미지 센서이다.
도 31에 도시하는 바와 같이, 촬상 장치(1S)는, 광전변환 소자를 포함하는 복수의 센서 화소(12)가 행렬형상(매트릭스형상)으로 2차원 배치되어 이루어지는 화소 영역(13)에 더하여, 수직 구동 회로(33), 신호 처리 회로(34), 참조 전압 공급부(38), 수평 구동 회로(35), 수평 출력선(37) 및 시스템 제어 회로(36)를 갖는 구성으로 되어 있다.
이 시스템 구성에서, 시스템 제어 회로(36)는, 마스터 클록(MCK)에 의거하여 수직 구동 회로(33), 신호 처리 회로(34), 참조 전압 공급부(38) 및 수평 구동 회로(35) 등의 동작의 기준으로 되는 클록 신호나 제어 신호 등을 생성하고, 수직 구동 회로(33), 신호 처리 회로(34), 참조 전압 공급부(38) 및 수평 구동 회로(35) 등에 대해 준다.
또한, 수직 구동 회로(33)는, 화소 영역(13)의 각 센서 화소(12)와 함께, 제1 기판(10)에 형성되어 있고, 또한, 판독 회로(22)를 구성하는 제1 신호 처리 회로(22A)가 형성되어 있는 제2 기판(20)에도 형성된다. 신호 처리 회로(34), 참조 전압 공급부(38), 수평 구동 회로(35), 수평 출력선(37) 및 시스템 제어 회로(36)는, 제3 기판(30)에 형성된다.
센서 화소(12)로서는, 여기서는 도시를 생략하지만, 예를 들면, 포토 다이오드(PD) 외에 포토 다이오드(PD)에서 광전변환하여 얻어지는 전하를 플로팅 디퓨전(FD)에 전송하는 전송 트랜지스터(TX)를 갖는 구성의 것을 이용할 수 있다. 또한, 판독 회로(22)로서는, 여기서는 도시를 생략하지만, 예를 들면, 플로팅 디퓨전(FD)의 전위를 제어하는 리셋 트랜지스터(RST)와, 플로팅 디퓨전(FD)의 전위에 따른 신호를 출력하는 증폭 트랜지스터(AMP)와, 화소 선택을 행하기 위한 선택 트랜지스터(SEL)를 갖는 3트랜지스터 구성의 것을 이용할 수 있다.
화소 영역(13)에는, 센서 화소(12)가 2차원 배치됨과 함께, 이 m행 n열의 화소 배치에 대해 행마다 화소 구동선(23)이 배선되고, 열마다 수직 신호선(24)이 배선되어 있다. 복수의 화소 구동선(23)의 각 일단은, 수직 구동 회로(33)의 각 행에 대응한 각 출력단에 접속되어 있다. 수직 구동 회로(33)는, 시프트 레지스터 등에 의해 구성되고, 복수의 화소 구동선(23)을 통하여 화소 영역(13)의 행 어드레스나 행 주사의 제어를 행한다.
신호 처리 회로(34)는, 예를 들면, 화소 영역(13)의 화소열마다, 즉 수직 신호선(24)마다 마련된 ADC(아날로그-디지털 변환 회로)(34-1∼34-m)를 가지고, 화소 영역(13)의 각 센서 화소(12)로부터 열마다 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력한다. 또한, 상기 실시의 형태에 기재된 바와 같이, ADC(아날로그-디지털 변환 회로)는 센서 화소(12)마다 마련되어 있어도 좋다.
참조 전압 공급부(38)는, 시간이 경과함에 따라 레벨이 경사형상으로 변화하는, 이른바 램프(RAMP) 파형의 참조 전압(Vref)을 생성하는 수단으로서, 예를 들어 DAC(디지털-아날로그 변환 회로)(38A)를 가지고 있다. 또한, 램프 파형의 참조 전압(Vref)을 생성하는 수단으로서는, DAC(38A)로 한정되는 것은 아니다.
DAC(38A)는, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS1)에 의한 제어하에 당해 시스템 제어 회로(36)로부터 주어지는 클록(CK)에 의거하여 램프 파형의 참조 전압(Vref)을 생성하여 칼럼 처리부의 ADC(34-1∼34-m)에 대해 공급한다.
또한, ADC(34-1∼34-m)의 각각은, 센서 화소(12) 전부의 정보를 판독하는 프로그레시브 주사 방식에서의 통상 프레임 레이트 모드와, 통상 프레임 레이트 모드 시에 비해 센서 화소(12)의 노광 시간을 1/N로 설정하여 프레임 레이트를 N배, 예를 들어 2배로 올리는 고속 프레임 레이트 모드와의 각 동작 모드에 대응한 A/D 변환 동작을 선택적으로 행할 수 있는 구성으로 되어 있다. 이 동작 모드의 전환은, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS2, CS3)에 의한 제어에 의해 실행된다. 또한, 시스템 제어 회로(36)에 대해서는, 외부의 시스템 컨트롤러(도시 생략)로부터 통상 프레임 레이트 모드와 고속 프레임 레이트 모드의 각 동작 모드를 전환하기 위한 지시 정보가 주어진다.
ADC(34-1∼34-m)는 전부 같은 구성으로 되어 있고, 여기서는, ADC(34-m)를 예로 들어서 설명하기로 한다. ADC(34-m)는, 비교기(34A), 계수 수단인 예를 들어 업/다운 카운터(도면 중, U/DCNT로 기재하고 있다)(34B), 전송 스위치(34C) 및 메모리 장치(34D)를 갖는 구성으로 되어 있다.
비교기(34A)는, 화소 영역(13)의 n열째의 각 센서 화소(12)로부터 출력되는 신호에 따른 수직 신호선(24)의 신호 전압(Vx)과, 참조 전압 공급부(38)로부터 공급되는 램프 파형의 참조 전압(Vref)을 비교하고, 예를 들면, 참조 전압(Vref)이 신호 전압(Vx)보다도 클 때에 출력(Vco)이 "H"레벨이 되고, 참조 전압(Vref)이 신호 전압(Vx) 이하일 때에 출력(Vco)이 "L"레벨이 된다.
업/다운 카운터(34B)는 비동기 카운터이고, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS2)에 의한 제어하에 시스템 제어 회로(36)로부터 클록(CK)이 DAC(18A)와 동시에 주어지고, 당해 클록(CK)에 동기하여 다운(DOWN) 카운트 또는 업(UP) 카운트를 행함에 의해 비교기(34A)에서의 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다.
구체적으로는, 통상 프레임 레이트 모드에서는 하나의 센서 화소(12)로부터의 신호의 판독 동작에서, 1회째의 판독 동작 시에 다운 카운트를 행함에 의해 1회째의 판독 시의 비교 시간을 계측하고, 2회째의 판독 동작 시에 업 카운트를 행함에 의해 2회째의 판독 시의 비교 시간을 계측한다.
한편, 고속 프레임 레이트 모드에서는 어떤 행의 센서 화소(12)에 관한 카운트 결과를 그대로 유지해 두고, 이어서, 다음 행의 센서 화소(12)에 관해 전회의 카운트 결과로부터 1회째의 판독 동작 시에 다운 카운트를 행함으로써 1회째의 판독 시의 비교 시간을 계측하고, 2회째의 판독 동작 시에 업 카운트를 행함으로써 2회째의 판독 시의 비교 시간을 계측한다.
전송 스위치(34C)는, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS3)에 의한 제어하에 통상 프레임 레이트 모드에서는 어떤 행의 센서 화소(12)에 관한 업/다운 카운터(34B)의 카운트 동작이 완료된 시점에서 온(폐쇄) 상태가 되어 당해 업/다운 카운터(34B)의 카운트 결과를 메모리 장치(34D)로 전송한다.
한편, 예를 들어 N=2의 고속 프레임 레이트에서는 어떤 행의 센서 화소(12)에 관한 업/다운 카운터(34B)의 카운트 동작이 완료된 시점에서 오프(개방) 상태 그대로이고, 이어서, 다음 행의 센서 화소(12)에 관한 업/다운 카운터(34B)의 카운트 동작이 완료된 시점에서 온 상태가 되어 당해 업/다운 카운터(34B)의 수직 2화소 분에 관한 카운트 결과를 메모리 장치(34D)로 전송한다.
이렇게 하여, 화소 영역(13)의 각 센서 화소(12)로부터 수직 신호선(24)을 경유하여 열마다 공급되는 아날로그 신호가 ADC(34-1∼34-m)에서의 비교기(34A) 및 업/다운 카운터(34B)의 각 동작에 의해 N비트의 디지털 신호로 변환되어 메모리 장치(34D)에 격납된다.
수평 구동 회로(35)는, 시프트 레지스터 등에 의해 구성되고, 신호 처리 회로(34)에서의 ADC(34-1∼34-m)의 열 어드레스나 열 주사의 제어를 행한다. 이 수평 구동 회로(35)에 의한 제어하에 ADC(34-1∼34-m)의 각각에서 A/D 변환된 N비트의 디지털 신호는 순차적으로 수평 출력선(37)에 판독되고, 당해 수평 출력선(37)을 경유하여 촬상 데이터로서 출력된다.
또한, 본 개시에는 직접 관련되지 않기 때문에 특히 도시하지 않지만, 수평 출력선(37)을 경유하여 출력되는 촬상 데이터에 대해 각종의 신호 처리를 시행하는 회로 등을 상기 구성 요소 이외에 마련하는 것도 가능하다.
상기 구성의 열 병렬 ADC 탑재의 촬상 장치(1S)에서는 업/다운 카운터(34B)의 카운트 결과를 전송 스위치(34C)를 통하여 선택적으로 메모리 장치(34D)에 전송할 수 있기 때문에 업/다운 카운터(34B)의 카운트 동작과, 당해 업/다운 카운터(34B)의 카운트 결과의 수평 출력선(37)으로의 판독 동작을 독립시켜서 제어하는 것이 가능하다.
[변형례 T]
도 32는, 변형례 T로서의 촬상 장치(1T)의 구성의 한 예를 도시한 것이다. 촬상 장치(1T)는, 상기한 촬상 장치(1, 1A∼1S)의 변형례이다. 촬상 장치(1T)에서는 제1 기판(10)에서, 중앙 부분에 복수의 센서 화소(12)를 포함하는 화소 영역(13)이 형성되어 있고, 화소 영역(13)의 주위에 수직 구동 회로(33)가 형성되어 있다. 또한, 제2 기판(20)에서, 중앙 부분에 복수의 제1 신호 처리 회로(22A)를 포함하는 판독 회로 영역(15)이 형성되어 있고, 판독 회로 영역(15)의 주위에 수직 구동 회로(33)가 형성되어 있다. 제3 기판(30)에서, 신호 처리 회로(34), 수평 구동 회로(35), 시스템 제어 회로(36), 수평 출력선(37) 및 참조 전압 공급부(38)가 형성되어 있다. 이것에 의해 상기 실시의 형태 및 그 변형례와 마찬가지로, 기판끼리를 전기적으로 접속하는 구조에 기인하여, 칩 사이즈가 커지거나 1화소당의 면적의 미세화를 저해하거나 해 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 장치(1)를 제공할 수 있다. 또한, 수직 구동 회로(33)는 제1 기판(10)에만 형성되어도, 제2 기판(20)에만 형성되어도 좋다.
[변형례 U]
도 33은, 변형례 U로서의 촬상 장치(1U)의 구성의 한 예를 도시한 것이다. 촬상 장치(1U)는, 상기한 촬상 장치(1, 1A∼1T)의 변형례이다. 상기한 촬상 장치(1, 1A∼1T)는, 3개의 기판(제1 기판(10), 제2 기판(20), 제3 기판(30))을 적층하여 구성되어 있다. 그러나 상기한 촬상 장치(1, 1A∼1T)는, 2개의 기판(제1 기판(10), 제2 기판(20))을 적층하여 구성되어 있어도 좋다. 이 때, 논리 회로(32)는, 예를 들면, 도 33에 도시한 바와 같이, 제1 기판(10)과, 제2 기판(20)으로 나누어 형성되어 있다. 여기서, 논리 회로(32) 중, 제1 기판(10)측에 마련된 회로(32A)에서는 고온 프로세스에 견딜 수 있는 재료(예를 들면, high-k)로 이루어지는 고유전율막과 메탈 게이트 전극이 적층된 게이트 구조를 갖는 트랜지스터가 마련되어 있다. 한편, 제2 기판(20)측에 마련된 회로(32B)에서는 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에 CoSi2나 NiSi 등의 살리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 실리사이드로 이루어지는 저저항 영역(26)이 형성되어 있다. 실리사이드로 이루어지는 저저항 영역은, 반도체 기판의 재료와 금속의 화합물로 형성되어 있다. 이것에 의해 센서 화소(12)를 형성할 때에 열산화 등의 고온 프로세스를 이용할 수 있다. 또한, 논리 회로(32) 중, 제2 기판(20)측에 마련된 회로(32B)에서, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에 실리사이드로 이루어지는 저저항 영역(26)을 마련한 경우에는, 접촉 저항을 저감할 수 있다. 그 결과, 논리 회로(32)에서의 연산 속도를 고속화 할 수 있다.
[변형례 V]
도 34는, 변형례 V로서의 촬상 장치(1V)의 구성의 한 예를 도시한 것이다. 촬상 장치(1V)는, 상기한 촬상 장치(1, 1A∼1T)의 변형례이다. 상기한 촬상 장치(1, 1A∼1T)의 제3 기판(30)의 논리 회로(32)에서, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에 CoSi2나 NiSi 등의 살리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 실리사이드로 이루어지는 저저항 영역(37A)이 형성되어 있어도 좋다. 이것에 의해 센서 화소(12)를 형성할 때에 열산화 등의 고온 프로세스를 이용할 수 있다. 또한, 논리 회로(32)에서, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에 실리사이드로 이루어지는 저저항 영역(37A)을 마련한 경우에는, 접촉 저항을 저감할 수 있다. 그 결과, 논리 회로(32)에서의 연산 속도를 고속화 할 수 있다.
[변형례 W]
상기한 촬상 장치(1, 1A∼1V)에서, 도전형이 반대가 되어 있어도 좋다. 예를 들면, 상기 실시의 형태 및 그 변형례 A∼V의 기재에서, p형을 n형으로 바꾸어 읽음과 함께, n형을 p형으로 바꾸어 읽어도 좋다. 이렇게 하는 경우라도, 상기한 촬상 장치(1, 1A∼1V)와 같은 효과를 얻을 수 있다.
<3. 적용례>
[적용례 1]
상술한 촬상 장치(1, 1A∼1W)(대표하여 촬상 장치(1)라고 한다)는, 예를 들면, 디지털 스틸 카메라나 디지털 비디오 카메라 등의 카메라, 촬상 기능을 구비한 휴대 전화기, 또는, 촬상 기능을 구비한 다른 기기와 같은 각종의 전자 기기에 적용할 수 있다.
도 35는, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 구비한 전자 기기의 개략 구성의 한 예를 도시하는 블록도이다.
도 35에 도시되는 전자 기기(201)는, 광학 시스템(202), 셔터 장치(203), 촬상 장치(1), 구동 회로(205), 신호 처리 회로(206), 모니터(207) 및 메모리(208)를 구비하여 구성되고, 정지화상 및 동화상을 촬상 가능하다.
광학 시스템(202)는, 1장 또는 복수장의 렌즈를 가지고 구성되고, 피사체로부터의 광(입사광)을 촬상 장치(1)에 유도하고, 촬상 장치(1)의 수광면에 결상시킨다.
셔터 장치(203)는, 광학 시스템(202) 및 촬상 장치(1) 사이에 배치되고, 구동 회로(205)의 제어에 따라, 촬상 장치(1)에서의 광조사 기간 및 차광 기간을 제어한다.
촬상 장치(1)는, 상술한 촬상 장치를 포함하는 패키지에 의해 구성된다. 촬상 장치(1)는, 광학 시스템(202) 및 셔터 장치(203)를 통하여 수광면에 결상되는 광에 따라 일정 기간, 신호 전하를 축적한다. 촬상 장치(1)에 축적된 신호 전하는, 구동 회로(205)로부터 공급되는 구동 신호(타이밍 신호)에 따라 전송된다.
구동 회로(205)는, 촬상 장치(1)의 전송 동작 및 셔터 장치(203)의 셔터 조작을 제어하는 구동 신호를 출력하여, 촬상 장치(1) 및 셔터 장치(203)를 구동한다.
신호 처리 회로(206)는, 촬상 장치(1)로부터 출력된 신호 전하에 대해 각종의 신호 처리를 시행한다. 신호 처리 회로(206)가 신호 처리를 시행함에 의해 얻어진 화상(화상 데이터)은, 모니터(207)에 공급되어 표시되거나 메모리(208)에 공급되어 기억(기록)되거나 한다.
상기한 바와 같이 구성되어 있는 전자 기기(201)에서도, 촬상 장치(1)를 적용함에 의해 전 화소에서 노이즈를 저감한 촬상을 실현하는 것이 가능해진다.
[적용례 2]
도 36은, 상기한 촬상 장치(1, 1A∼1W)를 구비한 촬상 시스템(2)의 개략 구성의 한 예를 도시한 것이다. 도 36에서는 촬상 장치(1, 1A∼1W)를 대표하여 촬상 장치(1)가 도시되어 있다. 이하, 촬상 장치(1, 1A∼1W)를 대표하여 촬상 장치(1)로 한다.
촬상 시스템(2)은, 예를 들면, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나 스마트폰이나 태블릿형 단말 등의 휴대 단말 장치 등의 전자 기기이다. 촬상 시스템(2)은, 예를 들면, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1), DSP 회로(141), 프레임 메모리(142), 표시부(143), 기억부(144), 조작부(145) 및 전원부(146)를 구비하고 있다. 촬상 시스템(2)에서, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1), DSP 회로(141), 프레임 메모리(142), 표시부(143), 기억부(144), 조작부(145) 및 전원부(146)는, 버스 라인(147)을 통하여 상호 접속되어 있다.
상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)는, 입사광에 응한 화상 데이터를 출력한다. DSP 회로(141)는, 상기 실시의 형태 및 그 변형례 1∼W에 관한 촬상 장치(1)로부터 출력되는 신호(화상 데이터)를 처리하는 신호 처리 회로이다. 프레임 메모리(142)는, DSP 회로(141)에 의해 처리된 화상 데이터를 프레임 단위로 일시적으로 유지한다. 표시부(143)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)에서 촬상된 동화 또는 정지화를 표시한다. 기억부(144)는, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)에서 촬상된 동화 또는 정지화의 화상 데이터를 반도체 메모리나 하드 디스크 등의 기록 매체에 기록한다. 조작부(145)는, 유저에 의한 조작에 따라, 촬상 시스템(2)이 갖는 각종의 기능에 관한 조작 지령을 발한다. 전원부(146)는, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1), DSP 회로(141), 프레임 메모리(142), 표시부(143), 기억부(144) 및 조작부(145)의 동작 전원이 되는 각종의 전원을 이들 공급 대상에 대해 적절히 공급한다.
다음으로, 촬상 시스템(2)에서의 촬상 순서에 관해 설명한다.
도 37은, 촬상 시스템(2)에서의 촬상 동작의 플로우 차트의 한 예를 도시한다. 유저는, 조작부(145)를 조작함에 의해 촬상 시작을 지시한다(스텝 ). 그러면, 조작부(145)는, 촬상 지령을 촬상 장치(1)에 송신한다(스텝 S102). 촬상 장치(1)(구체적으로는 시스템 제어 회로(36))는, 촬상 지령을 받으면, 소정의 촬상 방식에서의 촬상을 실행한다(스텝 S103).
촬상 장치(1)는, 촬상에 의해 얻어진 화상 데이터를 DSP 회로(141)에 출력한다. 여기서, 화상 데이터란, 플로팅 디퓨전(FD)에 일시적으로 유지된 전하에 의거하여 생성된 화소 신호의 전 화소분의 데이터이다. DSP 회로(141)는, 촬상 장치(1)로부터 입력된 화상 데이터에 의거하여 소정의 신호 처리(예를 들어 노이즈 저감 처리 등)를 행한다(스텝 S104). DSP 회로(141)는, 소정의 신호 처리가 이루어진 화상 데이터를 프레임 메모리(142)에 유지시키고, 프레임 메모리(142)는, 화상 데이터를 기억부(144)에 기억시킨다(스텝 S105). 이렇게 하여, 촬상 시스템(2)에서의 촬상이 행해진다.
본 적용례에서는 상기 실시의 형태 및 그 변형례 A∼W에 관한 촬상 장치(1)가 촬상 시스템(2)에 적용된다. 이것에 의해 촬상 장치(1)를 소형화 또는 고정밀화 할 수 있기 때문에 소형 또는 고정밀 촬상 시스템(2)을 제공할 수 있다.
<4. 응용례>
[응용례 1]
본 개시에 관한 기술(본 기술)은, 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 관한 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 한 종류의 이동체에 탑재된 장치로서 실현되어도 좋다.
도 38은, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 38에 도시한 예에서는 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 바디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040) 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052) 및 차량 탑재 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
바디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 바디계 제어 유닛(12020)은, 키레스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그 램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 바디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신된 전파 또는 각종 스위치의 신호가 입력될 수 있다. 바디계 제어 유닛(12020)은, 이들의 전파 또는 신호의 입력을 접수하여, 차량의 도어 로크 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 좋다.
촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 거리 측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들어 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력된 검출 정보에 의거하여 운전자의 피로 정도 또는 집중 정도를 산출해도 좋고, 운전자가 앉아서 졸고 있지 않는지를 판별해도 좋다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차내외의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차량의 주위의 정보에 의거하여 구동력 발생 장치,
스티어링 기구 또는 제동 장치 등을 제어함에 의해 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득된 차외의 정보에 의거하여 바디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 방현(reduce glare)을 도모하는 것을 목적으로 한 협조 제어를 행할 수가 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 38의 예에서는 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 좋다.
도 39는, 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.
도 39에서는 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 가진다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실 내의 프런트글라스의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차실 내의 프런트글라스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12101 및 12105)에서 취득된 전방의 화상은, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 39에는, 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는, 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 중합됨에 의해 차량(12100)을 상방에서 본 부감(bird's-eye) 화상을 얻을 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 가지고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물로, 차량(12100)과 개략 같은 방향에 소정의 속도(예를 들면, 0㎞/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차와 내 차의 사이에 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수가 있다. 이와 같이 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를 이륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 밖의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100)의 주변의 장애물을 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황인 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에 경보를 출력하는 것이나 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수가 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들어 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행해진다. 마이크로 컴퓨터(12051)가 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어해도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 촬상부(12031)에 적용될 수 있다. 구체적으로는, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)는, 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시에 관한 기술을 적용함에 의해 노이즈가 적은 고정밀 촬영 화상을 얻을 수 있기 때문에 이동체 제어 시스템에서 촬영 화상을 이용한 고정밀한 제어를 행할 수가 있다.
[응용례 2]
도 40은, 본 개시에 관한 기술(본 기술)이 적용될 수 있는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면이다.
도 40에서는 수술자(의사)(11131)가 내시경 수술 시스템(11000)을 이용하여, 환자 베드(11133)상의 환자(11132)에게 수술을 행하고 있는 양상이 도시되어 있다. 도시하는 바와 같이, 내시경 수술 시스템(11000)은, 내시경(11100)과, 기복 튜브(11111)와 에너지 처치구(11112) 등의, 그 밖의 수술구(11110)와, 내시경(11100)을 지지하는 지지 암 장치(11120)와, 내시경하 수술을 위한 각종의 장치가 탑재된 카트(11200)로 구성된다.
내시경(11100)은, 선단부터 소정 길이의 영역이 환자(11132)의 체강 내에 삽입되는 경통(11101)과, 경통(11101)의 기단에 접속된 카메라 헤드(11102)로 구성된다. 도시한 예에서는 경성의 경통(11101)을 갖는 이른바 경성경으로서 구성되는 내시경(11100)을 도시하고 있는데, 내시경(11100)은, 연성의 경통을 갖는 이른바 연성경으로서 구성되어도 좋다.
경통(11101)의 선단에는, 대물 렌즈가 감입된 개구부가 마련되어 있다. 내시경(11100)에는 광원 장치(11203)가 접속되어 있고, 당해 광원 장치(11203)에 의해 생성된 광이, 경통(11101)의 내부에 연설되는 라이트 가이드에 의해 당해 경통의 선단까지 도광되고, 대물 렌즈를 통하여 환자(11132)의 체강 내의 관찰 대상을 향하여 조사된다. 또한, 내시경(11100)은, 직시경이라도 좋고, 사시경 또는 측시경이라도 좋다.
카메라 헤드(11102)의 내부에는 광학 시스템 및 촬상 소자가 마련되어 있고, 관찰 대상으로부터의 반사광(관찰광)은 당해 광학 시스템에 의해 당해 촬상 소자에 집광된다. 당해 촬상 소자에 의해 관찰광이 광전변환되고, 관찰광에 대응하는 전기 신호, 즉 관찰상에 대응하는 화상 신호가 생성된다. 당해 화상 신호는, RAW 데이터로서 카메라 컨트롤 유닛(CCU: Camera Control Unit)(11201)에 송신된다.
CCU(11201)는, CPU(Central Processing Unit)나 GPU(Graphics Processing Unit) 등에 의해 구성되고, 내시경(11100) 및 표시 장치(11202)의 동작을 통괄적으로 제어한다. 또한, CCU(11201)는, 카메라 헤드(11102)로부터 화상 신호를 수취하고, 그 화상 신호에 대해 예를 들어 현상 처리(디모자이크 처리) 등의, 당해 화상 신호에 의거하는 화상을 표시하기 위한 각종의 화상 처리를 시행한다.
표시 장치(11202)는, CCU(11201)로부터의 제어에 의해 당해 CCU(11201)에 의해 화상 처리가 시행된 화상 신호에 의거하는 화상을 표시한다.
광원 장치(11203)는, 예를 들면 LED(Light Emitting Diode) 등의 광원으로 구성되고, 수술부 등을 촬영할 때의 조사광을 내시경(11100)에 공급한다.
입력 장치(11204)는, 내시경 수술 시스템(11000)에 대한 입력 인터페이스이다. 유저는, 입력 장치(11204)를 통하여, 내시경 수술 시스템(11000)에 대해 각종의 정보의 입력이나 지시 입력을 행할 수가 있다. 예를 들면, 유저는, 내시경(11100)에 의한 촬상 조건(조사광의 종류, 배율 및 초점 거리 등)을 변경하는 취지의 지시 등을 입력한다.
처치구 제어 장치(11205)는, 조직의 소작(cautery), 절개 또는 혈관의 봉지 등을 위한 에너지 처치구(11112)의 구동을 제어한다. 기복 장치(11206)는, 내시경(11100)에 의한 시야의 확보 및 수술자의 작업 공간의 확보의 목적으로, 환자(11132)의 체강을 팽창시키기 위해 기복 튜브(11111)를 통하여 당해 체강 내에 가스를 보낸다. 레코더(11207)는 수술에 관한 각종의 정보를 기록 가능한 장치이다. 프린터(11208)는 수술에 관한 각종의 정보를 텍스트, 화상 또는 그래프 등 각종의 형식으로 인쇄 가능한 장치이다.
또한, 내시경(11100)에 수술부를 촬영할 때의 조사광을 공급하는 광원 장치(11203)는, 예를 들면 LED, 레이저 광원 또는 이들의 조합에 의해 구성되는 백색 광원으로 구성할 수 있다. RGB 레이저 광원의 조합에 의해 백색 광원이 구성되는 경우에는, 각 색(각 파장)의 출력 강도 및 출력 타이밍을 고정밀도로 제어할 수 있기 때문에 광원 장치(11203)에서 촬상 화상의 화이트 밸런스의 조정을 행할 수가 있다. 또한, 이 경우에는, RGB 레이저광원 각각으로부터의 레이저광을 시분할로 관찰 대상에 조사하고, 그 조사 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어함에 의해 RGB 각각에 대응한 화상을 시분할로 촬상하는 것도 가능하다. 당해 방법에 의하면, 해당 촬상 소자에 컬러 필터를 마련하지 않아도, 컬러 화상을 얻을 수 있다.
또한, 광원 장치(11203)는, 출력하는 광의 강도를 소정의 시간마다 변경하도록 그 구동이 제어되어도 좋다. 그 광의 강도의 변경의 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어하여 시분할로 화상을 취득하고, 그 화상을 합성함에 의해 이른바 흑바램 및 백바램이 없는 고다이내믹 레인지의 화상을 생성할 수 있다.
또한, 광원 장치(11203)는, 특수광 관찰에 대응한 소정의 파장 대역의 광을 공급 가능하게 구성되어도 좋다. 특수광 관찰에서는 예를 들면, 체조직에서의 광의 흡수의 파장 의존성을 이용하여, 통상의 관찰 시에서의 조사광(즉, 백색광)과 비교하여 협대역의 광을 조사함에 의해 점막 표층의 혈관 등의 소정의 조직을 고콘트라스트로 촬영하는, 이른바 협대역 광관찰(narrow band imaging)이 행해진다. 또는, 특수광 관찰에서는 여기광을 조사함에 의해 발생하는 형광에 의해 화상을 얻는 형광 관찰이 행해져도 좋다. 형광 관찰에서는 체조직에 여기광을 조사하여 당해 체조직으로부터의 형광을 관찰하는 것(자가 형광 관찰), 또는 인도시아닌그린(ICG) 등의 시약을 체조직에 국주(injecting)함과 함께 당해 체조직에 그 시약의 형광 파장에 대응한 여기광을 조사하여 형광상을 얻는 것 등을 행할 수가 있다. 광원 장치(11203)는, 이와 같은 특수광 관찰에 대응한 협대역광 및/또는 여기광을 공급 가능하게 구성될 수 있다.
도 41은, 도 40에 도시하는 카메라 헤드(11102) 및 CCU(11201)의 기능 구성의 한 예를 도시하는 블록도이다.
카메라 헤드(11102)는, 렌즈 유닛(11401)과, 촬상부(11402)와, 구동부(11403)와, 통신부(11404)와, 카메라 헤드 제어부(11405)를 가진다. CCU(11201)는, 통신부(11411)와, 화상 처리부(11412)와, 제어부(11413)를 가진다. 카메라 헤드(11102)와 CCU(11201)는, 전송 케이블(11400)에 의해 서로 통신 가능하게 접속되어 있다.
렌즈 유닛(11401)은, 경통(11101)과의 접속부에 마련되는 광학 시스템이다. 경통(11101)의 선단으로부터 받아들여진 관찰광은, 카메라 헤드(11102)까지 도광되고, 당해 렌즈 유닛(11401)에 입사한다. 렌즈 유닛(11401)은, 줌렌즈 및 포커스 렌즈를 포함하는 복수의 렌즈가 조합되어 구성된다.
촬상부(11402)는, 촬상 소자로 구성된다. 촬상부(11402)를 구성하는 촬상 소자는, 하나(single-plate type)라도 좋고, 복수(multi-plate type)라도 좋다. 촬상부(11402)가 다판식으로 구성되는 경우에는, 예를 들어 각 촬상 소자에 의해 RGB 각각에 대응하는 화상 신호가 생성되고, 그들이 합성됨에 의해 컬러 화상이 얻어져도 좋다. 또는, 촬상부(11402)는, 3D(dimensional) 표시에 대응하는 우안용 및 좌안용의 화상 신호를 각각 취득하기 위한 한 쌍의 촬상 소자를 갖도록 구성되어도 좋다. 3D 표시가 행해짐에 의해 수술자(11131)는 수술부에서의 생체 조직의 깊이를 보다 정확하게 파악하는 것이 가능해진다. 또한, 촬상부(11402)가 다판식으로 구성되는 경우에는, 각 촬상 소자에 대응하여 렌즈 유닛(11401)도 복수 계통 마련될 수 있다.
또한, 촬상부(11402)는, 반드시 카메라 헤드(11102)에 마련되지 않아도 좋다. 예를 들면, 촬상부(11402)는, 경통(11101)의 내부에 대물 렌즈의 직후에 마련되어도 좋다.
구동부(11403)는, 액추에이터에 의해 구성되고, 카메라 헤드 제어부(11405)로부터의 제어에 의해 렌즈 유닛(11401)의 줌렌즈 및 포커스 렌즈를 광축에 따라 소정의 거리만큼 이동시킨다. 이것에 의해 촬상부(11402)에 의한 촬상 화상의 배율 및 초점이 적절히 조정될 수 있다.
통신부(11404)는, CCU(11201)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11404)는, 촬상부(11402)로부터 얻은 화상 신호를 RAW 데이터로서 전송 케이블(11400)을 통하여 CCU(11201)에 송신한다.
또한, 통신부(11404)는, CCU(11201)로부터 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 수신하고, 카메라 헤드 제어부(11405)에 공급한다. 당해 제어 신호에는, 예를 들면, 촬상 화상의 프레임 레이트를 지정하는 취지의 정보, 촬상시의 노출치를 지정하는 취지의 정보 및/또는 촬상 화상의 배율 및 초점을 지정하는 취지의 정보 등 촬상 조건에 관한 정보가 포함된다.
또한, 상기한 프레임 레이트나 노출치, 배율, 초점 등의 촬상 조건은, 유저에 의해 적절히 지정되어도 좋고, 취득된 화상 신호에 의거하여 CCU(11201)의 제어부(11413)에 의해 자동적으로 설정되어도 좋다. 후자인 경우에는, 이른바 AE(Auto Exposure) 기능, AF(Auto Focus) 기능 및 AWB(Auto White Balance) 기능이 내시경(11100)에 탑재되어 있게 된다.
카메라 헤드 제어부(11405)는, 통신부(11404)를 통하여 수신한 CCU(11201)로부터의 제어 신호에 의거하여 카메라 헤드(11102)의 구동을 제어한다.
통신부(11411)는, 카메라 헤드(11102)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11411)는, 카메라 헤드(11102)로부터 전송 케이블(11400)을 통하여 송신되는 화상 신호를 수신한다.
또한, 통신부(11411)는, 카메라 헤드(11102)에 대해 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 송신한다. 화상 신호나 제어 신호는, 전기통신이나 광통신 등에 의해 송신할 수 있다.
화상 처리부(11412)는, 카메라 헤드(11102)로부터 송신된 RAW 데이터인 화상 신호에 대해 각종의 화상 처리를 시행한다.
제어부(11413)는, 내시경(11100)에 의한 수술부 등의 촬상 및 수술부 등의 촬상에 의해 얻어지는 촬상 화상의 표시에 관한 각종의 제어를 행한다. 예를 들면, 제어부(11413)는, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 생성한다.
또한, 제어부(11413)는, 화상 처리부(11412)에 의해 화상 처리가 시행된 화상 신호에 의거하여 수술부 등이 찍힌 촬상 화상을 표시 장치(11202)에 표시시킨다. 이 때, 제어부(11413)는, 각종의 화상 인식 기술을 이용하여 촬상 화상 내에서의 각종의 물체를 인식해도 좋다. 예를 들면, 제어부(11413)는, 촬상 화상에 포함되는 물체의 에지의 형상이나 색 등을 검출함에 의해 겸자(forceps) 등의 수술구, 특정한 생체 부위, 출혈, 에너지 처치구(11112)의 사용 시의 미스트 등을 인식할 수 있다. 제어부(11413)는, 표시 장치(11202)에 촬상 화상을 표시시킬 때에 그 인식 결과를 이용하여, 각종의 수술 지원 정보를 당해 수술부의 화상에 중첩 표시시켜도 좋다. 수술 지원 정보가 중첩 표시되고, 수술자(11131)에게 제시됨에 의해 수술자(11131)의 부담을 경감하는 것이나 수술자(11131)가 확실하게 수술을 진행하는 것이 가능해진다.
카메라 헤드(11102) 및 CCU(11201)를 접속하는 전송 케이블(11400)은, 전기 신호의 통신에 대응한 전기 신호 케이블, 광통신에 대응한 광파이버, 또는 이들의 복합 케이블이다.
여기서, 나타낸 예에서는 전송 케이블(11400)을 이용하여 유선으로 통신이 행해지고 있지만, 카메라 헤드(11102)와 CCU(11201) 사이의 통신은 무선으로 행해져도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 내시경 수술 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 내시경(11100)의 카메라 헤드(11102)에 마련된 촬상부(11402)에 알맞게 적용될 수 있다. 촬상부(11402)에 본 개시에 관한 기술을 적용함으로써, 촬상부(11402)를 소형화 또는 고정밀화 할 수 있기 때문에 소형 또는 고정밀 내시경(11100)을 제공할 수 있다.
이상, 실시의 형태 및 그 변형례 A∼W, 적용례 및 응용례를 들어서 본 개시를 설명했지만, 본 개시는 상기 실시의 형태 등으로 한정되는 것이 아니라, 여러가지 변형이 가능하다.
상기 실시의 형태에서는 증폭 트랜지스터를 포함하는 아날로그 트랜지스터를 제2 기판에 배치한 구성에 관해 설명했지만, 이것으로 한정되는 것이 아니라, 이것을 대신하여, 증폭 트랜지스터 이외의 아날로그 트랜지스터를 제2 기판에 배치한 구성에도 적용할 수 있다.
또한, 본 명세서 중에 기재된 효과는, 어디까지나 예시이다. 본 개시의 효과는, 본 명세서 중에 기재된 효과로 한정되는 것은 아니다. 본 개시가 본 명세서 중에 기재된 효과 이외의 효과를 가지고 있어도 좋다.
또한, 본 기술은 이하와 같은 구성으로 할 수 있다. 이하의 구성의 본 기술에 의하면, 센서 화소를 제1 기판에 배치하고, 아날로그 트랜지스터를 제2 기판에 배치함에 의해 포토 다이오드의 전유 면적을 좁히는 일 없이, 아날로그 트랜지스터의 전유 면적을 확대하여 노이즈를 저감할 수 있다.
(1) 광전변환을 행함과 함께 신호 전하를 출력하는 센서 화소를 갖는 제1 기판과,
상기 신호 전하에 의거하는 화소 신호를 출력하는 판독 회로를 구성하고 제1 아날로그 트랜지스터를 포함하는 제1 신호 처리 회로를 갖는 제2 기판과,
상기 화소 신호를 처리하는 논리 회로를 갖는 제3 기판이 순차적으로 적층된 적층 구조를 구비한 촬상 장치.
(2) 상기 제1 기판은, 상기 신호 전하가 축적되는 플로팅 디퓨전을 더 가지고,
상기 제1 아날로그 트랜지스터는, 상기 플로팅 디퓨전에 접속된 게이트 전극을 포함하는 증폭 트랜지스터인 상기 (1)에 기재된 촬상 장치.
(3) 상기 센서 화소는 복수의 센서 화소를 포함하며,
상기 판독 회로는, 하나의 상기 센서 화소에 대해 하나의 아날로그-디지털 변환 회로를 포함하는 상기 (1) 또는 (2)에 기재된 촬상 장치.
(4) 상기 판독 회로는, 비교 회로를 갖는 아날로그-디지털 변환 회로를 포함하고,
상기 제1 아날로그 트랜지스터는, 상기 비교 회로를 구성하는 상기 (1) 부터 (3) 중 어느 하나에 기재된 촬상 장치.
(5) 상기 센서 화소는 복수의 센서 화소를 포함하며,
상기 센서 화소들은, 행렬형상으로 마련되어 있고,
상기 판독 회로는, 상기 센서 화소의 각열에 대해 하나의 아날로그-디지털 변환 회로를 포함하는 상기 (1) 또는 (4)에 기재된 촬상 장치.
(6) 상기 판독 회로는 수직 신호선을 포함하고,
상기 제1 아날로그 트랜지스터는, 상기 수직 신호선에 접속된 부하 트랜지스터를 포함하는 상기 (1) 부터 (5) 중 어느 하나에 기재된 촬상 장치.
(7) 상기 판독 회로는, 샘플 홀드 회로를 포함하고,
상기 제1 아날로그 트랜지스터는, 상기 샘플 홀드 회로에 포함되는 입력 트랜지스터를 포함하는 상기 (1) 부터 (6) 중 어느 하나에 기재된 촬상 장치.
(8) 상기 제1 아날로그 트랜지스터는,
상기 제2 기판의 반도체 영역에 마련된 채널 형성 영역과,
상기 채널 형성 영역상에 형성된 게이트 절연막과,
상기 게이트 절연막상에 형성된 게이트 전극과,
상기 제2 기판의 상기 반도체 영역 중, 상기 채널 형성 영역과 서로 이웃하는 위치에 마련된 소스 영역과,
상기 제2 기판의 상기 반도체 영역 중, 상기 채널 형성 영역에서 보아 상기 소스 영역과 반대측에서 상기 채널 형성 영역과 서로 이웃하는 위치에 마련된 드레인 영역과,
상기 게이트 전극의 표면을 덮어 형성된 제1 금속 실리사이드층과,
상기 소스 영역의 표면을 덮어 형성된 제2 금속 실리사이드층과,
상기 드레인 영역의 표면을 덮어 형성된 제3 금속 실리사이드층을 포함하는 상기 (1) 부터 (7) 중 어느 하나에 기재된 촬상 장치.
(9) 상기 제3 기판은, 상기 제1 신호 처리 회로와 함께 상기 판독 회로를 구성하고 제2 아날로그 트랜지스터를 포함하는 제2 신호 처리 회로를 갖는 상기 (1) 부터 (8) 중 어느 하나에 기재된 촬상 장치.
(10) 상기 제1 아날로그 트랜지스터는, NMOS 트랜지스터를 포함하는 상기 (1) 부터 (9) 중 어느 하나에 기재된 촬상 장치.
(11) 상기 제1 아날로그 트랜지스터는, NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 상기 (1) 부터 (9) 중 어느 하나에 기재된 촬상 장치.
(12) 상기 센서 화소는, 포토 다이오드와 전송 트랜지스터를 포함하는 (1) 부터 (11) 중 어느 하나에 기재된 촬상 장치.
(13) 상기 판독 회로는, 증폭 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터의 적어도 하나를 포함하는 (1) 부터 (12) 중 어느 하나에 기재된 촬상 장치.
(14) 상기 판독 회로는, 아날로그-디지털 변환 회로의 일부를 포함하는 (1) 부터 (13) 중 어느 하나에 기재된 촬상 장치.
(15) 상기 논리 회로는, 아날로그-디지털 변환 회로의 일부를 포함하는 (1) 부터 (14) 중 어느 하나에 기재된 촬상 장치.
(16) 상기 센서 화소는 복수의 센서 화소를 포함하며,
상기 제1 기판은, 복수의 센서 화소를 가지고, 상기 복수의 센서 화소를 분리하는 소자 분리부를 갖는 (1) 부터 (15) 중 어느 하나에 기재된 촬상 장치.
(17) 상기 센서 화소는 복수의 센서 화소를 포함하며,
상기 제1 기판은, 복수의 센서 화소를 가지고, 상기 판독 회로는, 상기 복수의 센서 화소에 전기적으로 접속된 (1) 부터 (16) 중 어느 하나에 기재된 촬상 장치.
(18) 상기 센서 화소는 복수의 센서 화소를 포함하며,
상기 제1 기판은, 상기 센서 화소의 각각에 대해 하나의 플로팅 디퓨전을 포함하는 (1) 부터 (17) 중 어느 하나에 기재된 촬상 장치.
(19) 상기 센서 화소는 복수의 센서 화소를 포함하며,
상기 제1 기판은, 복수의 센서 화소를 가지고, 상기 복수의 센서 화소에 대해 하나의 플로팅 디퓨전을 포함하는 (1) 부터 (17) 중 어느 하나에 기재된 촬상 장치.
(20) 광학 시스템과, 촬상 장치와, 신호 처리 회로를 구비하고,
상기 촬상 장치는, 제1 기판, 제2 기판 및 제3 기판이 이 순서대로 적층되는 적층 구조로 이루어지며,
광전변환을 행함과 함께 신호 전하를 출력하는 센서 화소를 포함하는 상기 제1 기판과,
상기 신호 전하에 의거하는 화소 신호를 출력하는 판독 회로를 구성하고 제1 아날로그 트랜지스터를 포함하는 제1 신호 처리 회로를 갖는 상기 제2 기판과,
상기 화소 신호에 대한 처리를 수행하는 논리 회로를 갖는 상기 제3 기판을 포함하는 전자 기기.
(21) 광을 전하로 변환하는 적어도 하나의 센서부분을 포함하는 제1 기판과,
적어도 하나의 제1 트랜지스터를 포함하는 판독 회로의 제1 부분을 포함하고, 상기 전하에 의거하여 화소 신호를 출력하는 제2 기판과,
상기 화소 신호에 대한 처리를 수행하는 논리 회로를 포함하는 제3 기판을 포함하고,
상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은 이 순서대로 적층되는 촬상 장치.
(22) 상기 제1 기판은 전하를 축적하는 플로팅 디퓨전을 더 포함하고, 상기 적어도 하나의 제1 트랜지스터는 상기 플로팅 디퓨전에 접속된 게이트 전극을 포함하는 증폭 트랜지스터를 포함하는 상기 (21)에 기재된 촬상 장치.
(23) 상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고, 판독 회로는 상기 복수의 센서부분의 각각에 대한 아날로그-디지털 변환 회로를 포함하는 상기 (21) 또는 (22)에 기재된 촬상 장치.
(24) 상기 판독 회로는 비교 회로를 포함하는 아날로그-디지털 변환 회로의 제1 부분을 포함하고,
적어도 하나의 제1 트랜지스터는 비교 회로에 포함되는 상기 (21) 부터 (23) 중 어느 하나에 기재된 촬상 장치.
(25) 상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고, 복수의 센서부분은 행 및 열로 제공되고, 판독 회로는 각 열에 대한 아날로그-디지털 변환 회로를 포함하는 상기 (21) 부터 (24) 중 어느 하나에 기재된 촬상 장치.
(26) 상기 판독 회로는 수직 신호선을 포함하고, 적어도 하나의 제1 트랜지스터는 수직 신호선에 접속된 부하 트랜지스터를 포함하는 상기 (21) 부터 (25) 중 어느 하나에 기재된 촬상 장치.
(27) 상기 판독 회로는 샘플 홀드 회로를 포함하고,
적어도 하나의 제1 트랜지스터는 샘플 홀드 회로에 포함된 입력 트랜지스터를 포함하는 상기 (21) 부터 (26) 중 어느 하나에 기재된 촬상 장치.
(28) 상기 적어도 하나의 제1 트랜지스터는,
상기 제2 기판의 반도체 영역에 형성된 채널 영역과,
상기 채널 영역에 형성된 게이트 절연막과,
상기 게이트 절연막 상에 제공된 게이트 전극과,
상기 제2 기판의 반도체 영역의 상기 채널 영역에 인접한 위치에 제공되는 소스 영역과,
상기 소스 영역과 반대의 채널 영역의 측면에서 채널 영역에 인접한 위치에서 제2 기판의 반도체 영역에 제공되는 드레인 영역과,
상기 게이트 전극의 전면을 덮도록 형성된 제1 금속층, 상기 소스 영역의 전면을 덮도록 형성된 제2 금속층 및 상기 드레인 영역의 전면을 덮도록 형성된 제3 금속층을 포함하는 상기 (21) 부터 (27) 중 어느 하나에 기재된 촬상 장치.
(29) 상기 제3 기판은 판독 회로의 제1 부분에 접속된 판독 회로의 제2 부분을 포함하고, 판독 회로의 제2 부분은 제2 트랜지스터를 포함하는 상기 (21) 부터 (28) 중 어느 하나에 기재된 촬상 장치.
(30) 상기 적어도 하나의 제1 트랜지스터는 NMOS 트랜지스터 및/또는 PMOS 트랜지스터를 포함하고, 상기 적어도 하나의 제1 트랜지스터는 전하를 기초로 한 아날로그 신호를 출력하고, 제2 트랜지스터는 아날로그 신호를 기초로 디지털 신호를 수신 및 출력하는 상기 (21) 부터 (29) 중 어느 하나에 기재된 촬상 장치.
(31) 상기 적어도 하나의 센서부분은 적어도 하나의 제1 트랜지스터를 공유하는 복수의 센서부분을 포함하는 상기 (21) 부터 (30) 중 어느 하나에 기재된 촬상 장치.
(32) 상기 적어도 하나의 센서부분은 포토 다이오드 및 전송 트랜지스터를 포함하는 상기 (21) 부터 (31) 중 어느 하나에 기재된 촬상 장치.
(33) 상기 판독 회로는 증폭 트랜지스터, 리셋 트랜지스터 및 선택 트랜지스터 중 하나 이상을 포함하는 상기 (21) 부터 (32) 중 어느 하나에 기재된 촬상 장치.
(34) 상기 판독 회로의 제1 부분은 아날로그-디지털 변환 회로의 제1 부분을 포함하고, 상기 논리 회로는 아날로그-디지털 변환 회로의 제2 부분을 포함하며, 상기 아날로그-디지털 변환 회로의 제1 부분은 전하에 기초한 아날로그 신호를 수신하고, 상기 아날로그-디지털 변환 회로의 제2 부분은 아날로그 신호에 기초한 디지털 신호를 출력하는 상기 (21) 부터 (33) 중 어느 하나에 기재된 촬상 장치.
(35) 상기 적어도 하나의 센서부분은 아날로그-디지털 변환의 제1 부분 및 제2 부분을 공유하는 복수의 센서부분을 포함하는 상기 (21) 부터 (34) 중 어느 하나에 기재된 촬상 장치.
(36) 상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고, 상기 제1 기판은 복수의 센서부분을 포함하고, 상기 복수의 센서부분을 분리하는 격리 영역을 포함하는 (21) 부터 (35) 중 어느 하나에 기재된 촬상 장치.
(37) 상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고, 상기 제1 기판은 복수의 센서부분을 포함하며, 판독 회로는 전기적으로 복수의 센서부분에 접속되는 (21) 부터 (36) 중 어느 하나에 기재된 촬상 장치.
(38) 상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고, 상기 제1 기판은 복수의 센서부분 각각에 대한 플로팅 디퓨전을 포함하는 상기 (21) 부터 (37) 중 어느 하나에 기재된 촬상 장치.
(39) 상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고, 상기 제1 기판은 복수의 센서부분을 포함하며, 상기 복수의 센서부분에 의해 공유되는 플로팅 디퓨전을 포함하는 상기 (21) 부터 (38) 중 어느 하나에 기재된 촬상 장치.
(40) 광학 시스템과, 촬상 장치와, 신호 처리 회로와,
상기 촬상 장치는,
광을 전하로 변환하는 적어도 하나의 센서부분을 포함하는 제1 기판과,
판독 회로의 제1 부분을 포함하고 적어도 하나의 제1 트랜지스터를 포함하며, 상기 전하에 의거하여 화소 신호를 출력하는 제2 기판과,
상기 화소 신호에 대한 처리를 수행하는 논리 회로를 포함하는 제3 기판을 포함하고,
상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은 이 순서대로 적층되는 전자 기기.
당업자라면, 설계상의 요건이나 다른 요인에 따라서 여러 가지의 수정, 콤비네이션, 서브콤비네이션 및 변경을 상도할 수 있으며, 그것들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.
1 : 촬상 장치 10 : 제1 기판
11 : 반도체 기판 12 : 센서 화소
13 : 화소 영역 20 : 제2 기판
21 : 반도체 기판 22 : 판독 회로
22A : 제1 신호 처리 회로 22B : 제2 신호 처리 회로
23 : 화소 구동선 24 : 수직 신호선
24A : 신호 판독선 30 : 제3 기판
31 : 반도체 기판 32 : 논리 회로
33 : 수직 구동 회로 34 : 신호 처리 회로
35 : 수평 구동 회로 36 : 시스템 제어 회로
PD : 포토 다이오드 TX : 전송 트랜지스터
FD : 플로팅 디퓨전 AMP : 증폭 트랜지스터
REF : 참조 신호 입력 트랜지스터 Vb : 전류원 트랜지스터
PTR1, PTR2 : 트랜지스터 RST : 리셋 트랜지스터
SEL : 선택 트랜지스터
11 : 반도체 기판 12 : 센서 화소
13 : 화소 영역 20 : 제2 기판
21 : 반도체 기판 22 : 판독 회로
22A : 제1 신호 처리 회로 22B : 제2 신호 처리 회로
23 : 화소 구동선 24 : 수직 신호선
24A : 신호 판독선 30 : 제3 기판
31 : 반도체 기판 32 : 논리 회로
33 : 수직 구동 회로 34 : 신호 처리 회로
35 : 수평 구동 회로 36 : 시스템 제어 회로
PD : 포토 다이오드 TX : 전송 트랜지스터
FD : 플로팅 디퓨전 AMP : 증폭 트랜지스터
REF : 참조 신호 입력 트랜지스터 Vb : 전류원 트랜지스터
PTR1, PTR2 : 트랜지스터 RST : 리셋 트랜지스터
SEL : 선택 트랜지스터
Claims (20)
- 광을 전하로 변환하는 적어도 하나의 센서부분을 포함하는 제1 기판과,
적어도 하나의 제1 트랜지스터를 갖는 판독 회로의 제1 부분을 포함하는 제2 기판과, 상기 판독 회로는 상기 전하에 의거하여 화소 신호를 출력하며,
상기 화소 신호의 처리를 수행하는 논리 회로를 구비하는 제3 기판을 포함하고,
상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은 이 순서대로 적층되는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 제1 기판은 상기 전하를 축적하는 플로팅 디퓨전을 더 포함하고, 상기 적어도 하나의 제1 트랜지스터는 상기 플로팅 디퓨전에 접속된 게이트 전극을 구비하는 증폭 트랜지스터를 포함하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고, 상기 판독 회로는 상기 복수의 센서부분 각각에 대한 아날로그-디지털 변환 회로를 구비하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 판독 회로는 비교 회로를 포함하는 아날로그-디지털 변환 회로의 제1 부분을 포함하고,
상기 적어도 하나의 제1 트랜지스터는 비교 회로를 구성하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고, 상기 복수의 센서부분은 행 및 열로 제공되고, 상기 판독 회로는 각 열에 대한 아날로그-디지털 변환 회로를 포함하는 것을 특징으로 하는 촬상 장치. - 제5항에 있어서,
상기 판독 회로는 수직 신호선을 포함하고,
상기 적어도 하나의 제1 트랜지스터는 수직 신호선에 접속된 부하 트랜지스터를 포함하는 것을 특징으로 하는 촬상 장치. - 제5항에 있어서,
상기 판독 회로는 샘플 홀드 회로를 포함하고,
상기 적어도 하나의 제1 트랜지스터는 상기 샘플 홀드 회로에 포함된 입력 트랜지스터를 포함하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 적어도 하나의 제1 트랜지스터는,
상기 제2 기판의 반도체 영역에 제공된 채널 영역과,
상기 채널 영역에 제공된 게이트 절연막과,
상기 게이트 절연막 상에 제공된 게이트 전극을 마련하며,
상기 제2 기판의 반도체 영역에서 채널 영역에 인접한 위치에 소스 영역을 마련하며,
상기 제2 기판의 반도체 영역에 제공되는 드레인 영역은 상기 소스 영역과 반대되는 채널 영역의 한 측면에서 상기 채널 영역에 인접한 위치에 있으며,
상기 게이트 전극의 전면을 덮도록 제공된 제1 금속층이 마련되며,
상기 소스 영역의 전면을 덮도록 제공된 제2 금속층 및 상기 드레인 영역의 전면을 덮도록 제공된 제3 금속층을 포함하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 제3 기판은 판독 회로의 제1 부분에 접속된 상기 판독 회로의 제2 부분을 포함하고, 상기 판독 회로의 제2 부분은 제2 트랜지스터를 포함하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 적어도 하나의 제1 트랜지스터는 NMOS 트랜지스터 및/또는 PMOS 트랜지스터를 포함하고, 상기 적어도 하나의 제1 트랜지스터는 전하를 기초로 아날로그 신호를 수신 및 출력하며, 상기 제2 트랜지스터는 아날로그 신호를 기초로 디지털 신호를 수신 및 출력하는 것을 특징으로 하는 촬상 장치. - 제9항에 있어서,
상기 적어도 하나의 센서부분은 적어도 하나의 상기 제1 트랜지스터를 공유하는 복수의 센서부분을 포함하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 적어도 하나의 센서부분은 포토 다이오드 및 전송 트랜지스터를 포함하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 판독 회로는 증폭 트랜지스터, 리셋 트랜지스터 및 선택 트랜지스터 중 하나 이상을 포함하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 판독 회로의 제1 부분은 아날로그-디지털 변환 회로의 제1 부분을 포함하고, 상기 논리 회로는 아날로그-디지털 변환 회로의 제2 부분을 포함하며, 상기 아날로그-디지털 변환의 제1 부분은 전하에 기초한 아날로그 신호를 수신하며, 상기 아날로그-디지털 변환 회로의 제2 부분은 아날로그 신호를 기초로 디지털 신호를 출력하는 것을 특징으로 하는 촬상 장치. - 제14항에 있어서,
상기 적어도 하나의 센서부분은 아날로그-디지털 변환 회로의 제1 부분 및 제2 부분을 공유하는 복수의 센서부분을 포함하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고,
상기 제1 기판은 복수의 센서부분을 포함하며, 상기 복수의 센서부분이 분리되는 격리 영역을 포함하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고,
상기 제1 기판은 복수의 센서부분을 포함하며, 상기 판독 회로는 전기적으로 상기 복수의 센서부분에 접속되는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고,
상기 제1 기판은 상기 복수의 센서부분 각각에 대한 플로팅 디퓨전을 포함하는 것을 특징으로 하는 촬상 장치. - 제1항에 있어서,
상기 적어도 하나의 센서부분은 복수의 센서부분을 포함하고,
상기 제1 기판은 복수의 센서부분을 포함하며, 상기 복수의 센서부분에 의해 공유되는 플로팅 디퓨전을 포함하는 것을 특징으로 하는 촬상 장치. - 광학 시스템과,
촬상 장치와,
신호 처리 회로를 구비하며,
상기 촬상 장치는,
광을 전하로 변환하는 적어도 하나의 센서부분을 포함하는 제1 기판과,
적어도 하나의 제1 트랜지스터를 갖는 판독 회로의 제1 부분을 포함하는 제2 기판과, 상기 판독 회로는 전하에 의거하여 화소 신호를 출력하며,
상기 화소 신호의 처리를 수행하는 논리 회로를 구비하는 제3 기판을 포함하고,
상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은 이 순서대로 적층되는 것을 특징으로 하는 전자 기기.
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