DE102022124675A1

DE102022124675A1 - PMD-Sensor mit mehreren Halbleiterebenen

Info

Publication number: DE102022124675A1
Application number: DE102022124675.2A
Authority: DE
Inventors: Jens Prima; Michael Sommer; Frank Mütze
Original assignee: IFM Electronic GmbH; PMDtechnologies AG
Current assignee: IFM Electronic GmbH; PMDtechnologies AG
Priority date: 2022-09-26
Filing date: 2022-09-26
Publication date: 2024-03-28

Abstract

PMD-Sensor mit wenigstens zwei Halbleiterebenen,wobei auf einer ersten Halbleiterebene (Tier 1) PMD-Pixel und Ausleseschaltungen angeordnet sind,wobei eine weitere Halbleiterebene (Tier 2, Tier 3) Speicherschaltungen aufweist,die Halbleiterebenen sind gestapelt aufgebaut und über Verbindungsleitungen (Via) verbunden.

Description

Die Erfindung betrifft einen PMD-Sensor mit mehreren Halbleiterebenen.
Sensoren mit mehreren Halbleiterebenen sind beispielsweise aus der EP 3118898 B1 bekannt.
Mit Lichtlaufzeitpixel sollen hier insbesondere Pixel umfasst sein, die Entfernungen aus der Phasenverschiebung einer emittierten und empfangenen Strahlung gewinnen. Als Lichtlaufzeitpixel bzw. 3D-Pixel, TOF-Pixel sind insbesondere PMD-Pixel mit Photomischdetektoren (PMD) geeignet, wie sie u.a. in der DE 197 04 496 A1 beschrieben sind. Die Pixel kommen insbesondere in 3D-Kameras zum Einsatz, wie sie beispielsweise von der Firma ‚ifm electronic GmbH‘ oder ‚pmdtechnologies ag‘ als O3D-Kamera zu beziehen sind.
2D Imager / Bildsensoren verwenden verschiedene Strukturen zum Zweck der kTC-Rauschunterdrückung mittels CDS (correlated double sampling, korrelierten Doppelabtastung) im global shutter Betrieb. Aus der US 7361877 B2 sind entprechende Pixel bekannt, die eine zusätzliche ,pinned diode' als Zwischenspeicher aufweisen, welcher rauschfrei ausgelesen werden kann.
Aus der US 2013 / 0 120 180 A1 ist bereits eine Schaltungsanordnung eines Komparators eines Single-Slope-A/D-Wandler-Schaltkreises für CMOS-Bildsensoren bekannt, die eine korrelierte Doppelabtastung aufweist. Eine Eingangseinheit weist sowohl Eingänge für Signal- und Referenzwerte eines Pixels als auch Eingänge für separat generierte Referenzwerte auf.
Die US 10 200 641 B2 zeigt eine Schaltungsanordnung zur Ermittlung von mindestens zwei referenzbezogenen Pixel-Signalwerten eines LOFIC (Lateral Overflow Integration Capacitance)- bzw. DCG (Dual Conversion Gain)-Pixels mittels korrelierter Doppelabtastung zur Ermöglichung eines höheren Dynamikbereichs.
Aufgabe der Erfindung ist es, den Füllfaktor eines PMD-Sensors zu verbessern.
Die Aufgabe wird durch den PMD-Sensor gemäß Anspruch 1 gelöst.
Nachfolgend wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert.
Es zeigen schematisch:

1 ein 3D-ToF-Pixel mit zwei Ebenen,
2 eine mögliche Schaltung eines 3D-Tof-Pixels gemäß 1,
3 eine Variante einer Speicherschaltung,
4 ein 3D-ToF-Pixel mit drei Ebenen.

Bei der nachfolgenden Beschreibung der bevorzugten Ausführungsformen bezeichnen gleiche Bezugszeichen gleiche oder vergleichbare Komponenten.
1 zeigt ein 3D ToF Pixel insbesondere PMD-Sensor mit 2 Ebenen (Tier 1, Tier 2). Tier 1 ist als Sensorwafer ausgebildet und enthält die Pixel und Tier 2 ist als Logikwafer ausgebildet und enthält die Speicher.
Die Speicher sind als Sample and Hold (Abtast- und Haltestufe), bzw. als Differenzstufe ausgestaltet. Jeder Speicher ist einem Pixelkanal oder einer Gruppe von Pixelkanälen zugeordnet.
2 zeigt eine mögliche Ausführung des 3D Tof-Pixel-Konzept gemäß 1. Das 3D ToF Pixel umfasst ein pmd Mischerelement mit zwei Terminals (A, B). Optional, hier nicht dargestellt, können auch Drain Gates vorgesehen sein. Zu jedem Terminal sind ein erstes Transfergate 1 (TX1) mit integriertem Memory Node (MNx), ein zweites Transfergate 2 (TX2) und eine Floating Diffusion FD zugeordnet. Die Ausleseschaltung weist einen Resetschalter RST, eine Floating Diffusion mit einem SourceFolger SF1 und einen Global-Schalter GS auf. Der Schalter DCG ist optional. Sowohl das skizzierte Pixel als auch die Ausleseschaltung bzw. RO (Read Out)-Schaltung sind auf dem Sensorwafer Tier 1 aufgebaut.
Die Speicherschaltung ist vorzugsweise für ein CDS-Verfahren ausgebildet und weist einen Speicherbereich für das Reset-Signal und dem Nutzsignal auf. Die Speicherschaltung ist auf dem Logikwafer Tier2 aufgebaut.
3 zeigt eine Variante des vorgenannten 3D ToF Pixel bei der die Speicherschaltung auf dem Logikwafer Schaltung zur direkten Differenzbildung aufweist.
Grundsätzlich lässt sich mit der Vorrichtung die korrelierte Differenzbildung (CDS-Correlated Double Sampling) vornehmen.
In einem anderen Verfahren dient der Speicher als Zwischenspeicher, so dass die Auslese parallel zur Integration möglich ist.
In einem weiteren Verfahren dient der Speicher als Zwischenspeicher, um unterschiedliche Phasen aufzunehmen. Auch hier verläuft die Auslese parallel zur Integration.
Weiterhin kann es vorgesehen sein, ein Pixel-Binning vorzusehen.
4 zeigt ein 3D ToF Pixel mit 3 Ebenen (Tier 1, Tier 2, Tier 3). Tier 1 ist als Sensorwafer und Tier 2 und 3 sind als Logikwafer ausgebildet. Tier 1 enthält die Pixel, Tier 2 die Analog-Digitalwandler ADC und Tier 3 die Speicher. Die Analog-Digitalwandler ADC sind jeweils einem Pixelkanal oder einer Gruppe von Pixelkanälen zugeordnet. Die Speicher sind vorzugsweise als Sample and Hold (Abtast- und Haltestufe), bzw. als Differenzstufe ausgestaltet, wobei die Speicher jeweils einem ADC oder einer Gruppe von ADCs zugeordnet sind.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

EP 3118898 B1 [0002]
DE 19704496 A1 [0003]
US 7361877 B2 [0004]
US 20130120180 A1 [0005]
US 10200641 B2 [0006]

Claims

PMD-Sensor mit wenigstens zwei Halbleiterebenen, wobei auf einer ersten Halbleiterebene (Tier 1) PMD-Pixel und Ausleseschaltungen angeordnet sind, wobei eine weitere Halbleiterebene (Tier 2, Tier 3) Speicherschaltungen aufweist, die Halbleiterebenen sind gestapelt aufgebaut und über Verbindungsleitungen (Via) verbunden.
PMD-Sensor nach Anspruch 1, bei dem die weitere Halbleiterebene eine Speicherschaltung zur Zwischenspeicherung der akkumulierten Ladungen ausgebildet ist.
PMD-Sensor nach Anspruch 2, bei dem die Speicherschaltung zur Durchführung eines correlated double sampling CDS ausgebildet ist.
PMD-Sensor nach Anspruch 1, bei dem der PMD-Sensor drei Halbleiter ebenen aufweist, wobei auf einer zweiten Halbleiterebene (Tier 2) Analog-Digital-Wandler (ADC) angeordnet sind, und auf einer dritten Halbleiterebene (Tier 3) Speicher zur Zwischenspeicherung von digitalen Werte der Analog-Digital-Wandler der zweiten Halbleiterebene (Tier 2) angeordnet sind.