DE102004009627A1

DE102004009627A1 - Schaltung für einen aktiven Pixelsensor

Info

Publication number: DE102004009627A1
Application number: DE102004009627A
Authority: DE
Inventors: Jeffrey Steven Corvallis Rock; Matthew Michael Albany Borg
Original assignee: Agilent Technologies Inc
Current assignee: Aptina Imaging Corp
Priority date: 2003-07-29
Filing date: 2004-02-27
Publication date: 2005-03-17
Also published as: JP2005051784A; US7369168B2; US7973847B2; US20080192136A1; CN100596167C; GB2404440B; JP4547666B2; CN1642222A; GB2404440A; US20050116140A1; GB0416505D0

Abstract

Eine Pixelschaltung umfaßt ein Siliziumsubstrat, das eine Photodiode aufweist, die eine Lichtintensität in ein Spannungssignal umwandelt, sowie zwei Metallschichten, die auf dem Substrat angeordnet sind, die eine Pixelsteuerschaltung aufweisen. Die erste Metallschicht umfaßt eine Zeilenleiterbahn und eine Rücksetzleiterbahn und die zweite Metallschicht umfaßt eine Spaltenleiterbahn und eine Spannungsversorgungsleiterbahn. Die Zeilenleiterbahn trägt ein Signal, das während einer Auslesephase einen Schalter zum Koppeln der Photodiode mit der Spaltenleiterbahn aktiviert und die Spannung an der Photodiode während einer Rücksetzphase löscht. Die Spaltenleiterbahn ist schnittstellenmäßig mit einer Signalerfassungsschaltung in einem CMOS-Array von Pixeln zum Erfassen eines digitalen Bildes, das jedem Spannungspegel an jeder Photodiode entspricht, verbunden.

Description

Digitalkameras und weitere Bilderzeugungsvorrichtungen weisen üblicherweise ein Array von Bauelementen bzw. Vorrichtungen, wie z. B. Pixeln, die auf einem CMOS-Mikrochip angeordnet sind, zum Erfassen und Speichern von Bildern auf. Jede Vorrichtung und ihr zugeordneter Schaltungsaufbau, deren Kombination oft als aktiver Pixelsensor (APS) bezeichnet wird, wandelt die Lichtintensität, die an jedem Pixelort des Bildes erfaßt wird, in ein Spannungssignal um, das zur Speicherung, Reproduktion und Manipulierung digitalisiert werden kann.

1 ist ein schematisches Diagramm, das eine Implementierung eines herkömmlichen Drei-Transistor-APS 100 zeigt, das ein Pixel eines Bilds digitalisiert. Die Anzahl von Pixeln in dem Array eines APS 100 bestimmt die Auflösung des erfaßten Bildes. Ein Pixel eines typischen APS 100 umfaßt drei Transistoren 120, 121 und 122 und eine Photodiode 125, die in einem Siliziumbereich angeordnet ist, auf dem mehrere Metallschichten angeordnet sind. Mehrere Metallschichten werden üblicherweise benötigt, da der APS 100 für einen Betrieb fünf Anschlußleiterbahnen benötigt. Dies ist deshalb so, weil die Breite zwischen jedem APS 100 auf einem herkömmlichen CMOS-Array üblicherweise nur ausreichend Raum für zwei Anschlußleiterbahnen pro Metallschicht erlaubt. Die fünf Anschlußleiterbahnen umfassen RESET (Rücksetzen) 110, PRESET (Voreinstellen) 111, V_dd 112, COLUMN (Spalte) 113 und ROW (Zeile) 114. Jeder APS 100 umfaßt außerdem einen GROUND-Anschluß 115 (Masseanschluß). Durch ein Verwenden einer Steuerung (nicht gezeigt) zur Steuerung der Signale an jedem der Steuerungsanschlüsse für den APS 100 in Verbindung mit allen anderen Kontakten, die anderen APS 100 (nicht gezeigt) in einem CMOS-Array zugeordnet sind, kann eine Lichtintensität, die auf das CMOS- Array, d. h. ein Bild, auftrifft, erfaßt und digitalisiert werden.

2 ist ein Zeitdiagramm der herkömmlichen Funktionsweise des APS 100 aus 1. Die Funktionsweise des APS 100 umfaßt eine Rücksetzphase 200, eine Integrationsphase 220 und eine Auslesephase 240. Jede der Phasen 200, 220 und 240 ist unten Bezug nehmend auf das Zeitdiagramm beschrieben.

Bevor ein Bild erfaßt wird, muß jeder APS 100 zuerst während der Rücksetzphase 200 „gelöscht" werden. Dies dient dazu sicherzustellen, daß alle Pixel in dem CMOS-Array (nicht gezeigt) die gleiche Anfangsspannung aufweisen, wenn die Photodiode 125 mit der Integration von Licht beginnt. Während eines Zeitraums 201 befindet sich der APS 100 in einer vorherigen Auslesephase 240 und so wird (wie unten Bezug nehmend auf die Auslesephase 240 erläutert wird) die Leiterbahn RESET 110 auf einen vorbestimmten Niederspannungspegel (üblicherweise 0 Volt) gesetzt und die Leiterbahnen ROW 113 und PRESET 111 werden auf einen vorbestimmten Hochspannungspegel (üblicherweise 2,5 bis 5,0 Volt) gesetzt. Bei t2 wird die Leiterbahn RESET 110 auf einen Hochspannungspegel angehoben, so daß der Transistor 121 wie ein geschlossener Schalter wirkt. Als solche ist die Spannung an dem Knoten 130 gleich der Spannung an der Leiterbahn PRESET 111. Die Spannung an dem Knoten 130 kann einen Transistor 122 einschalten, wobei jeder Strom jedoch, der durch den Transistor 122 fließen kann, irrelevant ist, da jedes resultierende Signal auf der Leiterbahn COLUMN 113 erst bei der Auslesephase 240, wie unten beschrieben ist, erfaßt wird. Als nächstes wird die Leiterbahn PRESET 111 auf einen vorbestimmten Niederspannungspegel abgesenkt, während die Leiterbahn RESET 110 auf dem hohen Spannungspegel bleibt. So wird die Spannung an dem Knoten 130 niedrig, was bewirkt, daß die parasitäre Kapazität (nicht gezeigt), die der Photodiode 125 zugeordnet ist, entladen wird. Schließlich wird die Leiterbahn PRESET 111 zurück zu dem Hochspannungspegel gebracht, um die parasitäre Kapazität der Photodiode 125 auf einen vorbestimmten Ausgangsspannungspegel zu laden, um die Rücksetzphase 200 abzuschließen.

Als nächstes wird während der Integrationsphase 220, nachdem die Photodiode 125 rückgesetzt ist, die Leiterbahn RESET 110 auf eine niedrige Spannung gesetzt, so daß der Transistor 121 bei t3 abschaltet. Nun ist die Photodiode 125 bereit zur Belichtung mit Licht von dem zu erfassenden Bild. Während eines vorbestimmten Zeitraums 204 wird die Photodiode 125 belichtet. Wie dies bekannt ist, zieht die Photodiode 125 einen Rückstrom, der proportional zu der Intensität des Lichtes, das auf dieselbe auftritt, und entlädt so teilweise oder vollständig die parasitäre Kapazität.

Nach dem vorbestimmten Integrationszeitraum 204 beginnt die Auslesephase 240. Die Leiterbahn ROW 114 wird zur Zeit t5 auf einen Hochspannungspegel gebracht, derart, daß der Transistor 120 ein geschlossener Schalter wird und der Transistor 122 als ein Source-Folger wirkt. Dies führt dazu, daß die Spannung an dem Knoten 130, die die Lichtintensität darstellt, die während der Integrationsphase 220 erfaßt wird, die Spannung auf der Leiterbahn COLUMN 113 auf diesen Spannungspegel minus dem V_GS-Abfall von dem Transistor 122 vorspannt. Die Leiterbahn COLUMN 113 ist mit einer konstanten Stromquelle (nicht gezeigt) derart gekoppelt, daß die Spannung an dem Knoten 130 über den Transistor 122 in eine entsprechende Spannung auf der Leiterbahn COLUMN 113 umgesetzt wird. Da die Spannungsschwelle des Transistors 122 für alle Transistoren 122 in anderen APS 100 die gleiche oder in etwa gleich ist, heben sich die Wirkungen der V_GS-Abfälle auf, derart, daß ein Verarbeitungsschaltungsaufbau (nicht gezeigt) die Intensität des Lichtes an dem Pixel, das durch den APS 100 erfaßt wird, basierend auf der Spannung auf der Leiterbahn COLUMN 113 bestimmt.

Jede oben beschriebene Phase wird für jede Zeile von APS 100, d. h. Pixeln, in einem CMOS-Array während einer Bilderfassungsprozedur wiederholt. Jede Zeile wird separat zyklisch durchlaufen, wobei dies üblicherweise auf eine rollende Art und Weise geschieht. Dies bedeutet, daß, wenn die erste Zeile von der Rücksetzphase in die Integrationsphase übergeht, die nächste Zeile mit der Rücksetzphase beginnt. Deshalb wird keine Zeile von Pixeln jemals gelesen, während gerade eine weitere Zeile von Pixeln gelesen wird.

Ein Problem mit den APS 100 aus 1 besteht darin, daß jeder APS 100 fünf Anschlußleiterbahnen benötigt, wie oben beschrieben ist. Als ein Ergebnis werden zumindest drei Metallschichten, in denen die Leiterbahnen (hier zwei pro Schicht) für jedes Pixel geführt werden, üblicherweise für das CMOS-Array benötigt. Diese Schichten aus Metall sind üblicherweise auf dem aktiven Siliziumbereich eingeordnet, in dem die Integrationsphotodioden-Dioden 125 und die Transistoren 120, 121 und 122 gebildet sind. Ferner sind diese Metallschichten üblicherweise durch relativ dicke Schichten aus einem Dielektrikum zur Isolierung getrennt. Folglich umfaßt ein herkömmliches CMOS-Array üblicherweise zumindest drei Schichten aus Metall, die durch ein Dielektrikum getrennt sind.

3 ist ein Diagramm einer Fläche, die durch einen APS 100 in einem herkömmlichen CMOS-Array 300 eingenommen wird. Die drei Schichten 310, 311 und 312 aus Metall, die durch eine Oxidisolierung 315 getrennt sind, erzeugen einen Hohlraum 320 oberhalb jeder Photodiode 125. Diese Hohlräume 320 können zwei Probleme bewirken. Erstens gilt, daß, je dicker und zahlreicher die Metall- und Oxidschichten sind, um so mehr Licht die Photodioden 125 in dem CMOS-Array 300 nicht erreicht. Deshalb nimmt mit zunehmender Dicke und Anzahl der Metall- und Oxidschichten die Empfindlichkeit des CMOS-Arrays 300 ab.

Zweitens gilt, daß, je höher die Hohlräume 320 sind, um so näher der Einfallswinkel 330 des einfallenden Lichtes an der normalen des CMOS-Arrays 300 sein muß, um das Pixel zu erreichen, wie durch die schattierte Region 225 dargelegt ist. Deshalb erfassen die Photodioden 125, wenn der Einfallswinkel 330 zu groß ist, das Bild unter Umständen nicht ordnungsgemäß. Ferner kann aufgrund von Raumeinschränkungen eine optische Korrekturfolge zur Reduzierung des Einfallswinkels unpraktisch sein.

Folglich wäre es wünschenswert, die Dicke und/oder Anzahl von Metall- und Oxidschichten in einem CMOS-Pixelarray zu reduzieren.

Es ist die Aufgabe der vorliegenden Erfindung, eine Pixelerfassungsschaltung mit verbesserten Charakteristika, ein CMOS-Array mit verbesserten Charakteristika, ein System mit verbesserten Charakteristika oder ein verbessertes Verfahren zu schaffen.

Diese Aufgabe wird durch eine Pixelerfassungsschaltung gemäß Anspruch 1 oder 9, ein CMOS-Array gemäß Anspruch 11, ein System gemäß Anspruch 14 oder ein Verfahren gemäß Anspruch 16 gelöst.

Gemäß einem Ausführungsbeispiel der Erfindung umfaßt eine Pixelschaltung ein Siliziumsubstrat, das eine Photodiode aufweist, die eine Lichtintensität in ein Spannungssignal umwandelt. Die Pixelschaltung umfaßt ferner eine Zeilenleiterbahn und eine Rücksetzleiterbahn. Die Zeilenleiterbahn aktiviert einen Schalter zum Koppeln der Photodiode mit einer Spaltenleiterbahn während einer Auslesephase und löscht die Spannung an der Photodiode während einer Rücksetzphase. Die Pixelschaltung umfaßt ferner eine Spannungsversorgungsleiterbahn. Eine Pixelschaltung mit nur vier Leiterbahnen benötigt weniger Metallschichten.

Indem weniger Metallschichten vorhanden sind (z. B. eine erste Metallschicht für eine Zeilenleiterbahn und eine Rücksetzleiterbahn und eine zweite Metallschicht für eine Spaltenleiterbahn und V_dd), kann Licht besser die Photodiode erreichen, während ein Bild erfaßt wird. Dies bedeutet, daß der oben erläuterte Hohlraum für jedes Pixel weniger tief ist, da nur zwei Schichten aus Metall anstelle von drei vorhanden sind. Deshalb ist es von Vorteil, für den jedem Pixel zugeordneten Steuerschaltungsaufbau weniger Metallschichten aufzuweisen.

Ein weiterer Vorteil dessen, daß weniger Metallschichten vorhanden sind, ist die Fähigkeit, Licht als größere Einfallswinkel zu erfassen. Da der Raum in Anwendungen, wie z. B. Digitalkameratelephonen, eingeschränkt ist, sind optische Korrekturfolgen zwischen der Lichtquelle und dem CMOS-Pixelarray unpraktisch. So kann der Einfallswinkel in einem CMOS-Pixelarray, das weniger Metallschichten aufweist, verglichen mit einem herkömmlichen CMOS-Pixelarray, das mehr Schichten aus Metall für den Steuerschaltungsaufbau aufweist, breiter sein.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
1 ein schematisches Diagramme einer herkömmlichen Drei-Transistor-Pixelerfassungsschaltung;
2 ein Zeitdiagramm, das die Funktionsweise der Drei-Transistor-Pixelerfassungsschaltung aus 1 darstellt;
3 eine Schnittansicht einer Region eines herkömmlichen CMOS-Pixelarrays, das die Drei-Transistor-Pixelerfassungsschaltung aus 1 umfaßt;
4 ein schematisches Diagramm einer Drei-Transistor-Pixelerfassungsschaltung gemäß einem Ausführungsbeispiel der Erfindung;
5 ein Zeitdiagramm der Funktionsweise der Drei-Transistor-Pixelerfassungsschaltung aus 4 gemäß einem Ausführungsbeispiel der Erfindung; und
6 ein Blockdiagramm eines CMOS-Arrays, das die Pixelerfassungsschaltung aus 4 umfaßt, gemäß einem Ausführungsbeispiel der Erfindung.
4 ist ein schematisches Diagramm eines Drei-Transistor-APS 400 gemäß einem Ausführungsbeispiel der Erfindung. Der APS 400 ähnelt dem APS 100 aus 1 mit der Ausnahme, daß der APS 400 nur vier Anschlußleiterbahnen anstelle von fünf umfaßt. Diese Reduzierung der Anschlußleiterbahnen erlaubt eine Reduzierung der Metall- und Oxidschichten in dem entsprechenden Pixelarray (6) und verbessert so die Empfindlichkeit des Arrays.
Der APS 400 umfaßt drei Transistoren 420, 421 und 422 und eine Integrationsphotodiode 425, die auf einer aktiven Siliziumfläche (nicht gezeigt) angeordnet ist. Anders als bei dem APS 100 aus 1 jedoch werden nur vier Anschlußleiterbahnen für einen Betrieb benötigt. Diese vier Leiterbahnen umfassen RESET (Rücksetzen) 410, V_dd 412, COLUMN (Spalte) 413 und ROW (Zeile) 414. Jeder APS 400 umfaßt außerdem einen GROUND-Anschluß 415 (Masseanschluß). Dadurch, daß nur vier Leiterbahnen für jeden APS 400 vorhanden sind, werden weniger Metallschichten für die Leiterbahnen benötigt. Bei dem hier gezeigten Ausführungsbeispiel beseitigt der APS 400 die Leiterbahn PRESET 111, die in dem herkömmlichen APS 100 aus 1 vorhanden war. Durch ein Kombinieren der Löschfunktion der Leiterbahn PRESET 111 mit der Funktion der Leiterbahn ROW 414 werden nur vier Leiterbahnen zum Betrieb verwendet.
5 ist ein Zeitdiagramm, das die Funktionsweise des APS 400 aus 4 darstellt. Die Funktionsweise des APS 400 umfaßt eine Rücksetzphase 500, eine Integrationsphase 520 und eine Auslesephase 540. Jede dieser Phasen 500, 520 und 540 ist unten beschrieben.
Bevor ein Bild erfaßt wird, wird der APS 400 während der Rücksetzphase 500 gelöscht. Während eines Zeitraums 501 befindet sich der APS 400 in einer vorherigen Auslesephase 540 und so wird die Leiterbahn RESET 510 auf einen vorbestimmten Niederspannungspegel gesetzt und die Leiterbahn ROW 413 wird auf einen vorbestimmten Hochspannungspegel gesetzt. Bei t2 wird die Leiterbahn RESET 410 auf einen Hochspannungspegel angehoben, so daß der Transistor 421 wie ein geschlossener Schalter wirkt, derart, daß die Spannung an dem Knoten 430 gleich der Spannung auf der Leiterbahn ROW 414 ist. Die Spannung an dem Knoten 430 kann den Transistor 422 einschalten und ein gewisser Strom kann durch den Transistor 422 fließen, da die Leiterbahn ROW 414, die ebenfalls mit dem Gate des Transistors 420 gekoppelt ist, auf einem Hochspannungspegel ist und der Transistor 420 an ist. Da jedoch gerade nicht auf die Leiterbahn COLUMN 413 zugegriffen wird, d. h. befindet sich nicht in der Auslesephase 540, beeinflußt eine derartige Spannung auf der Leiterbahn COLUMN 413 üblicherweise den Betrieb des CMOS-Arrays nicht negativ.
Als nächstes fällt die Leiterbahn ROW 414 auf einen vorbestimmten Niederspannungspegel, während die Leiterbahn RESET 414 auf dem Hochspannungspegel bleibt. So wird die Spannung an dem Knoten 430 niedrig, um die Photodiode 425 zu entladen. Dann wird die Leiterbahn ROW 414 wieder auf die hohe Spannung zurückgebracht, um die parasitäre Kapazität, die der Photodiode zugeordnet ist, auf einen vorbestimmten Ausgangsspannungspegel zu laden und die Rücksetzphase 500 abzuschließen.
Als nächstes wird während der Integrationsphase 520, nachdem die parasitäre Kapazität, die der Photodiode 425 zugeordnet ist, entladen ist, die Leiterbahn RESET 410 auf eine niedrige Spannung gesetzt, so daß der Transistor 421 bei t3 abschaltet. Nun wird die Photodiode 425 während einer vorbestimmten Integrationsperiode 504 belichtet.
Nach der vorbestimmten Integrationsperiode 504 beginnt die Auslesephase 540. Die Leiterbahn ROW 414 wird bei t5 auf einen Hochspannungspegel gebracht, derart, daß der Transistor 420 einschaltet und ein geschlossener Schalter wird und der Transistor 422 als ein Source-Folger wirkt. Die vorbestimmte Hochspannung während der Auslesephase 540 kann die gleiche wie während der Rücksetzphase sein, kann jedoch abhängig von dem zum Einschalten des Transistors 422 benötigten Strom variieren. Dies führt dazu, daß die Spannung an dem Knoten 430, die die während der Integrationsphase 520 erfaßte Lichtintensität darstellt, die Spannung auf dem Anschluß COLUMN 413, minus dem V_GS-Abfall von dem Transistor 422, vorspannt. Wieder hebt, da die Spannungsschwelle des Transistors 422 für alle Transistoren 422 in anderen APS 400 gleich oder annähernd gleich ist, die Wirkung des V_GS-Abfalls sich auf, derart, daß ein Verarbeitungsschaltungsaufbau (nicht gezeigt) die Intensität des Lichtes an dem Pixel basierend auf der Spannung auf der Leiterbahn COLUMN 413 bestimmt.
Jede oben beschriebene Phase wird für jede Zeile von Pixeln (APS 400) während einer Bilderfassungsprozedur wiederholt. Jede Zeile wird separat durchlaufen, wobei dies üblicherweise für eine nach der anderen der Fall ist. Dies bedeutet, daß, nachdem die erste Zeile durch jede der drei oben beschriebenen Phase übergeht, die nächste benachbarte Zeile mit ihrem Übergang durch die Phasen, beginnend mit der Rücksetzphase, beginnt. Deshalb wird keine Zeile von Pixeln jemals gelesen, während gerade eine weitere Zeile von Pixeln gelesen wird. Dies ist Bezug nehmend auf 6, die unten beschrieben ist, detaillierter gezeigt.
6 zeigt ein Blockdiagramm eines Systems 600, das ein CMOS-Pixelarray 610 umfaßt, das mehrere APS 400 aus 4, die darin angeordnet sind, aufweist. Das System 600 kann eine Digitalkamera, ein Digitalkameratelephon oder eine weitere Elektronikvorrichtung sein, die eine digitale Bilderfassungsvorrichtung verwendet. Das System umfaßt eine zentrale Verarbeitungseinheit (CPU) 615, die mit einem Bus 620 gekoppelt ist. Ebenso mit dem Bus 620 gekoppelt ist ein Speicher 625 zum Speichern digitaler Bilder, die durch das CMOS-Array 610 erfaßt werden. Die CPU 615 ermöglicht eine Bilderfassung durch ein Steuern des CMOS-Arrays 610 durch den Bus 625 sowie, sobald ein Bild erfaßt ist, ein Speichern des Bildes in einem Digitalformat in dem Speicher 625.
Das CMOS-Array 610 umfaßt mehrere Komponenten zum Ermöglichen der Erfassung und Digitalisierung eines Bildes. Jeder APS 400 in dem CMOS-Array 610 ist mit einem ROW-Steuerschaltungsaufbau 650 und einem COLUMN-Steuerschaltungsaufbau 660 gekoppelt, die die Steuersignale ermöglichen, die oben Bezug nehmend auf die 4 und 5 beschrieben wurden. Insbesondere ist jeder APS 400 in einer einzelnen Zeile von Pixeln mit einer zweckgebundenen ROW-Steuerungsleitung (414 aus 4) und einer zweckgebundenen RESET-Steuerleitung (410 aus 4) über eine Verbindung 651 gekoppelt. Zusätzlich ist jeder APS 400 in einer einzelnen Spalte mit einer zweckgebundenen COLUMN-Steuerleitung (413 aus 4) über eine Verbindung 661 gekoppelt. Ferner ist jeder APS 400 in dem CMOS-Array 610 mit V_dd 611 und GROUND 612 (einzelne Verbindung nicht gezeigt) gekoppelt.
Wie zuvor Bezug nehmend auf 5 beschrieben wurde, wird jede Zeile des CMOS-Arrays 610 separat gelesen. Jedes Pixel in der ersten Zeile 652 beginnt z. B. die Bilderfassungsprozedur, d. h. Rücksetzen 500, Integration 520 und Auslese 540, bevor die nächste Zeile 653 mit der gleichen Bilderfassungsprozedur beginnt. Während der Auslesephase 540 wird die Spannung auf der Leiterbahn COLUMN 413 an jedem APS 400 in der ersten Zeile durch den Spaltensteuerschaltungsaufbau 660 gelesen und an einen Multiplexer 670 gesendet. Der Multiplexer kombiniert jedes Spannungssignal der Leiterbahn COLUMN 413 in ein einzelnes multiplexiertes Signal, das das Spannungssignal, d. h. Pixel, das an jeder Photodiode 425 jedes Pixels in der bestimmten gerade gelesenen Zeile erfaßt wird, darstellt. Nach einer Verstärkungsstufe 680 wird dieses Signal über einen Analog-Digital-Wandler 690, bevor es an den Bus 620 kommuniziert wird, in ein digitales Signal umgewandelt. Die CPU 615 ermöglicht dann die Speicherung des digitalen Signals in dem Speicher 625 in Verbindung mit dem nächsten digitalen Signal, das die nächste Zeile darstellt, usw. Diese Prozedur wird für jede Zeile in dem CMOS-Array 610 wiederholt, bis jede Zeile gelesen wurde und ein vollständiges digitales Bild in dem Speicher 625 gespeichert wurde.

Claims

Pixelerfassungsschaltung (100) mit folgenden Merkmalen: einer Pixelerfassungsvorrichtung (425), die einen Knoten (430) aufweist und wirksam ist, um eine Lichtintensität in ein Pixelsignal an dem Knoten (430) umzuwandeln, wobei das Pixelsignal ein erfaßtes Pixel darstellt; und einem Zeilenknoten (414), der ein Zeilensignal trägt, das wirksam ist, um den Knoten (430) während eines Lesens des erfaßten Pixels mit einer Spaltenleiterbahn (413) zu koppeln, und wirksam ist, um den Knoten (430) während einer Rücksetzphase auf einen vorbestimmten Signalpegel zu setzen.
Schaltung (400) gemäß Anspruch 1, die ferner eine Rücksetzleiterbahn (410) aufweist, die ein Rücksetzsignal trägt, das wirksam ist, um den Knoten (430) während des Lesens des erfaßten Pixels von der Zeilenleiterbahn (414) zu entkoppeln.
Schaltung (400) gemäß Anspruch 2, bei der die Pixelerfassungsvorrichtung (425) auf einem Siliziumsubstrat angeordnet ist.
Schaltung (400) gemäß Anspruch 3, bei der die Zeilenleiterbahn (414), die Spaltenleiterbahn (413) und die Rücksetzleiterbahn (410) in nicht mehr als zwei leitfähigen Schichten angeordnet sind, die auf dem Siliziumsubstrat angeordnet sind.
Schaltung gemäß einem der Ansprüche 1 bis 4, bei der die Pixelerfassungsvorrichtung eine Photodiode aufweist.
Schaltung gemäß einem der Ansprüche 1 bis 5, bei der das Pixelsignal eine Spannung aufweist.
Pixelerfassungsschaltung gemäß einem Ansprüche 1 bis 6, die ferner folgende Merkmale aufweist: ein Substrat; zwei leitfähige Schichten, die auf dem Substrat angeordnet sind; und einen oder mehrere leitfähige Pfade, die jeweils wirksam sind, um das Zeilensignal zu tragen, wobei jeder der leitfähigen Pfade in einer jeweiligen der beiden leitfähigen Schichten angeordnet ist.
Pixelerfassungsstruktur gemäß Anspruch 7, wobei die Struktur keine anderen leitfähigen Schichten, die auf dem Substrat angeordnet sind, als die beiden leitfähigen Schichten aufweist.
Pixelerfassungsschaltung mit folgenden Merkmalen: einer Pixelerfassungsvorrichtung (425), die einen ersten und einen zweiten Knoten aufweist, wobei der erste Knoten mit einem ersten Versorgungsknoten gekoppelt ist; einem ersten Transistor, der einen Steuerknoten, einen ersten Treiberknoten und einen zweiten Treiberknoten aufweist, wobei der Steuerknoten mit dem zweiten Knoten der Pixelerfassungsvorrichtung gekoppelt ist und der erste Treiberknoten mit einem zweiten Versorgungsknoten gekoppelt ist; einem zweiten Transistor, der einen Steuerknoten, einen ersten Treiberknoten und einen zweiten Treiberknoten aufweist, wobei der Steuerknoten des zweiten Tran sistors mit einem Zeilenknoten gekoppelt ist, der erste Treiberknoten des zweiten Transistors mit dem zweiten Treiberknoten des ersten Transistors gekoppelt ist und der zweite Treiberknoten des zweiten Transistors mit einem Spaltenknoten gekoppelt ist; und einem dritten Transistor, der einen Steuerknoten, einen ersten Treiberknoten und einen zweiten Treiberknoten aufweist, wobei der Steuerknoten des dritten Transistors mit einem Rücksetzknoten gekoppelt ist, der erste Treiberknoten des dritten Transistors mit dem Zeilenknoten gekoppelt ist und der zweite Treiberknoten des dritten Transistors mit dem zweiten Knoten der Pixelerfassungsvorrichtung gekoppelt ist.
Schaltung gemäß Anspruch 9, bei der erste, zweite und dritte Transistor MOSFET-Transistoren aufweisen.
CMOS-Array mit folgenden Merkmalen: einer Mehrzahl von Pixelerfassungsschaltungen (400), die in Zeilen und Spalten angeordnet sind, wobei die Pixelerfassungsschaltung (400) folgende Merkmale aufweist: eine Pixelerfassungsvorrichtung (425), die einen Knoten (430) aufweist und wirksam ist, um eine Lichtintensität in ein Pixelsignal an dem Knoten (430) umzuwandeln, wobei das Pixelsignal ein erfaßtes Pixel darstellt; und einen Zeilenknoten (414), der ein Zeilensignal trägt, das wirksam ist, um den Knoten (430) während eines Lesens des erfaßten Pixels mit einer Spaltenleiterbahn (413) zu koppeln, und wirksam ist, um den Knoten (430) während einer Rücksetzphase auf einen vorbestimmten Spannungspegel zu setzen.
CMOS-Array gemäß Anspruch 11, das ferner eine Rücksetzleiterbahn (410) aufweist, die ein Rücksetzsignal trägt, das wirksam ist, um den Knoten während des Lesens des erfaßten Pixels von der Zeilenleiterbahn zu entkoppeln.
CMOS-Array gemäß Anspruch 12, das ferner eine erste leitfähige Schicht, in der eine Zeilenleiterbahn und eine Rücksetzleiterbahn angeordnet sind, und eine zweite leitfähige Schicht aufweist, in der die Spaltenleiterbahn angeordnet ist.
System mit folgenden Merkmalen: einem CMOS-Array (600) mit folgenden Merkmalen: einer Mehrzahl von Pixelerfassungsschaltungen (400), die in Zeilen und Spalten angeordnet sind, wobei die Pixelerfassungsschaltung (400) folgende Merkmale aufweist: eine Pixelerfassungsvorrichtung (425), die einen Knoten (430) aufweist und wirksam ist, um eine Lichtintensität in ein Pixelsignal an dem Knoten (430) umzuwandeln, wobei das Pixelsignal ein erfaßtes Pixel darstellt; und einen Zeilenknoten (414), der ein Zeilensignal trägt, das wirksam ist, um den Knoten (430) während eines Lesens des erfaßten Pixels mit einer Spaltenleiterbahn (413) zu koppeln, und wirksam ist, um den Knoten (430) während einer Rücksetzphase auf einen vorbestimmten Signalpegel zu setzen; und einem Prozessor (615), der mit dem CMOS-Array (600) gekoppelt ist und wirksam ist, um die Erfassung eines Spannungssignals an jeder Spaltenleiterbahn (413) in jedem Pixel in dem CMOS-Array (600) zu ermöglichen.
System gemäß Anspruch 14, das ferner einen Speicher (625) aufweist, der mit dem Prozessor (615) gekoppelt ist und wirksam ist, um das Pixelsignal zu speichern.
Verfahren mit folgenden Schritten Integrieren einer Lichtmenge; Erzeugen eines Signals an einem Pixelknoten (430), wobei das Signal einen Pegel aufweist, der auf die integrierte Lichtmenge bezogen ist; Lesen des Signals ansprechend auf ein erstes Steuersignal auf einem ersten Steuerknoten (414); und Rücksetzen des Signalpegels an dem Pixelknoten (430) ansprechend auf ein zweites Steuersignal auf dem ersten Steuerknoten (414).
Verfahren gemäß Anspruch 16, bei dem das Lesen des Signals ferner ein Erfassen des Pegels an einem zweiten Steuerknoten (413) aufweist.
Verfahren gemäß Anspruch 16 oder 17, bei dem das Rücksetzen folgende Schritte aufweist: Setzen des Pegels an einem dritten Steuerknoten (410) auf einen vorbestimmten hohen Pegel; und Pulsieren des Pegels an dem ersten Steuerknoten (414) auf einen vorbestimmten niedrigen Pegel von einem vorbestimmten hohen Pegel.