JP2022157560A - センサ装置 - Google Patents

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Abstract

【課題】ＳＰＡＤ画素の微細化を可能としたセンサ装置を提供する。【解決手段】センサ装置は、第１基板部と第１基板部に接合される第２基板部と、を備える。第１基板部は、第１半導体基板と、第１半導体基板に設けられ、ＳＰＡＤ画素と複数の可視光画素とがアレイ状に混在する画素領域と、を有する。第２基板部は、第１半導体基板と向かい合う第２半導体基板と、第２半導体基板に設けられ、ＳＰＡＤ画素に接続されるＳＰＡＤ回路と、第２半導体基板に設けられ、複数の可視光画素に接続される可視光画素回路と、を有する。【選択図】図９

Description

本開示は、センサ装置に関する。
一般に、イメージセンサで撮影された画像情報と距離センサで測定された距離情報を合成して、画像に３次元データを付与する場合、イメージセンサと距離センサは各々のチップを別々のカメラモジュールで作成・配置し、後段回路のデータ処理で画像と距離の情報を一致させている。この場合、カメラモジュールが複数必要であり、コストが高くなる。また、モジュールの搭載面積も大きくなる上に、各々のモジュールで光軸が異なるため、近距離では視差が大きくなり、それを考慮したデータ処理が必要となる。
これを解決するために、ＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｒａｎｃｈｅ Ｄｉｏｄｅ）画素をアレイ上に並べたチップ（以下、ＳＰＡＤアレイ）とロジック回路とを積層した積層センサが提案されている（例えば、特許文献１参照）。
特開２０１９－４７４８６号公報
複数のＳＰＡＤ画素がアレイ状に配置されたＳＰＡＤアレイ下に、複数のＳＰＡＤ画素の各々に対応してＳＰＡＤ回路を配置すると、ＳＰＡＤ画素のサイズはＳＰＡＤ回路のサイズに制限されるため、ＳＰＡＤ画素の微細化が難しい、という課題がある。
本開示はこのような事情に鑑みてなされたもので、ＳＰＡＤ画素の微細化を可能としたセンサ装置を提供することを目的とする。
本開示の一態様に係るセンサ装置は、第１基板部と前記第１基板部に接合される第２基板部と、を備える。前記第１基板部は、第１半導体基板と、前記第１半導体基板に設けられ、ＳＰＡＤ画素と複数の可視光画素とがアレイ状に混在する画素領域と、を有する。前記第２基板部は、前記第１半導体基板と向かい合う第２半導体基板と、前記第２半導体基板に設けられ、前記ＳＰＡＤ画素に接続されるＳＰＡＤ回路と、前記第２半導体基板に設けられ、前記複数の可視光画素に接続される可視光画素回路と、を有する。
これによれば、センサ装置は、撮像用（すなわち、イメージ画像取得用）の画素として複数の可視光画素を用い、測距用（すなわち、距離画像取得用）の画素としてＳＰＡＤ画素を用いることができる。第１半導体基板において、ＳＰＡＤ画素と複数の可視光画素はアレイ状に混在して配置されるため、センサ装置は、イメージ画像と距離画像とを同一の光軸で取得することができる。
また、第１半導体基板において、ＳＰＡＤ画素の平面視によるサイズを小さくする（すなわち、微細化する）と、微細化した分だけＳＰＡＤ画素の周囲に空き領域が生じる。センサ装置では、ＳＰＡＤ画素と複数の可視光画素とがアレイ状に混在して配置されるため、ＳＰＡＤ画素の微細化により生じる空き領域に可視光画素を配置することができる。これにより、ＳＰＡＤ回路のサイズに制限されずに、ＳＰＡＤ画素を微細化することが可能となる。
図１は、本開示の実施形態１に係るセンサ装置の構成例を示すブロック図である。 図２は、本開示の実施形態１に係る撮像部の構成例を示すブロック図である。 図３は、本開示の実施形態１に係る測距部の構成例を示すブロック図である。 図４Ａは、本開示の実施形態１に係る第１基板部の構成例１を示す平面図である。 図４Ｂは、本開示の実施形態１に係る第２基板部の構成例１を示す平面図である。 図５Ａは、本開示の実施形態１に係る第１基板部の構成例２を示す平面図である。 図５Ｂは、本開示の実施形態１に係る第２基板部の構成例２を示す平面図である。 図６は、画素領域の直下に位置するＳＰＡＤ回路の構成例を示す図である。 図７は、ＳＰＡＤ画素と、ＡＦＥ回路及びＴＤＣ回路の接続例と、ＡＦＥ回路の構成例とを示す図である。 図８は、センサ装置におけるＳＰＡＤ回路とＣＩＳ回路の各動作例を示すフローチャートである。 図９は、本開示の実施形態１に係るセンサ装置の構成例を示す断面図である。 図１０は、本開示の実施形態１に係るＳＰＡＤ画素の構成例を示す断面図である。 図１１は、本開示の実施形態１に係るＳＰＡＤ画素、ＳＰＡＤ回路のサイズ例（第１の例）を示す平面図である。 図１２は、本開示の実施形態１に係るＳＰＡＤ画素、ＳＰＡＤ回路のサイズ例（第２の例）を示す平面図である。 図１３は、本開示の実施形態１に係るＳＰＡＤ画素、ＳＰＡＤ回路のサイズ例（第３の例）を示す平面図である。 図１４は、本開示の実施形態１に係るＳＰＡＤ画素、ＳＰＡＤ回路のサイズ例（第４の例）を示す平面図である。 図１５Ａは、本開示の実施形態１に係る第１基板部の構成例（変形例１）を示す平面図である。 図１５Ｂは、本開示の実施形態１に係る第２基板部の構成例（変形例１）を示す平面図である。 図１６は、本開示の実施形態１に係るセンサ装置の構成例（変形例２）を示す断面図である。 図１７は、本開示の実施形態１に係るセンサ装置の構成例（変形例３）を示す断面図である。 図１８は、本開示の実施形態１に係る第１基板部の構成例（変形例４）を示す断面図である。 図１９Ａは、第１半導体基板の裏面側の構成例（変形例４）を示す平面図である。 図１９Ｂは、第１半導体基板の表面側の構成例（変形例４）を示す平面図である。 図２０は、本開示の実施形態１に係る第１基板部の構成例（変形例５）を示す断面図である。 図２１は、本開示の実施形態１に係る第１基板部の構成例（変形例６）を示す断面図である。 図２２は、本開示の実施形態１に係る第１基板部の構成例（変形例７）を示す断面図である。 図２３は、本開示の実施形態１に係る第１基板部の構成例（変形例７）を示す断面図である。 図２４Ａは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２４Ｂは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２４Ｃは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２４Ｄは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２４Ｅは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２４Ｆは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２５は、本開示の実施形態３に係るセンサ装置の構成例を示す断面図である。 図２６Ａは、本開示の実施形態３に係るＣＩＳ画素の配置例を示す回路図である。 図２６Ｂは、本開示の実施形態３に係るＣＩＳ画素の配置例を示す回路図である。 図２７は、本開示の実施形態３に係るＳＰＡＤ画素及びＳＰＡＤ回路の配置例（変形例１）を示す回路図である。 図２８は、本開示の実施形態３に係るＳＰＡＤ画素及びＳＰＡＤ回路の配置例（変形例２）を示す回路図である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。Ｘ軸方向及びＹ軸方向は、それぞれ本開示の「第１方向」の一例及び本開示の「第２方向」の一例であり、第１半導体基板５の裏面（受光面）５ａに平行な方向である。Ｘ軸方向及びＹ軸方向を水平方向と称してもよい。Ｚ軸方向は、第１半導体基板５の裏面５ａと垂直に交わる方向である。Ｚ軸方向は、センサ装置１００の厚さ方向でもある。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
＜実施形態１＞
（センサ装置の構成例）
図１は、本開示の実施形態１に係るセンサ装置１００の構成例を示すブロック図である。図１に示すように、本開示の実施形態１に係るセンサ装置１００は、撮像部１と測距部２とを備え、撮像部１が有する複数のＣＩＳ画素２０（ＣＩＳ：ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ，本開示の「可視光画素」の一例）と測距部２が備える１つ以上のＳＰＡＤ画素１０とが、同一の画素領域５１に配置されている装置である。例えば、複数のＣＩＳ画素と１つ以上のＳＰＡＤ画素１０は、同一の画素領域５１において、アレイ状に混在して配置されている。次に、撮像部１と測距部２の各構成例について説明する。
（撮像部の構成例）
図２は、本開示の実施形態１に係る撮像部１の構成例を示すブロック図である。図２に示すように、撮像部１は、画素領域５１に設けられた複数のＣＩＳ画素２０と、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、および制御回路１７を備える。ＣＩＳ画素２０は、可視光を検出する。
ＣＩＳ画素２０は、図示しない光学系により集光される可視光を受光する受光領域である。複数のＣＩＳ画素２０は、行列状に配置されている。複数のＣＩＳ画素２０は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数のＣＩＳ画素２０は、それぞれ受光する可視光の光量に応じたレベルの画素信号をそれぞれ出力する。それらの画素信号から、被写体の画像が構築される。
垂直駆動回路１３は、複数のＣＩＳ画素２０の行ごとに順次、それぞれのＣＩＳ画素２０を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介してＣＩＳ画素２０に供給する。カラム信号処理回路１４は、複数のＣＩＳ画素２０から垂直信号線２３を介して出力される画素信号に対してＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。
水平駆動回路１５は、複数のＣＩＳ画素２０の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。制御回路１７は、撮像部１の内部の各ブロックの駆動を制御する。例えば、制御回路１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
ＣＩＳ画素２０は、可視光を光電変換するＰＮフォトダイオード３１、転送トランジスタ３２、フローティングディフュージョン３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６を備える。転送トランジスタ３２、フローティングディフュージョン３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６は、ＰＮフォトダイオード３１で光電変換された電荷（画素信号）の読み出しを行う読出回路３０を構成している。
ＰＮフォトダイオード３１は、入射した可視光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタ３２に接続されている。転送トランジスタ３２は、垂直駆動回路１３から供給される転送信号ＴＲＧに従って駆動し、転送トランジスタ３２がオンになると、ＰＮフォトダイオード３１に蓄積されている電荷がフローティングディフュージョン３３に転送される。フローティングディフュージョン３３は、増幅トランジスタ３４のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、ＰＮフォトダイオード３１から転送される電荷を一時的に蓄積する。
増幅トランジスタ３４は、フローティングディフュージョン３３に蓄積されている電荷に応じたレベル（即ち、フローティングディフュージョン３３の電位）の画素信号を、選択トランジスタ３５を介して垂直信号線２３に出力する。つまり、フローティングディフュージョン３３が増幅トランジスタ３４のゲート電極に接続される構成により、フローティングディフュージョン３３および増幅トランジスタ３４は、ＰＮフォトダイオード３１において発生した電荷を増幅し、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
選択トランジスタ３５は、垂直駆動回路１３から供給される選択信号ＳＥＬに従って駆動し、選択トランジスタ３５がオンになると、増幅トランジスタ３４から出力される画素信号が垂直信号線２３に出力可能な状態となる。リセットトランジスタ３６は、垂直駆動回路１３から供給されるリセット信号ＲＳＴに従って駆動し、リセットトランジスタ３６がオンになると、フローティングディフュージョン３３に蓄積されている電荷がドレイン電源Ｖｄｄに排出されて、フローティングディフュージョン３３がリセットされる。
図２に示す画素領域５１では、アレイ状に配列されたＣＩＳ画素２０の並びに空白で示す領域が混在している。例えば、この空白で示す領域にＳＰＡＤ画素１０が配置されている。
（測距部の構成例）
図３は、本開示の実施形態１に係る測距部２の構成例を示すブロック図である。測距部２は、例えば直接ＴｏＦ（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）による測距を行う装置であり、外部の光源（図示せず）から照射された照射光が反射して返ってくるまでの時間から距離を算出する装置である。図３に示すように、測距部２は、画素領域５１に配置された１つ以上のＳＰＡＤ画素１０と、測距処理部１０１と、画素制御部１０２と、全体制御部１０３と、クロック生成部１０４と、インタフェース（Ｉ／Ｆ）１０６と、を含む。ＳＰＡＤ画素１０は、モニタ光として例えば赤外線を検出する。これらＳＰＡＤ画素１０、測距処理部１０１、画素制御部１０２、全体制御部１０３、クロック生成部１０４およびＩ／Ｆ１０６は、複数の半導体基板を積層した積層基板に配置される。
図３において、全体制御部１０３は、例えば予め組み込まれるプログラムに従い、この測距部２の全体の動作を制御する。また、全体制御部１０３は、外部から供給される外部制御信号に応じた制御を実行することもできる。クロック生成部１０４は、外部から供給される基準クロック信号に基づき、測距部２内で用いられる１以上のクロック信号を生成する。
ＳＰＡＤ画素１０の動作は、全体制御部１０３の指示に従った画素制御部１０２により制御される。例えば、画素制御部１０２は、ＳＰＡＤ画素１０を単独で、又は、複数のＳＰＡＤ画素１０を含むブロック毎で制御することもできる。
各ＳＰＡＤ画素１０から読み出された画素信号は、測距処理部１０１に供給される。測距処理部１０１は、変換部１１０と、生成部１１１と、信号処理部１１２と、を含む。
各ＳＰＡＤ画素１０から読み出された画素信号は、変換部１１０に供給される。ここで、画素信号は、各ＳＰＡＤ画素１０から非同期で読み出され、変換部１１０に供給される。すなわち、画素信号は、各ＳＰＡＤ画素１０において光が受光されたタイミングに応じて各ＳＰＡＤ画素１０から読み出され、出力される。
変換部１１０は、各ＳＰＡＤ画素１０から出力された画素信号を、デジタル情報に変換する。すなわち、各ＳＰＡＤ画素１０から出力される画素信号は、当該画素信号が対応するＳＰＡＤ画素１０が光を受光したタイミングに対応して出力される。変換部１１０は、ＳＰＡＤ画素１０から出力された画素信号を、当該タイミングを示す時間情報に変換する。生成部１１１は、変換部１１０により画素信号が変換された時間情報に基づきヒストグラムを生成する。信号処理部１１２は、生成部１１１により生成されたヒストグラムのデータに基づき所定の演算処理を行い、例えば距離情報を算出する。信号処理部１１２は、例えば、生成部１１１により生成されたヒストグラムのデータに基づき、当該ヒストグラムの曲線近似を作成する。信号処理部１１２は、このヒストグラムが近似された曲線のピークを検出し、検出されたピークに基づき距離を求めることができる。
信号処理部１１２は、ヒストグラムの曲線近似を行う際に、ヒストグラムが近似された曲線に対してフィルタ処理を施すことができる。例えば、信号処理部１１２は、ヒストグラムが近似された曲線に対してローパスフィルタ処理を施すことで、ノイズ成分を抑制することが可能である。
信号処理部１１２で求められた距離情報は、インタフェース１０６に供給される。インタフェース１０６は、信号処理部１１２から供給された距離情報を、出力データとして外部に出力する。インタフェース１０６としては、例えばＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）を適用することができる。
なお、上述では、信号処理部１１２で求められた距離情報を、インタフェース１０６を介して外部に出力しているが、これはこの例に限定されない。すなわち、生成部１１１により生成されたヒストグラムのデータであるヒストグラムデータを、インタフェース１０６から外部に出力する構成としてもよい。インタフェース１０６から出力されたヒストグラムデータは、例えば外部の情報処理装置に供給され、適宜、処理される。
なお、図３に示す測距処理部１０１の各機能の少なくとも一部は、後述のＳＰＡＤ回路２１０で実行される。測距処理部１０１の各機能と、ＳＰＡＤ回路２１０との関係は、後で図５Ａを参照しながら説明する。
（画素領域に対する、ＳＰＡＤ回路及びＣＩＳ回路の各位置）
次に、画素領域に対する、ＳＰＡＤ回路及びＣＩＳ回路の各位置について説明する。図４Ａは、本開示の実施形態１に係る第１基板部ＦＢの構成例１を示す平面図である。図４Ａに示すように、第１基板部ＦＢは、第１半導体基板５と、第１半導体基板５に設けられた画素領域５１と、第１半導体基板５に設けられた周辺領域５２と、を有する。画素領域５１の周囲に周辺領域５２が位置する。画素領域５１に、ＳＰＡＤ画素１０と複数のＣＩＳ画素２０とがアレイ状に混在して配置されている。周辺領域５２には、ＳＰＡＤ画素１０及びＣＩＳ画素２０は配置されていない。
なお、図４Ａでは、画素領域５１に対して周辺領域５２を比較的大きく示しているが、これはあくまで一例である。第１基板部ＦＢにおいて、周辺領域５２は画素領域５１に対して十分に小さくてもよい。
図４Ｂは、本開示の実施形態１に係る第２基板部ＳＢの構成例１を示す平面図である。図４Ｂに示すように、第２基板部ＳＢは、第２半導体基板６と、第２半導体基板６に設けられた第１回路領域６１と、第２半導体基板６に設けられた第２回路領域６２と、を有する。第１回路領域６１の周囲に第２回路領域６２が位置する。第１回路領域６１に、ＳＰＡＤ画素１０に接続されるＳＰＡＤ回路２１０が配置されている。第２回路領域６２に、複数のＣＩＳ画素２０に接続されるＣＩＳ回路２２０（本開示の「可視光画素回路」の一例）が配置される。
例えば、ＣＩＳ回路２２０は、第１ＣＩＳ回路２２１と、第２ＣＩＳ回路２２２とを有する。第１ＣＩＳ回路２２１は、図２に示した垂直駆動回路１３と、水平駆動回路１５及び制御回路１７を含む。第２ＣＩＳ回路２２２は、図２に示したカラム信号処理回路１４及び出力回路１６を含む。
本開示の実施形態１に係るセンサ装置１００では、第１基板部ＦＢに第２基板部ＳＢが接合される。この状態で、第１基板部ＦＢの画素領域５１と、第２基板部ＳＢの第１回路領域６１は、第１半導体基板５と第２半導体基板６とが向かい合う方向（例えば、Ｚ軸方向）において、互いに向かい合っている。画素領域５１の受光面を上側とすると、画素領域５１の直下に第１回路領域６１が位置する。画素領域５１の直下に、第１回路領域６１に配置されたＳＰＡＤ回路２１０が位置する。
同様に、第１基板部ＦＢに第２基板部ＳＢが接合されている状態で、第１基板部ＦＢの周辺領域５２と、第２基板部ＳＢの第２回路領域６２は、Ｚ軸方向において互いに向かい合っている。画素領域５１の受光面を上側とすると、周辺領域５２の直下に第２回路領域６２が位置する。周辺領域５２の直下に、第２回路領域６２に配置されたＣＩＳ回路２２０が位置する。ＣＩＳ回路２２０は、画素領域５１の直下には位置しない。
また、本開示の実施形態１に係るセンサ装置１００は、第１半導体基板５の画素領域５１に複数のＳＰＡＤ画素１０を備えてよい。図５Ａは、本開示の実施形態１に係る第１基板部ＦＢの構成例２を示す平面図である。図５Ａに示すように、第１半導体基板５の画素領域５１には、複数のＳＰＡＤ画素１０と複数のＣＩＳ画素２０とがアレイ状に混在して配置されていてもよい。この場合においても、第１半導体基板５の周辺領域５２には、ＳＰＡＤ画素１０及びＣＩＳ画素２０は配置されていない。
図４Ａに示した構成例１では、ＳＰＡＤ画素１０の平面視による大きさ（すなわち、画素面積）が、ＣＩＳ画素２０の画素面積の１６倍（Ｘ軸方向に４倍の長さ、Ｙ軸方向に４倍の長さ）である場合を示したが、これはあくまで一例である。例えば図５Ａに示すように、ＳＰＡＤ画素１０の画素面積は、ＣＩＳ画素２０の画素面積の４倍（Ｘ軸方向に２倍の長さ、Ｙ軸方向に２倍の長さ）であってもよい。
図５Ｂは、本開示の実施形態１に係る第２基板部ＳＢの構成例２を示す平面図である。図５Ｂに示すように、第２半導体基板６の第１回路領域６１には、複数のＳＰＡＤ回路２１０が配置されていてよい。例えば、第２半導体基板６の第１回路領域６１には、図５Ａに示した複数のＳＰＡＤ画素１０に対応して複数のＳＰＡＤ回路２１０が配置されている。１つのＳＰＡＤ画素１０の直下に、この１つのＳＰＡＤ画素１０に対応する１つのＳＰＡＤ回路２１０が配置されている。図５Ａに示した周辺領域５２の直下には、ＣＩＳ回路２２０が位置する。
（ＳＰＡＤ回路の構成例）
図６は、画素領域５１の直下に位置するＳＰＡＤ回路２１０の構成例を示す図である。図６に示すように、ＳＰＡＤ回路２１０は、ＡＦＥ（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）回路２１１と、ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）回路２１２と、Ｈｉｓｔｇｒａｍ回路２１３と、Ｏｕｔｐｕｔ部２１４と、を有する。これにより、ＳＰＡＤ回路２１０は、測距処理部１０１の各機能の少なくとも一部を実行する。
例えば、ＡＦＥ回路２１１は、図３に示した測距処理部１０１の変換部１１０の機能の一部として、各ＳＰＡＤ画素１０から出力された画素信号をデジタル情報に変換する。
ＴＤＣ回路２１２は、変換部１１０の機能の他の一部として、ＡＦＥ回路２１１から出力されたデジタル情報を時間情報に変換する。Ｈｉｓｔｇｒａｍ回路２１３は、図３に示した測距処理部１０１の生成部１１１及び信号処理部１１２の各機能として、ＴＤＣ回路２１２から出力される時間情報に基づきヒストグラムを生成し、生成したヒストグラムのデータに基づき所定の演算処理を行って距離情報を算出する。Ｏｕｔｐｕｔ部２１４は、インタフェース１０６の機能として、算出された距離情報を、出力データとして外部に出力する。
図７は、ＳＰＡＤ画素１０と、ＡＦＥ回路２１１及びＴＤＣ回路２１２の接続例と、ＡＦＥ回路２１１の構成例とを示す図である。図７に示すように、ＡＦＥ回路２１１は、ｑｕｅｎｃｈ回路２１１１と、ｑｕｅｎｃｈ回路２１１１の出力側に接続されたインバータ回路２１１２と、を有する。ＳＰＡＤ画素１０は、ｑｕｅｎｃｈ回路２１１１の入力側に接続されている。ＴＤＣ回路２１２は、インバータ回路２１１２の出力側に接続されている。
（回路の動作例）
図８は、センサ装置１００におけるＳＰＡＤ回路２１０とＣＩＳ回路２２０の各動作例を示すフローチャートである。図８に示すように、１画面分の信号を読み出す間（すなわち、ｆｒａｍｅ ｓｔａｒｔからｆｒａｍｅ ｅｎｄまでの間）、ＣＩＳ回路２２０は逐次行読出し動作を行い、これと並行して、ＳＰＡＤ回路２１０は全画素同時読出し動作を行う。
例えば、１画面分の信号を読み出す間、ＣＩＳ回路２２０は、ｎ行目（ｎは１以上の整数）、ｎ＋１行目、ｎ＋２行目…の順で、ＰＤ（ＰｈｏｔｏＤｉｏｄｅ）リセット、露出、ＰＤ読出し、行選択、ＡＤ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）変換を順次行う。ＣＩＳ回路２２０は、ｎ行目の露出を行うタイミングで、ｎ＋１行目のＰＤリセットを行う。また、１画面分の信号を読み出す間、ＳＰＡＤ回路２１０は、カウンタリセット、ＳＰＡＤ画素（ＳＰＡＤ素子）オン、レーザ照射、検出、ｈｉｓｔｇｒａｍ処理、距離検出を行う。ＳＰＡＤ画素オンから検出までの処理は、必要に応じてｍ回（ｍは１以上の整数）行う。
（断面構造の例）
図９は、本開示の実施形態１に係るセンサ装置１００の構成例を示す断面図である。図９に示すように、センサ装置１００は、第１基板部ＦＢと第１基板部ＦＢに接合される第２基板部ＳＢと、カラーフィルタＣＦと、マイクロレンズアレイＭＬＡ（本開示の「レンズ体」の一例）と、を備える。センサ装置１００は、例えば裏面照射型の光センサであり、第１半導体基板５の裏面５ａ（図９では、上面）側が光の入射面側となる。このため、第１半導体基板５の裏面５ａ側にカラーフィルタＣＦと、マイクロレンズアレイＭＬＡとが配置されている。
第１基板部ＦＢは、第１半導体基板５と、第１半導体基板５の表面５ｂ（図９では下面；本開示の「第２半導体基板と向かい合う面」の一例）側に設けられた第１配線層５５と、を有する。
第１半導体基板５は、例えば、シリコンウェハーをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨することにより形成された、シリコン基板である。第１半導体基板５には、１つ以上のＳＰＡＤ画素１０と複数のＣＩＳ画素２０とが設けられている。
第１半導体基板５の裏面５ａ上に、透光性の絶縁膜（図示せず）を介して、カラーフィルタＣＦとマイクロレンズアレイＭＬＡとがこの順で積層されている。また、マイクロレンズアレイＭＬＡは、ＳＰＡＤ画素１０に配置されるマイクロレンズＭＬ１と、ＣＩＳ画素２０に配置されるマイクロレンズＭＬ２とを有する。隣り合うマイクロレンズＭＬ１、ＭＬ２の端部同士や、隣り合う一方のマイクロレンズＭＬ２と他方のマイクロレンズＭＬ２の端部同士が互いに接続して、１つのマイクロレンズアレイＭＬＡを構成している。
カラーフィルタＣＦは、ＣＩＳ画素２０に配置されているが、ＳＰＡＤ画素１０には配置されていない。マイクロレンズＭＬ１は、第１半導体基板５の裏面５ａ上に、透光性の絶縁膜（図示せず）を介して配置されている。これにより、ＳＰＡＤ画素１０には、マイクロレンズアレイＭＬＡを透過した光がカラーフィルタＣＦを通らずに入射する。ＣＩＳ画素２０には、マイクロレンズアレイＭＬＡを透過した光がカラーフィルタＣＦを通って入射する。
図９に示すように、第１半導体基板５には、トレンチ構造の第１素子分離部５３と、トレンチ構造の第２素子分離部５４とが設けられている。第１素子分離部５３は、ＳＰＡＤ画素１０とＣＩＳ画素２０との間に位置する。第２素子分離部５４は、複数のＣＩＳ画素２０のうち、互いに隣り合う一方のＣＩＳ画素２０と他方のＣＩＳ画素２０との間に位置する。第１素子分離部５３及び第２素子分離部５４は、それぞれ、第１半導体基板５の裏面５ａ側から深さ方向に形成されたトレンチと、トレンチ内に埋め込まれた充填膜と、を有する。充填膜は、例えばシリコン酸化膜（ＳｉＯ２膜）等の絶縁膜、又は、ポリシリコン膜である。充填膜は、トレンチの内側面に接するように設けられた固定電荷膜を有してもよい。なお、第１素子分離部５３のトレンチが本開示の「第１トレンチ」の一例であり、第２素子分離部６４のトレンチが本開示の「第２トレンチ」の一例となる。
第１配線層５５は、ＳＰＡＤ画素１０に接続する第１配線５５１と、複数のＣＩＳ画素２０に接続する第２配線５５２と、第１配線５５１及び第２配線５５２を覆う第１層間絶縁膜５５３とを有する。第１配線５５１と第２配線５５２は、例えば、複数の層に亘って形成された多層配線である。第１層間絶縁膜５５３は、例えば複数回の成膜工程を経て形成された積層膜である。第１配線５５１、第２配線５５２は、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの金属で構成されている。第１層間絶縁膜５５３は、ＳｉＯ２膜等の絶縁膜で構成されている。
第２基板部ＳＢは、第２半導体基板６と、第２半導体基板６の表面６ａ（図９では上面；本開示の「第１半導体基板と向かい合う面」の一例）側に設けられた第２配線層６５、を有する。
第２半導体基板６は、例えば、シリコンウェハーをＣＭＰによって研磨することにより形成された、シリコン基板である。第２半導体基板６の第１回路領域６１にはＳＰＡＤ回路２１０が設けられている。第２半導体基板６の第２回路領域６２にはＣＩＳ回路２２０が設けられている。
第２配線層６５は、ＳＰＡＤ回路２１０に接続する第３配線６５１と、ＣＩＳ回路２２０に接続する第４配線６５２と、第３配線６５１及び第４配線６５２を覆う第２層間絶縁膜６５３とを有する。第３配線６５１と第４配線６５２は、例えば、複数の層に亘って形成された多層配線である。第２層間絶縁膜６５３は、例えば複数回の成膜工程を経て形成された積層膜である。第３配線６５１、第４配線６５２は、Ａｌ又はＣｕなどの金属で構成されている。第２層間絶縁膜６５３は、ＳｉＯ２膜等の絶縁膜で構成されている。
例えば、第１層間絶縁膜５５３と第２層間絶縁膜６５３とが互いに接合している。第１層間絶縁膜５５３と第２層間絶縁膜６５３との接合面において、第１配線５５１と第３配線６５１とがＣｕ－Ｃｕ接合され、かつ、第２配線５５２と第４配線６５２とがＣｕ－Ｃｕ接合されている。第１配線５５１と第３配線６５１とがＣｕ－Ｃｕ接合されている第１接合部Ｊ１は、第１半導体基板５の画素領域５１と第２半導体基板６の第１回路領域６１との間に位置する。第２配線５５２と第４配線６５２とがＣｕ－Ｃｕ接合されている第２接合部Ｊ２は、第１半導体基板５の周辺領域５２と第２半導体基板６の第２回路領域６２との間に位置する。
（ＳＰＡＤ画素の構成例）
図１０は、本開示の実施形態１に係るＳＰＡＤ画素１０の構成例を示す断面図である。図１０は、本開示の実施形態１に係る直接ＴｏＦ方式の測距部２に適用可能な、ＳＰＡＤ画素１０の構成例を示す断面図である。
図１０に示すように、ＳＰＡＤ画素１０には、導電型がＮ型半導体領域５０１と、Ｎ型半導体領域５０１と接するＰ型半導体領域５０２が設けられている。Ｎ型半導体領域５０１とＰ型半導体領域５０２は、ウェル層５０３内に設けられている。
ウェル層５０３は、導電型がＮ型の半導体領域であっても良いし、導電型がＰ型の半導体領域であっても良い。また、ウェル層５０３は、例えば、１Ｅ１４オーダー以下の低濃度のＮ型またはＰ型の半導体領域であることが好ましく、これにより、ウェル層５０３を空乏化させやすくなり、ＰＤＥ（Ｐｈｏｔｏｎ Ｄｅｔｅｃｔｉ ｏｎ Ｅｆｆｉｃｉｅｎｃｙ） と称される検出効率の向上を図ることができる。
Ｎ型半導体領域５０１は、例えばＳｉ（シリコン）からなり、不純物濃度が高いＮ型の半導体領域である。Ｐ型半導体領域５０２は、不純物濃度が高いＰ型の半導体領域である。Ｐ型半導体領域５０２は、Ｎ型半導体領域５０１との界面でｐｎ接合を構成している。Ｐ型半導体領域５０２は、被検出光の入射によって生じたキャリアをアバランシェ増倍する増倍領域を有する。Ｐ型半導体領域５０２は、空乏化していることが好ましく、これによりＰＤＥの向上を図ることができる。
Ｎ型半導体領域５０１は、カソードとして機能し、コンタクト５０４を介してＳＰＡＤ回路２１０（例えば、図９参照）に接続されている。カソードに対するアノード５０５は、Ｎ型半導体領域５０１と同層であり、Ｎ型半導体領域５０１と分離領域５０８との間に設けられている。アノード５０５には、コンタクト５０６を介してＳＰＡＤ回路２１０に接続されている。
ＳＰＡＤ画素１０同士を分離するための分離領域５０８が形成されており、その分離領域５０８とウェル層５０３との間にはホール（ｈｏｌｅ）蓄積領域５０７ａが設けられている。ホール蓄積領域５０７ａは、アノード５０５の上側に形成され、アノード５０５と電気的に接続された状態で設けられている。また、ホール蓄積領域５０７ａは、ウェル層５０３と分離領域５０８との間に設けられている。さらに、ホール蓄積領域５０７ａは、ウェル層５０３の上部（ＳＰＡＤ画素１０の光入射面側）にも設けられている。
ホール蓄積領域５０７ａは、異なる材質が接する部分に形成される。図１０に示した例では、分離領域５０８は、例えばシリコン酸化膜から成り、ウェル層５０３とは異なる材料のため、界面で発生する暗電流を抑制するためにホール蓄積領域５０７ａが設けられている。また、マイクロレンズＭＬ２が形成される側のウェル層５０３との界面にもホール蓄積領域５０７ａは形成される。
すなわち、ホール蓄積領域５０７ａは、ウェル層５０３の下面（Ｎ型半導体領域５０１が設けられている面）以外の面に設けられている。または、ホール蓄積領域５０７ａは、ウェル層５０３の上面と下面以外の面に設けられていてもよい。ホール蓄積領域５０７ａは、Ｐ型半導体領域として形成することができる。
分離領域５０８は、ＳＰＡＤ画素１０の間に形成され、各ＳＰＡＤ画素１０を分離する。すなわち、分離領域５０８は、各ＳＰＡＤ画素１０と１対１に対応して増倍領域が形成されるように形成される。分離領域５０８は、各増倍領域（ＳＰＡＤ画素１０）の周囲を完全に囲うように２次元格子状に形成される。
図１０に示す分離領域５０８は、例えば図９に示したトレンチ構造の第１素子分離部５３に含まれる。分離領域５０８は、積層方向でウェル層５０３の上面側から下面側まで貫通して設けられている。なお、上面側から下面側まで全部貫通する構成以外、例えば、一部分のみ貫通し、基板の途中まで分離領域５０８が挿入されている構成などであっても良い。
（ＣＩＳ画素に対するＳＰＡＤ画素の大きさ、ＳＰＡＤ回路の大きさの例）
（１）第１の例
図１１は、本開示の実施形態１に係るＳＰＡＤ画素１０、ＳＰＡＤ回路２１０のサイズ例（第１の例）を示す平面図である。図１１に示す例では、図４Ａに示した例と同様に、ＳＰＡＤ画素１０の画素面積は、ＣＩＳ画素２０の画素面積の１６倍（Ｘ軸方向に４画素分の長さ、Ｙ軸方向に４画素分の長さ）となっている。また、図示しないが、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の配置間隔の１０倍となっている。すなわち、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の１０画素分の長さとなっている。
図１１に示すように、ＳＰＡＤ回路２１０の平面視によるサイズ（すなわち、回路面積）は、ＣＩＳ画素２０の画素面積の１００倍（Ｘ軸方向に１０倍の長さ、Ｙ軸方向に１０倍の長さ）となっている。１つのＳＰＡＤ画素１０の直下に１つのＳＰＡＤ回路２１０が位置する。
すなわち、図１１に示す第１の例では、複数のＳＰＡＤ画素１０は、Ｘ軸方向（本開示の「第１方向」の一例）と、Ｘ軸方向と直交するＹ軸方向（本開示の「第２方向」の一例）とにそれぞれ一定の間隔で配置されている。ＳＰＡＤ画素１０のＸ軸方向における配置間隔を第１ピッチ長とし、ＳＰＡＤ画素１０のＹ軸方向における配置間隔を第２ピッチ長とすると、第１ピッチ長と第２ピッチ長はそれぞれ、ＣＩＳ画素２０の１０画素分の長さである。１つのＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の１００画素分であり、上記の第１ピッチ長と第２ピッチ長との積と同じ値となっている。なお、１つのＳＰＡＤ回路２１０の回路面積は、上記の第１ピッチ長と第２ピッチ長との積の値よりも小さくてもよい。
（第２の例）
図１２は、本開示の実施形態１に係るＳＰＡＤ画素１０、ＳＰＡＤ回路２１０のサイズ例（第２の例）を示す平面図である。図１２に示す例では、図５Ａに示した例と同様に、ＳＰＡＤ画素１０の画素面積は、ＣＩＳ画素２０の画素面積の４倍（Ｘ軸方向に２画素分の長さ、Ｙ軸方向に２画素分の長さ）となっている。また、図示しないが、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の配置間隔の１０倍となっている。すなわち、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の１０画素分の長さとなっている。
図１２に示すように、ＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の画素面積の１００倍（Ｘ軸方向に１０倍の長さ、Ｙ軸方向に１０倍の長さ）となっている。１つのＳＰＡＤ画素１０の直下に１つのＳＰＡＤ回路２１０が位置する。
すなわち、図１２に示す第２の例においても、複数のＳＰＡＤ画素１０は、Ｘ軸方向と、Ｙ軸方向とにそれぞれ一定の間隔で配置されている。ＳＰＡＤ画素１０のＸ軸方向における配置間隔を第１ピッチ長とし、ＳＰＡＤ画素１０のＹ軸方向における配置間隔を第２ピッチ長とすると、第１ピッチ長と第２ピッチ長はそれぞれ、ＣＩＳ画素２０の１０画素分の長さである。１つのＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の１００画素分であり、上記の第１ピッチ長と第２ピッチ長との積と同じ値となっている。なお、１つのＳＰＡＤ回路２１０の回路面積は、上記の第１ピッチ長と第２ピッチ長との積の値よりも小さくてもよい。
（第３の例）
図１３は、本開示の実施形態１に係るＳＰＡＤ画素１０、ＳＰＡＤ回路２１０のサイズ例（第３の例）を示す平面図である。図１３に示す例では、図５Ａに示した例と同様に、ＳＰＡＤ画素１０の画素面積は、ＣＩＳ画素２０の画素面積の４倍（Ｘ軸方向に２画素分の長さ、Ｙ軸方向に２画素分の長さ）となっている。また、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の配置間隔の６倍となっている。すなわち、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の６画素分の長さとなっている。
図１３に示すように、ＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の画素面積の３６倍（Ｘ軸方向に６倍の長さ、Ｙ軸方向に６倍の長さ）となっている。１つのＳＰＡＤ画素１０の直下に１つのＳＰＡＤ回路２１０が位置する。
すなわち、図１３に示す第３の例においても、複数のＳＰＡＤ画素１０は、Ｘ軸方向と、Ｙ軸方向とにそれぞれ一定の間隔で配置されている。ＳＰＡＤ画素１０のＸ軸方向における配置間隔を第１ピッチ長とし、ＳＰＡＤ画素１０のＹ軸方向における配置間隔を第２ピッチ長とすると、第１ピッチ長と第２ピッチ長はそれぞれ、ＣＩＳ画素２０の６画素分の長さである。１つのＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の３６画素分であり、上記の第１ピッチ長と第２ピッチ長との積と同じ値となっている。なお、１つのＳＰＡＤ回路２１０の回路面積は、上記の第１ピッチ長と第２ピッチ長との積の値よりも小さくてもよい。
（第４の例）
図１４は、本開示の実施形態１に係るＳＰＡＤ画素１０、ＳＰＡＤ回路２１０のサイズ例（第４の例）を示す平面図である。図１４に示す例では、ＳＰＡＤ画素１０の画素面積は、ＣＩＳ画素２０の画素面積の３６倍（Ｘ軸方向に６画素分の長さ、Ｙ軸方向に６画素分の長さ）となっている。また、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の配置間隔の６倍となっている。すなわち、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の６画素分の長さとなっている。
図１４に示すように、ＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の画素面積の３６倍（Ｘ軸方向に６倍の長さ、Ｙ軸方向に６倍の長さ）となっている。１つのＳＰＡＤ画素１０の直下に１つのＳＰＡＤ回路２１０が位置する。
すなわち、図１４に示す第４の例においても、複数のＳＰＡＤ画素１０は、Ｘ軸方向と、Ｙ軸方向とにそれぞれ一定の間隔で配置されている。ＳＰＡＤ画素１０のＸ軸方向における配置間隔を第１ピッチ長とし、ＳＰＡＤ画素１０のＹ軸方向における配置間隔を第２ピッチ長とすると、第１ピッチ長と第２ピッチ長はそれぞれ、ＣＩＳ画素２０の６画素分の長さである。１つのＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の３６画素分であり、上記の第１ピッチ長と第２ピッチ長との積と同じ値となっている。なお、１つのＳＰＡＤ回路２１０の回路面積は、上記の第１ピッチ長と第２ピッチ長との積の値よりも小さくてもよい。
（実施形態１の効果）
以上説明したように、本開示の実施形態１に係るセンサ装置１００は、第１基板部ＦＢと、第１基板部ＦＢに接合される第２基板部ＳＢと、を備える。第１基板部ＦＢは、第１半導体基板５と、第１半導体基板５に設けられ、ＳＰＡＤ画素１０と複数のＣＩＳ画素２０とがアレイ状に混在する画素領域５１と、を有する。第２基板部ＳＢは、第１半導体基板５と向かい合う第２半導体基板６と、第２半導体基板６に設けられ、ＳＰＡＤ画素１０に接続されるＳＰＡＤ回路２１０と、第２半導体基板６に設けられ、複数のＣＩＳ画素２０に接続されるＣＩＳ回路２２０と、を有する。
これによれば、センサ装置１００は、撮像用（例えば、イメージ画像取得用）の画素として複数のＣＩＳ画素２０を用い、測距用（例えば、距離画像取得用）の画素としてＳＰＡＤ画素１０を用いることができる。第１半導体基板５において、ＳＰＡＤ画素１０と複数のＣＩＳ画素２０はアレイ状に混在して配置されているため、センサ装置１００は、イメージ画像と距離画像とを同一の光軸で取得することができる。
また、第１半導体基板５において、ＳＰＡＤ画素１０を微細化すると、微細化した分だけＳＰＡＤ画素１０の周囲に空き領域が生じる。センサ装置１００では、ＳＰＡＤ画素１０と複数のＣＩＳ画素２０とがアレイ状に混在して配置されるため、ＳＰＡＤ画素１０の微細化により生じた空き領域にＣＩＳ画素２０を配置することができる。これにより、ＳＰＡＤ画素１０の直下に位置するＳＰＡＤ回路２１０のサイズに制限されずに、ＳＰＡＤ画素１０を微細化することが可能となる。
また、ＳＰＡＤ回路２１０は、距離画像取得処理を行えばよく、イメージ画像取得処理を行う必要はない。このため、ＳＰＡＤ画素１０がイメージ画像取得処理と距離画像取得処理の両方を行う場合と比べて、ＳＰＡＤ画素１０の後段に配置される回路（例えば、ＳＰＡＤ回路２１０）の画像処理の負荷を軽減することができる。画像処理の負荷を軽減できるため、消費電力の低減が可能である。
また、センサ装置１００において、第２半導体基板６は、Ｚ軸方向において第１半導体基板５の画素領域５１と位置が重なる第１回路領域６１と、第１回路領域６１の周囲に位置し、Ｚ軸方向において画素領域５１とは位置が重ならない第２回路領域６２と、を有する。第１回路領域にＳＰＡＤ回路２１０が配置され、第２回路領域にＣＩＳ回路２２０が配置される。
これによれば、画素領域５１の直下でＳＰＡＤ回路２１０を密に配置することが容易となる。これにより、画素領域５１においてＳＰＡＤ画素１０の配置数を増やしたり、ＳＰＡＤ画素１０の配置間隔を狭くしたりすることが容易となる。
（変形例１）
図１５Ａは、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例１）を示す平面図である。図１５Ｂは、本開示の実施形態１に係る第２基板部ＳＢの構成例（変形例１）を示す平面図である。図１５Ａに示すように、第１基板部ＦＢのＳＰＡＤ画素１０は、ＡＦＥの前段部を含んでもよい。ＡＦＥの前段部として、例えば、図７に示したｑｕｅｎｃｈ回路２１１１が挙げられる。この場合、図１５Ｂに示すように、第２基板部ＳＢのＡＦＥ回路２１１は、ＡＦＥの後段部を含む。ＡＦＥの後段部として、例えば、図７に示したインバータ回路２１１２が挙げられる。図１５Ａ及び図１５Ｂに示す変形例によれば、ＡＦＥ回路２１１に含まれる回路を減らすことができるので、ＳＰＡＤ回路２１０の回路面積を小さくできる可能性がある。
（変形例２）
図１６は、本開示の実施形態１に係るセンサ装置１００の構成例（変形例２）を示す断面図である。図１６に示すように、第１基板部ＦＢの第１配線層５５は、第１配線５５１、第２配線５５２は、複数の層に亘って形成された多層配線ではなく、単層配線あってもよい。第１配線５５１と第３配線６５１とがＣｕ－Ｃｕ接合されている第１接合部Ｊ１と、第２配線５５２と第４配線６５２とがＣｕ－Ｃｕ接合されている第２接合部Ｊ２は、それぞれ、第１半導体基板５の画素領域５１と第２半導体基板６の第１回路領域６１との間に位置してもよい。このような構成であっても、センサ装置１００は、画素の微細化が可能である。
（変形例３）
図１７は、本開示の実施形態１に係るセンサ装置１００の構成例（変形例３）を示す断面図である。図１７に示すように、センサ装置１００は、ＳＰＡＤ画素１０とマイクロレンズＭＬ１との間に、バンドパスフィルタＢＰＦ（本開示の「光学フィルタ」の一例）を備えてもよい。バンドパスフィルタＢＰＦは、例えば、赤外線（本開示の「予め設定された波長の光」の一例）を透過し、赤外線以外の光は遮断する機能を有する。このような構成であれば、ＳＰＡＤ画素１０は、赤外線のみを検出することができるので、ノイズの低減が可能である。
（変形例４）
図１８は、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例４）を示す断面図である。図１８に示すように、第１基板部ＦＢにおいて、ＳＰＡＤ画素１０の周囲を囲むトレンチ構造の第１素子分離部５３は、遮光膜が埋め込まれた構造であってもよい。例えば、第１素子分離部５３は、第１半導体基板５の裏面（受光面）５ａから表面５ｂ側に向けて設けられたトレンチ５３１（本開示の「第１トレンチ」の一例）と、トレンチ５３１の内側面に設けられた絶縁膜５３２と、絶縁膜５３２を介してトレンチ５３１に埋め込まれた遮光膜５３３とを備えてもよい。遮光膜５３３は、例えばＡｌ等の金属膜でもよいし、ポリシリコン膜であってもよい。遮光膜５３３がポリシリコン膜の場合は、例えば接触界面の屈折率差により遮光機能を得ることが可能である。トレンチ５３１は、第１半導体基板５を貫通している。
第２素子分離部５４は、第１半導体基板５の裏面５ａから表面５ｂ側に向けて設けられたトレンチ５４１（本開示の「第２トレンチ」の一例）と、トレンチ５４１に埋め込まれた絶縁膜５４２とを備える。トレンチ５４１は、第１半導体基板５を貫通している。
図１９Ａは、第１半導体基板５の裏面５ａ側の構成例（変形例４）を示す平面図である。図１９Ａに示すように、第１半導体基板５の裏面５ａ側から見て、ＳＰＡＤ画素１０は、遮光膜５３３が埋め込まれた第１素子分離部５３で囲まれている。また、ＳＰＡＤ画素１０を囲む第１素子分離部５３のトレンチ５３１の幅は、ＣＩＳ画素２０を囲む第２素子分離部５４のトレンチ５４１の幅よりも広い。
このような構成であれば、第１素子分離部５３は、第１半導体基板５においてＳＰＡＤ画素１０とＣＩＳ画素２０との間を遮光することができ、ＳＰＡＤ画素１０及びＣＩＳ画素２０の一方から他方への光の入射を抑制することができるので、ノイズの低減が可能である。
図１９Ｂは、第１半導体基板５の表面５ｂ側の構成例（変形例４）を示す平面図である。図１８及び図１９Ｂに示すように、第１基板部ＦＢは、第１半導体基板５の表面５ｂ側において、ＳＰＡＤ画素１０の周囲を囲むように設けられた遮光壁ＳＷ（本開示の「遮光性の壁部」の一例）を備えてもよい。遮光壁ＳＷは、例えば第１配線５５１の一部で構成されていてもよいし、第１配線５５１と第１素子分離部５３とを接続するコンタクト（例えば、図１０に示したコンタクト５０６）で構成されていてもよいし、これらの組み合わせで構成されていてもよい。また、遮光壁ＳＷは、第１配線５５１や上記のコンタクトとは別に設けられる遮光部材で構成されていてもよい。遮光壁ＳＷは、第１素子分離部５３の遮光膜５３３と接していてもよい。
このような構成であれば、遮光壁ＳＷは、第１配線層５５においてＳＰＡＤ画素１０とＣＩＳ画素２０との間を遮光することができる。遮光壁ＳＷは、第１配線層５５を介して、ＳＰＡＤ画素１０及びＣＩＳ画素２０の一方から他方へ光が回り込むことを抑制することができるので、ノイズの低減が可能である。
なお、図１９Ｂでは、遮光壁ＳＷがライン状に配置されている場合を示しているが、これはあくまで一例である。遮光壁ＳＷは狭い間隔でドット状に配置されていてもよい。
（変形例５）
図２０は、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例５）を示す断面図である。図２０に示すように、第１基板部ＦＢにおいて、第１素子分離部５３は、第１半導体基板５を貫通していなくてもよい。変形例４では、第１素子分離部５３のトレンチ５３１は、第１半導体基板５の裏面５ａから、裏面５ａと表面５ｂとの間の途中の位置まで形成されている。トレンチ５３１の底面は、第１半導体基板５の裏面５ａと表面５ｂとの間に位置し、表面５ｂには達していない。
変形例５では、ＳＰＡＤ画素１０の増倍領域（すなわち、Ｎ型半導体領域５０１とＰ型半導体領域５０２とのＰＮ接合面）よりも、トレンチ５３１の底面の方が、第１半導体基板５の表面５ｂ（すなわち、受光面の反対側）に近いほうが好ましい。これにより、ＳＰＡＤ画素１０の増倍領域を周囲のＣＩＳ画素２０から遮光することが容易となり、ＳＰＡＤ画素１０のノイズの低減が可能となる。
（変形例６）
図２１は、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例６）を示す断面図である。図２１に示すように、第１基板部ＦＢにおいて、第１素子分離部５３のトレンチ５３１は、第１半導体基板５の表面５ｂから裏面５ａに向けて形成されていてもよい。この場合は、第１半導体基板５の表面５ｂ側は裏面５ａ側よりもサイドエッチングが進行するため、表面５ｂ側は裏面５ａ側よりも、トレンチ５３１の開口径が大きくなる。トレンチ５３１は、第１半導体基板５を貫通している。このような構成であっても、センサ装置１００は、画素の微細化が可能である。
（変形例７）
図２２は、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例７）を示す断面図である。図２２に示すように、第１素子分離部５３のトレンチ５３１が、第１半導体基板５の表面５ｂから裏面５ａに向けて形成されている場合においても、トレンチ５３１は第１半導体基板５を貫通していなくてもよい。トレンチ５３１の底面は、第１半導体基板５の表面５ｂと裏面５ａとの間に位置し、裏面５ａには達していない。このような構成であっても、センサ装置１００は、画素の微細化が可能である。
また、変形例７では、ＳＰＡＤ画素１０の増倍領域（すなわち、Ｎ型半導体領域５０１とＰ型半導体領域５０２とのＰＮ接合面）よりも、トレンチ５３１の底面の方が、第１半導体基板５の裏面５ａ（すなわち、受光面側）に近いほうが好ましい。これにより、ＳＰＡＤ画素１０の増倍領域を周囲のＣＩＳ画素２０から遮光することが容易となり、ＳＰＡＤ画素１０のノイズの低減が可能となる。
（変形例８）
図２３は、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例８）を示す断面図である。図２３に示すように、互いに隣り合う一方のＣＩＳ画素２０と他方のＣＩＳ画素２０との間に配置される第２素子分離部５４は、遮光膜が埋め込まれた構造であってもよい。例えば、第２素子分離部５４は、第１半導体基板５の裏面（受光面）５ａから表面５ｂ側に向けて設けられたトレンチ５４１（本開示の「第２トレンチ」の一例）と、トレンチ５４１の内側面に設けられた絶縁膜５４２と、絶縁膜５４２を介してトレンチ５４１に埋め込まれた遮光膜５４３とを備えてもよい。遮光膜５４３は、例えばＡｌ等の金属膜でもよいし、ポリシリコン膜であってもよい。遮光膜５４３がポリシリコン膜の場合は、例えば接触界面の屈折率差により遮光機能を得ることが可能である。
＜実施形態２＞
次に、本開示の実施形態２として、センサ装置１００の製造方法を説明する。センサ装置１００は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置、スパッタ装置、熱酸化装置を含む）、露光装置、エッチング装置、ＣＭＰ装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
図２４Ａから図２４Ｆは、本開示の実施形態２に係るセンサ装置１００の製造方法を工程順に示す断面図である。図２４Ａに示すように、製造装置は、第１半導体基板５の表面５ｂ側に、ＳＰＡＤ画素１０とＣＩＳ画素２０とを形成する。また、製造装置は、第１半導体基板５の表面５ｂ側に、ＳＰＡＤ画素１０とＣＩＳ画素２０の各ゲート電極等を形成する。次に、図２４Ｂに示すように、製造装置は、第１半導体基板５の表面５ｂ上に第１配線層５５を形成する。次に、図２４Ｃに示すように、製造装置は、第１配線層５５の最上層配線となる、Ｃｕ－Ｃｕ接続用の端子を形成する。
次に、図２４Ｄに示すように、製造装置は、第２半導体基板６に、ＳＰＡＤ回路２１０びＣＩＳ回路２２０を含むロジック回路を形成する。次に、製造装置は、第２半導体基板６の表面６ａ上に第２配線層６５を形成する。次に、図２４Ｅに示すように、製造装置は、第２配線層６５の最上層配線となる、Ｃｕ－Ｃｕ接続用の端子を形成する。
次に、図２４Ｆに示すように、製造装置は、第１半導体基板５の表面５ｂと第２半導体基板６の表面６ａとを向かい合わせ、この状態で、第１基板部ＦＢと第２基板部ＳＢとを貼り合わせる。これにより、第１層間絶縁膜５５３と第２層間絶縁膜６５３とが接合されるとともに、第１配線層５５の最上層に位置する端子と、第２配線層６５の最上層に位置する端子とがＣｕ－Ｃｕ接合される。
次に、製造装置は、第１半導体基板５の裏面５ａにＣＭＰ処理を施して、第１半導体基板５を所望の厚さまで薄肉化する。その後、製造装置は、第１半導体基板５の裏面５ａ上にカラーフィルタＣＦと、マイクロレンズアレイＭＬＡとを取り付ける。以上の工程を経て、センサ装置１００が完成する。
＜実施形態３＞
図２５は、本開示の実施形態３に係るセンサ装置１００Ａの構成例を示す断面図である。図２５に示すように、実施形態３に係るセンサ装置１００は、第２基板部ＳＢを挟んで第１基板部ＦＢの反対側に配置される第３基板部ＴＢ、をさらに備える。第３基板部ＴＢは第３半導体基板７を有する。第３半導体基板７は、例えばシリコン基板である。
第１基板部ＦＢの第１半導体基板５と第２基板部ＳＢの第２半導体基板６は、第２半導体基板６に設けられたシリコン貫通電極ＴＳＶを介して接続されている。また、第２半導体基板６と第３半導体基板７は、第２半導体基板６に設けられた第２配線層６５と、第３半導体基板７に設けられた第３配線層７５とを介してＣｕ－Ｃｕ接合されている。
この例においても、第１半導体基板５に、ＳＰＡＤ画素１０（例えば、図４Ａ参照）及びＣＩＳ画素２０（例えば、図４Ａ参照）が設けられている。ＳＰＡＤ画素１０及びＣＩＳ画素２０が配置された画素領域５１（例えば、図４Ａ参照）の直下には、第２半導体基板６に設けられたＳＰＡＤ回路２１０（図４Ｂ参照）が配置されている。また、ＣＩＳ回路２２０（例えば、図４Ｂ参照）は、第２半導体基板６のうち、第１半導体基板５の周辺領域５２の直下に位置する部分に配置されている。第３半導体基板７には、例えばロジック回路が設けられている。
このような構成であっても、画素領域５１の直下にはＳＰＡＤ回路２１０が配置され、周辺領域５２の直下にはＣＩＳ回路２２０が配置されるため、センサ装置１００は、画素の微細化が可能である。
また、第２半導体基板６には、ＳＰＡＤ回路２１０の全部ではなく、ＳＰＡＤ回路２１０の一部が配置されていてもよい。第３半導体基板７には、ロジック回路のほかに、ＳＰＡＤ回路２１０の他の一部が配置されていてもよい。この場合、ＳＰＡＤ回路２１０の一部は高電圧が印加される回路（以下、高電圧回路）であり、ＳＰＡＤ回路２１０の他の一部は低電圧が印加される回路（以下、低電圧回路）であってもよい。
図２６Ａは、本開示の実施形態３に係るＣＩＳ画素２０の配置例を示す回路図である。図２６Ａに示すように、ＣＩＳ画素２０のうち、ＰＮフォトダイオード３１と転送トランジスタ３２は第１半導体基板５の画素領域５１に配置されている。ＣＩＳ画素２０のうち、増幅トランジスタ３４、選択トランジスタ３５、リセットトランジスタ３６は、第２半導体基板６の第２回路領域６２に配置されている。
図２６Ｂは、本開示の実施形態３に係るＳＰＡＤ画素１０及びＳＰＡＤ回路２１０の配置例を示す回路図である。図２６Ｂに示すように、ＳＰＡＤ画素１０は第１半導体基板５の画素領域５１に配置されている。ＡＦＥ回路２１１は、第２半導体基板６の第１回路領域６１に配置されている。ＴＤＣ回路２１２は、第３半導体基板７に配置されている。ＡＦＥ回路２１１は、ＳＰＡＤ回路２１０の一部であり、高電圧回路である。ＴＤＣ回路２１２は、ＳＰＡＤ回路２１０の他の一部であり、低電圧回路である。
これにより、第２半導体基板６に低電圧回路を形成しないで済むため、第２半導体基板６に高電圧回路と低電圧回路とを形成する場合と比べて、第２半導体基板６の製造工程の短縮が可能であり、第２半導体基板６の製造コストの低減が可能である。また、高電圧回路と比べて、低電圧回路は配線幅が小さい。このため、第３半導体基板７では、低電圧回路とロジック回路とを同一のデザインルールで形成することが可能である。低電圧回路とロジック回路とを同一の製造プロセスで並行して形成することが可能であるため、第３半導体基板７の製造コストの増大を抑制可能である。以上から、センサ装置１００Ａの製造コストを低減できる可能性がある。
（変形例１）
図２７は、本開示の実施形態３に係るＳＰＡＤ画素１０及びＳＰＡＤ回路２１０の配置例（変形例１）を示す回路図である。図２７に示すように、ＳＰＡＤ画素１０とＳＰＡＤ回路との間には、抵抗素子Ｒが配置されていてもよい。抵抗素子Ｒは、例えばポリシリコンで構成されている。抵抗素子Ｒは、例えば第２半導体基板６に設けられている。抵抗素子Ｒはクエンチング抵抗として、急な電流変化を抑える役割を担う。
図２８は、本開示の実施形態３に係るＳＰＡＤ画素１０及びＳＰＡＤ回路２１０の配置例（変形例２）を示す回路図である。図２８に示すように、ＳＰＡＤ画素１０とＳＰＡＤ回路との間に配置される抵抗素子Ｒは、第１半導体基板５に設けられていてもよい。
（その他の実施形態）
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）
第１基板部と
前記第１基板部に接合される第２基板部と、を備え、
前記第１基板部は、
第１半導体基板と、
前記第１半導体基板に設けられ、ＳＰＡＤ画素と複数の可視光画素とがアレイ状に混在する画素領域と、を有し、
前記第２基板部は、
前記第１半導体基板と向かい合う第２半導体基板と、
前記第２半導体基板に設けられ、前記ＳＰＡＤ画素に接続されるＳＰＡＤ回路と、
前記第２半導体基板に設けられ、前記複数の可視光画素に接続される可視光画素回路と、を有するセンサ装置。
（２）
前記第２半導体基板は、
前記第１半導体基板と前記第２半導体基板とが向かい合う方向において、前記画素領域と位置が重なる第１回路領域と、
前記第１回路領域の周囲に位置し、前記第１半導体基板と前記第２半導体基板とが向かい合う方向において、前記画素領域とは位置が重ならない第２回路領域と、を有し、
前記第１回路領域に前記ＳＰＡＤ回路が配置され、
前記第２回路領域に前記可視光画素回路が配置される、前記（１）に記載のセンサ装置。
（３）
前記第１基板部は、
前記第１半導体基板において前記第２半導体基板と向かい合う面側に設けられた第１配線層、を有し、
前記第２基板部は、
前記第２半導体基板において前記第１半導体基板と向かい合う面側に設けられた第２配線層と、を有し、
前記第１配線層は、
前記ＳＰＡＤ画素に接続する第１配線と、
前記複数の可視光画素に接続する第２配線と、を有し、
前記第２配線層は、
前記ＳＰＡＤ回路に接続する第３配線と、
前記可視光画素回路に接続する第４配線と、を有し、
前記ＳＰＡＤ画素と前記ＳＰＡＤ回路は、前記第１配線及び前記第３配線を介して互いに接続され、
前記複数の可視光画素と前記可視光画素回路は、前記第２配線及び前記第４配線を介して互いに接続される、前記（２）に記載のセンサ装置。
（４）
前記第１配線層は第１層間絶縁膜を有し、
前記第２配線層は、前記第１層間絶縁膜に接合される第２層間絶縁膜を有し、
前記第１層間絶縁膜と前記第２層間絶縁膜との接合面において、前記第１配線と前記第３配線とがＣｕ－Ｃｕ接合され、かつ、前記第２配線と前記第４配線とがＣｕ－Ｃｕ接合されている、前記（３）に記載のセンサ装置。
（５）
前記第１半導体基板は、
前記ＳＰＡＤ画素と前記可視光画素との間に位置する第１素子分離部と、
前記複数の可視光画素のうち、互いに隣り合う一方の可視光画素と他方の可視光画素との間に位置する第２素子分離部と、を有し、
前記第１素子分離部は、前記第１半導体基板に設けられた第１トレンチを有し、
前記第２素子分離部は、前記第１半導体基板に設けられた第２トレンチを有する、前記（１）から（４）のいずれか１項に記載のセンサ装置。
（６）
前記第１素子分離部は、
前記第１トレンチ内に配置される遮光膜、をさらに有する前記（５）に記載のセンサ装置。
（７）
前記第１トレンチは、前記第２トレンチよりも幅が広い、前記（５）又は（６）に記載のセンサ装置。
（８）
前記第１基板部は、
前記第１半導体基板において前記第２半導体基板と向かい合う面側に設けられ、前記ＳＰＡＤ画素を囲む遮光性の壁部をさらに有する、前記（１）から（７）のいずれか１項に記載のセンサ装置。
（９）
前記画素領域には、前記ＳＰＡＤ画素が複数配置されており、
前記第２半導体基板には、前記複数のＳＰＡＤ画素に対応して複数の前記ＳＰＡＤ回路が配置されている、前記（１）から（８）のいずれか１項に記載のセンサ装置。
（１０）
前記複数のＳＰＡＤ画素は、第１方向と、前記第１方向と直交する第２方向とにそれぞれ一定の間隔で配置されており、
前記ＳＰＡＤ画素の前記第１方向における配置間隔を第１ピッチ長とし、前記ＳＰＡＤ画素の前記第２方向における配置間隔を第２ピッチ長とすると、
１つの前記ＳＰＡＤ回路の面積は、前記第１ピッチ長と前記第２ピッチ長との積以下の大きさである、前記（９）に記載のセンサ装置。
（１１）
前記第１半導体基板を挟んで前記第２半導体基板の反対側に配置されるレンズ体と、
前記ＳＰＡＤ画素と前記レンズ体との間に配置される光学フィルタと、を備え、
前記光学フィルタは、予め設定された波長の光を透過し、前記予め設定された波長以外の光は遮断する前記（１）から（１０）のいずれか１項に記載のセンサ装置。
（１２）
前記第２基板部を挟んで前記第１基板部の反対側に配置される第３基板部、をさらに備え、
前記第３基板部は第３半導体基板を有し、
前記第２半導体基板には、前記ＳＰＡＤ回路の一部が配置され、
前記第３半導体基板には、前記ＳＰＡＤ回路の他の一部が配置される、前記（１）から（１１）のいずれか１項に記載のセンサ装置。
（１３）
前記ＳＰＡＤ回路の一部は高電圧が印加される回路であり、
前記ＳＰＡＤ回路の他の一部は低電圧が印加される回路である、前記（１２）に記載のセンサ装置。
１ 撮像部
２ 測距部
５ 第１半導体基板
５ａ 裏面（受光面）
５ｂ、６ａ 表面
６ 第２半導体基板
７ 第３半導体基板
１０ ＳＰＡＤ画素
１３ 垂直駆動回路
１４ カラム信号処理回路
１５ 水平駆動回路
１６ 出力回路
１７ 制御回路
２０ ＣＩＳ画素
２２ 水平信号線
２３ 垂直信号線
２４ データ出力信号線
３０ 読出回路
３１ ＰＮフォトダイオード
３２ 転送トランジスタ
３３ フローティングディフュージョン
３４ 増幅トランジスタ
３５ 選択トランジスタ
３６ リセットトランジスタ
５１ 画素領域
５２ 周辺領域
５３ 第１素子分離部
５４ 第２素子分離部
５５ 第１配線層
６１ 第１回路領域
６２ 第２回路領域
６５ 第２配線層
７５ 第３配線層
１００、１００Ａ センサ装置
１０１ 測距処理部
１０２ 画素制御部
１０３ 全体制御部
１０４ クロック生成部
１０６ インタフェース（Ｉ／Ｆ）
１０６ インタフェース
１１０ 変換部
１１１ 生成部
１１２ 信号処理部
２１０ ＳＰＡＤ回路
２１１ ＡＦＥ回路
２１２ ＴＤＣ回路
２１３ Ｈｉｓｔｇｒａｍ回路
２１４ Ｏｕｔｐｕｔ部
２２０ ＣＩＳ回路
２２１ 第１ＣＩＳ回路
２２２ 第２ＣＩＳ回路
５０１ Ｎ型半導体領域
５０２ Ｐ型半導体領域
５０３ ウェル層
５０４ コンタクト
５０５ アノード
５０６ コンタクト
５０７ａ ホール蓄積領域
５０８ 分離領域
５３１、５４１ トレンチ
５３２、５４２ 絶縁膜
５３３、５４３ 遮光膜
５５１ 第１配線
５５２ 第２配線
５５３ 第１層間絶縁膜
６５１ 第３配線
６５２ 第４配線
６５３ 第２層間絶縁膜
２１１１ ｑｕｅｎｃｈ回路
２１１２ インバータ回路
ＣＦ カラーフィルタ
ＦＢ 第１基板部
Ｊ１ 第１接合部
Ｊ２ 第２接合部
ＭＬ１ マイクロレンズ
ＭＬ２ マイクロレンズ
ＭＬＡ マイクロレンズアレイ
Ｒ 抵抗素子
ＲＳＴ リセット信号
ＳＢ 第２基板部
ＳＥＬ 選択信号
ＳＷ 遮光壁
ＴＢ 第３基板部
ＴＲＧ 転送信号
ＴＳＶ シリコン貫通電極
Ｖｄｄ ドレイン電源

Claims (13)

  1. 第１基板部と
    前記第１基板部に接合される第２基板部と、を備え、
    前記第１基板部は、
    第１半導体基板と、
    前記第１半導体基板に設けられ、ＳＰＡＤ画素と複数の可視光画素とがアレイ状に混在する画素領域と、を有し、
    前記第２基板部は、
    前記第１半導体基板と向かい合う第２半導体基板と、
    前記第２半導体基板に設けられ、前記ＳＰＡＤ画素に接続されるＳＰＡＤ回路と、
    前記第２半導体基板に設けられ、前記複数の可視光画素に接続される可視光画素回路と、を有するセンサ装置。
  2. 前記第２半導体基板は、
    前記第１半導体基板と前記第２半導体基板とが向かい合う方向において、前記画素領域と位置が重なる第１回路領域と、
    前記第１回路領域の周囲に位置し、前記第１半導体基板と前記第２半導体基板とが向かい合う方向において、前記画素領域とは位置が重ならない第２回路領域と、を有し、
    前記第１回路領域に前記ＳＰＡＤ回路が配置され、
    前記第２回路領域に前記可視光画素回路が配置される、請求項１に記載のセンサ装置。
  3. 前記第１基板部は、
    前記第１半導体基板において前記第２半導体基板と向かい合う面側に設けられた第１配線層、を有し、
    前記第２基板部は、
    前記第２半導体基板において前記第１半導体基板と向かい合う面側に設けられた第２配線層と、を有し、
    前記第１配線層は、
    前記ＳＰＡＤ画素に接続する第１配線と、
    前記複数の可視光画素に接続する第２配線と、を有し、
    前記第２配線層は、
    前記ＳＰＡＤ回路に接続する第３配線と、
    前記可視光画素回路に接続する第４配線と、を有し、
    前記ＳＰＡＤ画素と前記ＳＰＡＤ回路は、前記第１配線及び前記第３配線を介して互いに接続され、
    前記複数の可視光画素と前記可視光画素回路は、前記第２配線及び前記第４配線を介して互いに接続される、請求項２に記載のセンサ装置。
  4. 前記第１配線層は第１層間絶縁膜を有し、
    前記第２配線層は、前記第１層間絶縁膜に接合される第２層間絶縁膜を有し、
    前記第１層間絶縁膜と前記第２層間絶縁膜との接合面において、前記第１配線と前記第３配線とがＣｕ－Ｃｕ接合され、かつ、前記第２配線と前記第４配線とがＣｕ－Ｃｕ接合されている、請求項３に記載のセンサ装置。
  5. 前記第１半導体基板は、
    前記ＳＰＡＤ画素と前記可視光画素との間に位置する第１素子分離部と、
    前記複数の可視光画素のうち、互いに隣り合う一方の可視光画素と他方の可視光画素との間に位置する第２素子分離部と、を有し、
    前記第１素子分離部は、前記第１半導体基板に設けられた第１トレンチを有し、
    前記第２素子分離部は、前記第１半導体基板に設けられた第２トレンチを有する、請求項１に記載のセンサ装置。
  6. 前記第１素子分離部は、
    前記第１トレンチ内に配置される遮光膜、をさらに有する請求項５に記載のセンサ装置。
  7. 前記第１トレンチは、前記第２トレンチよりも幅が広い、請求項５に記載のセンサ装置。
  8. 前記第１基板部は、
    前記第１半導体基板において前記第２半導体基板と向かい合う面側に設けられ、前記ＳＰＡＤ画素を囲む遮光性の壁部をさらに有する、請求項１に記載のセンサ装置。
  9. 前記画素領域には、前記ＳＰＡＤ画素が複数配置されており、
    前記第２半導体基板には、前記複数のＳＰＡＤ画素に対応して複数の前記ＳＰＡＤ回路が配置されている、請求項１に記載のセンサ装置。
  10. 前記複数のＳＰＡＤ画素は、第１方向と、前記第１方向と直交する第２方向とにそれぞれ一定の間隔で配置されており、
    前記ＳＰＡＤ画素の前記第１方向における配置間隔を第１ピッチ長とし、前記ＳＰＡＤ画素の前記第２方向における配置間隔を第２ピッチ長とすると、
    １つの前記ＳＰＡＤ回路の面積は、前記第１ピッチ長と前記第２ピッチ長との積以下の大きさである、請求項９に記載のセンサ装置。
  11. 前記第１半導体基板を挟んで前記第２半導体基板の反対側に配置されるレンズ体と、
    前記ＳＰＡＤ画素と前記レンズ体との間に配置される光学フィルタと、を備え、
    前記光学フィルタは、予め設定された波長の光を透過し、前記予め設定された波長以外の光は遮断する請求項１に記載のセンサ装置。
  12. 前記第２基板部を挟んで前記第１基板部の反対側に配置される第３基板部、をさらに備え、
    前記第３基板部は第３半導体基板を有し、
    前記第２半導体基板には、前記ＳＰＡＤ回路の一部が配置され、
    前記第３半導体基板には、前記ＳＰＡＤ回路の他の一部が配置される、請求項１に記載のセンサ装置。
  13. 前記ＳＰＡＤ回路の一部は高電圧が印加される回路であり、
    前記ＳＰＡＤ回路の他の一部は低電圧が印加される回路である、請求項１２に記載のセンサ装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9608027B2 (en) * 2015-02-17 2017-03-28 Omnivision Technologies, Inc. Stacked embedded SPAD image sensor for attached 3D information
JP2019176335A (ja) * 2018-03-28 2019-10-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JP7084803B2 (ja) * 2018-07-06 2022-06-15 ソニーセミコンダクタソリューションズ株式会社 測距センサ及びタイムオブフライトセンサ
JP2020027884A (ja) * 2018-08-13 2020-02-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
JP2020096225A (ja) * 2018-12-10 2020-06-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
CN117116954A (zh) * 2019-03-29 2023-11-24 索尼半导体解决方案公司 固态摄像装置和电子设备

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