WO2022210064A1 - センサ装置 - Google Patents

センサ装置 Download PDF

Info

Publication number
WO2022210064A1
WO2022210064A1 PCT/JP2022/012946 JP2022012946W WO2022210064A1 WO 2022210064 A1 WO2022210064 A1 WO 2022210064A1 JP 2022012946 W JP2022012946 W JP 2022012946W WO 2022210064 A1 WO2022210064 A1 WO 2022210064A1
Authority
WO
WIPO (PCT)
Prior art keywords
spad
circuit
semiconductor substrate
pixel
pixels
Prior art date
Application number
PCT/JP2022/012946
Other languages
English (en)
French (fr)
Inventor
英信 津川
綾子 梶川
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to CN202280014376.0A priority Critical patent/CN116830270A/zh
Priority to US18/551,254 priority patent/US20240170525A1/en
Publication of WO2022210064A1 publication Critical patent/WO2022210064A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14649—Infrared imagers
    • H01L27/1465—Infrared imagers of the hybrid type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes

Definitions

  • the present disclosure relates to sensor devices.
  • the image sensor and distance sensor chips are created in separate camera modules. ⁇ The image and the distance information are matched in the data processing of the subsequent circuit. In this case, a plurality of camera modules are required, increasing the cost. In addition, the mounting area of the modules becomes large, and the optical axes are different for each module, so the parallax becomes large at a short distance, and data processing in consideration of this becomes necessary.
  • a laminated sensor has been proposed in which a chip in which SPAD (Single Photon Avaranche Diode) pixels are arranged in an array (hereinafter referred to as a SPAD array) and a logic circuit are laminated (see, for example, Patent Document 1). .
  • SPAD Single Photon Avaranche Diode
  • the size of the SPAD pixel is limited to the size of the SPAD circuit. There is a problem that miniaturization is difficult.
  • the present disclosure has been made in view of such circumstances, and aims to provide a sensor device that enables miniaturization of SPAD pixels.
  • a sensor device includes a first substrate portion and a second substrate portion bonded to the first substrate portion.
  • the first substrate section includes a first semiconductor substrate, and a pixel region provided on the first semiconductor substrate and having a mixture of SPAD pixels and a plurality of visible light pixels in an array.
  • the second substrate section includes: a second semiconductor substrate facing the first semiconductor substrate; a SPAD circuit provided on the second semiconductor substrate and connected to the SPAD pixels; provided on the second semiconductor substrate; and a visible light pixel circuit connected to the plurality of visible light pixels.
  • the sensor device can use a plurality of visible light pixels as pixels for imaging (that is, for image acquisition) and use SPAD pixels as pixels for distance measurement (that is, for acquisition of range image). can. Since the SPAD pixels and the plurality of visible light pixels are arranged in an array on the first semiconductor substrate, the sensor device can acquire the image image and the range image on the same optical axis.
  • the SPAD pixels in plan view when the size of the SPAD pixels in plan view is reduced (that is, miniaturized), an empty area is generated around the SPAD pixels corresponding to the miniaturization.
  • the SPAD pixels and a plurality of visible light pixels are mixedly arranged in an array, so that the visible light pixels can be arranged in the empty areas generated by miniaturization of the SPAD pixels. Accordingly, the SPAD pixel can be miniaturized without being restricted by the size of the SPAD circuit.
  • FIG. 1 is a block diagram showing a configuration example of a sensor device according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a block diagram illustrating a configuration example of an imaging unit according to Embodiment 1 of the present disclosure;
  • FIG. 3 is a block diagram illustrating a configuration example of a distance measurement unit according to Embodiment 1 of the present disclosure;
  • 4A is a plan view showing Configuration Example 1 of a first substrate unit according to Embodiment 1 of the present disclosure.
  • FIG. 4B is a plan view showing Configuration Example 1 of the second substrate unit according to Embodiment 1 of the present disclosure;
  • FIG. 5A is a plan view showing Configuration Example 2 of the first substrate unit according to Embodiment 1 of the present disclosure.
  • FIG. 5B is a plan view showing Configuration Example 2 of the second substrate unit according to Embodiment 1 of the present disclosure
  • FIG. FIG. 6 is a diagram showing a configuration example of a SPAD circuit located directly under the pixel area.
  • FIG. 7 is a diagram showing a connection example of a SPAD pixel, an AFE circuit and a TDC circuit, and a configuration example of the AFE circuit.
  • FIG. 8 is a flow chart showing operation examples of the SPAD circuit and the CIS circuit in the sensor device.
  • FIG. 9 is a cross-sectional view showing a configuration example of a sensor device according to Embodiment 1 of the present disclosure.
  • FIG. 10 is a cross-sectional view showing a configuration example of a SPAD pixel according to Embodiment 1 of the present disclosure.
  • FIG. 11 is a plan view showing a size example (first example) of a SPAD pixel and a SPAD circuit according to Embodiment 1 of the present disclosure.
  • FIG. 12 is a plan view showing a size example (second example) of a SPAD pixel and a SPAD circuit according to Embodiment 1 of the present disclosure.
  • FIG. 13 is a plan view showing a size example (third example) of a SPAD pixel and a SPAD circuit according to Embodiment 1 of the present disclosure.
  • FIG. 11 is a plan view showing a size example (first example) of a SPAD pixel and a SPAD circuit according to Embodiment 1 of the present disclosure.
  • FIG. 12 is a plan view showing a size example (second example) of a SPAD pixel and a SPAD circuit according to Embodiment 1 of the present disclosure
  • FIG. 14 is a plan view showing a size example (fourth example) of a SPAD pixel and a SPAD circuit according to Embodiment 1 of the present disclosure.
  • 15A is a plan view showing a configuration example (Modification 1) of a first substrate unit according to Embodiment 1 of the present disclosure
  • FIG. 15B is a plan view showing a configuration example (Modification 1) of the second substrate unit according to Embodiment 1 of the present disclosure
  • FIG. 16 is a cross-sectional view showing a configuration example (Modification 2) of the sensor device according to Embodiment 1 of the present disclosure.
  • FIG. 17 is a cross-sectional view showing a configuration example (Modification 3) of the sensor device according to Embodiment 1 of the present disclosure.
  • FIG. 18 is a cross-sectional view showing a configuration example (Modification 4) of the first substrate unit according to Embodiment 1 of the present disclosure.
  • FIG. 19A is a plan view showing a configuration example (Modification 4) of the rear surface side of the first semiconductor substrate.
  • FIG. 19B is a plan view showing a configuration example (Modification 4) of the surface side of the first semiconductor substrate.
  • FIG. 20 is a cross-sectional view showing a configuration example (Modification 5) of the first substrate unit according to Embodiment 1 of the present disclosure.
  • FIG. 21 is a cross-sectional view showing a configuration example (Modification 6) of the first substrate unit according to Embodiment 1 of the present disclosure.
  • FIG. 22 is a cross-sectional view showing a configuration example (Modification 7) of the first substrate unit according to Embodiment 1 of the present disclosure.
  • FIG. 23 is a cross-sectional view showing a configuration example (Modification 7) of the first substrate unit according to Embodiment 1 of the present disclosure.
  • 24A is a cross-sectional view showing a method for manufacturing a sensor device according to Embodiment 2 of the present disclosure in order of steps.
  • FIG. FIG. 24B is a cross-sectional view showing the manufacturing method of the sensor device according to the second embodiment of the present disclosure in order of steps.
  • FIG. 24C is a cross-sectional view showing the manufacturing method of the sensor device according to the second embodiment of the present disclosure in order of steps.
  • FIG. 24D is a cross-sectional view showing the manufacturing method of the sensor device according to the second embodiment of the present disclosure in order of steps.
  • FIG. 24E is a cross-sectional view showing the manufacturing method of the sensor device according to the second embodiment of the present disclosure in order of steps.
  • FIG. 24F is a cross-sectional view showing the manufacturing method of the sensor device according to the second embodiment of the present disclosure in order of steps.
  • FIG. 25 is a cross-sectional view showing a configuration example of a sensor device according to Embodiment 3 of the present disclosure.
  • FIG. 26A is a circuit diagram showing an arrangement example of CIS pixels according to Embodiment 3 of the present disclosure.
  • FIG. 26B is a circuit diagram showing an arrangement example of CIS pixels according to Embodiment 3 of the present disclosure.
  • FIG. 27 is a circuit diagram showing an arrangement example (Modification 1) of SPAD pixels and SPAD circuits according to Embodiment 3 of the present disclosure.
  • FIG. 28 is a circuit diagram illustrating an arrangement example (Modification 2) of SPAD pixels and SPAD circuits according to Embodiment 3 of the present disclosure.
  • the X-axis direction and the Y-axis direction are examples of the "first direction” and the "second direction” of the present disclosure, respectively, and are parallel to the back surface (light-receiving surface) 5a of the first semiconductor substrate 5.
  • the X-axis direction and the Y-axis direction may also be referred to as horizontal directions.
  • the Z-axis direction is a direction perpendicular to the back surface 5 a of the first semiconductor substrate 5 .
  • the Z-axis direction is also the thickness direction of the sensor device 100 .
  • the X-axis direction, Y-axis direction and Z-axis direction are orthogonal to each other.
  • FIG. 1 is a block diagram showing a configuration example of a sensor device 100 according to Embodiment 1 of the present disclosure.
  • a sensor device 100 according to Embodiment 1 of the present disclosure includes an imaging unit 1 and a distance measuring unit 2, and a plurality of CIS pixels 20 (CIS: CMOS Image Sensor, this An example of the disclosed “visible light pixel”) and one or more SPAD pixels 10 included in the distance measurement unit 2 are arranged in the same pixel region 51 .
  • CIS CMOS Image Sensor
  • FIG. 2 is a block diagram showing a configuration example of the imaging unit 1 according to Embodiment 1 of the present disclosure.
  • the imaging unit 1 includes a plurality of CIS pixels 20 provided in a pixel region 51, a vertical drive circuit 13, a column signal processing circuit 14, a horizontal drive circuit 15, an output circuit 16, and a control circuit 17.
  • Prepare. CIS pixels 20 detect visible light.
  • the CIS pixel 20 is a light receiving area that receives visible light condensed by an optical system (not shown).
  • a plurality of CIS pixels 20 are arranged in a matrix.
  • the plurality of CIS pixels 20 are connected to the vertical drive circuit 13 for each row via horizontal signal lines 22 and are connected to the column signal processing circuit 14 for each column via vertical signal lines 23 .
  • the plurality of CIS pixels 20 each output a pixel signal whose level corresponds to the amount of visible light received. An image of the subject is constructed from these pixel signals.
  • the vertical drive circuit 13 supplies a drive signal for driving (transferring, selecting, resetting, etc.) each of the CIS pixels 20 to the CIS pixels 20 via a horizontal signal line 22 in sequence for each row of the plurality of CIS pixels 20 .
  • supply to The column signal processing circuit 14 performs CDS (Correlated Double Sampling) processing on the pixel signals output from the plurality of CIS pixels 20 via the vertical signal line 23, thereby AD-converting the pixel signals. and remove the reset noise.
  • CDS Correlated Double Sampling
  • the horizontal driving circuit 15 sequentially supplies the column signal processing circuit 14 with a driving signal for outputting the pixel signal from the column signal processing circuit 14 to the data output signal line 24 for each column of the plurality of CIS pixels 20 .
  • the output circuit 16 amplifies the pixel signal supplied from the column signal processing circuit 14 via the data output signal line 24 at the timing according to the driving signal of the horizontal driving circuit 15, and outputs it to the subsequent signal processing circuit.
  • the control circuit 17 controls driving of each block inside the imaging unit 1 . For example, the control circuit 17 generates a clock signal according to the driving cycle of each block and supplies it to each block.
  • the CIS pixel 20 includes a PN photodiode 31 that photoelectrically converts visible light, a transfer transistor 32, a floating diffusion 33, an amplification transistor 34, a selection transistor 35, and a reset transistor 36.
  • the transfer transistor 32 , floating diffusion 33 , amplification transistor 34 , selection transistor 35 , and reset transistor 36 constitute a readout circuit 30 that reads out charges (pixel signals) photoelectrically converted by the PN photodiode 31 .
  • the PN photodiode 31 is a photoelectric conversion unit that converts incident visible light into charges by photoelectric conversion and accumulates the charges.
  • the transfer transistor 32 is driven according to the transfer signal TRG supplied from the vertical drive circuit 13 , and when the transfer transistor 32 is turned on, the charge accumulated in the PN photodiode 31 is transferred to the floating diffusion 33 .
  • the floating diffusion 33 is a floating diffusion region having a predetermined storage capacity connected to the gate electrode of the amplification transistor 34 and temporarily stores charges transferred from the PN photodiode 31 .
  • the amplification transistor 34 outputs a pixel signal having a level corresponding to the charge accumulated in the floating diffusion 33 (that is, the potential of the floating diffusion 33) to the vertical signal line 23 via the selection transistor 35. That is, with the configuration in which the floating diffusion 33 is connected to the gate electrode of the amplification transistor 34, the floating diffusion 33 and the amplification transistor 34 amplify the charge generated in the PN photodiode 31 and convert the pixel signal to a level corresponding to the charge. It functions as a converter that converts.
  • the selection transistor 35 is driven according to the selection signal SEL supplied from the vertical drive circuit 13 , and when the selection transistor 35 is turned on, the pixel signal output from the amplification transistor 34 can be output to the vertical signal line 23 .
  • the reset transistor 36 is driven according to the reset signal RST supplied from the vertical drive circuit 13. When the reset transistor 36 is turned on, the charges accumulated in the floating diffusion 33 are discharged to the drain power supply Vdd, and the floating diffusion 33 is reset.
  • the CIS pixels 20 arranged in an array are mixed with blank areas.
  • SPAD pixels 10 are arranged in this blank area.
  • FIG. 3 is a block diagram showing a configuration example of the distance measurement unit 2 according to Embodiment 1 of the present disclosure.
  • the distance measuring unit 2 is a device that performs direct distance measurement by, for example, ToF (Time of Flight), and measures the distance from the time it takes for the light emitted from an external light source (not shown) to be reflected and returned. It is a device that calculates.
  • the distance measurement unit 2 includes one or more SPAD pixels 10 arranged in a pixel region 51, a distance measurement processing unit 101, a pixel control unit 102, an overall control unit 103, and a clock generator.
  • a unit 104 and an interface (I/F) 106 are included.
  • the SPAD pixels 10 detect, for example, infrared rays as monitor light. These SPAD pixels 10, distance measurement processing section 101, pixel control section 102, overall control section 103, clock generation section 104 and I/F 106 are arranged on a laminated substrate in which a plurality of semiconductor substrates are laminated.
  • the overall control section 103 controls the overall operation of the distance measuring section 2 according to, for example, a preinstalled program. Further, the general control unit 103 can also execute control according to an external control signal supplied from the outside.
  • the clock generation unit 104 generates one or more clock signals used within the distance measurement unit 2 based on a reference clock signal supplied from the outside.
  • the operation of the SPAD pixel 10 is controlled by the pixel control unit 102 according to instructions from the overall control unit 103 .
  • the pixel controller 102 can control a single SPAD pixel 10 or each block including a plurality of SPAD pixels 10 .
  • the ranging processing unit 101 includes a conversion unit 110 , a generation unit 111 and a signal processing unit 112 .
  • a pixel signal read from each SPAD pixel 10 is supplied to the conversion unit 110 .
  • pixel signals are asynchronously read from each SPAD pixel 10 and supplied to the conversion unit 110 . That is, the pixel signal is read out and output from each SPAD pixel 10 according to the timing at which each SPAD pixel 10 receives light.
  • the conversion unit 110 converts the pixel signal output from each SPAD pixel 10 into digital information. That is, the pixel signal output from each SPAD pixel 10 is output at the timing when the SPAD pixel 10 corresponding to the pixel signal receives light.
  • the conversion unit 110 converts the pixel signal output from the SPAD pixel 10 into time information indicating the timing.
  • the generation unit 111 generates a histogram based on time information obtained by converting the pixel signal by the conversion unit 110 .
  • the signal processing unit 112 performs predetermined arithmetic processing based on the histogram data generated by the generating unit 111, and calculates distance information, for example.
  • the signal processing unit 112 creates curve approximation of the histogram based on the histogram data generated by the generating unit 111 .
  • the signal processing unit 112 can detect the peak of the curve approximated by this histogram, and obtain the distance based on the detected peak.
  • the signal processing unit 112 can filter the curve approximated by the histogram when performing curve approximation of the histogram. For example, the signal processing unit 112 can suppress noise components by applying low-pass filter processing to the histogram-approximated curve.
  • the distance information obtained by the signal processing unit 112 is supplied to the interface 106.
  • the interface 106 outputs the distance information supplied from the signal processing unit 112 to the outside as output data.
  • MIPI Mobile Industry Processor Interface
  • MIPI Mobile Industry Processor Interface
  • the distance information obtained by the signal processing unit 112 is output to the outside via the interface 106 in the above description, it is not limited to this example. That is, the histogram data generated by the generation unit 111 may be output from the interface 106 to the outside.
  • the histogram data output from the interface 106 is supplied to, for example, an external information processing device and processed as appropriate.
  • each function of the distance measurement processing unit 101 shown in FIG. 3 is executed by the SPAD circuit 210, which will be described later.
  • the relationship between each function of the distance measurement processing unit 101 and the SPAD circuit 210 will be described later with reference to FIG. 5A.
  • FIG. 4A is a plan view showing Configuration Example 1 of the first substrate portion FB according to Embodiment 1 of the present disclosure.
  • the first substrate portion FB includes a first semiconductor substrate 5, a pixel region 51 provided on the first semiconductor substrate 5, and a peripheral region 52 provided on the first semiconductor substrate 5. have.
  • a peripheral region 52 is located around the pixel region 51 .
  • SPAD pixels 10 and a plurality of CIS pixels 20 are mixedly arranged in an array in a pixel region 51 .
  • the SPAD pixels 10 and the CIS pixels 20 are not arranged in the peripheral area 52 .
  • FIG. 4A shows the peripheral area 52 relatively large with respect to the pixel area 51, this is only an example.
  • the peripheral area 52 may be sufficiently smaller than the pixel area 51 .
  • FIG. 4B is a plan view showing Configuration Example 1 of the second substrate portion SB according to Embodiment 1 of the present disclosure.
  • the second substrate portion SB includes a second semiconductor substrate 6, a first circuit region 61 provided on the second semiconductor substrate 6, and a second circuit region provided on the second semiconductor substrate 6. 62 and .
  • a second circuit region 62 is positioned around the first circuit region 61 .
  • a SPAD circuit 210 connected to the SPAD pixel 10 is arranged in the first circuit region 61 .
  • a CIS circuit 220 (an example of a “visible light pixel circuit” in the present disclosure) connected to a plurality of CIS pixels 20 is arranged in the second circuit region 62 .
  • the CIS circuit 220 has a first CIS circuit 221 and a second CIS circuit 222 .
  • the first CIS circuit 221 includes the vertical drive circuit 13, horizontal drive circuit 15 and control circuit 17 shown in FIG.
  • the second CIS circuit 222 includes the column signal processing circuit 14 and the output circuit 16 shown in FIG.
  • the second substrate portion SB is joined to the first substrate portion FB.
  • the pixel region 51 of the first substrate portion FB and the first circuit region 61 of the second substrate portion SB are arranged in the direction in which the first semiconductor substrate 5 and the second semiconductor substrate 6 face each other (for example, the Z-axis direction). facing each other in Assuming that the light receiving surface of the pixel region 51 faces upward, the first circuit region 61 is positioned directly below the pixel region 51 .
  • a SPAD circuit 210 arranged in the first circuit region 61 is located directly below the pixel region 51 .
  • the peripheral region 52 of the first substrate portion FB and the second circuit region 62 of the second substrate portion SB are separated from each other in the Z-axis direction by facing each other.
  • the second circuit region 62 is positioned directly below the peripheral region 52 .
  • the CIS circuit 220 arranged in the second circuit area 62 is located directly below the peripheral area 52 .
  • the CIS circuit 220 is not positioned directly below the pixel region 51 .
  • the sensor device 100 according to Embodiment 1 of the present disclosure may include a plurality of SPAD pixels 10 in the pixel region 51 of the first semiconductor substrate 5.
  • FIG. 5A is a plan view showing Configuration Example 2 of the first substrate portion FB according to Embodiment 1 of the present disclosure.
  • a plurality of SPAD pixels 10 and a plurality of CIS pixels 20 may be mixedly arranged in an array. Also in this case, the SPAD pixels 10 and the CIS pixels 20 are not arranged in the peripheral region 52 of the first semiconductor substrate 5 .
  • the size of the SPAD pixel 10 in a plan view (that is, the pixel area) is 16 times the pixel area of the CIS pixel 20 (4 times the length in the X-axis direction and 4 times the length in the Y-axis direction). ), but this is just an example.
  • the pixel area of the SPAD pixel 10 is four times the pixel area of the CIS pixel 20 (twice the length in the X-axis direction and twice the length in the Y-axis direction), good.
  • FIG. 5B is a plan view showing Configuration Example 2 of the second substrate portion SB according to Embodiment 1 of the present disclosure.
  • a plurality of SPAD circuits 210 may be arranged in the first circuit area 61 of the second semiconductor substrate 6 .
  • a plurality of SPAD circuits 210 are arranged corresponding to the plurality of SPAD pixels 10 shown in FIG. 5A.
  • One SPAD circuit 210 corresponding to one SPAD pixel 10 is arranged directly below one SPAD pixel 10 .
  • a CIS circuit 220 is located directly below the peripheral region 52 shown in FIG. 5A.
  • FIG. 6 is a diagram showing a configuration example of the SPAD circuit 210 located directly below the pixel region 51.
  • the SPAD circuit 210 has an AFE (Analog Front End) circuit 211 , a TDC (Time to Digital Converter) circuit 212 , a Histogram circuit 213 and an Output section 214 .
  • the SPAD circuit 210 executes at least part of each function of the distance measurement processing section 101 .
  • the AFE circuit 211 converts the pixel signal output from each SPAD pixel 10 into digital information as part of the function of the conversion unit 110 of the distance measurement processing unit 101 shown in FIG.
  • the TDC circuit 212 converts the digital information output from the AFE circuit 211 into time information as another part of the functions of the conversion section 110 .
  • the Histgram circuit 213 generates a histogram based on the time information output from the TDC circuit 212 as each function of the generating unit 111 and the signal processing unit 112 of the distance measurement processing unit 101 shown in FIG. Based on the above, predetermined arithmetic processing is performed to calculate the distance information.
  • the output unit 214 outputs the calculated distance information to the outside as output data.
  • FIG. 7 is a diagram showing a connection example of the SPAD pixel 10, the AFE circuit 211 and the TDC circuit 212, and a configuration example of the AFE circuit 211.
  • the AFE circuit 211 has a quench circuit 2111 and an inverter circuit 2112 connected to the output side of the quench circuit 2111 .
  • the SPAD pixel 10 is connected to the input side of the quench circuit 2111 .
  • the TDC circuit 212 is connected to the output side of the inverter circuit 2112 .
  • FIG. 8 is a flow chart showing operation examples of the SPAD circuit 210 and the CIS circuit 220 in the sensor device 100 . As shown in FIG. 8, while the signal for one screen is read out (that is, from frame start to frame end), the CIS circuit 220 sequentially reads out rows. Simultaneous pixel readout operation is performed.
  • the CIS circuit 220 performs PD (Photo Diode) reset, exposure, and PD read in the order of the n-th row (n is an integer of 1 or more), the n+1-th row, the n+2-th row, and so on. , row selection, and AD (Analog to Digital) conversion are sequentially performed.
  • the CIS circuit 220 resets the PD of the (n+1)th row at the timing of the exposure of the nth row.
  • the SPAD circuit 210 performs counter reset, SPAD pixel (SPAD element) ON, laser irradiation, detection, histogram processing, and distance detection. Processing from SPAD pixel ON to detection is performed m times (m is an integer equal to or greater than 1) as required.
  • FIG. 9 is a cross-sectional view showing a configuration example of the sensor device 100 according to Embodiment 1 of the present disclosure.
  • the sensor device 100 includes a first substrate portion FB, a second substrate portion SB bonded to the first substrate portion FB, a color filter CF, and a microlens array MLA (a “lens body” of the present disclosure). ”) and .
  • the sensor device 100 is, for example, a back-illuminated optical sensor, and the back surface 5a (upper surface in FIG. 9) side of the first semiconductor substrate 5 is the light incident surface side. Therefore, the color filter CF and the microlens array MLA are arranged on the rear surface 5a side of the first semiconductor substrate 5 .
  • the first substrate portion FB is provided on the side of the first semiconductor substrate 5 and the surface 5b of the first semiconductor substrate 5 (lower surface in FIG. 9; an example of the “surface facing the second semiconductor substrate” in the present disclosure). and a wiring layer 55 .
  • the first semiconductor substrate 5 is, for example, a silicon substrate formed by polishing a silicon wafer by CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • One or more SPAD pixels 10 and a plurality of CIS pixels 20 are provided on the first semiconductor substrate 5 .
  • a color filter CF and a microlens array MLA are laminated in this order on the back surface 5a of the first semiconductor substrate 5 via a translucent insulating film (not shown).
  • the microlens array MLA has microlenses ML1 arranged in the SPAD pixels 10 and microlenses ML2 arranged in the CIS pixels 20 .
  • the ends of adjacent microlenses ML1 and ML2, and the ends of adjacent microlenses ML2 and ML2 are connected to each other to form one microlens array MLA.
  • the color filters CF are arranged in the CIS pixels 20 but not in the SPAD pixels 10 .
  • the microlens ML1 is arranged on the back surface 5a of the first semiconductor substrate 5 via a translucent insulating film (not shown). As a result, the light transmitted through the microlens array MLA enters the SPAD pixel 10 without passing through the color filter CF. Light transmitted through the microlens array MLA enters the CIS pixels 20 through the color filters CF.
  • the first semiconductor substrate 5 is provided with a first isolation portion 53 having a trench structure and a second isolation portion 54 having a trench structure.
  • the first isolation portion 53 is located between the SPAD pixel 10 and the CIS pixel 20 .
  • the second element isolation portion 54 is positioned between one CIS pixel 20 and the other CIS pixel 20 adjacent to each other among the plurality of CIS pixels 20 .
  • Each of the first isolation portion 53 and the second isolation portion 54 has a trench formed in the depth direction from the back surface 5a side of the first semiconductor substrate 5 and a filling film embedded in the trench.
  • the filling film is, for example, an insulating film such as a silicon oxide film (SiO 2 film) or a polysilicon film.
  • the filling film may have a fixed charge film provided in contact with the inner side surface of the trench.
  • the trench of the first isolation portion 53 is an example of the "first trench” of the present disclosure
  • the trench of the second isolation portion 64 is an example of the "second trench” of the present disclosure.
  • the first wiring layer 55 includes first wirings 551 connected to the SPAD pixels 10, second wirings 552 connected to the plurality of CIS pixels 20, and a first interlayer insulating film 553 covering the first wirings 551 and the second wirings 552. and
  • the first wiring 551 and the second wiring 552 are, for example, multilayer wirings formed over a plurality of layers.
  • the first interlayer insulating film 553 is, for example, a laminated film formed through a plurality of film formation processes.
  • the first wiring 551 and the second wiring 552 are made of metal such as aluminum (Al) or copper (Cu).
  • the first interlayer insulating film 553 is composed of an insulating film such as a SiO2 film.
  • the second substrate part SB includes a second semiconductor substrate 6 and a second semiconductor substrate provided on the surface 6a of the second semiconductor substrate 6 (the upper surface in FIG. 9; an example of the “surface facing the first semiconductor substrate” in the present disclosure). It has a wiring layer 65 .
  • the second semiconductor substrate 6 is, for example, a silicon substrate formed by polishing a silicon wafer by CMP.
  • a SPAD circuit 210 is provided in the first circuit region 61 of the second semiconductor substrate 6 .
  • a CIS circuit 220 is provided in the second circuit region 62 of the second semiconductor substrate 6 .
  • the second wiring layer 65 includes a third wiring 651 connected to the SPAD circuit 210, a fourth wiring 652 connected to the CIS circuit 220, and a second interlayer insulating film 653 covering the third wiring 651 and the fourth wiring 652.
  • the third wiring 651 and the fourth wiring 652 are, for example, multilayer wirings formed over a plurality of layers.
  • the second interlayer insulating film 653 is, for example, a laminated film formed through a plurality of film formation processes.
  • the third wiring 651 and the fourth wiring 652 are made of metal such as Al or Cu.
  • the second interlayer insulating film 653 is composed of an insulating film such as a SiO2 film.
  • the first interlayer insulating film 553 and the second interlayer insulating film 653 are bonded to each other.
  • the first wiring 551 and the third wiring 651 are Cu--Cu bonded
  • the second wiring 552 and the fourth wiring 652 are bonded with Cu. -Cu bonded.
  • the first junction J1 where the first wiring 551 and the third wiring 651 are Cu--Cu bonded is between the pixel region 51 of the first semiconductor substrate 5 and the first circuit region 61 of the second semiconductor substrate 6.
  • the second junction J2 where the second wiring 552 and the fourth wiring 652 are Cu--Cu bonded is between the peripheral region 52 of the first semiconductor substrate 5 and the second circuit region 62 of the second semiconductor substrate 6. To position.
  • FIG. 10 is a cross-sectional view showing a configuration example of the SPAD pixel 10 according to Embodiment 1 of the present disclosure.
  • FIG. 10 is a cross-sectional view showing a configuration example of the SPAD pixel 10 applicable to the direct ToF rangefinder 2 according to the first embodiment of the present disclosure.
  • the SPAD pixel 10 is provided with an N-type semiconductor region 501 and a P-type semiconductor region 502 in contact with the N-type semiconductor region 501 .
  • the N-type semiconductor region 501 and the P-type semiconductor region 502 are provided within the well layer 503 .
  • the well layer 503 may be an N-type semiconductor region or a P-type semiconductor region.
  • the well layer 503 is preferably a low-concentration N-type or P-type semiconductor region, for example, on the order of 1E14 or less. It is possible to improve the detection efficiency called .
  • the N-type semiconductor region 501 is an N-type semiconductor region made of Si (silicon), for example, and having a high impurity concentration.
  • the P-type semiconductor region 502 is a P-type semiconductor region with a high impurity concentration.
  • the P-type semiconductor region 502 forms a pn junction at the interface with the N-type semiconductor region 501 .
  • the P-type semiconductor region 502 has a multiplication region for avalanche multiplication of carriers generated by incident light to be detected.
  • the P-type semiconductor region 502 is preferably depleted, thereby improving PDE.
  • the N-type semiconductor region 501 functions as a cathode and is connected via a contact 504 to the SPAD circuit 210 (see FIG. 9, for example).
  • An anode 505 for the cathode is in the same layer as the N-type semiconductor region 501 and is provided between the N-type semiconductor region 501 and the isolation region 508 .
  • Anode 505 is connected to SPAD circuit 210 via contact 506 .
  • An isolation region 508 is formed for isolating the SPAD pixels 10 from each other, and a hole accumulation region 507 a is provided between the isolation region 508 and the well layer 503 .
  • a hole accumulation region 507a is formed above the anode 505 and is provided in a state of being electrically connected to the anode 505 .
  • the hole accumulation region 507 a is provided between the well layer 503 and the isolation region 508 .
  • the hole accumulation region 507a is also provided on the upper portion of the well layer 503 (on the light incident surface side of the SPAD pixel 10).
  • the hole accumulation region 507a is formed in a portion where different materials are in contact.
  • the isolation region 508 is made of, for example, a silicon oxide film, and since the material is different from that of the well layer 503, a hole accumulation region 507a is provided to suppress the dark current generated at the interface. .
  • a hole accumulation region 507a is also formed at the interface with the well layer 503 on the side where the microlens ML2 is formed.
  • the hole accumulation region 507a is provided on a surface other than the lower surface of the well layer 503 (the surface on which the N-type semiconductor region 501 is provided).
  • the hole accumulation region 507a may be provided on a surface other than the top surface and bottom surface of the well layer 503 .
  • the hole accumulation region 507a can be formed as a P-type semiconductor region.
  • An isolation region 508 is formed between SPAD pixels 10 to isolate each SPAD pixel 10 . That is, the isolation region 508 is formed so that the multiplication region is formed in one-to-one correspondence with each SPAD pixel 10 .
  • the isolation region 508 is formed in a two-dimensional grid shape so as to completely surround each multiplication region (SPAD pixel 10).
  • the isolation region 508 shown in FIG. 10 is included, for example, in the first element isolation portion 53 of the trench structure shown in FIG.
  • the isolation region 508 is provided to penetrate from the upper surface side to the lower surface side of the well layer 503 in the stacking direction. It should be noted that, other than the configuration in which the entire substrate is penetrated from the upper surface side to the lower surface side, for example, a configuration in which only a portion of the substrate is penetrated and the separation region 508 is inserted halfway through the substrate may be used.
  • FIG. 11 is a plan view showing a size example (first example) of the SPAD pixel 10 and the SPAD circuit 210 according to Embodiment 1 of the present disclosure.
  • the pixel area of the SPAD pixel 10 is 16 times the pixel area of the CIS pixel 20 (the length of 4 pixels in the X-axis direction, length of 4 pixels).
  • the arrangement interval of the SPAD pixels 10 is ten times the arrangement interval of the CIS pixels 20 . That is, the arrangement interval of the SPAD pixels 10 is the length of 10 pixels of the CIS pixels 20 .
  • the size of the SPAD circuit 210 in plan view is 100 times the pixel area of the CIS pixel 20 (10 times the length in the X-axis direction and 10 times the length in the Y-axis direction). length).
  • One SPAD circuit 210 is located directly below one SPAD pixel 10 .
  • the plurality of SPAD pixels 10 are arranged in the X-axis direction (an example of the “first direction” of the present disclosure) and the Y-axis direction (“the (an example of the "second direction") are arranged at regular intervals.
  • the arrangement interval of the SPAD pixels 10 in the X-axis direction is a first pitch length
  • the arrangement interval of the SPAD pixels 10 in the Y-axis direction is a second pitch length
  • the first pitch length and the second pitch length are respectively the CIS pixels 20 is 10 pixels long.
  • the circuit area of one SPAD circuit 210 is equivalent to 100 pixels of the CIS pixels 20, and has the same value as the product of the first pitch length and the second pitch length.
  • the circuit area of one SPAD circuit 210 may be smaller than the product of the first pitch length and the second pitch length.
  • FIG. 12 is a plan view showing a size example (second example) of the SPAD pixel 10 and the SPAD circuit 210 according to Embodiment 1 of the present disclosure.
  • the pixel area of the SPAD pixel 10 is four times the pixel area of the CIS pixel 20 (2 pixels long in the X-axis direction, 2 pixels long in the Y-axis direction). length of 2 pixels).
  • the arrangement interval of the SPAD pixels 10 is ten times the arrangement interval of the CIS pixels 20 . That is, the arrangement interval of the SPAD pixels 10 is the length of 10 pixels of the CIS pixels 20 .
  • the circuit area of the SPAD circuit 210 is 100 times the pixel area of the CIS pixel 20 (10 times the length in the X-axis direction and 10 times the length in the Y-axis direction).
  • One SPAD circuit 210 is located directly below one SPAD pixel 10 .
  • the plurality of SPAD pixels 10 are arranged at regular intervals in the X-axis direction and the Y-axis direction.
  • the arrangement interval of the SPAD pixels 10 in the X-axis direction is a first pitch length
  • the arrangement interval of the SPAD pixels 10 in the Y-axis direction is a second pitch length
  • the first pitch length and the second pitch length are respectively the CIS pixels 20 is 10 pixels long.
  • the circuit area of one SPAD circuit 210 is equivalent to 100 pixels of the CIS pixels 20, and has the same value as the product of the first pitch length and the second pitch length.
  • the circuit area of one SPAD circuit 210 may be smaller than the product of the first pitch length and the second pitch length.
  • FIG. 13 is a plan view showing a size example (third example) of the SPAD pixel 10 and the SPAD circuit 210 according to Embodiment 1 of the present disclosure.
  • the pixel area of the SPAD pixel 10 is four times the pixel area of the CIS pixel 20 (2 pixels long in the X-axis direction, 2 pixels long in the Y-axis direction). length of 2 pixels).
  • the arrangement interval of the SPAD pixels 10 is six times the arrangement interval of the CIS pixels 20 . That is, the arrangement interval of the SPAD pixels 10 is the length of 6 pixels of the CIS pixels 20 .
  • the circuit area of the SPAD circuit 210 is 36 times the pixel area of the CIS pixel 20 (6 times the length in the X-axis direction and 6 times the length in the Y-axis direction).
  • One SPAD circuit 210 is located directly below one SPAD pixel 10 .
  • the plurality of SPAD pixels 10 are arranged at regular intervals in the X-axis direction and the Y-axis direction. Assuming that the arrangement interval of the SPAD pixels 10 in the X-axis direction is a first pitch length and the arrangement interval of the SPAD pixels 10 in the Y-axis direction is a second pitch length, the first pitch length and the second pitch length are respectively the CIS pixels 20 is six pixels long.
  • the circuit area of one SPAD circuit 210 is equivalent to 36 pixels of the CIS pixel 20, and has the same value as the product of the first pitch length and the second pitch length.
  • the circuit area of one SPAD circuit 210 may be smaller than the product of the first pitch length and the second pitch length.
  • FIG. 14 is a plan view showing a size example (fourth example) of the SPAD pixel 10 and the SPAD circuit 210 according to Embodiment 1 of the present disclosure.
  • the pixel area of the SPAD pixel 10 is 36 times the pixel area of the CIS pixel 20 (the length of 6 pixels in the X-axis direction and the length of 6 pixels in the Y-axis direction).
  • the arrangement interval of the SPAD pixels 10 is six times the arrangement interval of the CIS pixels 20 . That is, the arrangement interval of the SPAD pixels 10 is the length of 6 pixels of the CIS pixels 20 .
  • the circuit area of the SPAD circuit 210 is 36 times the pixel area of the CIS pixel 20 (6 times the length in the X-axis direction and 6 times the length in the Y-axis direction).
  • One SPAD circuit 210 is located directly below one SPAD pixel 10 .
  • the plurality of SPAD pixels 10 are arranged at regular intervals in the X-axis direction and the Y-axis direction. Assuming that the arrangement interval of the SPAD pixels 10 in the X-axis direction is a first pitch length and the arrangement interval of the SPAD pixels 10 in the Y-axis direction is a second pitch length, the first pitch length and the second pitch length are respectively the CIS pixels 20 is six pixels long.
  • the circuit area of one SPAD circuit 210 is equivalent to 36 pixels of the CIS pixel 20, and has the same value as the product of the first pitch length and the second pitch length.
  • the circuit area of one SPAD circuit 210 may be smaller than the product of the first pitch length and the second pitch length.
  • the sensor device 100 includes the first substrate portion FB and the second substrate portion SB joined to the first substrate portion FB.
  • the first substrate section FB includes a first semiconductor substrate 5 and a pixel region 51 provided on the first semiconductor substrate 5 and having SPAD pixels 10 and a plurality of CIS pixels 20 mixed in an array.
  • the second substrate portion SB includes a second semiconductor substrate 6 facing the first semiconductor substrate 5, a SPAD circuit 210 provided on the second semiconductor substrate 6 and connected to the SPAD pixels 10, and a SPAD circuit 210 provided on the second semiconductor substrate 6. , and a CIS circuit 220 connected to a plurality of CIS pixels 20 .
  • the sensor device 100 uses a plurality of CIS pixels 20 as pixels for imaging (for example, for image acquisition) and uses SPAD pixels 10 as pixels for distance measurement (for example, for acquisition of range image). be able to. Since the SPAD pixels 10 and the plurality of CIS pixels 20 are mixedly arranged in an array on the first semiconductor substrate 5, the sensor device 100 can acquire the image image and the range image on the same optical axis. can.
  • the SPAD pixels 10 are miniaturized in the first semiconductor substrate 5, an empty area is generated around the SPAD pixels 10 by the amount of miniaturization.
  • the SPAD pixels 10 and a plurality of CIS pixels 20 are arranged in an array, so that the CIS pixels 20 can be arranged in empty areas generated by miniaturization of the SPAD pixels 10 .
  • the SPAD pixel 10 can be miniaturized without being restricted by the size of the SPAD circuit 210 positioned directly below the SPAD pixel 10 .
  • the SPAD circuit 210 only needs to perform distance image acquisition processing, and does not need to perform image image acquisition processing. Therefore, compared to the case where the SPAD pixel 10 performs both the image acquisition process and the range image acquisition process, the image processing load of the circuit (for example, the SPAD circuit 210) arranged after the SPAD pixel 10 is reduced. be able to. Since the image processing load can be reduced, power consumption can be reduced.
  • the second semiconductor substrate 6 includes a first circuit region 61 that overlaps the pixel region 51 of the first semiconductor substrate 5 in the Z-axis direction, and is positioned around the first circuit region 61, and Z and a second circuit region 62 that does not overlap the pixel region 51 in the axial direction.
  • a SPAD circuit 210 is arranged in the first circuit region, and a CIS circuit 220 is arranged in the second circuit region.
  • FIG. 15A is a plan view showing a configuration example (Modification 1) of the first substrate portion FB according to Embodiment 1 of the present disclosure.
  • FIG. 15B is a plan view showing a configuration example (Modification 1) of the second substrate portion SB according to Embodiment 1 of the present disclosure.
  • the SPAD pixels 10 of the first substrate portion FB may include the front stage portion of the AFE.
  • the quench circuit 2111 shown in FIG. 7 can be used as the front stage of the AFE.
  • the AFE circuit 211 of the second substrate section SB includes the post-stage section of the AFE.
  • the number of circuits included in the AFE circuit 211 can be reduced, so there is a possibility that the circuit area of the SPAD circuit 210 can be reduced.
  • FIG. 16 is a cross-sectional view showing a configuration example (Modification 2) of the sensor device 100 according to Embodiment 1 of the present disclosure.
  • the first wiring 551 and the second wiring 552 are not multilayer wiring formed over a plurality of layers, but single-layer wiring. good too.
  • a first junction J1 where the first wiring 551 and the third wiring 651 are Cu--Cu bonded and a second junction J2 where the second wiring 552 and the fourth wiring 652 are Cu--Cu bonded are Each may be located between the pixel region 51 of the first semiconductor substrate 5 and the first circuit region 61 of the second semiconductor substrate 6 . Even with such a configuration, the sensor device 100 can be miniaturized in pixels.
  • FIG. 17 is a cross-sectional view showing a configuration example (Modification 3) of the sensor device 100 according to Embodiment 1 of the present disclosure.
  • the sensor device 100 may include a bandpass filter BPF (an example of the "optical filter” of the present disclosure) between the SPAD pixel 10 and the microlens ML1.
  • the bandpass filter BPF for example, has a function of transmitting infrared rays (an example of “light of a preset wavelength” in the present disclosure) and blocking light other than infrared rays.
  • the SPAD pixels 10 can detect only infrared rays, so noise can be reduced.
  • FIG. 18 is a cross-sectional view showing a configuration example (Modification 4) of the first substrate portion FB according to Embodiment 1 of the present disclosure.
  • the first element isolation portion 53 having a trench structure surrounding the SPAD pixel 10 may have a structure in which a light shielding film is embedded.
  • the first isolation portion 53 includes a trench 531 (an example of a “first trench” in the present disclosure) provided from the rear surface (light receiving surface) 5a of the first semiconductor substrate 5 toward the front surface 5b side, and the trench 531 and a light shielding film 533 embedded in the trench 531 via the insulating film 532 .
  • the light shielding film 533 may be, for example, a metal film such as Al, or may be a polysilicon film. When the light shielding film 533 is a polysilicon film, it is possible to obtain a light shielding function by, for example, a refractive index difference at the contact interface.
  • the trench 531 penetrates through the first semiconductor substrate 5 .
  • the second element isolation portion 54 includes a trench 541 (an example of a “second trench” in the present disclosure) provided from the rear surface 5 a of the first semiconductor substrate 5 toward the front surface 5 b side, and an insulating film embedded in the trench 541 . 542.
  • the trench 541 penetrates through the first semiconductor substrate 5 .
  • FIG. 19A is a plan view showing a configuration example (modification 4) on the back surface 5a side of the first semiconductor substrate 5.
  • FIG. 19A when viewed from the rear surface 5a side of the first semiconductor substrate 5, the SPAD pixel 10 is surrounded by the first isolation portion 53 in which the light shielding film 533 is embedded. Also, the width of the trench 531 of the first isolation portion 53 surrounding the SPAD pixel 10 is wider than the width of the trench 541 of the second isolation portion 54 surrounding the CIS pixel 20 .
  • the first element isolation portion 53 can block light between the SPAD pixel 10 and the CIS pixel 20 in the first semiconductor substrate 5, and the SPAD pixel 10 and the CIS pixel 20 can be separated from one another. Since it is possible to suppress the incidence of light on, noise can be reduced.
  • FIG. 19B is a plan view showing a configuration example (Modification 4) on the front surface 5b side of the first semiconductor substrate 5.
  • the first substrate portion FB includes a light shielding wall SW (“light shielding property” of the present disclosure) provided to surround the SPAD pixels 10 on the front surface 5b side of the first semiconductor substrate 5. (an example of the "wall portion")).
  • the light shielding wall SW may be composed of, for example, a part of the first wiring 551, or may be a contact (for example, the contact 506 shown in FIG. 10) that connects the first wiring 551 and the first isolation section 53. may be configured, or may be configured by a combination of these.
  • the light shielding wall SW may be composed of a light shielding member provided separately from the first wiring 551 and the above contacts.
  • the light shielding wall SW may be in contact with the light shielding film 533 of the first isolation portion 53 .
  • the light blocking wall SW can block light between the SPAD pixel 10 and the CIS pixel 20 in the first wiring layer 55 .
  • the light-shielding wall SW can suppress light from leaking from one of the SPAD pixels 10 and the CIS pixels 20 to the other via the first wiring layer 55, so noise can be reduced.
  • FIG. 19B shows the case where the light shielding walls SW are arranged in a line, this is only an example.
  • the light shielding walls SW may be arranged in dots at narrow intervals.
  • FIG. 20 is a cross-sectional view showing a configuration example (Modification 5) of the first substrate portion FB according to Embodiment 1 of the present disclosure.
  • the first isolation portion 53 does not have to penetrate the first semiconductor substrate 5 .
  • the trench 531 of the first isolation portion 53 is formed from the rear surface 5a of the first semiconductor substrate 5 to a midway position between the rear surface 5a and the front surface 5b.
  • the bottom surface of the trench 531 is located between the back surface 5a and the front surface 5b of the first semiconductor substrate 5 and does not reach the front surface 5b.
  • the bottom surface of the trench 531 is closer to the surface of the first semiconductor substrate 5 than the multiplication region of the SPAD pixel 10 (that is, the PN junction surface between the N-type semiconductor region 501 and the P-type semiconductor region 502).
  • 5b that is, the opposite side of the light receiving surface. This makes it easy to shield the multiplication region of the SPAD pixel 10 from the surrounding CIS pixels 20, and noise in the SPAD pixel 10 can be reduced.
  • FIG. 21 is a cross-sectional view showing a configuration example (Modification 6) of the first substrate portion FB according to Embodiment 1 of the present disclosure.
  • the trench 531 of the first element isolation portion 53 may be formed from the front surface 5b of the first semiconductor substrate 5 toward the rear surface 5a.
  • side etching progresses more on the front surface 5b side of the first semiconductor substrate 5 than on the back surface 5a side, so that the trench 531 has a larger opening diameter on the front surface 5b side than on the back surface 5a side.
  • the trench 531 penetrates through the first semiconductor substrate 5 . Even with such a configuration, the sensor device 100 can be miniaturized in pixels.
  • FIG. 22 is a cross-sectional view showing a configuration example (Modification 7) of the first substrate portion FB according to Embodiment 1 of the present disclosure.
  • the trench 531 of the first isolation portion 53 is formed from the front surface 5b toward the back surface 5a of the first semiconductor substrate 5, the trench 531 penetrates the first semiconductor substrate 5. You don't have to.
  • the bottom surface of the trench 531 is located between the front surface 5b and the rear surface 5a of the first semiconductor substrate 5 and does not reach the rear surface 5a. Even with such a configuration, the sensor device 100 can be miniaturized in pixels.
  • the bottom surface of the trench 531 is closer to the first semiconductor substrate 5 than the multiplication region of the SPAD pixel 10 (that is, the PN junction surface between the N-type semiconductor region 501 and the P-type semiconductor region 502). is preferably closer to the rear surface 5a (that is, the light-receiving surface side). This makes it easy to shield the multiplication region of the SPAD pixel 10 from the surrounding CIS pixels 20, and noise in the SPAD pixel 10 can be reduced.
  • FIG. 23 is a cross-sectional view showing a configuration example (Modification 8) of the first substrate portion FB according to Embodiment 1 of the present disclosure.
  • the second element isolation portion 54 arranged between one CIS pixel 20 and the other CIS pixel 20 adjacent to each other may have a structure in which a light shielding film is embedded.
  • the second isolation portion 54 includes a trench 541 (an example of a “second trench” in the present disclosure) provided from the rear surface (light receiving surface) 5a of the first semiconductor substrate 5 toward the front surface 5b side, and the trench 541 and a light shielding film 543 embedded in the trench 541 with the insulating film 542 interposed therebetween.
  • the light shielding film 543 may be a metal film such as Al, or may be a polysilicon film.
  • the light shielding film 543 is a polysilicon film, it is possible to obtain a light shielding function by, for example, a refractive index difference at the contact interface.
  • the sensor device 100 is manufactured using various devices such as a film forming device (including a CVD (Chemical Vapor Deposition) device, a sputtering device, and a thermal oxidation device), an exposure device, an etching device, and a CMP device.
  • a film forming device including a CVD (Chemical Vapor Deposition) device, a sputtering device, and a thermal oxidation device
  • an exposure device an etching device
  • etching device etching device
  • CMP device CMP device
  • 24A to 24F are cross-sectional views showing the manufacturing method of the sensor device 100 according to the second embodiment of the present disclosure in order of steps.
  • the manufacturing apparatus forms SPAD pixels 10 and CIS pixels 20 on the surface 5 b side of the first semiconductor substrate 5 . Further, the manufacturing apparatus forms the gate electrodes of the SPAD pixels 10 and the CIS pixels 20 on the surface 5 b side of the first semiconductor substrate 5 .
  • the manufacturing apparatus forms the first wiring layer 55 on the surface 5b of the first semiconductor substrate 5.
  • the manufacturing apparatus forms a terminal for Cu--Cu connection, which will be the uppermost layer wiring of the first wiring layer 55.
  • FIG. 24C the manufacturing apparatus forms a terminal for Cu--Cu connection, which will be the uppermost layer wiring of the first wiring layer 55.
  • the manufacturing equipment forms logic circuits including the SPAD circuit 210 and the CIS circuit 220 on the second semiconductor substrate 6 .
  • the manufacturing equipment forms the second wiring layer 65 on the surface 6 a of the second semiconductor substrate 6 .
  • the manufacturing apparatus forms a terminal for Cu--Cu connection, which will be the uppermost layer wiring of the second wiring layer 65.
  • the manufacturing apparatus aligns the surface 5b of the first semiconductor substrate 5 and the surface 6a of the second semiconductor substrate 6, and in this state, the first substrate portion FB and the second substrate portion FB. Paste with SB.
  • the first interlayer insulating film 553 and the second interlayer insulating film 653 are bonded together, and the terminal positioned on the uppermost layer of the first wiring layer 55 and the terminal positioned on the uppermost layer of the second wiring layer 65 are connected. are Cu--Cu bonded.
  • the manufacturing equipment performs a CMP process on the back surface 5a of the first semiconductor substrate 5 to thin the first semiconductor substrate 5 to a desired thickness.
  • the manufacturing apparatus attaches the color filter CF and the microlens array MLA on the back surface 5 a of the first semiconductor substrate 5 .
  • the sensor device 100 is completed.
  • FIG. 25 is a cross-sectional view showing a configuration example of a sensor device 100A according to Embodiment 3 of the present disclosure.
  • the sensor device 100 according to the third embodiment further includes a third substrate portion TB arranged on the opposite side of the first substrate portion FB with the second substrate portion SB interposed therebetween.
  • the third substrate part TB has a third semiconductor substrate 7 .
  • the third semiconductor substrate 7 is, for example, a silicon substrate.
  • the first semiconductor substrate 5 of the first substrate portion FB and the second semiconductor substrate 6 of the second substrate portion SB are connected via through silicon vias TSV provided in the second semiconductor substrate 6 .
  • the second semiconductor substrate 6 and the third semiconductor substrate 7 are formed of Cu through the second wiring layer 65 provided on the second semiconductor substrate 6 and the third wiring layer 75 provided on the third semiconductor substrate 7 . -Cu bonded.
  • the first semiconductor substrate 5 is provided with SPAD pixels 10 (see, for example, FIG. 4A) and CIS pixels 20 (see, for example, FIG. 4A).
  • a SPAD circuit 210 (see FIG. 4B) provided on the second semiconductor substrate 6 is arranged directly below the pixel region 51 (see FIG. 4A, for example) in which the SPAD pixels 10 and the CIS pixels 20 are arranged.
  • the CIS circuit 220 (see, for example, FIG. 4B) is arranged in a portion of the second semiconductor substrate 6 that is located directly below the peripheral region 52 of the first semiconductor substrate 5 .
  • a logic circuit for example, is provided on the third semiconductor substrate 7 .
  • the SPAD circuit 210 is arranged directly under the pixel region 51, and the CIS circuit 220 is arranged directly under the peripheral region 52, so that the sensor device 100 can be miniaturized. is.
  • part of the SPAD circuit 210 is a circuit to which a high voltage is applied (hereinafter referred to as a high voltage circuit), and another part of the SPAD circuit 210 is a circuit to which a low voltage is applied (hereinafter referred to as a low voltage circuit).
  • a high voltage circuit a circuit to which a high voltage is applied
  • a low voltage circuit a circuit to which a low voltage is applied
  • FIG. 26A is a circuit diagram showing an arrangement example of the CIS pixels 20 according to Embodiment 3 of the present disclosure.
  • the PN photodiodes 31 and the transfer transistors 32 are arranged in the pixel region 51 of the first semiconductor substrate 5 .
  • the amplification transistor 34 , selection transistor 35 and reset transistor 36 are arranged in the second circuit region 62 of the second semiconductor substrate 6 .
  • FIG. 26B is a circuit diagram showing an arrangement example of the SPAD pixel 10 and the SPAD circuit 210 according to Embodiment 3 of the present disclosure.
  • the SPAD pixels 10 are arranged in the pixel region 51 of the first semiconductor substrate 5 .
  • the AFE circuit 211 is arranged in the first circuit area 61 of the second semiconductor substrate 6 .
  • the TDC circuit 212 is arranged on the third semiconductor substrate 7 .
  • AFE circuit 211 is part of SPAD circuit 210 and is a high voltage circuit.
  • TDC circuit 212 is another part of SPAD circuit 210 and is a low voltage circuit.
  • the manufacturing process of the second semiconductor substrate 6 is reduced compared to the case where the high voltage circuit and the low voltage circuit are formed on the second semiconductor substrate 6. Shortening is possible, and the manufacturing cost of the second semiconductor substrate 6 can be reduced. Also, the wiring width of the low voltage circuit is smaller than that of the high voltage circuit. Therefore, in the third semiconductor substrate 7, the low voltage circuit and the logic circuit can be formed according to the same design rule. Since the low-voltage circuit and the logic circuit can be formed in parallel in the same manufacturing process, an increase in the manufacturing cost of the third semiconductor substrate 7 can be suppressed. From the above, there is a possibility that the manufacturing cost of the sensor device 100A can be reduced.
  • FIG. 27 is a circuit diagram showing an arrangement example (Modification 1) of the SPAD pixel 10 and the SPAD circuit 210 according to Embodiment 3 of the present disclosure.
  • a resistive element R may be arranged between the SPAD pixel 10 and the SPAD circuit.
  • the resistance element R is made of polysilicon, for example.
  • the resistance element R is provided on the second semiconductor substrate 6, for example. Resistor element R serves as a quenching resistor to suppress abrupt changes in current.
  • FIG. 28 is a circuit diagram showing an arrangement example (Modification 2) of the SPAD pixels 10 and the SPAD circuit 210 according to Embodiment 3 of the present disclosure. As shown in FIG. 28, the resistance element R arranged between the SPAD pixel 10 and the SPAD circuit may be provided on the first semiconductor substrate 5 .
  • the present disclosure can also take the following configuration.
  • the first substrate part is a first semiconductor substrate; a pixel region provided on the first semiconductor substrate and having a mixture of SPAD pixels and a plurality of visible light pixels in an array;
  • the second substrate part is a second semiconductor substrate facing the first semiconductor substrate; a SPAD circuit provided on the second semiconductor substrate and connected to the SPAD pixel; a visible light pixel circuit provided on the second semiconductor substrate and connected to the plurality of visible light pixels.
  • the second semiconductor substrate a first circuit region overlapping the pixel region in a direction in which the first semiconductor substrate and the second semiconductor substrate face each other; a second circuit region located around the first circuit region and not overlapping the pixel region in a direction in which the first semiconductor substrate and the second semiconductor substrate face each other; the SPAD circuit is arranged in the first circuit region;
  • the first substrate part is a first wiring layer provided on a side of the first semiconductor substrate facing the second semiconductor substrate;
  • the second substrate part is a second wiring layer provided on a surface side of the second semiconductor substrate facing the first semiconductor substrate;
  • the first wiring layer is a first wiring connected to the SPAD pixel; a second wiring connected to the plurality of visible light pixels;
  • the second wiring layer is a third wiring connected to the SPAD circuit; and a fourth wiring connected to the visible light pixel circuit, the SPAD pixel and the SPAD circuit are connected to each other via the first wiring and the third wiring;
  • the sensor device according to (2) wherein the plurality of visible light pixels and the visible light pixel circuit are connected to each other via the second wiring and the fourth wiring.
  • the first wiring layer has a first interlayer insulating film
  • the second wiring layer has a second interlayer insulating film bonded to the first interlayer insulating film
  • the first wiring and the third wiring are Cu--Cu bonded at a bonding surface between the first interlayer insulating film and the second interlayer insulating film, and the second wiring and the fourth wiring are bonded with Cu.
  • the sensor device according to (3) which is Cu-bonded.
  • the first semiconductor substrate is a first element isolation portion positioned between the SPAD pixel and the visible light pixel; a second element isolation portion positioned between one visible light pixel and the other visible light pixel adjacent to each other among the plurality of visible light pixels;
  • the first element isolation section has a first trench provided in the first semiconductor substrate,
  • the first element isolation section includes: The sensor device according to (5) above, further comprising a light shielding film arranged in the first trench. (7) The sensor device according to (5) or (6), wherein the first trench is wider than the second trench.
  • the first substrate part is The sensor according to any one of (1) to (7), further comprising a light-shielding wall portion that is provided on the first semiconductor substrate facing the second semiconductor substrate and surrounds the SPAD pixels.
  • Device. (9) A plurality of SPAD pixels are arranged in the pixel region, The sensor device according to any one of (1) to (8), wherein a plurality of the SPAD circuits are arranged on the second semiconductor substrate so as to correspond to the plurality of SPAD pixels.
  • the plurality of SPAD pixels are arranged at regular intervals in a first direction and in a second direction orthogonal to the first direction, Assuming that the arrangement interval of the SPAD pixels in the first direction is a first pitch length, and the arrangement interval of the SPAD pixels in the second direction is a second pitch length,
  • a lens body disposed on the opposite side of the second semiconductor substrate with the first semiconductor substrate therebetween; an optical filter disposed between the SPAD pixel and the lens body;
  • the sensor device according to any one of (1) to (10), wherein the optical filter transmits light of a preset wavelength and blocks light of wavelengths other than the preset wavelength.
  • (12) further comprising a third substrate portion arranged on the opposite side of the first substrate portion with the second substrate portion interposed therebetween; The third substrate portion has a third semiconductor substrate, A part of the SPAD circuit is arranged on the second semiconductor substrate, The sensor device according to any one of (1) to (11), wherein another part of the SPAD circuit is arranged on the third semiconductor substrate.
  • Imaging unit 2 distance measuring unit 5 first semiconductor substrate 5a rear surface (light receiving surface) 5b, 6a surface 6 second semiconductor substrate 7 third semiconductor substrate 10 SPAD pixel 13 vertical drive circuit 14 column signal processing circuit 15 horizontal drive circuit 16 output circuit 17 control circuit 20 CIS pixel 22 horizontal signal line 23 vertical signal line 24 data output Signal line 30 Readout circuit 31 PN photodiode 32 Transfer transistor 33 Floating diffusion 34 Amplification transistor 35 Selection transistor 36 Reset transistor 51 Pixel region 52 Peripheral region 53 First isolation section 54 Second isolation section 55 First wiring layer 61 First Circuit region 62 Second circuit region 65 Second wiring layer 75 Third wiring layer 100, 100A Sensor device 101 Distance measurement processing unit 102 Pixel control unit 103 Overall control unit 104 Clock generation unit 106 Interface (I/F) 106 Interface 110 Conversion Unit 111 Generation Unit 112 Signal Processing Unit 210 SPAD Circuit 211 AFE Circuit 212 TDC Circuit 213 Histgram Circuit 214 Output Unit 220 CIS Circuit 221 First CIS Circuit 222 Second CIS Circuit 501 N-type Semiconductor Region 502 P-type

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

ＳＰＡＤ画素の微細化を可能としたセンサ装置を提供する。センサ装置は、第１基板部と第１基板部に接合される第２基板部と、を備える。第１基板部は、第１半導体基板と、第１半導体基板に設けられ、ＳＰＡＤ画素と複数の可視光画素とがアレイ状に混在する画素領域と、を有する。第２基板部は、第１半導体基板と向かい合う第２半導体基板と、第２半導体基板に設けられ、ＳＰＡＤ画素に接続されるＳＰＡＤ回路と、第２半導体基板に設けられ、複数の可視光画素に接続される可視光画素回路と、を有する。

Description

センサ装置
　本開示は、センサ装置に関する。
　一般に、イメージセンサで撮影された画像情報と距離センサで測定された距離情報を合成して、画像に３次元データを付与する場合、イメージセンサと距離センサは各々のチップを別々のカメラモジュールで作成・配置し、後段回路のデータ処理で画像と距離の情報を一致させている。この場合、カメラモジュールが複数必要であり、コストが高くなる。また、モジュールの搭載面積も大きくなる上に、各々のモジュールで光軸が異なるため、近距離では視差が大きくなり、それを考慮したデータ処理が必要となる。
　これを解決するために、ＳＰＡＤ（Ｓｉｎｇｌｅ　Ｐｈｏｔｏｎ　Ａｖａｒａｎｃｈｅ　Ｄｉｏｄｅ）画素をアレイ上に並べたチップ（以下、ＳＰＡＤアレイ）とロジック回路とを積層した積層センサが提案されている（例えば、特許文献１参照）。
特開２０１９－４７４８６号公報
　複数のＳＰＡＤ画素がアレイ状に配置されたＳＰＡＤアレイ下に、複数のＳＰＡＤ画素の各々に対応してＳＰＡＤ回路を配置すると、ＳＰＡＤ画素のサイズはＳＰＡＤ回路のサイズに制限されるため、ＳＰＡＤ画素の微細化が難しい、という課題がある。
　本開示はこのような事情に鑑みてなされたもので、ＳＰＡＤ画素の微細化を可能としたセンサ装置を提供することを目的とする。
　本開示の一態様に係るセンサ装置は、第１基板部と前記第１基板部に接合される第２基板部と、を備える。前記第１基板部は、第１半導体基板と、前記第１半導体基板に設けられ、ＳＰＡＤ画素と複数の可視光画素とがアレイ状に混在する画素領域と、を有する。前記第２基板部は、前記第１半導体基板と向かい合う第２半導体基板と、前記第２半導体基板に設けられ、前記ＳＰＡＤ画素に接続されるＳＰＡＤ回路と、前記第２半導体基板に設けられ、前記複数の可視光画素に接続される可視光画素回路と、を有する。
　これによれば、センサ装置は、撮像用（すなわち、イメージ画像取得用）の画素として複数の可視光画素を用い、測距用（すなわち、距離画像取得用）の画素としてＳＰＡＤ画素を用いることができる。第１半導体基板において、ＳＰＡＤ画素と複数の可視光画素はアレイ状に混在して配置されるため、センサ装置は、イメージ画像と距離画像とを同一の光軸で取得することができる。
　また、第１半導体基板において、ＳＰＡＤ画素の平面視によるサイズを小さくする（すなわち、微細化する）と、微細化した分だけＳＰＡＤ画素の周囲に空き領域が生じる。センサ装置では、ＳＰＡＤ画素と複数の可視光画素とがアレイ状に混在して配置されるため、ＳＰＡＤ画素の微細化により生じる空き領域に可視光画素を配置することができる。これにより、ＳＰＡＤ回路のサイズに制限されずに、ＳＰＡＤ画素を微細化することが可能となる。
図１は、本開示の実施形態１に係るセンサ装置の構成例を示すブロック図である。 図２は、本開示の実施形態１に係る撮像部の構成例を示すブロック図である。 図３は、本開示の実施形態１に係る測距部の構成例を示すブロック図である。 図４Ａは、本開示の実施形態１に係る第１基板部の構成例１を示す平面図である。 図４Ｂは、本開示の実施形態１に係る第２基板部の構成例１を示す平面図である。 図５Ａは、本開示の実施形態１に係る第１基板部の構成例２を示す平面図である。 図５Ｂは、本開示の実施形態１に係る第２基板部の構成例２を示す平面図である。 図６は、画素領域の直下に位置するＳＰＡＤ回路の構成例を示す図である。 図７は、ＳＰＡＤ画素と、ＡＦＥ回路及びＴＤＣ回路の接続例と、ＡＦＥ回路の構成例とを示す図である。 図８は、センサ装置におけるＳＰＡＤ回路とＣＩＳ回路の各動作例を示すフローチャートである。 図９は、本開示の実施形態１に係るセンサ装置の構成例を示す断面図である。 図１０は、本開示の実施形態１に係るＳＰＡＤ画素の構成例を示す断面図である。 図１１は、本開示の実施形態１に係るＳＰＡＤ画素、ＳＰＡＤ回路のサイズ例（第１の例）を示す平面図である。 図１２は、本開示の実施形態１に係るＳＰＡＤ画素、ＳＰＡＤ回路のサイズ例（第２の例）を示す平面図である。 図１３は、本開示の実施形態１に係るＳＰＡＤ画素、ＳＰＡＤ回路のサイズ例（第３の例）を示す平面図である。 図１４は、本開示の実施形態１に係るＳＰＡＤ画素、ＳＰＡＤ回路のサイズ例（第４の例）を示す平面図である。 図１５Ａは、本開示の実施形態１に係る第１基板部の構成例（変形例１）を示す平面図である。 図１５Ｂは、本開示の実施形態１に係る第２基板部の構成例（変形例１）を示す平面図である。 図１６は、本開示の実施形態１に係るセンサ装置の構成例（変形例２）を示す断面図である。 図１７は、本開示の実施形態１に係るセンサ装置の構成例（変形例３）を示す断面図である。 図１８は、本開示の実施形態１に係る第１基板部の構成例（変形例４）を示す断面図である。 図１９Ａは、第１半導体基板の裏面側の構成例（変形例４）を示す平面図である。 図１９Ｂは、第１半導体基板の表面側の構成例（変形例４）を示す平面図である。 図２０は、本開示の実施形態１に係る第１基板部の構成例（変形例５）を示す断面図である。 図２１は、本開示の実施形態１に係る第１基板部の構成例（変形例６）を示す断面図である。 図２２は、本開示の実施形態１に係る第１基板部の構成例（変形例７）を示す断面図である。 図２３は、本開示の実施形態１に係る第１基板部の構成例（変形例７）を示す断面図である。 図２４Ａは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２４Ｂは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２４Ｃは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２４Ｄは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２４Ｅは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２４Ｆは、本開示の実施形態２に係るセンサ装置の製造方法を工程順に示す断面図である。 図２５は、本開示の実施形態３に係るセンサ装置の構成例を示す断面図である。 図２６Ａは、本開示の実施形態３に係るＣＩＳ画素の配置例を示す回路図である。 図２６Ｂは、本開示の実施形態３に係るＣＩＳ画素の配置例を示す回路図である。 図２７は、本開示の実施形態３に係るＳＰＡＤ画素及びＳＰＡＤ回路の配置例（変形例１）を示す回路図である。 図２８は、本開示の実施形態３に係るＳＰＡＤ画素及びＳＰＡＤ回路の配置例（変形例２）を示す回路図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。Ｘ軸方向及びＹ軸方向は、それぞれ本開示の「第１方向」の一例及び本開示の「第２方向」の一例であり、第１半導体基板５の裏面（受光面）５ａに平行な方向である。Ｘ軸方向及びＹ軸方向を水平方向と称してもよい。Ｚ軸方向は、第１半導体基板５の裏面５ａと垂直に交わる方向である。Ｚ軸方向は、センサ装置１００の厚さ方向でもある。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
＜実施形態１＞
（センサ装置の構成例）
　図１は、本開示の実施形態１に係るセンサ装置１００の構成例を示すブロック図である。図１に示すように、本開示の実施形態１に係るセンサ装置１００は、撮像部１と測距部２とを備え、撮像部１が有する複数のＣＩＳ画素２０（ＣＩＳ：ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ，本開示の「可視光画素」の一例）と測距部２が備える１つ以上のＳＰＡＤ画素１０とが、同一の画素領域５１に配置されている装置である。例えば、複数のＣＩＳ画素と１つ以上のＳＰＡＤ画素１０は、同一の画素領域５１において、アレイ状に混在して配置されている。次に、撮像部１と測距部２の各構成例について説明する。
（撮像部の構成例）
　図２は、本開示の実施形態１に係る撮像部１の構成例を示すブロック図である。図２に示すように、撮像部１は、画素領域５１に設けられた複数のＣＩＳ画素２０と、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、および制御回路１７を備える。ＣＩＳ画素２０は、可視光を検出する。
　ＣＩＳ画素２０は、図示しない光学系により集光される可視光を受光する受光領域である。複数のＣＩＳ画素２０は、行列状に配置されている。複数のＣＩＳ画素２０は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数のＣＩＳ画素２０は、それぞれ受光する可視光の光量に応じたレベルの画素信号をそれぞれ出力する。それらの画素信号から、被写体の画像が構築される。
　垂直駆動回路１３は、複数のＣＩＳ画素２０の行ごとに順次、それぞれのＣＩＳ画素２０を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介してＣＩＳ画素２０に供給する。カラム信号処理回路１４は、複数のＣＩＳ画素２０から垂直信号線２３を介して出力される画素信号に対してＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。
　水平駆動回路１５は、複数のＣＩＳ画素２０の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。制御回路１７は、撮像部１の内部の各ブロックの駆動を制御する。例えば、制御回路１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
　ＣＩＳ画素２０は、可視光を光電変換するＰＮフォトダイオード３１、転送トランジスタ３２、フローティングディフュージョン３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６を備える。転送トランジスタ３２、フローティングディフュージョン３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６は、ＰＮフォトダイオード３１で光電変換された電荷（画素信号）の読み出しを行う読出回路３０を構成している。
　ＰＮフォトダイオード３１は、入射した可視光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタ３２に接続されている。転送トランジスタ３２は、垂直駆動回路１３から供給される転送信号ＴＲＧに従って駆動し、転送トランジスタ３２がオンになると、ＰＮフォトダイオード３１に蓄積されている電荷がフローティングディフュージョン３３に転送される。フローティングディフュージョン３３は、増幅トランジスタ３４のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、ＰＮフォトダイオード３１から転送される電荷を一時的に蓄積する。
　増幅トランジスタ３４は、フローティングディフュージョン３３に蓄積されている電荷に応じたレベル（即ち、フローティングディフュージョン３３の電位）の画素信号を、選択トランジスタ３５を介して垂直信号線２３に出力する。つまり、フローティングディフュージョン３３が増幅トランジスタ３４のゲート電極に接続される構成により、フローティングディフュージョン３３および増幅トランジスタ３４は、ＰＮフォトダイオード３１において発生した電荷を増幅し、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
　選択トランジスタ３５は、垂直駆動回路１３から供給される選択信号ＳＥＬに従って駆動し、選択トランジスタ３５がオンになると、増幅トランジスタ３４から出力される画素信号が垂直信号線２３に出力可能な状態となる。リセットトランジスタ３６は、垂直駆動回路１３から供給されるリセット信号ＲＳＴに従って駆動し、リセットトランジスタ３６がオンになると、フローティングディフュージョン３３に蓄積されている電荷がドレイン電源Ｖｄｄに排出されて、フローティングディフュージョン３３がリセットされる。
　図２に示す画素領域５１では、アレイ状に配列されたＣＩＳ画素２０の並びに空白で示す領域が混在している。例えば、この空白で示す領域にＳＰＡＤ画素１０が配置されている。
（測距部の構成例）
　図３は、本開示の実施形態１に係る測距部２の構成例を示すブロック図である。測距部２は、例えば直接ＴｏＦ（Ｔｉｍｅ　ｏｆ　Ｆｌｉｇｈｔ）による測距を行う装置であり、外部の光源（図示せず）から照射された照射光が反射して返ってくるまでの時間から距離を算出する装置である。図３に示すように、測距部２は、画素領域５１に配置された１つ以上のＳＰＡＤ画素１０と、測距処理部１０１と、画素制御部１０２と、全体制御部１０３と、クロック生成部１０４と、インタフェース（Ｉ／Ｆ）１０６と、を含む。ＳＰＡＤ画素１０は、モニタ光として例えば赤外線を検出する。これらＳＰＡＤ画素１０、測距処理部１０１、画素制御部１０２、全体制御部１０３、クロック生成部１０４およびＩ／Ｆ１０６は、複数の半導体基板を積層した積層基板に配置される。
　図３において、全体制御部１０３は、例えば予め組み込まれるプログラムに従い、この測距部２の全体の動作を制御する。また、全体制御部１０３は、外部から供給される外部制御信号に応じた制御を実行することもできる。クロック生成部１０４は、外部から供給される基準クロック信号に基づき、測距部２内で用いられる１以上のクロック信号を生成する。
　ＳＰＡＤ画素１０の動作は、全体制御部１０３の指示に従った画素制御部１０２により制御される。例えば、画素制御部１０２は、ＳＰＡＤ画素１０を単独で、又は、複数のＳＰＡＤ画素１０を含むブロック毎で制御することもできる。
　各ＳＰＡＤ画素１０から読み出された画素信号は、測距処理部１０１に供給される。測距処理部１０１は、変換部１１０と、生成部１１１と、信号処理部１１２と、を含む。
　各ＳＰＡＤ画素１０から読み出された画素信号は、変換部１１０に供給される。ここで、画素信号は、各ＳＰＡＤ画素１０から非同期で読み出され、変換部１１０に供給される。すなわち、画素信号は、各ＳＰＡＤ画素１０において光が受光されたタイミングに応じて各ＳＰＡＤ画素１０から読み出され、出力される。
　変換部１１０は、各ＳＰＡＤ画素１０から出力された画素信号を、デジタル情報に変換する。すなわち、各ＳＰＡＤ画素１０から出力される画素信号は、当該画素信号が対応するＳＰＡＤ画素１０が光を受光したタイミングに対応して出力される。変換部１１０は、ＳＰＡＤ画素１０から出力された画素信号を、当該タイミングを示す時間情報に変換する。生成部１１１は、変換部１１０により画素信号が変換された時間情報に基づきヒストグラムを生成する。信号処理部１１２は、生成部１１１により生成されたヒストグラムのデータに基づき所定の演算処理を行い、例えば距離情報を算出する。信号処理部１１２は、例えば、生成部１１１により生成されたヒストグラムのデータに基づき、当該ヒストグラムの曲線近似を作成する。信号処理部１１２は、このヒストグラムが近似された曲線のピークを検出し、検出されたピークに基づき距離を求めることができる。
　信号処理部１１２は、ヒストグラムの曲線近似を行う際に、ヒストグラムが近似された曲線に対してフィルタ処理を施すことができる。例えば、信号処理部１１２は、ヒストグラムが近似された曲線に対してローパスフィルタ処理を施すことで、ノイズ成分を抑制することが可能である。
　信号処理部１１２で求められた距離情報は、インタフェース１０６に供給される。インタフェース１０６は、信号処理部１１２から供給された距離情報を、出力データとして外部に出力する。インタフェース１０６としては、例えばＭＩＰＩ（Ｍｏｂｉｌｅ　Ｉｎｄｕｓｔｒｙ　Ｐｒｏｃｅｓｓｏｒ　Ｉｎｔｅｒｆａｃｅ）を適用することができる。
　なお、上述では、信号処理部１１２で求められた距離情報を、インタフェース１０６を介して外部に出力しているが、これはこの例に限定されない。すなわち、生成部１１１により生成されたヒストグラムのデータであるヒストグラムデータを、インタフェース１０６から外部に出力する構成としてもよい。インタフェース１０６から出力されたヒストグラムデータは、例えば外部の情報処理装置に供給され、適宜、処理される。
　なお、図３に示す測距処理部１０１の各機能の少なくとも一部は、後述のＳＰＡＤ回路２１０で実行される。測距処理部１０１の各機能と、ＳＰＡＤ回路２１０との関係は、後で図５Ａを参照しながら説明する。
（画素領域に対する、ＳＰＡＤ回路及びＣＩＳ回路の各位置）
　次に、画素領域に対する、ＳＰＡＤ回路及びＣＩＳ回路の各位置について説明する。図４Ａは、本開示の実施形態１に係る第１基板部ＦＢの構成例１を示す平面図である。図４Ａに示すように、第１基板部ＦＢは、第１半導体基板５と、第１半導体基板５に設けられた画素領域５１と、第１半導体基板５に設けられた周辺領域５２と、を有する。画素領域５１の周囲に周辺領域５２が位置する。画素領域５１に、ＳＰＡＤ画素１０と複数のＣＩＳ画素２０とがアレイ状に混在して配置されている。周辺領域５２には、ＳＰＡＤ画素１０及びＣＩＳ画素２０は配置されていない。
　なお、図４Ａでは、画素領域５１に対して周辺領域５２を比較的大きく示しているが、これはあくまで一例である。第１基板部ＦＢにおいて、周辺領域５２は画素領域５１に対して十分に小さくてもよい。
　図４Ｂは、本開示の実施形態１に係る第２基板部ＳＢの構成例１を示す平面図である。図４Ｂに示すように、第２基板部ＳＢは、第２半導体基板６と、第２半導体基板６に設けられた第１回路領域６１と、第２半導体基板６に設けられた第２回路領域６２と、を有する。第１回路領域６１の周囲に第２回路領域６２が位置する。第１回路領域６１に、ＳＰＡＤ画素１０に接続されるＳＰＡＤ回路２１０が配置されている。第２回路領域６２に、複数のＣＩＳ画素２０に接続されるＣＩＳ回路２２０（本開示の「可視光画素回路」の一例）が配置される。
　例えば、ＣＩＳ回路２２０は、第１ＣＩＳ回路２２１と、第２ＣＩＳ回路２２２とを有する。第１ＣＩＳ回路２２１は、図２に示した垂直駆動回路１３と、水平駆動回路１５及び制御回路１７を含む。第２ＣＩＳ回路２２２は、図２に示したカラム信号処理回路１４及び出力回路１６を含む。
　本開示の実施形態１に係るセンサ装置１００では、第１基板部ＦＢに第２基板部ＳＢが接合される。この状態で、第１基板部ＦＢの画素領域５１と、第２基板部ＳＢの第１回路領域６１は、第１半導体基板５と第２半導体基板６とが向かい合う方向（例えば、Ｚ軸方向）において、互いに向かい合っている。画素領域５１の受光面を上側とすると、画素領域５１の直下に第１回路領域６１が位置する。画素領域５１の直下に、第１回路領域６１に配置されたＳＰＡＤ回路２１０が位置する。
　同様に、第１基板部ＦＢに第２基板部ＳＢが接合されている状態で、第１基板部ＦＢの周辺領域５２と、第２基板部ＳＢの第２回路領域６２は、Ｚ軸方向において互いに向かい合っている。画素領域５１の受光面を上側とすると、周辺領域５２の直下に第２回路領域６２が位置する。周辺領域５２の直下に、第２回路領域６２に配置されたＣＩＳ回路２２０が位置する。ＣＩＳ回路２２０は、画素領域５１の直下には位置しない。
　また、本開示の実施形態１に係るセンサ装置１００は、第１半導体基板５の画素領域５１に複数のＳＰＡＤ画素１０を備えてよい。図５Ａは、本開示の実施形態１に係る第１基板部ＦＢの構成例２を示す平面図である。図５Ａに示すように、第１半導体基板５の画素領域５１には、複数のＳＰＡＤ画素１０と複数のＣＩＳ画素２０とがアレイ状に混在して配置されていてもよい。この場合においても、第１半導体基板５の周辺領域５２には、ＳＰＡＤ画素１０及びＣＩＳ画素２０は配置されていない。
　図４Ａに示した構成例１では、ＳＰＡＤ画素１０の平面視による大きさ（すなわち、画素面積）が、ＣＩＳ画素２０の画素面積の１６倍（Ｘ軸方向に４倍の長さ、Ｙ軸方向に４倍の長さ）である場合を示したが、これはあくまで一例である。例えば図５Ａに示すように、ＳＰＡＤ画素１０の画素面積は、ＣＩＳ画素２０の画素面積の４倍（Ｘ軸方向に２倍の長さ、Ｙ軸方向に２倍の長さ）であってもよい。
　図５Ｂは、本開示の実施形態１に係る第２基板部ＳＢの構成例２を示す平面図である。図５Ｂに示すように、第２半導体基板６の第１回路領域６１には、複数のＳＰＡＤ回路２１０が配置されていてよい。例えば、第２半導体基板６の第１回路領域６１には、図５Ａに示した複数のＳＰＡＤ画素１０に対応して複数のＳＰＡＤ回路２１０が配置されている。１つのＳＰＡＤ画素１０の直下に、この１つのＳＰＡＤ画素１０に対応する１つのＳＰＡＤ回路２１０が配置されている。図５Ａに示した周辺領域５２の直下には、ＣＩＳ回路２２０が位置する。
（ＳＰＡＤ回路の構成例）
　図６は、画素領域５１の直下に位置するＳＰＡＤ回路２１０の構成例を示す図である。図６に示すように、ＳＰＡＤ回路２１０は、ＡＦＥ（Ａｎａｌｏｇ　Ｆｒｏｎｔ　Ｅｎｄ）回路２１１と、ＴＤＣ（Ｔｉｍｅ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）回路２１２と、Ｈｉｓｔｇｒａｍ回路２１３と、Ｏｕｔｐｕｔ部２１４と、を有する。これにより、ＳＰＡＤ回路２１０は、測距処理部１０１の各機能の少なくとも一部を実行する。
　例えば、ＡＦＥ回路２１１は、図３に示した測距処理部１０１の変換部１１０の機能の一部として、各ＳＰＡＤ画素１０から出力された画素信号をデジタル情報に変換する。
　ＴＤＣ回路２１２は、変換部１１０の機能の他の一部として、ＡＦＥ回路２１１から出力されたデジタル情報を時間情報に変換する。Ｈｉｓｔｇｒａｍ回路２１３は、図３に示した測距処理部１０１の生成部１１１及び信号処理部１１２の各機能として、ＴＤＣ回路２１２から出力される時間情報に基づきヒストグラムを生成し、生成したヒストグラムのデータに基づき所定の演算処理を行って距離情報を算出する。Ｏｕｔｐｕｔ部２１４は、インタフェース１０６の機能として、算出された距離情報を、出力データとして外部に出力する。
　図７は、ＳＰＡＤ画素１０と、ＡＦＥ回路２１１及びＴＤＣ回路２１２の接続例と、ＡＦＥ回路２１１の構成例とを示す図である。図７に示すように、ＡＦＥ回路２１１は、ｑｕｅｎｃｈ回路２１１１と、ｑｕｅｎｃｈ回路２１１１の出力側に接続されたインバータ回路２１１２と、を有する。ＳＰＡＤ画素１０は、ｑｕｅｎｃｈ回路２１１１の入力側に接続されている。ＴＤＣ回路２１２は、インバータ回路２１１２の出力側に接続されている。
（回路の動作例）
　図８は、センサ装置１００におけるＳＰＡＤ回路２１０とＣＩＳ回路２２０の各動作例を示すフローチャートである。図８に示すように、１画面分の信号を読み出す間（すなわち、ｆｒａｍｅ　ｓｔａｒｔからｆｒａｍｅ　ｅｎｄまでの間）、ＣＩＳ回路２２０は逐次行読出し動作を行い、これと並行して、ＳＰＡＤ回路２１０は全画素同時読出し動作を行う。
　例えば、１画面分の信号を読み出す間、ＣＩＳ回路２２０は、ｎ行目（ｎは１以上の整数）、ｎ＋１行目、ｎ＋２行目…の順で、ＰＤ（ＰｈｏｔｏＤｉｏｄｅ）リセット、露出、ＰＤ読出し、行選択、ＡＤ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ）変換を順次行う。ＣＩＳ回路２２０は、ｎ行目の露出を行うタイミングで、ｎ＋１行目のＰＤリセットを行う。また、１画面分の信号を読み出す間、ＳＰＡＤ回路２１０は、カウンタリセット、ＳＰＡＤ画素（ＳＰＡＤ素子）オン、レーザ照射、検出、ｈｉｓｔｇｒａｍ処理、距離検出を行う。ＳＰＡＤ画素オンから検出までの処理は、必要に応じてｍ回（ｍは１以上の整数）行う。
（断面構造の例）
　図９は、本開示の実施形態１に係るセンサ装置１００の構成例を示す断面図である。図９に示すように、センサ装置１００は、第１基板部ＦＢと第１基板部ＦＢに接合される第２基板部ＳＢと、カラーフィルタＣＦと、マイクロレンズアレイＭＬＡ（本開示の「レンズ体」の一例）と、を備える。センサ装置１００は、例えば裏面照射型の光センサであり、第１半導体基板５の裏面５ａ（図９では、上面）側が光の入射面側となる。このため、第１半導体基板５の裏面５ａ側にカラーフィルタＣＦと、マイクロレンズアレイＭＬＡとが配置されている。
　第１基板部ＦＢは、第１半導体基板５と、第１半導体基板５の表面５ｂ（図９では下面；本開示の「第２半導体基板と向かい合う面」の一例）側に設けられた第１配線層５５と、を有する。
　第１半導体基板５は、例えば、シリコンウェハーをＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって研磨することにより形成された、シリコン基板である。第１半導体基板５には、１つ以上のＳＰＡＤ画素１０と複数のＣＩＳ画素２０とが設けられている。
　第１半導体基板５の裏面５ａ上に、透光性の絶縁膜（図示せず）を介して、カラーフィルタＣＦとマイクロレンズアレイＭＬＡとがこの順で積層されている。また、マイクロレンズアレイＭＬＡは、ＳＰＡＤ画素１０に配置されるマイクロレンズＭＬ１と、ＣＩＳ画素２０に配置されるマイクロレンズＭＬ２とを有する。隣り合うマイクロレンズＭＬ１、ＭＬ２の端部同士や、隣り合う一方のマイクロレンズＭＬ２と他方のマイクロレンズＭＬ２の端部同士が互いに接続して、１つのマイクロレンズアレイＭＬＡを構成している。
　カラーフィルタＣＦは、ＣＩＳ画素２０に配置されているが、ＳＰＡＤ画素１０には配置されていない。マイクロレンズＭＬ１は、第１半導体基板５の裏面５ａ上に、透光性の絶縁膜（図示せず）を介して配置されている。これにより、ＳＰＡＤ画素１０には、マイクロレンズアレイＭＬＡを透過した光がカラーフィルタＣＦを通らずに入射する。ＣＩＳ画素２０には、マイクロレンズアレイＭＬＡを透過した光がカラーフィルタＣＦを通って入射する。
　図９に示すように、第１半導体基板５には、トレンチ構造の第１素子分離部５３と、トレンチ構造の第２素子分離部５４とが設けられている。第１素子分離部５３は、ＳＰＡＤ画素１０とＣＩＳ画素２０との間に位置する。第２素子分離部５４は、複数のＣＩＳ画素２０のうち、互いに隣り合う一方のＣＩＳ画素２０と他方のＣＩＳ画素２０との間に位置する。第１素子分離部５３及び第２素子分離部５４は、それぞれ、第１半導体基板５の裏面５ａ側から深さ方向に形成されたトレンチと、トレンチ内に埋め込まれた充填膜と、を有する。充填膜は、例えばシリコン酸化膜（ＳｉＯ２膜）等の絶縁膜、又は、ポリシリコン膜である。充填膜は、トレンチの内側面に接するように設けられた固定電荷膜を有してもよい。なお、第１素子分離部５３のトレンチが本開示の「第１トレンチ」の一例であり、第２素子分離部６４のトレンチが本開示の「第２トレンチ」の一例となる。
　第１配線層５５は、ＳＰＡＤ画素１０に接続する第１配線５５１と、複数のＣＩＳ画素２０に接続する第２配線５５２と、第１配線５５１及び第２配線５５２を覆う第１層間絶縁膜５５３とを有する。第１配線５５１と第２配線５５２は、例えば、複数の層に亘って形成された多層配線である。第１層間絶縁膜５５３は、例えば複数回の成膜工程を経て形成された積層膜である。第１配線５５１、第２配線５５２は、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの金属で構成されている。第１層間絶縁膜５５３は、ＳｉＯ２膜等の絶縁膜で構成されている。
　第２基板部ＳＢは、第２半導体基板６と、第２半導体基板６の表面６ａ（図９では上面；本開示の「第１半導体基板と向かい合う面」の一例）側に設けられた第２配線層６５、を有する。
　第２半導体基板６は、例えば、シリコンウェハーをＣＭＰによって研磨することにより形成された、シリコン基板である。第２半導体基板６の第１回路領域６１にはＳＰＡＤ回路２１０が設けられている。第２半導体基板６の第２回路領域６２にはＣＩＳ回路２２０が設けられている。
　第２配線層６５は、ＳＰＡＤ回路２１０に接続する第３配線６５１と、ＣＩＳ回路２２０に接続する第４配線６５２と、第３配線６５１及び第４配線６５２を覆う第２層間絶縁膜６５３とを有する。第３配線６５１と第４配線６５２は、例えば、複数の層に亘って形成された多層配線である。第２層間絶縁膜６５３は、例えば複数回の成膜工程を経て形成された積層膜である。第３配線６５１、第４配線６５２は、Ａｌ又はＣｕなどの金属で構成されている。第２層間絶縁膜６５３は、ＳｉＯ２膜等の絶縁膜で構成されている。
　例えば、第１層間絶縁膜５５３と第２層間絶縁膜６５３とが互いに接合している。第１層間絶縁膜５５３と第２層間絶縁膜６５３との接合面において、第１配線５５１と第３配線６５１とがＣｕ－Ｃｕ接合され、かつ、第２配線５５２と第４配線６５２とがＣｕ－Ｃｕ接合されている。第１配線５５１と第３配線６５１とがＣｕ－Ｃｕ接合されている第１接合部Ｊ１は、第１半導体基板５の画素領域５１と第２半導体基板６の第１回路領域６１との間に位置する。第２配線５５２と第４配線６５２とがＣｕ－Ｃｕ接合されている第２接合部Ｊ２は、第１半導体基板５の周辺領域５２と第２半導体基板６の第２回路領域６２との間に位置する。
（ＳＰＡＤ画素の構成例）
　図１０は、本開示の実施形態１に係るＳＰＡＤ画素１０の構成例を示す断面図である。図１０は、本開示の実施形態１に係る直接ＴｏＦ方式の測距部２に適用可能な、ＳＰＡＤ画素１０の構成例を示す断面図である。
　図１０に示すように、ＳＰＡＤ画素１０には、導電型がＮ型半導体領域５０１と、Ｎ型半導体領域５０１と接するＰ型半導体領域５０２が設けられている。Ｎ型半導体領域５０１とＰ型半導体領域５０２は、ウェル層５０３内に設けられている。
　ウェル層５０３は、導電型がＮ型の半導体領域であっても良いし、導電型がＰ型の半導体領域であっても良い。また、ウェル層５０３は、例えば、１Ｅ１４オーダー以下の低濃度のＮ型またはＰ型の半導体領域であることが好ましく、これにより、ウェル層５０３を空乏化させやすくなり、ＰＤＥ（Ｐｈｏｔｏｎ　Ｄｅｔｅｃｔｉ　ｏｎ　Ｅｆｆｉｃｉｅｎｃｙ）　と称される検出効率の向上を図ることができる。
　Ｎ型半導体領域５０１は、例えばＳｉ（シリコン）からなり、不純物濃度が高いＮ型の半導体領域である。Ｐ型半導体領域５０２は、不純物濃度が高いＰ型の半導体領域である。Ｐ型半導体領域５０２は、Ｎ型半導体領域５０１との界面でｐｎ接合を構成している。Ｐ型半導体領域５０２は、被検出光の入射によって生じたキャリアをアバランシェ増倍する増倍領域を有する。Ｐ型半導体領域５０２は、空乏化していることが好ましく、これによりＰＤＥの向上を図ることができる。
　Ｎ型半導体領域５０１は、カソードとして機能し、コンタクト５０４を介してＳＰＡＤ回路２１０（例えば、図９参照）に接続されている。カソードに対するアノード５０５は、Ｎ型半導体領域５０１と同層であり、Ｎ型半導体領域５０１と分離領域５０８との間に設けられている。アノード５０５には、コンタクト５０６を介してＳＰＡＤ回路２１０に接続されている。
　ＳＰＡＤ画素１０同士を分離するための分離領域５０８が形成されており、その分離領域５０８とウェル層５０３との間にはホール（ｈｏｌｅ）蓄積領域５０７ａが設けられている。ホール蓄積領域５０７ａは、アノード５０５の上側に形成され、アノード５０５と電気的に接続された状態で設けられている。また、ホール蓄積領域５０７ａは、ウェル層５０３と分離領域５０８との間に設けられている。さらに、ホール蓄積領域５０７ａは、ウェル層５０３の上部（ＳＰＡＤ画素１０の光入射面側）にも設けられている。
　ホール蓄積領域５０７ａは、異なる材質が接する部分に形成される。図１０に示した例では、分離領域５０８は、例えばシリコン酸化膜から成り、ウェル層５０３とは異なる材料のため、界面で発生する暗電流を抑制するためにホール蓄積領域５０７ａが設けられている。また、マイクロレンズＭＬ２が形成される側のウェル層５０３との界面にもホール蓄積領域５０７ａは形成される。
　すなわち、ホール蓄積領域５０７ａは、ウェル層５０３の下面（Ｎ型半導体領域５０１が設けられている面）以外の面に設けられている。または、ホール蓄積領域５０７ａは、ウェル層５０３の上面と下面以外の面に設けられていてもよい。ホール蓄積領域５０７ａは、Ｐ型半導体領域として形成することができる。
　分離領域５０８は、ＳＰＡＤ画素１０の間に形成され、各ＳＰＡＤ画素１０を分離する。すなわち、分離領域５０８は、各ＳＰＡＤ画素１０と１対１に対応して増倍領域が形成されるように形成される。分離領域５０８は、各増倍領域（ＳＰＡＤ画素１０）の周囲を完全に囲うように２次元格子状に形成される。
　図１０に示す分離領域５０８は、例えば図９に示したトレンチ構造の第１素子分離部５３に含まれる。分離領域５０８は、積層方向でウェル層５０３の上面側から下面側まで貫通して設けられている。なお、上面側から下面側まで全部貫通する構成以外、例えば、一部分のみ貫通し、基板の途中まで分離領域５０８が挿入されている構成などであっても良い。
（ＣＩＳ画素に対するＳＰＡＤ画素の大きさ、ＳＰＡＤ回路の大きさの例）
（１）第１の例
　図１１は、本開示の実施形態１に係るＳＰＡＤ画素１０、ＳＰＡＤ回路２１０のサイズ例（第１の例）を示す平面図である。図１１に示す例では、図４Ａに示した例と同様に、ＳＰＡＤ画素１０の画素面積は、ＣＩＳ画素２０の画素面積の１６倍（Ｘ軸方向に４画素分の長さ、Ｙ軸方向に４画素分の長さ）となっている。また、図示しないが、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の配置間隔の１０倍となっている。すなわち、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の１０画素分の長さとなっている。
　図１１に示すように、ＳＰＡＤ回路２１０の平面視によるサイズ（すなわち、回路面積）は、ＣＩＳ画素２０の画素面積の１００倍（Ｘ軸方向に１０倍の長さ、Ｙ軸方向に１０倍の長さ）となっている。１つのＳＰＡＤ画素１０の直下に１つのＳＰＡＤ回路２１０が位置する。
　すなわち、図１１に示す第１の例では、複数のＳＰＡＤ画素１０は、Ｘ軸方向（本開示の「第１方向」の一例）と、Ｘ軸方向と直交するＹ軸方向（本開示の「第２方向」の一例）とにそれぞれ一定の間隔で配置されている。ＳＰＡＤ画素１０のＸ軸方向における配置間隔を第１ピッチ長とし、ＳＰＡＤ画素１０のＹ軸方向における配置間隔を第２ピッチ長とすると、第１ピッチ長と第２ピッチ長はそれぞれ、ＣＩＳ画素２０の１０画素分の長さである。１つのＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の１００画素分であり、上記の第１ピッチ長と第２ピッチ長との積と同じ値となっている。なお、１つのＳＰＡＤ回路２１０の回路面積は、上記の第１ピッチ長と第２ピッチ長との積の値よりも小さくてもよい。
（第２の例）
　図１２は、本開示の実施形態１に係るＳＰＡＤ画素１０、ＳＰＡＤ回路２１０のサイズ例（第２の例）を示す平面図である。図１２に示す例では、図５Ａに示した例と同様に、ＳＰＡＤ画素１０の画素面積は、ＣＩＳ画素２０の画素面積の４倍（Ｘ軸方向に２画素分の長さ、Ｙ軸方向に２画素分の長さ）となっている。また、図示しないが、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の配置間隔の１０倍となっている。すなわち、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の１０画素分の長さとなっている。
　図１２に示すように、ＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の画素面積の１００倍（Ｘ軸方向に１０倍の長さ、Ｙ軸方向に１０倍の長さ）となっている。１つのＳＰＡＤ画素１０の直下に１つのＳＰＡＤ回路２１０が位置する。
　すなわち、図１２に示す第２の例においても、複数のＳＰＡＤ画素１０は、Ｘ軸方向と、Ｙ軸方向とにそれぞれ一定の間隔で配置されている。ＳＰＡＤ画素１０のＸ軸方向における配置間隔を第１ピッチ長とし、ＳＰＡＤ画素１０のＹ軸方向における配置間隔を第２ピッチ長とすると、第１ピッチ長と第２ピッチ長はそれぞれ、ＣＩＳ画素２０の１０画素分の長さである。１つのＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の１００画素分であり、上記の第１ピッチ長と第２ピッチ長との積と同じ値となっている。なお、１つのＳＰＡＤ回路２１０の回路面積は、上記の第１ピッチ長と第２ピッチ長との積の値よりも小さくてもよい。
（第３の例）
　図１３は、本開示の実施形態１に係るＳＰＡＤ画素１０、ＳＰＡＤ回路２１０のサイズ例（第３の例）を示す平面図である。図１３に示す例では、図５Ａに示した例と同様に、ＳＰＡＤ画素１０の画素面積は、ＣＩＳ画素２０の画素面積の４倍（Ｘ軸方向に２画素分の長さ、Ｙ軸方向に２画素分の長さ）となっている。また、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の配置間隔の６倍となっている。すなわち、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の６画素分の長さとなっている。
　図１３に示すように、ＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の画素面積の３６倍（Ｘ軸方向に６倍の長さ、Ｙ軸方向に６倍の長さ）となっている。１つのＳＰＡＤ画素１０の直下に１つのＳＰＡＤ回路２１０が位置する。
　すなわち、図１３に示す第３の例においても、複数のＳＰＡＤ画素１０は、Ｘ軸方向と、Ｙ軸方向とにそれぞれ一定の間隔で配置されている。ＳＰＡＤ画素１０のＸ軸方向における配置間隔を第１ピッチ長とし、ＳＰＡＤ画素１０のＹ軸方向における配置間隔を第２ピッチ長とすると、第１ピッチ長と第２ピッチ長はそれぞれ、ＣＩＳ画素２０の６画素分の長さである。１つのＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の３６画素分であり、上記の第１ピッチ長と第２ピッチ長との積と同じ値となっている。なお、１つのＳＰＡＤ回路２１０の回路面積は、上記の第１ピッチ長と第２ピッチ長との積の値よりも小さくてもよい。
（第４の例）
　図１４は、本開示の実施形態１に係るＳＰＡＤ画素１０、ＳＰＡＤ回路２１０のサイズ例（第４の例）を示す平面図である。図１４に示す例では、ＳＰＡＤ画素１０の画素面積は、ＣＩＳ画素２０の画素面積の３６倍（Ｘ軸方向に６画素分の長さ、Ｙ軸方向に６画素分の長さ）となっている。また、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の配置間隔の６倍となっている。すなわち、ＳＰＡＤ画素１０の配置間隔は、ＣＩＳ画素２０の６画素分の長さとなっている。
　図１４に示すように、ＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の画素面積の３６倍（Ｘ軸方向に６倍の長さ、Ｙ軸方向に６倍の長さ）となっている。１つのＳＰＡＤ画素１０の直下に１つのＳＰＡＤ回路２１０が位置する。
　すなわち、図１４に示す第４の例においても、複数のＳＰＡＤ画素１０は、Ｘ軸方向と、Ｙ軸方向とにそれぞれ一定の間隔で配置されている。ＳＰＡＤ画素１０のＸ軸方向における配置間隔を第１ピッチ長とし、ＳＰＡＤ画素１０のＹ軸方向における配置間隔を第２ピッチ長とすると、第１ピッチ長と第２ピッチ長はそれぞれ、ＣＩＳ画素２０の６画素分の長さである。１つのＳＰＡＤ回路２１０の回路面積は、ＣＩＳ画素２０の３６画素分であり、上記の第１ピッチ長と第２ピッチ長との積と同じ値となっている。なお、１つのＳＰＡＤ回路２１０の回路面積は、上記の第１ピッチ長と第２ピッチ長との積の値よりも小さくてもよい。
（実施形態１の効果）
　以上説明したように、本開示の実施形態１に係るセンサ装置１００は、第１基板部ＦＢと、第１基板部ＦＢに接合される第２基板部ＳＢと、を備える。第１基板部ＦＢは、第１半導体基板５と、第１半導体基板５に設けられ、ＳＰＡＤ画素１０と複数のＣＩＳ画素２０とがアレイ状に混在する画素領域５１と、を有する。第２基板部ＳＢは、第１半導体基板５と向かい合う第２半導体基板６と、第２半導体基板６に設けられ、ＳＰＡＤ画素１０に接続されるＳＰＡＤ回路２１０と、第２半導体基板６に設けられ、複数のＣＩＳ画素２０に接続されるＣＩＳ回路２２０と、を有する。
　これによれば、センサ装置１００は、撮像用（例えば、イメージ画像取得用）の画素として複数のＣＩＳ画素２０を用い、測距用（例えば、距離画像取得用）の画素としてＳＰＡＤ画素１０を用いることができる。第１半導体基板５において、ＳＰＡＤ画素１０と複数のＣＩＳ画素２０はアレイ状に混在して配置されているため、センサ装置１００は、イメージ画像と距離画像とを同一の光軸で取得することができる。
　また、第１半導体基板５において、ＳＰＡＤ画素１０を微細化すると、微細化した分だけＳＰＡＤ画素１０の周囲に空き領域が生じる。センサ装置１００では、ＳＰＡＤ画素１０と複数のＣＩＳ画素２０とがアレイ状に混在して配置されるため、ＳＰＡＤ画素１０の微細化により生じた空き領域にＣＩＳ画素２０を配置することができる。これにより、ＳＰＡＤ画素１０の直下に位置するＳＰＡＤ回路２１０のサイズに制限されずに、ＳＰＡＤ画素１０を微細化することが可能となる。
　また、ＳＰＡＤ回路２１０は、距離画像取得処理を行えばよく、イメージ画像取得処理を行う必要はない。このため、ＳＰＡＤ画素１０がイメージ画像取得処理と距離画像取得処理の両方を行う場合と比べて、ＳＰＡＤ画素１０の後段に配置される回路（例えば、ＳＰＡＤ回路２１０）の画像処理の負荷を軽減することができる。画像処理の負荷を軽減できるため、消費電力の低減が可能である。
　また、センサ装置１００において、第２半導体基板６は、Ｚ軸方向において第１半導体基板５の画素領域５１と位置が重なる第１回路領域６１と、第１回路領域６１の周囲に位置し、Ｚ軸方向において画素領域５１とは位置が重ならない第２回路領域６２と、を有する。第１回路領域にＳＰＡＤ回路２１０が配置され、第２回路領域にＣＩＳ回路２２０が配置される。
　これによれば、画素領域５１の直下でＳＰＡＤ回路２１０を密に配置することが容易となる。これにより、画素領域５１においてＳＰＡＤ画素１０の配置数を増やしたり、ＳＰＡＤ画素１０の配置間隔を狭くしたりすることが容易となる。
（変形例１）
　図１５Ａは、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例１）を示す平面図である。図１５Ｂは、本開示の実施形態１に係る第２基板部ＳＢの構成例（変形例１）を示す平面図である。図１５Ａに示すように、第１基板部ＦＢのＳＰＡＤ画素１０は、ＡＦＥの前段部を含んでもよい。ＡＦＥの前段部として、例えば、図７に示したｑｕｅｎｃｈ回路２１１１が挙げられる。この場合、図１５Ｂに示すように、第２基板部ＳＢのＡＦＥ回路２１１は、ＡＦＥの後段部を含む。ＡＦＥの後段部として、例えば、図７に示したインバータ回路２１１２が挙げられる。図１５Ａ及び図１５Ｂに示す変形例によれば、ＡＦＥ回路２１１に含まれる回路を減らすことができるので、ＳＰＡＤ回路２１０の回路面積を小さくできる可能性がある。
（変形例２）
　図１６は、本開示の実施形態１に係るセンサ装置１００の構成例（変形例２）を示す断面図である。図１６に示すように、第１基板部ＦＢの第１配線層５５は、第１配線５５１、第２配線５５２は、複数の層に亘って形成された多層配線ではなく、単層配線あってもよい。第１配線５５１と第３配線６５１とがＣｕ－Ｃｕ接合されている第１接合部Ｊ１と、第２配線５５２と第４配線６５２とがＣｕ－Ｃｕ接合されている第２接合部Ｊ２は、それぞれ、第１半導体基板５の画素領域５１と第２半導体基板６の第１回路領域６１との間に位置してもよい。このような構成であっても、センサ装置１００は、画素の微細化が可能である。
（変形例３）
　図１７は、本開示の実施形態１に係るセンサ装置１００の構成例（変形例３）を示す断面図である。図１７に示すように、センサ装置１００は、ＳＰＡＤ画素１０とマイクロレンズＭＬ１との間に、バンドパスフィルタＢＰＦ（本開示の「光学フィルタ」の一例）を備えてもよい。バンドパスフィルタＢＰＦは、例えば、赤外線（本開示の「予め設定された波長の光」の一例）を透過し、赤外線以外の光は遮断する機能を有する。このような構成であれば、ＳＰＡＤ画素１０は、赤外線のみを検出することができるので、ノイズの低減が可能である。
（変形例４）
　図１８は、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例４）を示す断面図である。図１８に示すように、第１基板部ＦＢにおいて、ＳＰＡＤ画素１０の周囲を囲むトレンチ構造の第１素子分離部５３は、遮光膜が埋め込まれた構造であってもよい。例えば、第１素子分離部５３は、第１半導体基板５の裏面（受光面）５ａから表面５ｂ側に向けて設けられたトレンチ５３１（本開示の「第１トレンチ」の一例）と、トレンチ５３１の内側面に設けられた絶縁膜５３２と、絶縁膜５３２を介してトレンチ５３１に埋め込まれた遮光膜５３３とを備えてもよい。遮光膜５３３は、例えばＡｌ等の金属膜でもよいし、ポリシリコン膜であってもよい。遮光膜５３３がポリシリコン膜の場合は、例えば接触界面の屈折率差により遮光機能を得ることが可能である。トレンチ５３１は、第１半導体基板５を貫通している。
　第２素子分離部５４は、第１半導体基板５の裏面５ａから表面５ｂ側に向けて設けられたトレンチ５４１（本開示の「第２トレンチ」の一例）と、トレンチ５４１に埋め込まれた絶縁膜５４２とを備える。トレンチ５４１は、第１半導体基板５を貫通している。
　図１９Ａは、第１半導体基板５の裏面５ａ側の構成例（変形例４）を示す平面図である。図１９Ａに示すように、第１半導体基板５の裏面５ａ側から見て、ＳＰＡＤ画素１０は、遮光膜５３３が埋め込まれた第１素子分離部５３で囲まれている。また、ＳＰＡＤ画素１０を囲む第１素子分離部５３のトレンチ５３１の幅は、ＣＩＳ画素２０を囲む第２素子分離部５４のトレンチ５４１の幅よりも広い。
　このような構成であれば、第１素子分離部５３は、第１半導体基板５においてＳＰＡＤ画素１０とＣＩＳ画素２０との間を遮光することができ、ＳＰＡＤ画素１０及びＣＩＳ画素２０の一方から他方への光の入射を抑制することができるので、ノイズの低減が可能である。
　図１９Ｂは、第１半導体基板５の表面５ｂ側の構成例（変形例４）を示す平面図である。図１８及び図１９Ｂに示すように、第１基板部ＦＢは、第１半導体基板５の表面５ｂ側において、ＳＰＡＤ画素１０の周囲を囲むように設けられた遮光壁ＳＷ（本開示の「遮光性の壁部」の一例）を備えてもよい。遮光壁ＳＷは、例えば第１配線５５１の一部で構成されていてもよいし、第１配線５５１と第１素子分離部５３とを接続するコンタクト（例えば、図１０に示したコンタクト５０６）で構成されていてもよいし、これらの組み合わせで構成されていてもよい。また、遮光壁ＳＷは、第１配線５５１や上記のコンタクトとは別に設けられる遮光部材で構成されていてもよい。遮光壁ＳＷは、第１素子分離部５３の遮光膜５３３と接していてもよい。
　このような構成であれば、遮光壁ＳＷは、第１配線層５５においてＳＰＡＤ画素１０とＣＩＳ画素２０との間を遮光することができる。遮光壁ＳＷは、第１配線層５５を介して、ＳＰＡＤ画素１０及びＣＩＳ画素２０の一方から他方へ光が回り込むことを抑制することができるので、ノイズの低減が可能である。
　なお、図１９Ｂでは、遮光壁ＳＷがライン状に配置されている場合を示しているが、これはあくまで一例である。遮光壁ＳＷは狭い間隔でドット状に配置されていてもよい。
（変形例５）
　図２０は、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例５）を示す断面図である。図２０に示すように、第１基板部ＦＢにおいて、第１素子分離部５３は、第１半導体基板５を貫通していなくてもよい。変形例４では、第１素子分離部５３のトレンチ５３１は、第１半導体基板５の裏面５ａから、裏面５ａと表面５ｂとの間の途中の位置まで形成されている。トレンチ５３１の底面は、第１半導体基板５の裏面５ａと表面５ｂとの間に位置し、表面５ｂには達していない。
　変形例５では、ＳＰＡＤ画素１０の増倍領域（すなわち、Ｎ型半導体領域５０１とＰ型半導体領域５０２とのＰＮ接合面）よりも、トレンチ５３１の底面の方が、第１半導体基板５の表面５ｂ（すなわち、受光面の反対側）に近いほうが好ましい。これにより、ＳＰＡＤ画素１０の増倍領域を周囲のＣＩＳ画素２０から遮光することが容易となり、ＳＰＡＤ画素１０のノイズの低減が可能となる。
（変形例６）
　図２１は、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例６）を示す断面図である。図２１に示すように、第１基板部ＦＢにおいて、第１素子分離部５３のトレンチ５３１は、第１半導体基板５の表面５ｂから裏面５ａに向けて形成されていてもよい。この場合は、第１半導体基板５の表面５ｂ側は裏面５ａ側よりもサイドエッチングが進行するため、表面５ｂ側は裏面５ａ側よりも、トレンチ５３１の開口径が大きくなる。トレンチ５３１は、第１半導体基板５を貫通している。このような構成であっても、センサ装置１００は、画素の微細化が可能である。
（変形例７）
　図２２は、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例７）を示す断面図である。図２２に示すように、第１素子分離部５３のトレンチ５３１が、第１半導体基板５の表面５ｂから裏面５ａに向けて形成されている場合においても、トレンチ５３１は第１半導体基板５を貫通していなくてもよい。トレンチ５３１の底面は、第１半導体基板５の表面５ｂと裏面５ａとの間に位置し、裏面５ａには達していない。このような構成であっても、センサ装置１００は、画素の微細化が可能である。
　また、変形例７では、ＳＰＡＤ画素１０の増倍領域（すなわち、Ｎ型半導体領域５０１とＰ型半導体領域５０２とのＰＮ接合面）よりも、トレンチ５３１の底面の方が、第１半導体基板５の裏面５ａ（すなわち、受光面側）に近いほうが好ましい。これにより、ＳＰＡＤ画素１０の増倍領域を周囲のＣＩＳ画素２０から遮光することが容易となり、ＳＰＡＤ画素１０のノイズの低減が可能となる。
（変形例８）
　図２３は、本開示の実施形態１に係る第１基板部ＦＢの構成例（変形例８）を示す断面図である。図２３に示すように、互いに隣り合う一方のＣＩＳ画素２０と他方のＣＩＳ画素２０との間に配置される第２素子分離部５４は、遮光膜が埋め込まれた構造であってもよい。例えば、第２素子分離部５４は、第１半導体基板５の裏面（受光面）５ａから表面５ｂ側に向けて設けられたトレンチ５４１（本開示の「第２トレンチ」の一例）と、トレンチ５４１の内側面に設けられた絶縁膜５４２と、絶縁膜５４２を介してトレンチ５４１に埋め込まれた遮光膜５４３とを備えてもよい。遮光膜５４３は、例えばＡｌ等の金属膜でもよいし、ポリシリコン膜であってもよい。遮光膜５４３がポリシリコン膜の場合は、例えば接触界面の屈折率差により遮光機能を得ることが可能である。
＜実施形態２＞
　次に、本開示の実施形態２として、センサ装置１００の製造方法を説明する。センサ装置１００は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置、スパッタ装置、熱酸化装置を含む）、露光装置、エッチング装置、ＣＭＰ装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
　図２４Ａから図２４Ｆは、本開示の実施形態２に係るセンサ装置１００の製造方法を工程順に示す断面図である。図２４Ａに示すように、製造装置は、第１半導体基板５の表面５ｂ側に、ＳＰＡＤ画素１０とＣＩＳ画素２０とを形成する。また、製造装置は、第１半導体基板５の表面５ｂ側に、ＳＰＡＤ画素１０とＣＩＳ画素２０の各ゲート電極等を形成する。次に、図２４Ｂに示すように、製造装置は、第１半導体基板５の表面５ｂ上に第１配線層５５を形成する。次に、図２４Ｃに示すように、製造装置は、第１配線層５５の最上層配線となる、Ｃｕ－Ｃｕ接続用の端子を形成する。
　次に、図２４Ｄに示すように、製造装置は、第２半導体基板６に、ＳＰＡＤ回路２１０及びＣＩＳ回路２２０を含むロジック回路を形成する。次に、製造装置は、第２半導体基板６の表面６ａ上に第２配線層６５を形成する。次に、図２４Ｅに示すように、製造装置は、第２配線層６５の最上層配線となる、Ｃｕ－Ｃｕ接続用の端子を形成する。
　次に、図２４Ｆに示すように、製造装置は、第１半導体基板５の表面５ｂと第２半導体基板６の表面６ａとを向かい合わせ、この状態で、第１基板部ＦＢと第２基板部ＳＢとを貼り合わせる。これにより、第１層間絶縁膜５５３と第２層間絶縁膜６５３とが接合されるとともに、第１配線層５５の最上層に位置する端子と、第２配線層６５の最上層に位置する端子とがＣｕ－Ｃｕ接合される。
　次に、製造装置は、第１半導体基板５の裏面５ａにＣＭＰ処理を施して、第１半導体基板５を所望の厚さまで薄肉化する。その後、製造装置は、第１半導体基板５の裏面５ａ上にカラーフィルタＣＦと、マイクロレンズアレイＭＬＡとを取り付ける。以上の工程を経て、センサ装置１００が完成する。
＜実施形態３＞
　図２５は、本開示の実施形態３に係るセンサ装置１００Ａの構成例を示す断面図である。図２５に示すように、実施形態３に係るセンサ装置１００は、第２基板部ＳＢを挟んで第１基板部ＦＢの反対側に配置される第３基板部ＴＢ、をさらに備える。第３基板部ＴＢは第３半導体基板７を有する。第３半導体基板７は、例えばシリコン基板である。
　第１基板部ＦＢの第１半導体基板５と第２基板部ＳＢの第２半導体基板６は、第２半導体基板６に設けられたシリコン貫通電極ＴＳＶを介して接続されている。また、第２半導体基板６と第３半導体基板７は、第２半導体基板６に設けられた第２配線層６５と、第３半導体基板７に設けられた第３配線層７５とを介してＣｕ－Ｃｕ接合されている。
　この例においても、第１半導体基板５に、ＳＰＡＤ画素１０（例えば、図４Ａ参照）及びＣＩＳ画素２０（例えば、図４Ａ参照）が設けられている。ＳＰＡＤ画素１０及びＣＩＳ画素２０が配置された画素領域５１（例えば、図４Ａ参照）の直下には、第２半導体基板６に設けられたＳＰＡＤ回路２１０（図４Ｂ参照）が配置されている。また、ＣＩＳ回路２２０（例えば、図４Ｂ参照）は、第２半導体基板６のうち、第１半導体基板５の周辺領域５２の直下に位置する部分に配置されている。第３半導体基板７には、例えばロジック回路が設けられている。
　このような構成であっても、画素領域５１の直下にはＳＰＡＤ回路２１０が配置され、周辺領域５２の直下にはＣＩＳ回路２２０が配置されるため、センサ装置１００は、画素の微細化が可能である。
　また、第２半導体基板６には、ＳＰＡＤ回路２１０の全部ではなく、ＳＰＡＤ回路２１０の一部が配置されていてもよい。第３半導体基板７には、ロジック回路のほかに、ＳＰＡＤ回路２１０の他の一部が配置されていてもよい。この場合、ＳＰＡＤ回路２１０の一部は高電圧が印加される回路（以下、高電圧回路）であり、ＳＰＡＤ回路２１０の他の一部は低電圧が印加される回路（以下、低電圧回路）であってもよい。
　図２６Ａは、本開示の実施形態３に係るＣＩＳ画素２０の配置例を示す回路図である。図２６Ａに示すように、ＣＩＳ画素２０のうち、ＰＮフォトダイオード３１と転送トランジスタ３２は第１半導体基板５の画素領域５１に配置されている。ＣＩＳ画素２０のうち、増幅トランジスタ３４、選択トランジスタ３５、リセットトランジスタ３６は、第２半導体基板６の第２回路領域６２に配置されている。
　図２６Ｂは、本開示の実施形態３に係るＳＰＡＤ画素１０及びＳＰＡＤ回路２１０の配置例を示す回路図である。図２６Ｂに示すように、ＳＰＡＤ画素１０は第１半導体基板５の画素領域５１に配置されている。ＡＦＥ回路２１１は、第２半導体基板６の第１回路領域６１に配置されている。ＴＤＣ回路２１２は、第３半導体基板７に配置されている。ＡＦＥ回路２１１は、ＳＰＡＤ回路２１０の一部であり、高電圧回路である。ＴＤＣ回路２１２は、ＳＰＡＤ回路２１０の他の一部であり、低電圧回路である。
　これにより、第２半導体基板６に低電圧回路を形成しないで済むため、第２半導体基板６に高電圧回路と低電圧回路とを形成する場合と比べて、第２半導体基板６の製造工程の短縮が可能であり、第２半導体基板６の製造コストの低減が可能である。また、高電圧回路と比べて、低電圧回路は配線幅が小さい。このため、第３半導体基板７では、低電圧回路とロジック回路とを同一のデザインルールで形成することが可能である。低電圧回路とロジック回路とを同一の製造プロセスで並行して形成することが可能であるため、第３半導体基板７の製造コストの増大を抑制可能である。以上から、センサ装置１００Ａの製造コストを低減できる可能性がある。
（変形例１）
　図２７は、本開示の実施形態３に係るＳＰＡＤ画素１０及びＳＰＡＤ回路２１０の配置例（変形例１）を示す回路図である。図２７に示すように、ＳＰＡＤ画素１０とＳＰＡＤ回路との間には、抵抗素子Ｒが配置されていてもよい。抵抗素子Ｒは、例えばポリシリコンで構成されている。抵抗素子Ｒは、例えば第２半導体基板６に設けられている。抵抗素子Ｒはクエンチング抵抗として、急な電流変化を抑える役割を担う。
　図２８は、本開示の実施形態３に係るＳＰＡＤ画素１０及びＳＰＡＤ回路２１０の配置例（変形例２）を示す回路図である。図２８に示すように、ＳＰＡＤ画素１０とＳＰＡＤ回路との間に配置される抵抗素子Ｒは、第１半導体基板５に設けられていてもよい。
（その他の実施形態）
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）
　第１基板部と
　前記第１基板部に接合される第２基板部と、を備え、
　前記第１基板部は、
　第１半導体基板と、
　前記第１半導体基板に設けられ、ＳＰＡＤ画素と複数の可視光画素とがアレイ状に混在する画素領域と、を有し、
　前記第２基板部は、
　前記第１半導体基板と向かい合う第２半導体基板と、
　前記第２半導体基板に設けられ、前記ＳＰＡＤ画素に接続されるＳＰＡＤ回路と、
　前記第２半導体基板に設けられ、前記複数の可視光画素に接続される可視光画素回路と、を有するセンサ装置。
（２）
　前記第２半導体基板は、
　前記第１半導体基板と前記第２半導体基板とが向かい合う方向において、前記画素領域と位置が重なる第１回路領域と、
　前記第１回路領域の周囲に位置し、前記第１半導体基板と前記第２半導体基板とが向かい合う方向において、前記画素領域とは位置が重ならない第２回路領域と、を有し、
　前記第１回路領域に前記ＳＰＡＤ回路が配置され、
　前記第２回路領域に前記可視光画素回路が配置される、前記（１）に記載のセンサ装置。
（３）
　前記第１基板部は、
　前記第１半導体基板において前記第２半導体基板と向かい合う面側に設けられた第１配線層、を有し、
　前記第２基板部は、
　前記第２半導体基板において前記第１半導体基板と向かい合う面側に設けられた第２配線層と、を有し、
　前記第１配線層は、
　前記ＳＰＡＤ画素に接続する第１配線と、
　前記複数の可視光画素に接続する第２配線と、を有し、
　前記第２配線層は、
　前記ＳＰＡＤ回路に接続する第３配線と、
　前記可視光画素回路に接続する第４配線と、を有し、
　前記ＳＰＡＤ画素と前記ＳＰＡＤ回路は、前記第１配線及び前記第３配線を介して互いに接続され、
　前記複数の可視光画素と前記可視光画素回路は、前記第２配線及び前記第４配線を介して互いに接続される、前記（２）に記載のセンサ装置。
（４）
　前記第１配線層は第１層間絶縁膜を有し、
　前記第２配線層は、前記第１層間絶縁膜に接合される第２層間絶縁膜を有し、
　前記第１層間絶縁膜と前記第２層間絶縁膜との接合面において、前記第１配線と前記第３配線とがＣｕ－Ｃｕ接合され、かつ、前記第２配線と前記第４配線とがＣｕ－Ｃｕ接合されている、前記（３）に記載のセンサ装置。
（５）
　前記第１半導体基板は、
　前記ＳＰＡＤ画素と前記可視光画素との間に位置する第１素子分離部と、
　前記複数の可視光画素のうち、互いに隣り合う一方の可視光画素と他方の可視光画素との間に位置する第２素子分離部と、を有し、
　前記第１素子分離部は、前記第１半導体基板に設けられた第１トレンチを有し、
　前記第２素子分離部は、前記第１半導体基板に設けられた第２トレンチを有する、前記（１）から（４）のいずれか１項に記載のセンサ装置。
（６）
　前記第１素子分離部は、
　前記第１トレンチ内に配置される遮光膜、をさらに有する前記（５）に記載のセンサ装置。
（７）
　前記第１トレンチは、前記第２トレンチよりも幅が広い、前記（５）又は（６）に記載のセンサ装置。
（８）
　前記第１基板部は、
　前記第１半導体基板において前記第２半導体基板と向かい合う面側に設けられ、前記ＳＰＡＤ画素を囲む遮光性の壁部をさらに有する、前記（１）から（７）のいずれか１項に記載のセンサ装置。
（９）
　前記画素領域には、前記ＳＰＡＤ画素が複数配置されており、
　前記第２半導体基板には、前記複数のＳＰＡＤ画素に対応して複数の前記ＳＰＡＤ回路が配置されている、前記（１）から（８）のいずれか１項に記載のセンサ装置。
（１０）
　前記複数のＳＰＡＤ画素は、第１方向と、前記第１方向と直交する第２方向とにそれぞれ一定の間隔で配置されており、
　前記ＳＰＡＤ画素の前記第１方向における配置間隔を第１ピッチ長とし、前記ＳＰＡＤ画素の前記第２方向における配置間隔を第２ピッチ長とすると、
　１つの前記ＳＰＡＤ回路の面積は、前記第１ピッチ長と前記第２ピッチ長との積以下の大きさである、前記（９）に記載のセンサ装置。
（１１）
　前記第１半導体基板を挟んで前記第２半導体基板の反対側に配置されるレンズ体と、
　前記ＳＰＡＤ画素と前記レンズ体との間に配置される光学フィルタと、を備え、
　前記光学フィルタは、予め設定された波長の光を透過し、前記予め設定された波長以外の光は遮断する前記（１）から（１０）のいずれか１項に記載のセンサ装置。
（１２）
　前記第２基板部を挟んで前記第１基板部の反対側に配置される第３基板部、をさらに備え、
　前記第３基板部は第３半導体基板を有し、
　前記第２半導体基板には、前記ＳＰＡＤ回路の一部が配置され、
　前記第３半導体基板には、前記ＳＰＡＤ回路の他の一部が配置される、前記（１）から（１１）のいずれか１項に記載のセンサ装置。
（１３）
　前記ＳＰＡＤ回路の一部は高電圧が印加される回路であり、
　前記ＳＰＡＤ回路の他の一部は低電圧が印加される回路である、前記（１２）に記載のセンサ装置。
１　撮像部
２　測距部
５　第１半導体基板
５ａ　裏面（受光面）
５ｂ、６ａ　表面
６　第２半導体基板
７　第３半導体基板
１０　ＳＰＡＤ画素
１３　垂直駆動回路
１４　カラム信号処理回路
１５　水平駆動回路
１６　出力回路
１７　制御回路
２０　ＣＩＳ画素
２２　水平信号線
２３　垂直信号線
２４　データ出力信号線
３０　読出回路
３１　ＰＮフォトダイオード
３２　転送トランジスタ
３３　フローティングディフュージョン
３４　増幅トランジスタ
３５　選択トランジスタ
３６　リセットトランジスタ
５１　画素領域
５２　周辺領域
５３　第１素子分離部
５４　第２素子分離部
５５　第１配線層
６１　第１回路領域
６２　第２回路領域
６５　第２配線層
７５　第３配線層
１００、１００Ａ　センサ装置
１０１　測距処理部
１０２　画素制御部
１０３　全体制御部
１０４　クロック生成部
１０６　インタフェース（Ｉ／Ｆ）
１０６　インタフェース
１１０　変換部
１１１　生成部
１１２　信号処理部
２１０　ＳＰＡＤ回路
２１１　ＡＦＥ回路
２１２　ＴＤＣ回路
２１３　Ｈｉｓｔｇｒａｍ回路
２１４　Ｏｕｔｐｕｔ部
２２０　ＣＩＳ回路
２２１　第１ＣＩＳ回路
２２２　第２ＣＩＳ回路
５０１　Ｎ型半導体領域
５０２　Ｐ型半導体領域
５０３　ウェル層
５０４　コンタクト
５０５　アノード
５０６　コンタクト
５０７ａ　ホール蓄積領域
５０８　分離領域
５３１、５４１　トレンチ
５３２、５４２　絶縁膜
５３３、５４３　遮光膜
５５１　第１配線
５５２　第２配線
５５３　第１層間絶縁膜
６５１　第３配線
６５２　第４配線
６５３　第２層間絶縁膜
２１１１　ｑｕｅｎｃｈ回路
２１１２　インバータ回路
ＣＦ　カラーフィルタ
ＦＢ　第１基板部
Ｊ１　第１接合部
Ｊ２　第２接合部
ＭＬ１　マイクロレンズ
ＭＬ２　マイクロレンズ
ＭＬＡ　マイクロレンズアレイ
Ｒ　抵抗素子
ＲＳＴ　リセット信号
ＳＢ　第２基板部
ＳＥＬ　選択信号
ＳＷ　遮光壁
ＴＢ　第３基板部
ＴＲＧ　転送信号
ＴＳＶ　シリコン貫通電極
Ｖｄｄ　ドレイン電源
 

Claims (13)

  1. 　第１基板部と
    　前記第１基板部に接合される第２基板部と、を備え、
    　前記第１基板部は、
    　第１半導体基板と、
    　前記第１半導体基板に設けられ、ＳＰＡＤ画素と複数の可視光画素とがアレイ状に混在する画素領域と、を有し、
    　前記第２基板部は、
    　前記第１半導体基板と向かい合う第２半導体基板と、
    　前記第２半導体基板に設けられ、前記ＳＰＡＤ画素に接続されるＳＰＡＤ回路と、
    　前記第２半導体基板に設けられ、前記複数の可視光画素に接続される可視光画素回路と、を有するセンサ装置。
  2. 　前記第２半導体基板は、
    　前記第１半導体基板と前記第２半導体基板とが向かい合う方向において、前記画素領域と位置が重なる第１回路領域と、
    　前記第１回路領域の周囲に位置し、前記第１半導体基板と前記第２半導体基板とが向かい合う方向において、前記画素領域とは位置が重ならない第２回路領域と、を有し、
    　前記第１回路領域に前記ＳＰＡＤ回路が配置され、
    　前記第２回路領域に前記可視光画素回路が配置される、請求項１に記載のセンサ装置。
  3. 　前記第１基板部は、
    　前記第１半導体基板において前記第２半導体基板と向かい合う面側に設けられた第１配線層、を有し、
    　前記第２基板部は、
    　前記第２半導体基板において前記第１半導体基板と向かい合う面側に設けられた第２配線層と、を有し、
    　前記第１配線層は、
    　前記ＳＰＡＤ画素に接続する第１配線と、
    　前記複数の可視光画素に接続する第２配線と、を有し、
    　前記第２配線層は、
    　前記ＳＰＡＤ回路に接続する第３配線と、
    　前記可視光画素回路に接続する第４配線と、を有し、
    　前記ＳＰＡＤ画素と前記ＳＰＡＤ回路は、前記第１配線及び前記第３配線を介して互いに接続され、
    　前記複数の可視光画素と前記可視光画素回路は、前記第２配線及び前記第４配線を介して互いに接続される、請求項２に記載のセンサ装置。
  4. 　前記第１配線層は第１層間絶縁膜を有し、
    　前記第２配線層は、前記第１層間絶縁膜に接合される第２層間絶縁膜を有し、
    　前記第１層間絶縁膜と前記第２層間絶縁膜との接合面において、前記第１配線と前記第３配線とがＣｕ－Ｃｕ接合され、かつ、前記第２配線と前記第４配線とがＣｕ－Ｃｕ接合されている、請求項３に記載のセンサ装置。
  5. 　前記第１半導体基板は、
    　前記ＳＰＡＤ画素と前記可視光画素との間に位置する第１素子分離部と、
    　前記複数の可視光画素のうち、互いに隣り合う一方の可視光画素と他方の可視光画素との間に位置する第２素子分離部と、を有し、
    　前記第１素子分離部は、前記第１半導体基板に設けられた第１トレンチを有し、
    　前記第２素子分離部は、前記第１半導体基板に設けられた第２トレンチを有する、請求項１に記載のセンサ装置。
  6. 　前記第１素子分離部は、
    　前記第１トレンチ内に配置される遮光膜、をさらに有する請求項５に記載のセンサ装置。
  7. 　前記第１トレンチは、前記第２トレンチよりも幅が広い、請求項５に記載のセンサ装置。
  8. 　前記第１基板部は、
    　前記第１半導体基板において前記第２半導体基板と向かい合う面側に設けられ、前記ＳＰＡＤ画素を囲む遮光性の壁部をさらに有する、請求項１に記載のセンサ装置。
  9. 　前記画素領域には、前記ＳＰＡＤ画素が複数配置されており、
    　前記第２半導体基板には、前記複数のＳＰＡＤ画素に対応して複数の前記ＳＰＡＤ回路が配置されている、請求項１に記載のセンサ装置。
  10. 　前記複数のＳＰＡＤ画素は、第１方向と、前記第１方向と直交する第２方向とにそれぞれ一定の間隔で配置されており、
    　前記ＳＰＡＤ画素の前記第１方向における配置間隔を第１ピッチ長とし、前記ＳＰＡＤ画素の前記第２方向における配置間隔を第２ピッチ長とすると、
    　１つの前記ＳＰＡＤ回路の面積は、前記第１ピッチ長と前記第２ピッチ長との積以下の大きさである、請求項９に記載のセンサ装置。
  11. 　前記第１半導体基板を挟んで前記第２半導体基板の反対側に配置されるレンズ体と、
    　前記ＳＰＡＤ画素と前記レンズ体との間に配置される光学フィルタと、を備え、
    　前記光学フィルタは、予め設定された波長の光を透過し、前記予め設定された波長以外の光は遮断する請求項１に記載のセンサ装置。
  12. 　前記第２基板部を挟んで前記第１基板部の反対側に配置される第３基板部、をさらに備え、
    　前記第３基板部は第３半導体基板を有し、
    　前記第２半導体基板には、前記ＳＰＡＤ回路の一部が配置され、
    　前記第３半導体基板には、前記ＳＰＡＤ回路の他の一部が配置される、請求項１に記載のセンサ装置。
  13. 　前記ＳＰＡＤ回路の一部は高電圧が印加される回路であり、
    　前記ＳＰＡＤ回路の他の一部は低電圧が印加される回路である、請求項１２に記載のセンサ装置。
PCT/JP2022/012946 2021-03-31 2022-03-22 センサ装置 WO2022210064A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202280014376.0A CN116830270A (zh) 2021-03-31 2022-03-22 传感器装置
US18/551,254 US20240170525A1 (en) 2021-03-31 2022-03-22 Sensor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021061853A JP2022157560A (ja) 2021-03-31 2021-03-31 センサ装置
JP2021-061853 2021-03-31

Publications (1)

Publication Number Publication Date
WO2022210064A1 true WO2022210064A1 (ja) 2022-10-06

Family

ID=83456137

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/012946 WO2022210064A1 (ja) 2021-03-31 2022-03-22 センサ装置

Country Status (4)

Country Link
US (1) US20240170525A1 (ja)
JP (1) JP2022157560A (ja)
CN (1) CN116830270A (ja)
WO (1) WO2022210064A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024128103A1 (en) * 2022-12-15 2024-06-20 Sony Semiconductor Solutions Corporation Light sensing device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160240579A1 (en) * 2015-02-17 2016-08-18 Omnivision Technologies, Inc. Stacked embedded spad image sensor for attached 3d information
JP2019176335A (ja) * 2018-03-28 2019-10-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JP2020008412A (ja) * 2018-07-06 2020-01-16 ソニーセミコンダクタソリューションズ株式会社 測距センサ及びタイムオブフライトセンサ
WO2020036025A1 (ja) * 2018-08-13 2020-02-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
JP2020096225A (ja) * 2018-12-10 2020-06-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
WO2020203222A1 (ja) * 2019-03-29 2020-10-08 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160240579A1 (en) * 2015-02-17 2016-08-18 Omnivision Technologies, Inc. Stacked embedded spad image sensor for attached 3d information
JP2019176335A (ja) * 2018-03-28 2019-10-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JP2020008412A (ja) * 2018-07-06 2020-01-16 ソニーセミコンダクタソリューションズ株式会社 測距センサ及びタイムオブフライトセンサ
WO2020036025A1 (ja) * 2018-08-13 2020-02-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
JP2020096225A (ja) * 2018-12-10 2020-06-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
WO2020203222A1 (ja) * 2019-03-29 2020-10-08 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024128103A1 (en) * 2022-12-15 2024-06-20 Sony Semiconductor Solutions Corporation Light sensing device

Also Published As

Publication number Publication date
US20240170525A1 (en) 2024-05-23
CN116830270A (zh) 2023-09-29
JP2022157560A (ja) 2022-10-14

Similar Documents

Publication Publication Date Title
KR101899595B1 (ko) 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기
WO2020202880A1 (ja) アバランシェフォトダイオードセンサおよびセンサ装置
JP2016127264A (ja) 固体撮像素子およびその製造方法、並びに電子機器
WO2016104177A1 (ja) 固体撮像素子およびその製造方法、並びに電子機器
WO2019171787A1 (ja) 撮像素子および撮像素子の製造方法
JP5677238B2 (ja) 固体撮像装置
JP5353965B2 (ja) 固体撮像装置の製造方法
WO2022210064A1 (ja) センサ装置
US20240030257A1 (en) Imaging device and ranging device
JP5246304B2 (ja) 固体撮像装置の製造方法
JP6163511B2 (ja) 固体撮像装置、及び電子機器
JP4987749B2 (ja) 固体撮像素子の製造方法
KR102669948B1 (ko) 이미지 센서
JP5943025B2 (ja) 固体撮像装置、及び電子機器
JP5519827B2 (ja) 固体撮像装置及び電子機器
JP5534081B2 (ja) 固体撮像素子の製造方法
US20240192054A1 (en) Light detection apparatus and electronic device
WO2024014145A1 (ja) 光検出装置及び電子機器
WO2024101028A1 (ja) 光検出装置及び電子機器
WO2023188891A1 (ja) 光検出装置及び電子機器
JP5316667B2 (ja) 固体撮像素子の製造方法
US20240162263A1 (en) Imaging device
WO2023021758A1 (ja) 光検出装置及び電子機器
JP6390759B2 (ja) 固体撮像装置、及び電子機器
JP5252100B2 (ja) 固体撮像素子

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22780279

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280014376.0

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 18551254

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22780279

Country of ref document: EP

Kind code of ref document: A1