KR20240011708A - 촬상 장치 및 전자 기기 - Google Patents

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KR20240011708A
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unit
pixel
photoelectric conversion
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KR1020237040192A
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하루히사 나가노카와
겐고 우메다
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Publication date
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Abstract

[과제] 개구율의 저하를 억제할 수 있고, 또한 미세화도 가능한 촬상 장치 및 전자 기기를 제공한다. [해결수단] 촬상 장치는 광전 변환부를 각각 갖는 복수의 화소와, 화소 내의 광전 변환부에서 광전 변환된 전하에 따른 전압을 출력하는 플로팅 디퓨전과, 플로팅 디퓨전의 전압에 따른 전류를 증폭하는 전류 증폭부와, 전류 증폭부에서 증폭된 전류에 따른 신호를 기억하는 기억부와, 복수의 화소 내의 2 이상이 화소로 이루어지는 에어리어 화소마다 마련되고, 에어리어 화소 내의 2 이상의 화소에 대응하는 2 이상의 기억부에 기억된 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기와, 복수의 화소 내의 복수의 광전 변환부, 복수의 아날로그-디지털 변환기, 복수의 플로팅 디퓨전, 복수의 전류 증폭부 및 복수의 기억부가 배치되는, 적층된 복수의 영역과, 복수의 영역 사이에 신호의 송수를 행하는 신호 전송부를 구비한다. 에어리어 화소 내의 복수의 광전 변환부가 배치되는 영역과, 복수의 전류 증폭부가 배치되는 영역은, 복수의 플로팅 디퓨전의 전압을, 각각 대응하는 신호 전송부를 통해 송수한다.

Description

촬상 장치 및 전자 기기
본 개시는 촬상 장치 및 전자 기기에 관한 것이다.
종래의 이미지 센서는, 각 화소의 광전 변환부에서 광전 변환된 촬상 신호를 칼럼 단위로 아날로그-디지털 변환(이하, AD 변환)하는 롤링 셔터 방식이 일반적이었지만, 칼럼마다 읽어내기 시간이 어긋나는 것에 의한 화상의 변형이 발생한다는 문제가 있다. 그래서, 화소마다 AD 변환부를 마련하고, 전체 화소가 동시에 AD 변환을 행하는 글로벌 셔터 방식의 이미지 센서가 제안되어 있다(특허문헌 1 참조).
일본특허공개 2018-148528호 공보
그러나, 글로벌 셔터 방식의 이미지 센서는, 화소마다 AD 변환부를 마련하기 때문에, 화소의 사이즈가 커져버려 화소의 미세화가 곤란해진다. 그래서, 복수의 화소로 AD 변환부를 공유하는 에어리어 AD 변환을 행하는 촬상 장치가 제안되어 있다.
또한, 최근에는, 특허문헌 1에 기재되어 있는 바와 같이, 광전 변환부와 AD 변환부를 별도의 기판이나 별도의 층에 배치하고, 양 기판 또는 복수의 층간에서 비아나 Cu-Cu 접속 등에 의해 신호 전송을 행하는 기술이 실용화되고 있다. 그러나, 복수의 기판간 또는 층간에서 송수되는 신호의 수가 증가하면, 각 기판 또는 각 층 상의 배선수가 증가하여, 광전 변환부나 AD 변환부에 할당되는 면적이 삭감해버린다. 광전 변환부나 AD 변환부에 할당되는 면적이 저하되면, 광전 변환부에 있어서의 개구율이 저하되거나, 광전 변환부나 AD 변환부를 미세화하는 것이 곤란해지고, 화소수를 늘릴 수 없다고 하는 문제가 발생한다.
에어리어 AD 변환을 행하는 촬상 장치를, 복수의 기판 또는 복수의 층에 배치할 때에는, 상술한 문제가 발생하지 않도록 할 필요가 있다.
그래서, 본 개시에서는, 개구율의 저하를 억제할 수 있고, 또한 미세화도 가능한 촬상 장치 및 전자 기기를 제공하는 것이다.
상기의 과제를 해결하기 위해서, 본 개시에 따르면, 광전 변환부를 각각 갖는 복수의 화소와,
상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하에 따른 전압을 출력하는 플로팅 디퓨전과,
상기 플로팅 디퓨전의 전압에 따른 전류를 증폭하는 전류 증폭부와,
상기 전류 증폭부에서 증폭된 전류에 따른 신호를 기억하는 기억부와,
상기 복수의 화소 내의 2 이상의 상기 화소로 이루어지는 에어리어 화소마다 마련되고, 상기 에어리어 화소 내의 상기 2 이상의 화소에 대응하는 2 이상의 상기 기억부에 기억된 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기와,
상기 복수의 화소 내의 복수의 상기 광전 변환부, 복수의 상기 아날로그-디지털 변환기, 복수의 상기 플로팅 디퓨전, 복수의 상기 전류 증폭부 및 복수의 상기 기억부가 배치되는, 적층된 복수의 영역과,
상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
상기 복수의 영역 중, 상기 복수의 광전 변환부가 배치되는 영역은, 상기 복수의 전류 증폭부가 배치되는 영역과는 별도로 마련되고,
상기 에어리어 화소 내의 상기 복수의 광전 변환부가 배치되는 영역과, 상기 복수의 전류 증폭부가 배치되는 영역은, 상기 복수의 플로팅 디퓨전의 전압을, 각각 대응하는 상기 신호 전송부를 통해 송수하는, 촬상 장치.
상기 복수의 전류 증폭부, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 동일한 영역에 배치되어도 된다.
상기 복수의 전류 증폭부, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기는, 상기 동일한 영역 내의 동일한 층에 배치되어도 된다.
동일한 상기 에어리어 화소에 속하는 2 이상의 상기 전류 증폭부와 2 이상의 상기 기억부는, 대응하는 상기 아날로그-디지털 변환기의 대향하는 2변을 따라서 대칭적으로 배치되어도 된다.
상기 복수의 전류 증폭부 및 상기 복수의 아날로그-디지털 변환기와, 상기 복수의 기억부는, 상기 동일한 영역 내의 서로 다른 층에 배치되어도 된다.
상기 복수의 기억부는, 상기 동일한 영역 내의 배선층에 배치되어도 된다.
상기 복수의 광전 변환부가 배치되는 제1 영역과,
상기 복수의 전류 증폭부, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기가 배치되는 제2 영역을 갖고,
상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수해도 된다.
상기 제1 영역을 갖는 제1 기판과,
상기 제2 영역을 갖는 제2 기판을 구비하고,
상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해 상기 플로팅 디퓨전의 전압을 송수해도 된다.
(9) 상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부 및 상기 복수의 기억부와, 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 각각 다른 영역에 배치되는, (1)에 기재된 촬상 장치.
상기 복수의 영역은,
상기 복수의 광전 변환부가 배치되는 제1 영역과,
상기 복수의 전류 증폭부 및 상기 복수의 기억부가 배치되는 제2 영역과,
상기 복수의 아날로그-디지털 변환기가 배치되는 제3 영역을 갖고,
상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수해도 된다.
(11) 상기 복수의 전류 증폭부 및 상기 복수의 기억부는, 상기 제2 영역 내의 동일한 층에 배치되는, (10)에 기재된 촬상 장치.
상기 제1 영역 및 상기 제2 영역이 적층되는 제1 기판과,
상기 제3 영역을 갖는 제2 기판을 구비하고,
상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 기억부에 기억된 신호를 송수해도 된다.
상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부와, 상기 복수의 기억부와, 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 각각 다른 영역에 배치되어도 된다.
상기 복수의 영역은,
상기 복수의 광전 변환부가 배치되는 제1 영역과,
상기 복수의 전류 증폭부가 배치되는 제2 영역과,
상기 복수의 기억부가 배치되는 제3 영역과,
상기 복수의 아날로그-디지털 변환기가 배치되는 제4 영역을 갖고,
상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수해도 된다.
상기 제1 영역, 상기 제2 영역 및 상기 제3 영역이 적층되는 제1 기판과,
상기 제4 영역을 갖는 제2 기판을 구비하고,
상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 복수의 기억부에 기억된 신호를 송수해도 된다.
상기 제1 영역 및 상기 제2 영역이 적층되는 제1 기판과,
상기 제3 영역 및 상기 제4 영역을 갖는 제2 기판을 구비하고,
상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 복수의 전류 증폭부에서 증폭된 전류를 송수해도 된다.
상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부와, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 각각 다른 영역에 배치되어도 된다.
상기 복수의 영역은,
상기 복수의 광전 변환부가 배치되는 제1 영역과,
상기 복수의 전류 증폭부가 배치되는 제2 영역과,
상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기가 배치되는 제3 영역을 갖고,
상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수해도 된다.
상기 제1 영역 및 상기 제2 영역이 적층되는 제1 기판과,
상기 제3 영역을 갖는 제2 기판을 구비하고,
상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 복수의 전류 증폭으로 증폭된 전류를 송수해도 된다.
상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부 및 상기 복수의 아날로그-디지털 변환기와, 상기 복수의 기억부는, 상기 복수의 영역 중의 각각 다른 영역에 배치되어도 된다.
상기 제1 영역, 상기 제2 영역 및 상기 제3 영역은, 동일한 기판 상에 적층되어도 된다.
상기 광전 변환부는 실리콘을 재료로 하는 반도체층이거나, 또는 실리콘 이외를 재료로 하는 반도체층을 가져도 된다.
상기 신호 전송부는 비아, 범프, Cu-Cu 접합으로, 상기 신호를 송수해도 된다.
본 개시에 따르면, 광전 변환된 화소마다의 디지털 신호를 출력하는 촬상 장치와,
상기 디지털 신호에 대하여 신호 처리를 행하는 신호 처리부를 구비하고,
상기 촬상 장치는,
광전 변환부를 각각 갖는 복수의 화소와,
상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하에 따른 전압을 출력하는 플로팅 디퓨전과,
상기 플로팅 디퓨전의 전압에 따른 전류를 증폭하는 전류 증폭부와,
상기 전류 증폭부에서 증폭된 전류에 따른 신호를 기억하는 기억부와,
상기 복수의 화소 내의 2 이상의 상기 화소로 이루어지는 에어리어 화소마다 마련되고, 상기 에어리어 화소 내의 상기 2 이상의 화소에 대응하는 2 이상의 상기 기억부에 기억된 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기와,
상기 복수의 화소 내의 복수의 상기 광전 변환부, 복수의 상기 아날로그-디지털 변환기, 복수의 상기 플로팅 디퓨전, 복수의 상기 전류 증폭부 및 복수의 상기 기억부가 배치되는, 적층된 복수의 영역과,
상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
상기 복수의 영역 중, 상기 복수의 광전 변환부가 배치되는 영역은, 상기 복수의 전류 증폭부가 배치되는 영역과는 별도로 마련되고,
상기 에어리어 화소 내의 상기 복수의 광전 변환부가 배치되는 영역과, 상기 복수의 전류 증폭부가 배치되는 영역은, 상기 복수의 플로팅 디퓨전의 전압을, 각각 대응하는 상기 신호 전송부를 통해 송수하는, 전자 기기가 제공된다.
도 1은 본 기술의 일 실시 형태에 있어서의 촬상 장치의 구성예를 도시하는 도면.
도 2는 본 기술의 일 실시 형태에 있어서의 수직 구동부의 구성예를 도시하는 도면.
도 3은 본 기술의 일 실시 형태에 있어서의 수평 제어부의 구성예를 도시하는 도면.
도 4는 본 기술의 일 실시 형태에 있어서의 에어리어 화소의 구성예를 도시하는 도면.
도 5는 본 기술의 일 실시 형태에 있어서의 광전 변환부의 구성예를 도시하는 도면.
도 6은 본 기술의 일 실시 형태에 있어서의 비교부의 구성예를 도시하는 도면.
도 7은 본 기술의 일 실시 형태에 있어서의 비교 출력 처리부의 구성예를 도시하는 도면.
도 8은 본 기술의 일 실시 형태에 있어서의 변환 결과 유지부의 구성예를 도시하는 도면.
도 9는 본 기술의 일 실시 형태에 있어서의 시각 코드 전송부의 구성예를 도시하는 도면.
도 10은 본 개시에 관한 촬상 장치의 1프레임 기간의 타이밍도.
도 11은 제1 예에 관한 에어리어 화소의 회로도.
도 12는 제1 예에 관한 에어리어 화소의 단면도.
도 13a는 도 12의 A-A선 방향의 평면도.
도 13b는 도 12의 B-B선 방향의 평면도.
도 14는 제2 예에 관한 에어리어 화소의 회로도.
도 15는 제2 예에 관한 에어리어 화소의 단면도.
도 16a는 도 15의 A-A선 방향의 평면도.
도 16b는 도 15의 B-B선 방향의 평면도.
도 17은 제3 예에 관한 에어리어 화소의 회로도.
도 18은 제3 예에 관한 에어리어 화소의 단면도.
도 19a는 도 18의 A-A선 방향의 평면도.
도 19b는 도 18의 B-B선 방향의 평면도.
도 20은 제4 예에 관한 에어리어 화소의 회로도.
도 21은 제4 예에 관한 에어리어 화소의 단면도.
도 22a는 도 21의 A-A선 방향의 평면도.
도 22b는 도 21의 B-B선 방향의 평면도.
도 23은 제5 예에 관한 에어리어 화소의 회로도.
도 24는 제5 예에 관한 에어리어 화소의 단면도.
도 25a는 도 24의 A-A선 방향의 평면도.
도 25b는 도 24의 B-B선 방향의 평면도.
도 25c는 도 24의 C-C선 방향의 평면도.
도 26은 제6 예에 관한 에어리어 화소의 회로도.
도 27은 제6 예에 관한 에어리어 화소의 단면도.
도 28a는 도 27의 A-A선 방향의 평면도.
도 28b는 도 27의 B-B선 방향의 평면도.
도 28c는 도 27의 C-C선 방향의 평면도.
도 29는 제7 예에 관한 에어리어 화소의 회로도.
도 30은 제7 예에 관한 에어리어 화소의 단면도.
도 31a는 도 30의 A-A선 방향의 평면도.
도 31b는 도 30의 B-B선 방향의 평면도.
도 31c는 도 30의 C-C선 방향의 평면도.
도 32는 제8 예에 관한 에어리어 화소의 회로도.
도 33은 제8 예에 관한 에어리어 화소의 단면도.
도 34a는 도 33의 A-A선 방향의 평면도.
도 34b는 도 33의 B-B선 방향의 평면도.
도 34c는 도 33의 C-C선 방향의 평면도.
도 35a는 제1 변형예에 관한 광전 변환부, 전류 증폭부 및 기억부의 회로도.
도 35b는 제2 변형예에 관한 광전 변환부, 전류 증폭부 및 기억부의 회로도.
도 35c는 제3 변형예에 관한 광전 변환부, 전류 증폭부 및 기억부의 회로도.
도 35d는 제4 변형예에 관한 광전 변환부, 전류 증폭부 및 기억부의 회로도.
도 36은 차량 제어 시스템의 개략적인 구성의 일례를 도시하는 블록도.
도 37은 차외 정보 검출부 및 촬상부의 설치 위치의 일례를 도시하는 설명도.
이하, 도면을 참조하여, 촬상 장치 및 전자 기기의 실시 형태에 대해서 설명한다. 이하에서는, 촬상 장치 및 전자 기기의 주요한 구성 부분을 중심으로 설명하지만, 촬상 장치 및 전자 기기에는, 도시 또는 설명되어 있지 않은 구성 부분이나 기능이 존재할 수 있다. 이하의 설명은, 도시 또는 설명되어 있지 않은 구성 부분이나 기능을 제외하는 것은 아니다.
[촬상 장치의 구성]
도 1은 본 기술의 일 실시 형태에 있어서의 촬상 장치(1)의 구성예를 도시하는 도면이다. 이 촬상 장치(1)는 화소 어레이부(10)와, 시각 코드 생성부(20)와, 참조 신호 생성부(30)와, 수직 구동부(40), 수평 제어부(50)를 구비한다.
화소 어레이부(10)는, 복수의 에어리어 화소(100)를 구비하고 있고, 에어리어 화소(100)마다 화소 신호가 아날로그-디지털 변환(이하, AD 변환)된다. 에어리어 화소(100)는, 복수의 화소를 갖는다. 각 화소는 광전 변환부를 갖는다. 후술하는 바와 같이, 에어리어 화소(100)는, 1개의 아날로그-디지털 변환부(이하, AD 변환부)를 갖는다. AD 변환부는 에어리어 화소(100) 내의 각 화소로 촬상된 아날로그의 화소 신호를 순차 AD 변환하고, 대응하는 디지털 신호를 출력한다. 또한, 에어리어 화소(100)를 화소라 칭하고, 화소 내의 각 광전 변환부를 서브 화소 혹은 색 화소라 칭할 수도 있다.
화소 어레이부(10)는 2차원 행렬상으로 배치되어 화소 신호를 생성하는 에어리어 화소(100)와, 칼럼 방향으로 배치된 복수의 에어리어 화소(100) 사이에 배치되는 복수의 시각 코드 전송부(200)를 구비하고 있다. 에어리어 화소(100)는, 각 화소의 아날로그 화소 신호를 화소 신호 AD 변환한 결과인 시각 코드를 출력한다. 시각 코드 전송부(200)는, 이 시각 코드를 칼럼 방향으로 순차 전송한다. 전송된 시각 코드는 수평 제어부(50)에 입력된다. 신호선(101)은 에어리어 화소(100)와 시각 코드 전송부(200)를 접속하는 신호선이다. 에어리어 화소(100) 및 시각 코드 전송부(200)의 구성의 상세에 대해서는, 후술한다.
시각 코드 생성부(20)는 시각 코드를 생성하여, 시각 코드 전송부(200)에 대하여 출력한다. 여기서, 시각 코드란, 에어리어 화소(100)에 있어서의 AD 변환의 개시부터 경과 시간을 나타내는 부호이다. 이 시각 코드는, 변환 후의 디지털 화소 신호의 비트수와 동등한 사이즈이며, 예를 들어 그레이 코드를 사용할 수 있다. 시각 코드는, 신호선(21)을 통해 시각 코드 전송부(200)에 대하여 출력된다.
참조 신호 생성부(30)는 참조 신호를 생성하여, 에어리어 화소(100)에 대하여 출력한다. 이 참조 신호는 에어리어 화소(100)에 있어서의 AD 변환의 기준이 되는 신호이며, 예를 들어 전압이 시간과 함께 선형으로 저하되는 신호(램프 신호)를 사용할 수 있다. 이 참조 신호는, 신호선(31)을 통해 출력된다. 또한, 시각 코드 생성부(20)에 의한 시각 코드의 생성 및 출력은, 참조 신호 생성부(30)에 의한 참조 신호의 생성 및 출력과 동기해서 실행된다. 이에 의해, 시각 코드 생성부(20) 및 참조 신호 생성부(30)로부터 출력된 시각 코드 및 참조 신호는 일대일로 대응하고, 시각 코드로부터 참조 신호의 전압을 취득할 수 있다. 후술하는 시각 코드 복호부(52)는 시각 코드로부터 참조 신호의 전압을 취득함으로써 복호를 행한다.
수직 구동부(40)는 에어리어 화소(100)의 제어 신호 등을 생성해서 출력한다. 이 제어 신호는 신호선(41)을 통해 에어리어 화소(100)에 출력된다. 수직 구동부(40)의 구성의 상세에 대해서는, 후술한다.
수평 제어부(50)는 시각 코드 전송부(200)에 의해 전송된 시각 코드를 처리한다. 시각 코드는, 신호선(11)을 통해 수평 제어부(50)에 입력된다. 수평 제어부(50)의 구성의 상세에 대해서는, 후술한다.
[수직 제어부의 구성]
도 2는 본 기술의 일 실시 형태에 있어서의 수직 구동부(40)의 구성예를 도시하는 도면이다. 이 수직 구동부(40)는 제어 신호 생성부(42)와, 전원부(43)를 구비한다.
제어 신호 생성부(42)는 에어리어 화소(100)의 제어 신호를 생성해서 출력한다. 전원부(43)는 에어리어 화소(100)의 동작에 필요로 되는 전원을 공급한다. 이들 제어 신호 및 전원은 신호선(41)에 의해 전달된다. 동일 도면에 나타낸 바와 같이, 신호선(41)은 복수의 신호선(OFG, OFD, TX, SEL1, SEL2, SEL3, SEL4, Vb, INI, WORD) 및 복수의 전원선(VDDH, VBIAS)에 의해 구성된다. 신호선(OFG, OFD, TX, SEL1, SEL2, SEL3, SEL4, Vb, INI, WORD)은 제어 신호 생성부(42)에 접속되어, 에어리어 화소(100)의 제어 신호를 전달한다. 한편, 전원선(VDDH, VBIAS)은 전원부(43)에 접속되어 전원 공급에 사용된다. 이들 신호선의 상세에 대해서는 후술한다.
[수평 제어부의 구성]
도 3은 본 기술의 일 실시 형태에 있어서의 수평 제어부(50)의 구성예를 도시하는 도면이다. 이 수평 제어부(50)는 시각 코드 복호부(52)와, 칼럼 신호 처리부(53)와, 클럭 신호 생성부(54)를 구비한다.
시각 코드 복호부(52)는 시각 코드를 복호한다. 이 복호에 의해, AD 변환의 결과인 디지털의 화소 신호가 생성된다. 이 시각 코드 복호부(52)는, 수평 제어부(50)에 복수 배치되어 있고, 화소 어레이부(10)에 배치된 시각 코드 전송부(200)과 일대일로 대응하고 있다. 이들 시각 코드 복호부(52)에는, 대응하는 시각 코드 전송부(200)로부터 동시에 시각 코드가 입력된다. 이 입력된 시각 코드의 복호는, 이들 시각 코드 복호부(52)에 의해, 동시 병행해서 행해진다. 그 후, 복호된 복수의 디지털의 화소 신호는 칼럼 신호 처리부(53)에 입력된다.
칼럼 신호 처리부(53)는 시각 코드 복호부(52)에 의해 출력된 디지털의 화소 신호를 처리한다. 이 처리로서, 후술하는 상관 이중 샘플링(Correlated Double Sampling: CDS)을 행할 수 있다. 또한, 칼럼 신호 처리부(53)는 처리된 디지털의 화소 신호에 대하여 수평 전송을 행한다. 이것은 복수의 시각 코드 복호부(52)에 의해 동시에 입력된 복수의 디지털의 화소 신호에 대응하는 처리 완료된 화소 신호를 차례로 전송해서 출력한다. 칼럼 신호 처리부(53)로부터 출력된 화소 신호는, 촬상 장치(1)의 출력 신호이며, 디지털 화소 신호에 해당한다.
[화소의 구성]
도 4는 본 기술의 일 실시 형태에 있어서의 에어리어 화소(100)의 구성예를 도시하는 도면이다. 이 에어리어 화소(100)는, 4개의 화소에 대응하는 4개의 광전 변환부(110; 110a, 110b, 110c, 110d)와, 4개의 전류 증폭부(90; 90a, 90b, 90c, 90d)와, 4개의 기억부(92; 92a, 92b, 92c, 92d)와, AD 변환부(AD 변환부)(190)를 구비한다. 각 기억부(92)는, 후술하는 도 11 등에 나타내는 바와 같이, P상 신호를 기억하는 기억부(19)와, D상 신호를 기억하는 기억부(23)를 갖는다.
광전 변환부(110)는 화소마다 광전 변환을 행하여 입사광에 따른 아날로그의 화소 신호를 생성해서 유지한다. 또한, 광전 변환부(110)는 수직 구동부(40)에 의해 제어되고, 유지한 아날로그의 화소 신호를 대응하는 전류 증폭부(90)에 입력한다. 전류 증폭부(90)는 아날로그의 화소 신호를 증폭하고, 증폭한 전압에 따른 전하를 대응하는 기억부(92)에 기억한다. 기억부(92)에 기억된 전하에 따른 전압은, 신호선(102)을 통해 AD 변환부(190)의 비교부(150)에 공급된다. 광전 변환부(110)의 구성의 상세에 대해서는, 후술한다. 비교부(150)의 입력 노드는 하나이고, 4개의 화소에 대응하는 4개의 기억부(92)에 기억된 전하에 따른 전압은, 순차, 비교부(150)에 입력된다.
AD 변환부(190)는 광전 변환부(110)에 의해 생성된 아날로그의 화소 신호를 AD 변환한다. 이 AD 변환부(190)는 비교부(150)와, 비교 출력 처리부(160)와, 변환 결과 유지부(170)를 구비한다.
비교부(150)는 참조 신호 생성부(30)에 의해 생성된 참조 신호와 광전 변환부(110)에 의해 출력된 아날로그의 화소 신호를 비교한다. 비교 결과는 신호선(106)을 통해 비교 출력 처리부(160)에 대하여 출력된다. 이 비교부(150)는 광전 변환부(110)로부터 출력된 복수의 아날로그의 화소 신호 중 1개와 참조 신호의 비교를 행한다. 즉, 신호선(102 내지 105) 중 1개의 신호선에 의해 전달된 아날로그의 화소 신호의 전압과 참조 신호의 전압의 비교가 행해진다. 비교 결과는 전기 신호로서 출력된다. 예를 들어, 아날로그의 화소 신호의 전압이 참조 신호의 전압보다 작을 때에 값 「1」, 아날로그의 화소 신호의 전압이 참조 신호의 전압보다 클 때에 값 「0」의 신호를 출력할 수 있다. 비교부(150)의 구성의 상세에 대해서는, 후술한다.
비교 출력 처리부(160)는 비교부(150)에 의해 출력된 비교 결과를 처리하고, 처리 완료된 비교 결과를 변환 결과 유지부(170)에 대하여 출력한다. 처리 완료된 비교 결과는, 신호선(107)을 통해 변환 결과 유지부(170)에 대하여 출력된다. 이 처리로서, 예를 들어 레벨 변환이나 파형의 정형을 행할 수 있다.
변환 결과 유지부(170)는 비교 출력 처리부(160)에 의해 출력된 처리 완료된 비교 결과에 기초하여 시각 코드 전송부(200)로부터 출력된 시각 코드를 AD 변환의 결과로서 유지한다. 이 변환 결과 유지부(170)는 비교 결과가, 예를 들어 값 「1」로부터 「0」으로 변화했을 때에, 시각 코드 전송부(200)로부터 출력된 시각 코드를 유지한다. 이 때의 시각 코드는, 시각 코드 생성부(20)에 의해 생성되어 시각 코드 전송부(200)에 의해 에어리어 화소(100)로 전송되는 시각 코드이다. 그 후, 변환 결과 유지부(170)는 수직 구동부(40)의 제어에 의해, 유지한 시각 코드를 시각 코드 전송부(200)에 대하여 출력한다. 시각 코드 전송부(200)는 이 출력된 시각 코드를 수평 제어부(50)의 시각 코드 복호부(52)로 전송한다.
전술한 바와 같이, 참조 신호로서 높은 전압으로부터 낮은 전압까지 램프 상으로 변화하는 신호를 사용하고, 이 참조 신호의 전압이 아날로그의 화소 신호의 전압보다 높은 상태에서 낮은 상태로 이행했을 때의 시각 코드를 변환 결과 유지부(170)에 유지할 수 있다. 즉, 아날로그의 화소 신호와 참조 신호가 대략 동등해졌을 때의 시각 코드가 변환 결과 유지부(170)에 유지된다. 유지된 시각 코드는, 시각 코드 복호부(52)에 있어서 대응하는 시각에 있어서의 참조 신호의 전압을 나타내는 디지털의 신호로 변환된다. 이에 의해, 광전 변환부(110)에 의해 생성된 아날로그의 화소 신호의 AD 변환을 행할 수 있다.
[광전 변환부의 구성]
도 5는 에어리어 화소(100) 내의 각 화소에 있어서의 광전 변환부(110), 전류 증폭부(90) 및 기억부(92)의 내부 구성의 일례를 도시하는 회로도이다. 도 5의 광전 변환부(110), 전류 증폭부(90) 및 기억부(92)는, 일 화소분의 내부 구성을 나타내고 있고, 에어리어 화소에는 도 5와 마찬가지 회로도가 4화소분 마련되어 있다.
광전 변환부(110)는 포토다이오드(501)와, 트랜지스터(502, 503)를 갖는다. 트랜지스터(502)는, OFG 신호로, 포토다이오드(501)에서 과잉으로 생성된 전하를, 오버플로 드레인 신호선 OFD를 통해 배출하는 제어를 행한다. 트랜지스터(503)는, TXG 신호로, 포토다이오드(501)에서 생성된 전하를 플로팅 디퓨전 FD에 일시적으로 축적할지의 여부를 제어한다.
전류 증폭부(90)는 트랜지스터(14 내지 16)와 전류원(17)을 갖는다. 트랜지스터(14)는, RST 신호로, 전하 전압 변환용 트랜지스터(15)의 게이트에 접속되는 플로팅 디퓨전 FD를 리셋 전압으로 초기화할지의 여부를 제어한다. 이와 같이, 트랜지스터(15)의 게이트와 트랜지스터(14)의 소스가 접속되는 노드가 플로팅 디퓨전 FD이다. 후술하는 바와 같이, 광전 변환부(110)가 배치되는 영역과, 전류 증폭부(90)가 배치되는 영역은 다르고, 이들 영역에서는, 복수의 플로팅 디퓨전 FD의 전압을 송수한다.
트랜지스터(15)는 플로팅 디퓨전 FD의 전압에 기초하여, 포토다이오드(501)에서 생성된 전하를 전압으로 변환한다. 트랜지스터(15)의 소스에는, 선택 트랜지스터(16)가 접속되어 있다. 선택 트랜지스터(16)의 소스에는 전류원(17)이 접속되어 있다.
기억부(92)는 콘덴서로 이루어지는 기억부(19, 23)와, 기억부(19)에 접속된 트랜지스터(18)와, 기억부(23)에 접속된 트랜지스터(22)를 갖는다. 기억부(19와 23)의 일단부에는, 선택 트랜지스터(16)의 소스가 접속되어 있다. 기억부(19)의 타단에는 트랜지스터(18)의 드레인이 접속되고, 기억부(23)의 타단에는 트랜지스터(22)의 드레인이 접속되어 있다. 트랜지스터(18, 22)의 양 소스는, 후술하는 도 6에 도시한 바와 같이, AD 변환부(190)의 입력 노드와, 트랜지스터(13)의 소스에 접속되어 있다. 트랜지스터(18)는 신호 S1로 온 또는 오프가 제어되고, 트랜지스터(22)는 신호 S2로 온 또는 오프가 제어된다.
기억부(19)는 광전 변환부(110)의 P상 레벨을 유지하기 위해서 사용된다. 기억부(23)는 포토다이오드의 D상 레벨을 유지하기 위해서 사용된다. 전체 화소의 기억부(19)와 기억부(23)는 동시에 P상 레벨과 D상 레벨을 기억한다. 이에 의해, 글로벌 셔터가 가능하게 된다.
[비교부의 구성]
도 6은 본 기술의 일 실시 형태에 있어서의 비교부(150)의 구성예를 도시하는 도면이다. 이 비교부(150)는 신호 입력 트랜지스터(12)와, 참조 입력 트랜지스터(157)와, MOS 트랜지스터(13, 151, 152)를 구비한다. 여기서, MOS 트랜지스터(151 및 152)에는 P채널 MOS 트랜지스터를 사용할 수 있다. MOS 트랜지스터(12, 157)에는 N채널 MOS 트랜지스터를 사용할 수 있다.
또한, 비교부(150)에는, 전술한 신호선(102) 등 외에, 복수의 신호선(Vb, REF)과 전원선 VDDH가 접속된다. 바이어스 신호선 Vb(Bias)는, MOS 트랜지스터(158)에 바이어스 전압을 공급하는 신호선이다. 참조 신호선 REF(Reference)는 참조 입력 트랜지스터(157)에 참조 신호를 전달하는 신호선이다. 전원선 VDDH는 비교부(150)의 전원을 공급하는 전원선이다.
MOS 트랜지스터(151 및 152)의 소스는 전원선 VDDH에 공통으로 접속된다. MOS 트랜지스터(151)의 게이트는, MOS 트랜지스터(152)의 게이트 및 드레인 그리고 참조 입력 트랜지스터(157)의 드레인에 접속된다. MOS 트랜지스터(151)의 드레인은, 신호 입력 트랜지스터(12)의 드레인 및 신호선(106)에 접속된다. 신호 입력 트랜지스터(12)의 소스 및 참조 입력 트랜지스터(157)의 소스는, MOS 트랜지스터(158)의 드레인에 공통으로 접속된다. MOS 트랜지스터(158)의 게이트는 바이어스 신호선 Vb에 접속되고, 소스는 접지된다. MOS 트랜지스터(12)의 게이트는, 신호선(102)에 접속된다. MOS 트랜지스터(13)는 리셋 신호 RST가 하이레벨일 때에, MOS 트랜지스터(12)의 게이트와 드레인을 단락한다. 참조 입력 트랜지스터(157)의 게이트는, 참조 신호선 REF에 접속된다.
신호 입력 트랜지스터(12)는, 입력 신호가 제어 단자인 게이트에 입력되는 MOS 트랜지스터이다. 동일 도면의 신호 입력 트랜지스터(12)의 게이트에는, 입력 신호로서 아날로그의 화소 신호가 입력된다.
참조 입력 트랜지스터(157)는 참조 신호가 제어 단자인 게이트에 입력되는 MOS 트랜지스터이다. 이 참조 입력 트랜지스터(157)는 신호 입력 트랜지스터(12)와 차동쌍을 구성한다. 이 차동쌍에 의해 입력 신호 및 참조 신호의 비교가 행해진다. 구체적으로는, 입력 신호가 참조 신호보다 작은 경우에는, 신호 입력 트랜지스터(12)에 흐르는 전류보다 참조 입력 트랜지스터(157)에 흐르는 전류쪽이 커진다. 반대로, 입력 신호가 참조 신호보다 큰 경우에는, 신호 입력 트랜지스터(12)에 흐르는 전류보다 참조 입력 트랜지스터(157)에 흐르는 전류쪽이 작아진다. 이와 같이, 입력 신호 및 참조 신호의 차분에 따른 전류가 차동쌍을 구성하는 신호 입력 트랜지스터(12) 및 참조 입력 트랜지스터(157)에 흐르게 된다.
MOS 트랜지스터(151)는 신호 입력 트랜지스터(12) 및 참조 입력 트랜지스터(157)의 어느 하나에 흐르는 전류가 입력 신호 및 참조 신호의 차분에 따라서 변화했을 때, 이 전류의 변화를 전압의 변화로 변환한다. 또한, MOS 트랜지스터(152)는 참조 입력 트랜지스터(157)에 흐르는 전류의 변화를 전압의 변화로 변환한다. 이들 MOS 트랜지스터(151 및 152)는, 커런트 미러 회로를 구성한다. 이 커런트 미러 회로는 참조 입력 트랜지스터(157)에 흐르는 전류와 동등한 전류가 신호 입력 트랜지스터(12)에 흐르게 작용한다. 이에 의해, 입력 신호 및 참조 신호의 비교를 고속으로 행할 수 있다.
MOS 트랜지스터(158)는 차동쌍을 구성하는 신호 입력 트랜지스터(12) 및 참조 입력 트랜지스터(157)에 흐르는 전류를 제어한다. 이 MOS 트랜지스터(158)의 게이트에는, 바이어스 신호선 Vb에 의해 소정의 바이어스 전압이 공급된다. 이에 의해 MOS 트랜지스터(158)는 정전류 전원으로서 동작한다.
이와 같이, 동일 도면의 비교부(150)는 신호 입력 트랜지스터(12)의 게이트에 입력되는 화소 신호와, 참조 입력 트랜지스터(157)의 게이트에 입력되는 참조 신호와의 비교 동작을 행하게 할 수 있다.
[선택 방법]
먼저, 참조 신호선 REF의 전압을 0V로 한다. 이에 의해, 참조 입력 트랜지스터(157)는 비도통 상태가 된다. 그러면, 신호 입력 트랜지스터(12), 참조 입력 트랜지스터(157) 및 MOS 트랜지스터(158)에 의해 구성되는 차동 증폭 회로의 작용에 의해, 신호 입력 트랜지스터(12)의 드레인은 0V 근방의 전압이 된다. 이어서, 리셋 신호 RST를 하이레벨로 해서 MOS 트랜지스터(13)를 온시킨다. 이에 의해, 귀환회로가 형성되고, 신호 입력 트랜지스터(12)의 드레인은 약 0V의 전압이 된다. 그러면, 신호선(102)에 접속된 광전 변환부(110)의 플로팅 디퓨전 FD가 방전되어, 신호선(102)의 전압이 0V가 된다.
MOS 트랜지스터(151 및 152)로 이루어지는 커런트 미러 회로는, 신호 입력 트랜지스터(12)의 드레인을 0V로 하는 작용을 더욱 높일 수 있다. 즉, 참조 신호선 REF의 전압을 0V로 했을 때, MOS 트랜지스터(152)에 흐르는 전류가 약 0A가 된다. MOS 트랜지스터(151)는 MOS 트랜지스터(152)와 커런트 미러 회로를 구성하기 때문에, MOS 트랜지스터(151)를 흐르는 전류도 약 0A가 된다. 이 때문에, 신호 입력 트랜지스터(12)의 드레인 전압을 보다 정확하게 0V로 할 수 있다.
또한, MOS 트랜지스터(13)는 광전 변환부(110)의 플로팅 디퓨전 FD를 리셋하는 기능을 더 구비하고 있다. 이 리셋은, 다음과 같이 행할 수 있다. 먼저, 참조 신호선 REF에 플로팅 디퓨전 FD의 리셋 전압에 상당하는 전압을 인가한다. 이에 의해, 참조 입력 트랜지스터(157)가 도통 상태가 된다. 상술한 차동 증폭 회로 및 커런트 미러 회로의 작용에 의해, MOS 트랜지스터(13)의 드레인 전압도 리셋 전압에 대략 동등한 값이 된다. 이어서, 리셋 신호 RST를 하이레벨로 해서 MOS 트랜지스터(13)를 도통 상태로 한다. 이에 의해, 광전 변환부(110)의 플로팅 디퓨전 FD에 리셋 전압이 인가되어, 리셋을 행할 수 있다.
이와 같이, 본 기술의 일 실시 형태에 있어서는, MOS 트랜지스터(13)에 의해, 플로팅 디퓨전 FD의 리셋이 행해진다. 이에 의해, AD 변환부(190)의 구성을 간략화할 수 있다. 또한, 커런트 미러 회로를 사용함으로써, 차동 증폭 회로에 있어서의 이득을 향상시킬 수 있고, 플로팅 디퓨전 FD의 리셋을 보다 정확하게 행할 수 있다.
또한, 비교부(150)의 구성은 이 예에 한정되지 않는다. 예를 들어, 커런트 미러 회로를 구성하는 MOS 트랜지스터(151 및 152) 대신에 저항 부하 또는 정전류 전원을 사용할 수도 있다. 이때, 저항 부하 등은, 차동쌍 중 신호 입력 트랜지스터(12) 및 참조 입력 트랜지스터(157)의 어느 하나 또는 양쪽에 접속할 수 있다.
[비교 출력 처리부의 구성]
도 7은 본 기술의 일 실시 형태에 있어서의 비교 출력 처리부(160)의 구성예를 도시하는 도면이다. 이 비교 출력 처리부(160)는 MOS 트랜지스터(511 내지 517)를 구비한다. 여기서, MOS 트랜지스터(511, 513 및 515)는 P채널 MOS 트랜지스터에 의해 구성할 수 있다. 또한, MOS 트랜지스터(512, 514, 516 및 517)는 N채널 MOS 트랜지스터에 의해 구성할 수 있다. 또한, MOS 트랜지스터(511)는 전치 증폭부(161)를 구성한다. MOS 트랜지스터(512)는 레벨 변환부(162)를 구성한다. MOS 트랜지스터(513 내지 517)는 파형 정형부(163)를 구성한다. 또한, 비교 출력 처리부(160)에는, 전술한 신호선(106 및 107) 외에, 초기화 신호선 INI(Initialize) 및 전원선(VDDH 및 VBIAS)이 접속된다. 초기화 신호선 INI는 MOS 트랜지스터(513 및 516)에 제어 신호를 전달하는 신호선이다. 전원선 VDDH 및 VBIAS는 비교 출력 처리부(160)에 전원을 공급하는 전원선이다.
MOS 트랜지스터(511)의 소스 및 게이트는 각각 전원선 VDDH 및 신호선(106)에 접속된다. MOS 트랜지스터(511)의 드레인은 MOS 트랜지스터(512)의 드레인에 접속된다. MOS 트랜지스터(512)의 게이트는 전원선 VBIAS에 접속되고, 소스는 MOS 트랜지스터(514 및 516)의 드레인 그리고 MOS 트랜지스터(515 및 517)의 게이트에 접속된다. MOS 트랜지스터(513 및 516)의 게이트는, 초기화 신호선 INI에 공통으로 접속된다. MOS 트랜지스터(513)의 소스 및 드레인은, 각각 전원선 VBIAS 및 MOS 트랜지스터(514)의 소스에 접속된다. MOS 트랜지스터(516)의 소스는, 접지된다. MOS 트랜지스터(514)의 게이트는, MOS 트랜지스터(515 및 517)의 드레인 그리고 신호선(107)에 접속된다. MOS 트랜지스터(515)의 소스는 전원선 VBIAS에 접속되고, MOS 트랜지스터(517)의 소스는 접지된다.
전치 증폭부(161)는 비교부(150)에 의해 출력된 비교 결과에 대응하는 신호를 증폭한다. 이 전치 증폭부(161)는 증폭한 신호를 레벨 변환부(162)에 대하여 출력한다. 이 증폭은 MOS 트랜지스터(511)에 의해 행해진다.
레벨 변환부(162)는 전치 증폭부(161)에 의해 출력된 신호의 레벨 변환을 행한다. 도 6에 있어서 설명한 비교부(150) 및 전치 증폭부(161)에는, 전원선 VDDH가 접속되어 있다. 비교부(150) 및 전치 증폭부(161)에 있어서 높은 이득을 얻기 위해서, 이 전원선 VDDH에 의해 공급되는 전원은 비교적 높은 전압으로 할 필요가 있다. 한편, 후단의 변환 결과 유지부(170) 등은, 디지털 신호를 취급하기 때문에, 비교적 낮은 전압의 전원을 공급할 수 있다. 이 비교적 낮은 전원은, 전원선 VBIAS에 의해 공급된다. 이에 의해, 변환 결과 유지부(170) 등에 있어서의 소비 전력을 저감함과 함께 변환 결과 유지부(170) 등에 저내압의 트랜지스터를 사용하는 것이 가능해진다. 이와 같이, 다른 전압의 전원이 공급되는 회로간에 있어서 신호의 전달을 행하기 위해서, 레벨 변환부(162)를 배치한다. 이에 의해, 레벨의 변환이 행해진 신호가 파형 정형부(163)에 대하여 출력된다. 동일 도면의 레벨 변환부(162)는, 전원선 VBIAS에 의해 공급되는 전원 전압으로부터 MOS 트랜지스터(512)의 역치 전압을 감한 전압으로 신호 레벨을 제한할 수 있다.
파형 정형부(163)는 레벨 변환부(162)에 의해 출력된 신호를 변화가 급준한 신호로 정형한다. 이 파형 정형부(163)의 동작에 대해서 설명한다. 초기 상태에 있어서, 레벨 변환부(162)의 출력은 값 「0」이다. 이 상태에 있어서, 초기화 신호선 INI로부터 값 「1」의 신호가 입력되고, MOS 트랜지스터(516)가 도통 상태가 된다. 이에 의해, MOS 트랜지스터(517)가 비도통 상태가 됨과 함께, MOS 트랜지스터(515)가 도통 상태가 되고, 신호선(107)에는 값 「1」이 출력된다. 이때, MOS 트랜지스터(513 및 514)는 비도통 상태가 된다. 그 후, 초기화 신호선 INI에는, 값 「0」의 신호가 입력된다. 이에 의해, MOS 트랜지스터(513)는 도통 상태가 되고, MOS 트랜지스터(516)는 비도통 상태가 된다. MOS 트랜지스터(514)는, 비도통 상태이며, 레벨 변환부(162)의 출력 신호가 값 「0」이기 때문에, MOS 트랜지스터(515 및 517)의 상태는 변화하지 않는다.
이어서, 레벨 변환부(162)의 출력 신호가 값 「0」으로부터 「1」로 변화하면, MOS 트랜지스터(517)가 도통 상태로 천이하고, MOS 트랜지스터(515)가 비도통 상태로 천이한다. 이에 의해, 신호선(107)의 전압은 저하된다. 이 때문에, MOS 트랜지스터(514)가 도통 상태로 천이하고, MOS 트랜지스터(515 및 517)의 게이트 전압이 또한 상승한다. 이러한 정귀환 작용에 의해 신호선(107)의 전압은 급격하게 저하된다. 이에 의해, 파형의 정형을 행할 수 있다.
[변환 결과 유지부의 구성]
도 8은 본 기술의 일 실시 형태에 있어서의 변환 결과 유지부(170)의 구성예를 도시하는 도면이다. 이 변환 결과 유지부(170)는 기억 제어부(171)와, 기억부(172 내지 179)를 구비한다. 여기서, 편의상, AD 변환 후의 디지털 화소 신호로서 8비트의 사이즈의 데이터를 상정한다. 이 때문에, 시각 코드의 사이즈도 8비트가 된다. 또한, 변환 후의 디지털 화소 신호 및 시각 코드의 사이즈는, 시스템에의 요구에 맞춰서 변경할 수 있다. 예를 들어, 15비트의 사이즈로 할 수도 있다.
또한, 변환 결과 유지부(170)에는, 신호선(107) 외에, 복수의 신호선(WORD, CODE 1 내지 8)이 접속된다. 워드 신호선 WORD(Word)는 기억부(172 내지 179)의 제어 신호를 전달하는 신호선이다. 코드 신호선 CODE(Code) 1 내지 8은, 시각 코드를 쌍방향으로 전달하는 신호선이다. 이 복수의 코드 신호선 CODE 1 내지 8은, 신호선(101)을 구성한다.
기억부(172 내지 179)는, 시각 코드 전송부(200)로부터 입력된 시각 코드를 기억한다. 이 기억부(172 내지 179)는, 각각 1비트의 시각 코드를 기억한다. 이 기억부(172 내지 179)의 구성에 대해서, 기억부(172)를 예로 들어 설명한다. 이 기억부(172)는 비트 기억부(522)와, 쌍방향 스위치(523)를 구비한다.
쌍방향 스위치(523)는 신호선(526)과 코드 신호선 CODE 1 사이에 접속되어, 데이터를 쌍방향으로 전달한다. 또한, 이 쌍방향 스위치(523)는 제어 입력 단자를 구비한다. 이 제어 입력 단자에는 신호선(524)이 접속된다. 신호선(524)을 통해 제어 입력 단자에 값 「1」이 입력되면, 쌍방향 스위치(523)는 도통 상태가 되어, 신호선(526)과 코드 신호선 CODE 1 사이에서 쌍방향으로 데이터의 전달을 행할 수 있다. 한편, 제어 입력 단자에 값 「0」이 입력되면, 쌍방향 스위치(523)는 비도통 상태가 된다.
비트 기억부(522)는 1비트의 데이터를 기억하는 기억 장치이다. 이 비트 기억부(522)는 입출력 단자 및 제어 입력 단자를 구비하고, 각각 신호선(526 및 107)이 접속된다. 신호선(107)을 통해 값 「1」의 신호가 제어 입력 단자에 입력되면, 비트 기억부(522)는 신호선(526)을 통해 쌍방향 스위치(523)로부터 전달된 신호인 1비트의 시각 코드를 기억한다. 그 때, 1비트의 시각 코드가 변화한 경우에는, 비트 기억부(522)에 기억되어 있는 데이터가 재기입된다. 그 후, 제어 입력 단자에 입력된 신호가 값 「1」로부터 「0」으로 천이하면, 비트 기억부(522)에 기억되어 있었던 데이터가 그대로 유지된다. 즉, 다음에 제어 입력 단자에 입력된 신호가 값 「1」이 될 때까지, 상술한 데이터의 재기입은 행해지지 않는다. 또한, 비트 기억부(522)는, 제어 입력 단자에 입력된 신호가 값 「0」일 때에는, 유지한 데이터를 신호선(526)에 대하여 출력한다.
기억 제어부(171)는 신호선(524)을 통해 제어 신호를 출력하여, 기억부(172 내지 179)를 제어한다. 이 기억 제어부(171)는 쌍방향 스위치(523)의 제어 신호로서, 예를 들어 워드 신호선 WORD 및 신호선(107)에 의해 입력된 2개의 신호의 논리합에 의해 얻어지는 신호를 생성하여, 출력할 수 있다. 이것은, OR 게이트(521)에 의해 행할 수 있다.
[시각 코드 전송부의 구성]
도 9는 본 기술의 일 실시 형태에 있어서의 시각 코드 전송부(200)의 구성예를 도시하는 도면이다. 이 시각 코드 전송부(200)는, 코드 유지부(210 및 230)와, 클럭 버퍼(220 및 240)를 구비한다. 이 시각 코드 전송부(200)는, 도 1에 있어서 설명한 화소 어레이부(10)에 배치된 에어리어 화소(100)의 행수와 동일 수의 코드 유지부 및 클럭 버퍼를 갖는다. 편의상, 코드 유지부(210 및 230) 그리고 클럭 버퍼(220 및 240)를 예로 들어 설명한다.
코드 유지부(210)는, 시각 코드를 유지한다. 이 코드 유지부(210)는, 플립플롭(211 내지 218)에 의해 구성된다. 이 플립플롭(211) 등은 클럭 버퍼(220)로부터 출력된 클럭 신호에 기초하여 시각 코드 중 1비트를 유지한다. 구체적으로는, 클럭 신호가 값 「0」일 때, 시각 코드 생성부(20)로부터 출력되어 동일 도면의 D 입력 단자에 입력된 시각 코드를 내부 노드에 유지함과 함께 Q 출력 단자를 하이 임피던스 상태로 한다. 이어서, 클럭 신호가 값 「1」이 되면, 내부 노드에 유지한 시각 코드를 Q 출력 단자로부터 출력한다. 이 출력된 시각 코드는, 신호선(101)을 통해 코드 유지부(230)에 입력된다. 이와 같이, 시각 코드 전송부(200)는, 복수의 시각 코드 유지부를 시프트 레지스터로서 동작시켜서, 시각 코드의 전송을 행한다.
클럭 버퍼(220)는, 도 3에 있어서 설명한 클럭 신호 생성부(54)에 의해 생성된 클럭 신호를 코드 유지부(210)에 대하여 출력함과 함께, 다음단의 클럭 버퍼에 대하여 출력한다. 이 클럭 버퍼(220)는, 복수의 반전 게이트(221 내지 224)에 의해 구성되어, 열화된 클럭 신호를 정형하는 리피터로서 동작한다. 또한, 이 클럭 버퍼(220)는 시각 코드 전송부(200)에 있어서, 시각 코드와는 역의 방향으로 순차 전송된다. 즉, 클럭 버퍼(240)는 코드 유지부(230)에 대하여 클럭 신호를 출력함과 함께, 클럭 버퍼(220)에 대하여 클럭 신호를 출력한다. 이에 의해, 코드 유지부(210)에 입력되는 클럭 신호는, 코드 유지부(230)에 입력된 클럭 신호와 비교하여, 반전 게이트 2개분의 전파 지연 시간과 반전 게이트(224)까지의 배선에 의한 지연에 상당하는 시간의 지연을 갖는 것이 된다. 이와 같이, 클럭 버퍼(220)는 클럭 신호를 지연시키는 기능을 더 구비한다.
상술한 바와 같이, 플립플롭(211) 등은, 클럭 신호가 값 「0」일 때, 입력된 시각 코드를 내부 노드에 유지한다. 이 유지 시, 소정의 시간, 소위 셋업 타임을 확보할 필요가 있다. 클럭 버퍼(220)에 의해 발생한 클럭 신호의 지연에 의해, 코드 유지부(230)에 있어서 클럭 신호가 값 「0」으로 천이했을 때, 코드 유지부(210)에 입력되는 클럭 신호는 값 「1」 그대로이다. 즉, 내부 노드에 유지된 시각 코드가 출력된 상태에 머물고 있다. 이에 의해 코드 유지부(230)에 있어서 셋업 타임을 확보 할 수 있고, 시각 코드의 전달을 행할 수 있다.
코드 유지부(210)의 출력과 코드 유지부(230)의 입력에는 코드 신호선 CODE 1 내지 8이 각각 접속된다. 이에 의해, 시각 코드 생성부(20)에 의해 생성되고, 코드 유지부(210)에 있어서 유지된 시각 코드가 이들 코드 신호선 CODE 1 내지 8을 통해 변환 결과 유지부(170)에 대하여 출력된다. 또한, AD 변환 후에 변환 결과 유지부(170)에 유지된 시각 코드가 이들 코드 신호선 CODE 1 내지 8을 통해 코드 유지부(230)에 대하여 출력된다. 이와 같이, 시각 코드 전송부(200)는 시각 코드의 전송을 행한다.
이어서, 에어리어 화소(100)의 내부 구성에 대해서 설명한다. 에어리어 화소(100)의 내부 구성에는 다양한 후보가 있기 때문에, 이하에서는, 대표적인 내부 구성을 차례로 설명한다.
(촬상 장치의 촬상 타이밍)
도 10은 본 개시에 관한 촬상 장치의 1프레임 기간의 타이밍도이다. 본 개시에 관한 촬상 장치는, 글로벌 셔터 방식으로 전체 화소 동시에 노광을 행하고, 노광한 화소 신호를 에어리어 화소 단위로 AD 변환해서 출력한다. 도 10의 상반분은, 시각 T1에서 노광을 개시하고 나서, 1프레임 기간(시각 T3 내지 T7)의 타이밍을 나타내고 있다. 도 10의 하반분은, 시각 T4 내지 T5의 동작을 상세하게 나타낸 타이밍도이다.
시각 T1 내지 T2는 노광 기간이다. 시각 T1의 직전에 OFG 신호가 하이레벨이 되어 트랜지스터(502)가 온되고, 포토다이오드(501) 내의 전하가 오버플로 드레인 신호선 OFD를 통해 배출된다. 노광 기간 T1 내지 T2 내에, 포토다이오드(501)는 계속해서 광전 변환을 행하고, 전하를 축적한다. 시각 T2에서 전송 신호 TXG가 하이레벨이 되어 트랜지스터(503)가 온되고, 포토다이오드(501)에서 광전 변환된 전하가 플로팅 디퓨전 FD에 보유된다. 플로팅 디퓨전 FD에 대한 보유 동작은, 전체 화소 동시에 행해진다.
그 후, 에어리어 화소 내의 4개의 화소의 읽어내기가 순차적으로 행해진다. 도 10의 시각 T3 내지 T4에서는 에어리어 화소 내의 화소 A의 읽어내기가 행해지고, 시각 T4 내지 T5에서는 에어리어 화소 내의 화소 B의 읽어내기가 행해지고, 시각 T5 내지 T6에서는 에어리어 화소 내의 화소 C의 읽어내기가 행해지고, 시각 T6 내지 T7에서는 에어리어 화소 내의 화소 D의 읽어내기가 행해진다.
이하에서는, 화소 B의 읽어내기 동작을 상세하게 설명한다. 도 10의 하반분 타이밍도에 있어서의 신호 RB는 화소 B에 있어서의 트랜지스터(13)의 게이트에 입력되는 리셋 신호 RST이다. 신호 SEL_B는, 화소 B에 있어서의 트랜지스터(16)의 게이트에 입력되는 선택 신호 SW이다. 신호 S1_B는 화소 B에 있어서의 트랜지스터(18)의 게이트에 입력되는 신호 S1이다. 신호 S2_B는 화소 B에 있어서의 트랜지스터(23)의 게이트에 입력되는 신호 S2이다.
시각 t1에서 신호 RB가 하이레벨이 되면, AD 변환부(190) 내의 트랜지스터(12)의 드레인 전압이 초기화된다. 또한, 화소 B의 읽어내기를 한창 행하는 동안(시각 t1 내지 t11)은, 트랜지스터(16)는 온 상태이다. 그 후, 신호 S1_B가 하이레벨이 되어, 트랜지스터(18)가 온되고, 기억부(19)에 P상 신호가 기억된다. 기억부(19)에 기억된 P상 신호는, 트랜지스터(12)의 게이트에 입력된다. 시각 t1 내지 t6의 기간은, P상 신호를 참조 신호와 비교하여, P상 신호를 디지털 신호로 변환하는 기간이다.
시각 t2 내지 t4 동안에, 신호 레벨이 선형으로 변화하는 램프파로 이루어지는 참조 신호 REF가 트랜지스터(157)의 게이트에 입력된다. P상 신호의 신호 레벨이 참조 신호 REF의 신호 레벨을 상회하면, 차동쌍의 트랜지스터(12)의 드레인 전압이 낮아지고, 트랜지스터(151)의 드레인 전압이 높아지고, AD 변환부의 출력 신호 VCO가 로우 레벨이 된다(시각 t3).
그 후, 시각 t6에서 신호 RB가 하이레벨이 되면, AD 변환부 내의 트랜지스터(12)의 드레인 전압이 초기화된다. 그 후, 신호 S2_B가 하이레벨이 되어, 트랜지스터(23)가 온되고, 기억부(23)에 D상 신호가 기억된다.
시각 t7 내지 t11은 D상 신호를 참조 신호와 비교하여, D상 신호를 디지털 신호로 변환하는 기간이다. 시각 t7 내지 t9 동안에, 신호 레벨이 선형으로 변화하는 램프파로 이루어지는 참조 신호 REF가 트랜지스터(157)의 게이트에 입력된다. D상 신호의 신호 레벨이 참조 신호 REF의 신호 레벨을 상회하면, 차동쌍의 트랜지스터(12)의 드레인 전압이 낮아지고, 트랜지스터(151)의 드레인 전압이 높아지고, AD 변환부의 출력 신호 VCO가 로우 레벨이 된다(시각 t8).
이와 같이, AD 변환부에서는, 기억부(19)에 기억된 P상 신호와, 기억부(23)에 기억된 D상 신호를 참조 신호와 비교하여, 참조 신호와 일치하는 타이밍을 나타내는 신호 VCO를 출력한다.
(에어리어 화소(100)의 제1 예)
도 11은 제1 예에 관한 에어리어 화소(100)의 회로도, 도 12는 제1 예에 관한 에어리어 화소(100)의 단면도, 도 13a는 도 12의 A-A선 방향의 평면도, 도 13b는 도 12의 B-B선 방향의 평면도이다. 도 11, 도 12, 도 13a 및 도 13b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다. 제1 예에 관한 에어리어 화소(100)를 구비하는 촬상 장치(1)는, 글로벌 셔터 방식을 채용하고 있고, 각 화소 내의 광전 변환부(110)에는 기억부(19, 23)가 접속되어 있다.
도 11의 에어리어 화소(100)는, 복수의 광전 변환부(110)와, 복수의 전류 증폭부(90)와, 복수의 기억부(19, 23)와, AD 변환부(190)를 갖는다. 복수의 광전 변환부(110), 복수의 전류 증폭부(90) 및 복수의 기억부(19, 23)는, 하나의 AD 변환부(190)를 공유한다. 도 11의 에어리어 화소(100) 내의 회로 구성은, 도 5 및 도 6의 회로 구성과 동일하다.
도 11의 에어리어 화소(100) 내의 광전 변환부(110)는, 도 5와 마찬가지로, 포토다이오드(501)와, 트랜지스터(502, 503)를 갖는다. 전류 증폭부(90)는 트랜지스터(14 내지 17)와, 전류원(17)을 갖는다. 트랜지스터(15)의 게이트는, 플로팅 디퓨전 FD에 접속되어 있다. 기억부(19)는 P상 신호를 기억하기 위해서 사용된다. 기억부(23)은 D상 신호를 기억하기 위해서 사용된다.
제1 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 12에 도시한 바와 같이, 광전 변환부(110)가 배치되는 제1 영역 AR1과, 전류 증폭부(90), 기억부(19, 23) 및 AD 변환부(190)가 배치되는 제2 영역 AR2를 구비하고 있다. 제1 영역 AR1과 제2 영역 AR2는 각각, 실리콘을 재료로 하는 반도체층을 갖는다. 제1 영역 AR1은, 제1 기판 SUB1 상에 배치되어 있다. 제2 영역 AR2는, 제2 기판 SUB2 상에 배치되어 있다. 제1 영역 AR1은 제1 기판 SUB1의 기판면의 전역의 면적을 갖고, 제2 영역 AR2는 제2 기판 SUB2의 기판면의 전역의 면적을 갖는다. 제1 영역 AR1과 제2 영역 AR2는 동일한 면적을 갖는다.
도 12에 도시한 바와 같이, 제1 기판 SUB1에는, 배선층(71)과, 광전 변환부(110)와, 컬러 필터(72)와, 온 칩 렌즈(73)가 적층되어 있다. 화소간에는 소자 분리층(74)이 배치되어 있다. 제2 기판 SUB2에는, 배선층(75)과, 전류 증폭부(90)와, AD 변환부(190)와, 보호층(76)이 적층되어 있다. 도 12에 도시하는 제1 기판 SUB1과 제2 기판 SUB2의 층 구성은 일례이며, 다양한 변형예를 생각할 수 있다.
도 12와 도 13a에 나타내는 바와 같이, 제1 영역 AR1에는, 복수의 광전 변환부(110)가 배치되어 있다. 광전 변환부(110)는 제1 영역 AR1의 전역에 배치되어 있다. 제1 영역 AR1으로부터는, 도 11에 도시한 바와 같이, 플로팅 디퓨전 FD의 전압 신호가 출력되어, 제2 영역 AR2에 입력된다.
도 12와 도 13b에 나타내는 바와 같이, 제2 영역 AR2에는, 기억부(19, 23)와, 전류 증폭부(90)와, AD 변환부(190)가 배치되어 있다. 제2 영역 AR2에서는, 기억부(19, 23)와 전류 증폭부(90)는 화소마다 마련되고, AD 변환부(190)는 복수의 화소로 공유된다. 기억부(19, 23)는 제2 기판 SUB2 상의 전류 증폭부(90) 및 AD 변환부(190)가 배치되는 층과는 다른 층에 배치되어 있다. 이와 같이, 제2 영역 AR2는, 적층되는 복수의 층으로 형성되어 있다. 도 13b에 나타내는 바와 같이, 복수의 전류 증폭부(90)와 AD 변환부(190)가 배치되는 층에서는, 복수의 전류 증폭부(90)가 각각 이격해서 배치되고, 복수의 전류 증폭부(90)가 배치되어 있지 않은 영역에, AD 변환부(190)가 배치되어 있다.
제1 영역 AR1과 제2 영역 AR2는, 적층 방향으로 연장되는 신호 전송부(91)에서 각종 신호를 송수한다. 신호 전송부(91)는, 예를 들어 Cu-Cu 접속(91a)에 의해, 제1 기판AR1과 제2 기판AR2의 사이에 플로팅 디퓨전의 전압을 송수한다. 또한, 신호 전송부(91)는 Cu-Cu 접속뿐만 아니라, 범프 등의 다른 접합 수단으로, 플로팅 디퓨전의 전압을 송수해도 된다.
이와 같이, 제1 예에 관한 에어리어 화소(100)에서는, 제1 영역 AR1에 광전 변환부(110)를 배치하고, 제2 영역 AR2에 기억부(19, 23), 전류 증폭부(90) 및 AD 변환부(190)를 배치하고, 제1 영역 AR1과 제2 영역 AR2는, 플로팅 디퓨전 FD의 전압을 송수한다. 제1 영역 AR1의 전역을 광전 변환부(110)의 배치 영역으로서 사용하기 때문에, 광전 변환부(110)의 면적을 확장할 수 있고, 개구율을 높게 하거나, 에어리어 화소(100)의 미세화에 의한 해상도의 향상이 도모된다.
또한, 제2 영역 AR2를 적층 구조로 함으로써, 기억부(19, 23), 전류 증폭부(90) 및 AD 변환부(190)의 배치 면적을 확장할 수 있다.
(에어리어 화소(100)의 제2 예)
도 14는 제2 예에 관한 에어리어 화소(100)의 회로도, 도 15는 제2 예에 관한 에어리어 화소(100)의 단면도, 도 16a는 도 15의 A-A선 방향의 평면도, 도 16b는 도 15의 B-B선 방향의 평면도이다. 이하에서는, 제1 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제2 예에 관한 에어리어 화소(100)는, 적층되는 제1 영역 AR1 및 제2 영역 AR2를 구비하고 있고, 제1 영역 AR1에 광전 변환부(110)를 배치하는 점에서는 제1 예와 공통된다. 제2 예는 제2 영역 AR2의 레이아웃 배치가 제1 예와는 다르게 되어 있다. 제2 예에 있어서의 도 14의 회로도는, 제1 예에 있어서의 도 11의 회로도와 마찬가지이지만, 제2 예에 있어서의 단면 구조 및 평면 구성은 제1 예와는 다르다.
도 15 및 도 16b에 나타내는 바와 같이, 제2 영역 AR2에는, 기억부(19, 23)와, 전류 증폭부(90)와, AD 변환부(190)가 동일한 층에 배치되어 있다. 도 16b에 나타내는 바와 같이, 에어리어 화소(100)의 직사각형 범위가 대향하는 2변을 따라서 4화소분의 전류 증폭부(90)와 기억부(19, 23)가 대칭적으로 배치되고, 그 중간부에 AD 변환부(190)가 배치되어 있다. 도 15의 단면도에는 AD 변환부(190)가 도시되어 있지 않지만, 실제로는, 도 16b에 나타내는 바와 같이 도 15의 단면 안측에 AD 변환부(190)가 배치되어 있다.
제2 예에 관한 에어리어 화소(100)에 있어서도, 제1 영역 AR1은 제1 기판 SUB1 상에 배치되고, 제2 영역 AR2는 제2 기판 SUB2 상에 배치되어 있다. 제1 기판 SUB1과 제2 기판 SUB2는, Cu-Cu 접속(91a)으로 이루어지는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전압을 송수한다.
(에어리어 화소(100)의 제3 예)
도 17은 제3 예에 관한 에어리어 화소(100)의 회로도, 도 18은 제3 예에 관한 에어리어 화소(100)의 단면도, 도 19a는 도 18의 A-A선 방향의 평면도, 도 19b는 도 18의 B-B선 방향의 평면도이다. 도 17, 도 18, 도 19a 및 도 19b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제3 예에 관한 에어리어 화소(100)는, 실리콘 이외를 재료로 하는 광전 변환부(110)를 갖는다. 실리콘 이외의 재료는, 예를 들어 유기 재료이다. 이와 같이, 제3 예의 광전 변환부(110)는, 실리콘 이외의 재료를 포함하는 반도체층을 갖는다. 보다 상세하게는, 제3 예의 광전 변환부(110)는, 도 18에 도시한 바와 같이, 상부 전극층(11a)과, 광전 변환층(11b)과, 절연층(11d)과, 하부 전극층(11e)이 적층된 구조를 갖는다. 상부 전극층(11a)과 하부 전극층(11e)의 재료는, 예를 들어 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등이다.
도 17에 도시하는 회로도는, 광전 변환부(110)의 종류가 다른 것 외에는, 도 11의 회로도와 동일하다.
제3 예에 관한 에어리어 화소(100)는, 적층되는 제1 영역 AR1과 제2 영역 AR2를 구비하고 있다. 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 광전 변환부(110)가 배치되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 기억부(19, 23), 전류 증폭부(90) 및 AD 변환부(190)가 배치되어 있다. 도 18에 도시한 바와 같이, 전류 증폭부(90)와, 기억부(19, 23)와, AD 변환부(190)는, 동일한 층에 배치되어 있다. 이 층의 하방에는, 배선층(71)이 배치되고, 그 하방에는 보호층(76)이 배치되어 있다.
제1 영역 AR1과 제2 영역 AR2는, 동일한 기판 상에 적층되어 있다. 제2 영역 AR2에서는, 기억부(19, 23)와 전류 증폭부(90)는 화소마다 마련되고, AD 변환부(190)는 복수의 화소로 공유된다.
제1 영역 AR1과 제2 영역 AR2는, 에어리어 화소(100) 내의 화소마다, 비아(91b)로 이루어지는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전압을 송수한다.
도 19a에 나타내는 바와 같이, 제1 영역 AR1에 배치되는 광전 변환부(110)는 에어리어 화소(100)의 직사각형 범위의 전역에 배치되어 있다. 제2 영역 AR2에서는, 도 19b에 나타내는 바와 같이, 에어리어 화소(100)의 직사각형 범위가 대향하는 2변을 따라, 4화소분의 전류 증폭부(90)와 기억부(19, 23)가 대칭적으로 배치되고, 그 중간부에 AD 변환부(190)가 배치되어 있다.
(에어리어 화소(100)의 제4 예)
도 20은 제4 예에 관한 에어리어 화소(100)의 회로도, 도 21은 제4 예에 관한 에어리어 화소(100)의 단면도, 도 22a는 도 21의 A-A선 방향의 평면도, 도 22b는 도 21의 B-B선 방향의 평면도이다. 이하에서는, 제3 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제4 예에 있어서의 도 20의 회로도는, 제3 예에 있어서의 도 17의 회로도와 동일하다. 제4 예에 관한 에어리어 화소(100)는, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 광전 변환부(110)가 배치되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 전류 증폭부(90)와 AD 변환부(190)가 배치되어 있다. 제3 영역 AR3에는, 실리콘을 재료로 하는 기억부(19, 23)가 배치되어 있다.
제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3은, 동일 기판 상에 적층되어 있다. 제1 영역 AR1과 제2 영역 AR2는, 화소마다, 비아(91b)로 이루어지는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전압을 송수한다. 제2 영역 AR2와 제3 영역 AR3은, 에어리어 화소(100)마다, 비아(91b)로 이루어지는 신호 전송부(91)를 통해, 기억부(19, 23)의 양단 전압을 송수한다.
제4 예에서는, AD 변환부(190) 및 전류 증폭부(90)가 배치되는 제2 영역 AR2와는 다른 제3 영역 AR3에 기억부(19, 23)를 배치하기 때문에, AD 변환부(190)와 전류 증폭부(90)의 배치 면적을 확장할 수 있다.
(에어리어 화소(100)의 제5 예)
도 23은 제5 예에 관한 에어리어 화소(100)의 회로도, 도 24는 제5 예에 관한 에어리어 화소(100)의 단면도, 도 25a는 도 24의 A-A선 방향의 평면도, 도 25b는 도 24의 B-B선 방향의 평면도, 도 25c는 도 24의 C-C선 방향의 평면도이다. 도 23, 도 24, 도 25a 및 도 25b는 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제5 예에 관한 에어리어 화소(100)는 제3 예 및 제4 예와 마찬가지로, 실리콘 이외를 재료로 하는 광전 변환부(110)를 갖는다. 광전 변환부(110)의 층 구성도, 제3 예 및 제4 예와 마찬가지이다. 제5 예에 있어서의 도 23의 회로도는, 기억부(19, 23)와 AD 변환부(190) 사이에, 신호의 송수를 행하는 신호 전송부(91)가 마련되어 있는 점에서, 제4 예에 있어서의 도 20의 회로도와는 다르다.
제5 예에 관한 에어리어 화소(100)는, 도 24에 도시한 바와 같이, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 광전 변환부(110)가 배치되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 전류 증폭부(90)와 기억부(19, 23)가 배치되어 있다. 제3 영역 AR3에는, 실리콘을 재료로 하는 AD 변환부(190)가 배치되어 있다. 제2 영역 AR2에서는, 기억부(19, 23)와 전류 증폭부(90)는 화소마다 마련되고, AD 변환부(190)는 복수의 화소로 공유된다. 제1 영역 AR1과 제2 영역 AR2는, 제1 기판 SUB1 상에 적층되어 있다. 제3 영역 AR3은 제2 기판 SUB2 상에 적층되어 있다.
이와 같이, 제5 예에 관한 에어리어 화소(100)는, 제3 예 및 제4 예에 관한 에어리어 화소(100)와 비교하여, 제2 영역 AR2와 제3 영역 AR3에 배치되는 회로가 다르게 되어 있다.
제1 영역 AR1과 제2 영역 AR2는, 화소마다, 비아(91b)로 이루어지는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전압을 송수한다. 제2 영역 AR2와 제3 영역 AR3은, 에어리어 화소(100)마다, Cu-Cu 접속(91a)으로 이루어지는 신호 전송부(91)를 통해, 기억부(19, 23)에 기억된 전하에 따른 전압을 송수한다.
이와 같이, 제5 예에 관한 에어리어 화소(100)에서는, AD 변환부(190)를 제3 영역 AR3에 배치하기 때문에, AD 변환부(190)의 배치 면적을 확장할 수 있다.
(에어리어 화소(100)의 제6 예)
도 26은 제6 예에 관한 에어리어 화소(100)의 회로도, 도 27은 제6 예에 관한 에어리어 화소(100)의 단면도, 도 28a는 도 27의 A-A선 방향의 평면도, 도 28b는 도 27의 B-B선 방향의 평면도, 도 28c는 도 27의 C-C선 방향의 평면도이다. 이하에서는, 제5 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제6 예에 있어서의 도 26의 회로도는, 제5 예에 있어서의 도 23의 회로와 같다. 제6 예에 관한 에어리어 화소(100)는, 적층되는 제1 영역 AR1, 제2 영역 AR2, 제3 영역 AR3 및 제4 영역 AR4를 갖는다. 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 광전 변환부(110)가 배치되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 전류 증폭부(90)가 배치되어 있다. 제3 영역 AR3에는, 실리콘을 재료로 하는 기억부(19, 23)가 배치되어 있다. 제4 영역 AR4에는, 실리콘을 재료로 하는 AD 변환부(190)가 배치되어 있다. 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3은, 제1 기판 SUB1 상에 적층되어 있다. 제4 영역 AR4는 제2 기판 SUB2 상에 배치되어 있다.
이와 같이, 제6 예에 관한 에어리어 화소(100)에서는, 전류 증폭부(90)와 기억부(19, 23)를 별개의 영역에 배치하는 점에서, 제4 예와는 다르게 되어 있다.
제1 영역 AR1과 제2 영역 AR2는, 화소마다, 비아(91b)로 이루어지는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전압을 송수한다. 제2 영역 AR2와 제3 영역 AR3은, 에어리어 화소(100)마다, 비아(91b)로 이루어지는 신호 전송부(91)를 통해, 기억부(19, 23)의 일단부 전압을 송수한다. 제3 영역 AR3과 제4 영역 AR4는, 에어리어 화소(100)마다, Cu-Cu 접속(91a)으로 이루어지는 신호 전송부(91)를 통해, 기억부(19, 23)의 타단 전압을 송수한다.
이와 같이, 제6 예에 관한 에어리어 화소(100)에서는, 전류 증폭부(90)와 기억부(19, 23)를 별도의 영역에 배치하기 때문에, 전류 증폭부(90)와 기억부(19, 23)의 배치 면적을 확장할 수 있다.
(에어리어 화소(100)의 제7 예)
도 29는 제7 예에 관한 에어리어 화소(100)의 회로도, 도 30은 제7 예에 관한 에어리어 화소(100)의 단면도, 도 31a는 도 30의 A-A선 방향의 평면도, 도 31b는 도 30의 B-B선 방향의 평면도, 도 31c는 도 30의 C-C선 방향의 평면도이다. 이하에서는, 제6 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제7 예에 관한 에어리어 화소(100)는, 제6 예와 마찬가지로, 적층되는 제1 영역 AR1, 제2 영역 AR2, 제3 영역 AR3 및 제4 영역 AR4를 갖는다. 제1 영역 AR1 내지 제4 영역 AR4에 배치되는 회로 부분도 제6 예와 마찬가지이지만, 전류 증폭부(90)와 기억부(19, 23) 사이에서 신호 전송부(91)를 통해 신호의 송수를 행하는 점에서, 제6 예와는 다르다.
제7 예에 관한 에어리어 화소(100)는 제6 예와는 기판 구성이 다르게 되어 있다. 제7 예에 관한 에어리어 화소(100)는 제1 영역 AR1과 제2 영역 AR2가 적층되는 제1 기판 SUB1과, 제3 영역 AR3과 제4 영역 AR4가 적층되는 제2 기판 SUB2를 구비하고 있다.
제1 영역 AR1과 제2 영역 AR2는, 화소마다, 비아(91b)로 이루어지는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전압을 송수한다. 제2 영역 AR2와 제3 영역 AR3은, 화소마다, Cu-Cu 접속(91a)으로 이루어지는 신호 전송부(91)를 통해, 기억부(19, 23)의 일단부 전압을 송수한다. 제3 영역 AR3과 제4 영역 AR4는, 에어리어 화소(100)마다, 비아(91b)로 이루어지는 신호 전송부(91)를 통해, 기억부(19, 23)의 타단 전압을 송수한다.
(에어리어 화소(100)의 제8 예)
도 32는 제8 예에 관한 에어리어 화소(100)의 회로도, 도 33은 제8 예에 관한 에어리어 화소(100)의 단면도, 도 34a는 도 33의 A-A선 방향의 평면도, 도 34b는 도 33의 B-B선 방향의 평면도, 도 34c는 도 33의 C-C선 방향의 평면도이다. 이하에서는, 제7 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제8 예에 있어서의 도 32의 회로도는, 제7 예에 있어서의 도 29의 회로도와 동일하다. 제8 예에 관한 에어리어 화소(100)는, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 갖는다. 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 광전 변환부(110)가 배치된다. 제2 영역 AR2에는, 실리콘을 재료로 하는 전류 증폭부(90)가 배치된다. 제3 영역 AR3에는, 실리콘을 재료로 하는 기억부(19, 23)와 AD 변환부(190)가 배치된다. 제1 영역 AR1과 제2 영역 AR2는 제1 기판 SUB1 상에 적층되고, 제3 영역 AR3은 제2 기판 SUB2 상에 배치되어 있다. 제1 영역 AR1과 제2 영역 AR2는 화소마다, 비아로 이루어지는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전압을 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속으로 이루어지는 신호 전송부(91)를 통해, 기억부(19, 23)의 일단부측 전압을 송수한다.
제8 예에 관한 에어리어 화소(100)는 기억부(19, 23)와 AD 변환부(190)가 모두 제3 영역 AR3에 배치되는 점에서, 제7 예와는 다르게 되어 있다. 이에 의해, 영역의 수를 저감시킬 수 있고, 제7 예보다 제조 프로세스를 간략화할 수 있다.
(에어리어 화소(100)의 제1 예 내지 제8 예의 정리)
본 개시에 관한 에어리어 화소(100)는, 복수의 화소를 갖는다. 에어리어 화소(100)는, 복수의 광전 변환부(110)와, 복수의 플로팅 디퓨전 FD와, 복수의 전류 증폭부(90)와, AD 변환부(190)를 갖는다. 각 플로팅 디퓨전 FD는, 대응하는 화소 내의 광전 변환부(110)에서 광전 변환된 전하에 따른 전압을 출력한다. AD 변환부(190)는 에어리어 화소(100) 내의 복수의 화소 내의 2 이상이 화소로 이루어지는 에어리어 화소(100)마다 마련되고, 에어리어 화소(100) 내의 2 이상의 화소에 대응하는 2 이상의 기억부(19, 23)에 기억된 신호를 디지털 신호로 변환한다.
복수의 화소 내의 복수의 광전 변환부(110), 복수의 AD 변환기(190), 복수의 플로팅 디퓨전 FD, 복수의 전류 증폭부(90) 및 복수의 기억부(19, 23)는, 적층된 복수의 영역에 배치되어 있다. 신호 전송부(91)는 복수의 영역 사이에 신호의 송수를 행한다. 복수의 영역 중, 복수의 광전 변환부(110)가 배치되는 영역은, 복수의 전류 증폭부(90)가 배치되는 영역과는 별도로 마련된다. 에어리어 화소(100) 내의 복수의 광전 변환부(110)가 배치되는 영역과, 복수의 전류 증폭부(90)가 배치되는 영역은, 복수의 플로팅 디퓨전 FD의 전압을, 각각 대응하는 신호 전송부(91)를 통해 송수한다.
제1 예 내지 제8 예에 관한 에어리어 화소(100)는, P상 신호용의 기억부(19)와 D상 신호용 기억부(23)를 별개로 구비하고 있다. 글로벌 셔터용 광전 변환부(110), 전류 증폭부(90) 및 기억부(19, 23)의 회로 구성은 상술한 것에 한정되지 않는다. 이하에서는, 글로벌 셔터용의 광전 변환부(110), 전류 증폭부(90) 및 기억부(19, 23)의 다른 대표적인 회로 구성을 설명한다.
(광전 변환부(110), 전류 증폭부(90) 및 기억부(19, 23)의 제1 변형예)
도 35a는 제1 변형예에 관한 광전 변환부(110), 전류 증폭부(90) 및 기억부(19, 23)의 회로도이다. 도 35a의 광전 변환부(110)는, 포토다이오드(501)와 트랜지스터(503)를 갖는다. 도 35a의 전류 증폭부(90)는 트랜지스터(14, 15, 18, 22, 56, 57, 59, 60)와, 전류원(17, 58, 61)을 갖는다. 트랜지스터(18)는 기억부(19)에 P상 신호를 기억할지 여부를 전환 제어한다. 트랜지스터(22)는 기억부(23)에 D상 신호를 기억할지 여부를 전환 제어한다.
도 35b는 제2 변형예에 관한 광전 변환부(110), 전류 증폭부(90) 및 기억부(19, 23)의 회로도이다. 도 35b의 광전 변환부(110)는 포토다이오드(501)와 트랜지스터(503)를 갖는다. 도 35b의 전류 증폭부(90)는 트랜지스터(14, 15, 18, 22, 56, 57)와, 전류원(17, 58)을 갖는다. 기억부(23)는 P상 신호와 D상 신호의 차분 신호를 기억한다.
도 35c는 제3 변형예에 관한 광전 변환부(110), 전류 증폭부(90) 및 기억부(19, 23)의 회로도이다. 도 35c의 광전 변환부(110)는, 포토다이오드(501)와 트랜지스터(503)를 갖는다. 도 35c의 전류 증폭부(90)는 트랜지스터(14, 15, 18, 22, 56, 57)와 전류원(17, 58)을 갖는다. 트랜지스터(18)는 캐패시터(19)에 P상 신호를 기억할지 여부를 전환 제어한다. 트랜지스터(22)는 캐패시터(23)에 D상 신호를 기억할지 여부를 전환 제어한다.
도 35d는 제4 변형예에 관한 광전 변환부(110), 전류 증폭부(90) 및 기억부(19, 23)의 회로도이다. 도 35d의 회로도는, 글로벌 셔터 방식과 롤링 셔터 방식을 선택하는 기능을 갖고 있다. 도 35d의 광전 변환부(110)는, 포토다이오드(501)와 트랜지스터(503)를 갖는다. 도 35d의 전류 증폭부(90)는 트랜지스터(14, 15, 18, 22, 56 및 57)를 갖는다.
롤링 셔터 방식을 선택하는 경우에는, 트랜지스터(62)를 온시키고, 트랜지스터(63)를 오프시킨다. 이에 의해, 플로팅 디퓨전 FD의 전압에 따라, 트랜지스터(62)의 소스 전압이 변화한다.
글로벌 셔터 방식을 선택하는 경우에는, 트랜지스터(63)를 온시키고, 트랜지스터(62)를 오프시킨다. 이에 의해, P상 신호를 기억하는 캐패시터(19)와, D상 신호를 기억하는 캐패시터(23)의 전압에 따라, 트랜지스터(63)의 소스 전압이 변화한다.
<이동체에 대한 응용예>
본 개시에 관한 기술(본 기술)은, 다양한 제품에 응용할 수 있다. 예를 들어, 본 개시에 관한 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 36은 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 도시하는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통해 접속된 복수의 전자 제어 유닛을 구비한다. 도 36에 나타낸 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040) 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로컴퓨터(12051), 음성 화상 출력부(12052) 및 차량 탑재 네트워크 I/F(Interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라서 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들어, 구동계 제어 유닛(12010)은 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은, 각종 프로그램에 따라서 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들어, 보디계 제어 유닛(12020)은, 키리스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 혹은, 헤드 램프, 백 램프, 브레이크 램프, 방향 지시등 또는 포그 램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은, 이들 전파 또는 신호의 입력을 접수하고, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들어, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는 전기 신호를 화상으로서 출력할 수도 있고, 측거가 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들어 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들어 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여, 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로컴퓨터(12051)는 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하고, 구동계 제어 유닛(12010)에 대하여 제어 지령을 출력할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는 차량의 충돌 회피 혹은 충격 완화, 차간 거리에 기초한 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량의 주위 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 따르지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12030)에 대하여 제어 지령을 출력할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 따라서 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 방현을 도모할 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는 차량의 탑승자 또는 차외에 대하여, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중 적어도 한쪽의 출력 신호를 송신한다. 도 36의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들어 온보드 디스플레이 및 헤드업 디스플레이의 적어도 하나를 포함하고 있어도 된다.
도 37은 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 37에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들어 차량(12100)의 프론트 노즈, 사이드미러, 리어 범퍼, 백 도어 및 차실내의 프론트 글래스의 상부 등의 위치에 마련된다. 프론트 노즈에 구비되는 촬상부(12101) 및 차실내의 프론트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방 화상을 취득한다. 사이드미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방 화상을 취득한다. 차실내의 프론트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 사용된다.
또한, 도 37에는, 촬상부(12101 내지 12104)의 촬영 범위의 일례가 나타나 있다. 촬상 범위(12111)는 프론트 노즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는 각각 사이드미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들어, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 중첩될 수 있는 것에 의해, 차량(12100)을 상방으로부터 본 부감 화상이 얻어진다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 된다. 예를 들어, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 갖는 촬상 소자여도 된다.
예를 들어, 마이크로컴퓨터(12051)는 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물이며, 차량(12100)과 대략 동일한 방향으로 소정의 속도(예를 들어, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로컴퓨터(12051)는, 선행차의 직전에 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수 있다. 이와 같이 운전자의 조작에 따르지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들어, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형 차량, 보행자, 전주 등 기타 입체물로 분류해서 추출하고, 장애물의 자동 회피에 사용할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는 차량(12100)의 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들어, 마이크로컴퓨터(12051)는 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들어 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 수순과, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 여부를 판별하는 수순에 의해 행해진다. 마이크로컴퓨터(12051)가 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.
이상, 본 개시에 관한 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대해서 설명했다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 촬상부(12031) 등에 적용될 수 있다. 구체적으로는, 본 개시의 촬상 장치(1)는, 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시에 관한 기술을 적용함으로써, 보다 선명한 촬영 화상을 얻을 수 있기 때문에, 드라이버의 피로를 경감하는 것이 가능해진다.
또한, 본 기술은 이하와 같은 구성을 취할 수 있다.
(1) 광전 변환부를 각각 갖는 복수의 화소와,
상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하에 따른 전압을 출력하는 플로팅 디퓨전과,
상기 플로팅 디퓨전의 전압에 따른 전류를 증폭하는 전류 증폭부와,
상기 전류 증폭부에서 증폭된 전류에 따른 신호를 기억하는 기억부와,
상기 복수의 화소 내의 2 이상의 상기 화소로 이루어지는 에어리어 화소마다 마련되고, 상기 에어리어 화소 내의 상기 2 이상의 화소에 대응하는 2 이상의 상기 기억부에 기억된 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기와,
상기 복수의 화소 내의 복수의 상기 광전 변환부, 복수의 상기 아날로그-디지털 변환기, 복수의 상기 플로팅 디퓨전, 복수의 상기 전류 증폭부 및 복수의 상기 기억부가 배치되는, 적층된 복수의 영역과,
상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
상기 복수의 영역 중, 상기 복수의 광전 변환부가 배치되는 영역은, 상기 복수의 전류 증폭부가 배치되는 영역과는 별도로 마련되고,
상기 에어리어 화소 내의 상기 복수의 광전 변환부가 배치되는 영역과, 상기 복수의 전류 증폭부가 배치되는 영역은, 상기 복수의 플로팅 디퓨전의 전압을, 각각 대응하는 상기 신호 전송부를 통해 송수하는, 촬상 장치.
(2) 상기 복수의 전류 증폭부, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 동일한 영역에 배치되는, (1)에 기재된 촬상 장치.
(3) 상기 복수의 전류 증폭부, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기는, 상기 동일한 영역 내의 동일한 층에 배치되는, (2)에 기재된 촬상 장치.
(4) 동일한 상기 에어리어 화소에 속하는 2 이상의 상기 전류 증폭부와 2 이상의 상기 기억부는, 대응하는 상기 아날로그-디지털 변환기의 대향하는 2변을 따라서 대칭적으로 배치되는, (3)에 기재된 촬상 장치.
(5) 상기 복수의 전류 증폭부 및 상기 복수의 아날로그-디지털 변환기와, 상기 복수의 기억부는, 상기 동일한 영역 내의 서로 다른 층에 배치되는, (2)에 기재된 촬상 장치.
(6) 상기 복수의 기억부는, 상기 동일한 영역 내의 배선층에 배치되는, (5)에 기재된 촬상 장치.
(7) 상기 복수의 광전 변환부가 배치되는 제1 영역과,
상기 복수의 전류 증폭부, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기가 배치되는 제2 영역을 갖고,
상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수하는, (1) 내지 (6) 중 어느 한 항에 기재된 촬상 장치.
(8) 상기 제1 영역을 갖는 제1 기판과,
상기 제2 영역을 갖는 제2 기판을 구비하고,
상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해 상기 플로팅 디퓨전의 전압을 송수하는, (7)에 기재된 촬상 장치.
(9) 상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부 및 상기 복수의 기억부와, 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 각각 다른 영역에 배치되는, (1)에 기재된 촬상 장치.
(10) 상기 복수의 영역은,
상기 복수의 광전 변환부가 배치되는 제1 영역과,
상기 복수의 전류 증폭부 및 상기 복수의 기억부가 배치되는 제2 영역과,
상기 복수의 아날로그-디지털 변환기가 배치되는 제3 영역을 갖고,
상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수하는, (9)에 기재된 촬상 장치.
(11) 상기 복수의 전류 증폭부 및 상기 복수의 기억부는, 상기 제2 영역 내의 동일한 층에 배치되는, (10)에 기재된 촬상 장치.
(12) 상기 제1 영역 및 상기 제2 영역이 적층되는 제1 기판과,
상기 제3 영역을 갖는 제2 기판을 구비하고,
상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 기억부에 기억된 신호를 송수하는, (10) 또는 (11)에 기재된 촬상 장치.
(13) 상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부와, 상기 복수의 기억부와, 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 각각 다른 영역에 배치되는, (1)에 기재된 촬상 장치.
(14) 상기 복수의 영역은,
상기 복수의 광전 변환부가 배치되는 제1 영역과,
상기 복수의 전류 증폭부가 배치되는 제2 영역과,
상기 복수의 기억부가 배치되는 제3 영역과,
상기 복수의 아날로그-디지털 변환기가 배치되는 제4 영역을 갖고,
상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수하는, (13)에 기재된 촬상 장치.
(15) 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역이 적층되는 제1 기판과,
상기 제4 영역을 갖는 제2 기판을 구비하고,
상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 복수의 기억부에 기억된 신호를 송수하는, (14)에 기재된 촬상 장치.
(16) 상기 제1 영역 및 상기 제2 영역이 적층되는 제1 기판과,
상기 제3 영역 및 상기 제4 영역을 갖는 제2 기판을 구비하고,
상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 복수의 전류 증폭부에서 증폭된 전류를 송수하는, (15)에 기재된 촬상 장치.
(17) 상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부와, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 각각 다른 영역에 배치되는, (1)에 기재된 촬상 장치.
(18) 상기 복수의 영역은,
상기 복수의 광전 변환부가 배치되는 제1 영역과,
상기 복수의 전류 증폭부가 배치되는 제2 영역과,
상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기가 배치되는 제3 영역을 갖고,
상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수하는, (17)에 기재된 촬상 장치.
(19) 상기 제1 영역 및 상기 제2 영역이 적층되는 제1 기판과,
상기 제3 영역을 갖는 제2 기판을 구비하고,
상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 복수의 전류 증폭으로 증폭된 전류를 송수하는, (18)에 기재된 촬상 장치.
(20) 상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부 및 상기 복수의 아날로그-디지털 변환기와, 상기 복수의 기억부는, 상기 복수의 영역 중의 각각 다른 영역에 배치되는, (1)에 기재된 촬상 장치.
(21) 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역은, 동일한 기판 상에 적층되는, (18)에 기재된 촬상 장치.
(22) 상기 광전 변환부는 실리콘을 재료로 하는 반도체층이거나, 또는 실리콘 이외를 재료로 하는 반도체층을 갖는, (1) 내지 (21) 중 어느 한 항에 기재된 촬상 장치.
(23) 상기 신호 전송부는 비아, 범프, Cu-Cu 접합으로, 상기 신호를 송수하는, (1) 내지 (22) 중 어느 한 항에 기재된 촬상 장치.
(24) 광전 변환된 화소마다의 디지털 신호를 출력하는 촬상 장치와,
상기 디지털 신호에 대하여 신호 처리를 행하는 신호 처리부를 구비하고,
상기 촬상 장치는,
광전 변환부를 각각 갖는 복수의 화소와,
상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하에 따른 전압을 출력하는 플로팅 디퓨전과,
상기 플로팅 디퓨전의 전압에 따른 전류를 증폭하는 전류 증폭부와,
상기 전류 증폭부에서 증폭된 전류에 따른 신호를 기억하는 기억부와,
상기 복수의 화소 내의 2 이상의 상기 화소로 이루어지는 에어리어 화소마다 마련되고, 상기 에어리어 화소 내의 상기 2 이상의 화소에 대응하는 2 이상의 상기 기억부에 기억된 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기와,
상기 복수의 화소 내의 복수의 상기 광전 변환부, 복수의 상기 아날로그-디지털 변환기, 복수의 상기 플로팅 디퓨전, 복수의 상기 전류 증폭부 및 복수의 상기 기억부가 배치되는, 적층된 복수의 영역과,
상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
상기 복수의 영역 중, 상기 복수의 광전 변환부가 배치되는 영역은, 상기 복수의 전류 증폭부가 배치되는 영역과는 별도로 마련되고,
상기 에어리어 화소 내의 상기 복수의 광전 변환부가 배치되는 영역과, 상기 복수의 전류 증폭부가 배치되는 영역은, 상기 복수의 플로팅 디퓨전의 전압을, 각각 대응하는 상기 신호 전송부를 통해 송수하는, 전자 기기.
본 개시의 양태는, 상술한 개개의 실시 형태에 한정되는 것이 아니고, 당업자가 상도할 수 있는 다양한 변형도 포함하는 것이며, 본 개시의 효과도 상술한 내용에 한정되지 않는다. 즉, 특허 청구 범위에 규정된 내용 및 그 균등물로 도출되는 본 개시의 개념적인 사상과 취지를 일탈하지 않는 범위에서 다양한 추가, 변경 및 부분적 삭제가 가능하다.
1: 촬상 장치
10: 화소 어레이부
11: 신호선
11a: 상부 전극층
11a: 상부 전극
11b: 광전 변환층
11d: 절연층
11e: 하부 전극층
12: 신호 입력 트랜지스터
16: 선택 트랜지스터
17: 전류원
19: 기억부
20: 시각 코드 생성부
23: 기억부
30: 참조 신호 생성부
40: 수직 구동부
42: 제어 신호 생성부
43: 전원부
50: 수평 제어부
52: 시각 코드 복호부
53: 칼럼 신호 처리부
54: 클럭 신호 생성부
58: 전류원
61: 전류원
71: 배선층
72: 컬러 필터
73: 온 칩 렌즈
74: 소자 분리층
75: 배선층
76: 보호층
90: 전류 증폭부
91: 신호 전송부
91a: Cu-Cu 접속
91b: 비아
92: 기억부
100: 에어리어 화소
110: 광전 변환부
150: 비교부
160: 비교 출력 처리부
161: 전치 증폭부
162: 레벨 변환부
163: 파형 정형부
170: 변환 결과 유지부
171: 기억 제어부
172: 기억부
190: AD 변환부
200: 시각 코드 전송부
210: 코드 유지부

Claims (24)

  1. 광전 변환부를 각각 갖는 복수의 화소와,
    상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하에 따른 전압을 출력하는 플로팅 디퓨전과,
    상기 플로팅 디퓨전의 전압에 따른 전류를 증폭하는 전류 증폭부와,
    상기 전류 증폭부에서 증폭된 전류에 따른 신호를 기억하는 기억부와,
    상기 복수의 화소 내의 2 이상의 상기 화소로 이루어지는 에어리어 화소마다 마련되고, 상기 에어리어 화소 내의 상기 2 이상의 화소에 대응하는 2 이상의 상기 기억부에 기억된 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기와,
    상기 복수의 화소 내의 복수의 상기 광전 변환부, 복수의 상기 아날로그-디지털 변환기, 복수의 상기 플로팅 디퓨전, 복수의 상기 전류 증폭부 및 복수의 상기 기억부가 배치되는, 적층된 복수의 영역과,
    상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
    상기 복수의 영역 중, 상기 복수의 광전 변환부가 배치되는 영역은, 상기 복수의 전류 증폭부가 배치되는 영역과는 별도로 마련되고,
    상기 에어리어 화소 내의 상기 복수의 광전 변환부가 배치되는 영역과, 상기 복수의 전류 증폭부가 배치되는 영역은, 상기 복수의 플로팅 디퓨전의 전압을, 각각 대응하는 상기 신호 전송부를 통해 송수하는, 촬상 장치.
  2. 제1항에 있어서,
    상기 복수의 전류 증폭부, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 동일한 영역에 배치되는, 촬상 장치.
  3. 제2항에 있어서,
    상기 복수의 전류 증폭부, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기는, 상기 동일한 영역 내의 동일한 층에 배치되는, 촬상 장치.
  4. 제3항에 있어서,
    동일한 상기 에어리어 화소에 속하는 2 이상의 상기 전류 증폭부와 2 이상의 상기 기억부는, 대응하는 상기 아날로그-디지털 변환기의 대향하는 2변을 따라서 대칭적으로 배치되는, 촬상 장치.
  5. 제2항에 있어서,
    상기 복수의 전류 증폭부 및 상기 복수의 아날로그-디지털 변환기와, 상기 복수의 기억부는, 상기 동일한 영역 내의 서로 다른 층에 배치되는, 촬상 장치.
  6. 제5항에 있어서,
    상기 복수의 기억부는, 상기 동일한 영역 내의 배선층에 배치되는, 촬상 장치.
  7. 제1항에 있어서,
    상기 복수의 광전 변환부가 배치되는 제1 영역과,
    상기 복수의 전류 증폭부, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기가 배치되는 제2 영역을 갖고,
    상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수하는, 촬상 장치.
  8. 제7항에 있어서,
    상기 제1 영역을 갖는 제1 기판과,
    상기 제2 영역을 갖는 제2 기판을 구비하고,
    상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해 상기 플로팅 디퓨전의 전압을 송수하는, 촬상 장치.
  9. 제1항에 있어서,
    상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부 및 상기 복수의 기억부와, 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 각각 다른 영역에 배치되는, 촬상 장치.
  10. 제9항에 있어서,
    상기 복수의 영역은,
    상기 복수의 광전 변환부가 배치되는 제1 영역과,
    상기 복수의 전류 증폭부 및 상기 복수의 기억부가 배치되는 제2 영역과,
    상기 복수의 아날로그-디지털 변환기가 배치되는 제3 영역을 갖고,
    상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수하는, 촬상 장치.
  11. 제10항에 있어서,
    상기 복수의 전류 증폭부 및 상기 복수의 기억부는, 상기 제2 영역 내의 동일한 층에 배치되는, 촬상 장치.
  12. 제10항에 있어서,
    상기 제1 영역 및 상기 제2 영역이 적층되는 제1 기판과,
    상기 제3 영역을 갖는 제2 기판을 구비하고,
    상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 복수의 기억부에 기억된 신호를 송수하는, 촬상 장치.
  13. 제1항에 있어서,
    상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부와, 상기 복수의 기억부와, 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 각각 다른 영역에 배치되는, 촬상 장치.
  14. 제13항에 있어서,
    상기 복수의 영역은,
    상기 복수의 광전 변환부가 배치되는 제1 영역과,
    상기 복수의 전류 증폭부가 배치되는 제2 영역과,
    상기 복수의 기억부가 배치되는 제3 영역과,
    상기 복수의 아날로그-디지털 변환기가 배치되는 제4 영역을 갖고,
    상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수하는, 촬상 장치.
  15. 제14항에 있어서,
    상기 제1 영역, 상기 제2 영역 및 상기 제3 영역이 적층되는 제1 기판과,
    상기 제4 영역을 갖는 제2 기판을 구비하고,
    상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 복수의 기억부에 기억된 신호를 송수하는, 촬상 장치.
  16. 제14항에 있어서,
    상기 제1 영역 및 상기 제2 영역이 적층되는 제1 기판과,
    상기 제3 영역 및 상기 제4 영역을 갖는 제2 기판을 구비하고,
    상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 복수의 전류 증폭부에서 증폭된 전류를 송수하는, 촬상 장치.
  17. 제1항에 있어서,
    상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부와, 상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기는, 상기 복수의 영역 중의 각각 다른 영역에 배치되는, 촬상 장치.
  18. 제17항에 있어서,
    상기 복수의 영역은,
    상기 복수의 광전 변환부가 배치되는 제1 영역과,
    상기 복수의 전류 증폭부가 배치되는 제2 영역과,
    상기 복수의 기억부 및 상기 복수의 아날로그-디지털 변환기가 배치되는 제3 영역을 갖고,
    상기 제1 영역과 상기 제2 영역은, 상기 화소마다, 상기 복수의 플로팅 디퓨전의 전압을 각각 다른 상기 신호 전송부를 통해 송수하는, 촬상 장치.
  19. 제18에 있어서,
    상기 제1 영역 및 상기 제2 영역이 적층되는 제1 기판과,
    상기 제3 영역을 갖는 제2 기판을 구비하고,
    상기 제1 기판과 상기 제2 기판은, 상기 화소마다, 각각 다른 상기 신호 전송부를 통해, 상기 복수의 전류 증폭으로 증폭된 전류를 송수하는, 촬상 장치.
  20. 제1항에 있어서,
    상기 복수의 광전 변환부와, 상기 복수의 전류 증폭부 및 상기 복수의 아날로그-디지털 변환기와, 상기 복수의 기억부는, 상기 복수의 영역 중의 각각 다른 영역에 배치되는, 촬상 장치.
  21. 제18항에 있어서,
    상기 제1 영역, 상기 제2 영역 및 상기 제3 영역은, 동일한 기판 상에 적층되는, 촬상 장치.
  22. 제1항에 있어서,
    상기 광전 변환부는 실리콘을 재료로 하는 반도체층이거나, 또는 실리콘 이외를 재료로 하는 반도체층을 갖는, 촬상 장치.
  23. 제1항에 있어서,
    상기 신호 전송부는 비아, 범프, Cu-Cu 접합으로, 상기 신호를 송수하는, 촬상 장치.
  24. 광전 변환된 화소마다의 디지털 신호를 출력하는 촬상 장치와,
    상기 디지털 신호에 대하여 신호 처리를 행하는 신호 처리부를 구비하고,
    상기 촬상 장치는,
    광전 변환부를 각각 갖는 복수의 화소와,
    상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하에 따른 전압을 출력하는 플로팅 디퓨전과,
    상기 플로팅 디퓨전의 전압에 따른 전류를 증폭하는 전류 증폭부와,
    상기 전류 증폭부에서 증폭된 전류에 따른 신호를 기억하는 기억부와,
    상기 복수의 화소 내의 2 이상의 상기 화소로 이루어지는 에어리어 화소마다 마련되고, 상기 에어리어 화소 내의 상기 2 이상의 화소에 대응하는 2 이상의 상기 기억부에 기억된 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기와,
    상기 복수의 화소 내의 복수의 상기 광전 변환부, 복수의 상기 아날로그-디지털 변환기, 복수의 상기 플로팅 디퓨전, 복수의 상기 전류 증폭부 및 복수의 상기 기억부가 배치되는, 적층된 복수의 영역과,
    상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
    상기 복수의 영역 중, 상기 복수의 광전 변환부가 배치되는 영역은, 상기 복수의 전류 증폭부가 배치되는 영역과는 별도로 마련되고,
    상기 에어리어 화소 내의 상기 복수의 광전 변환부가 배치되는 영역과, 상기 복수의 전류 증폭부가 배치되는 영역은, 상기 복수의 플로팅 디퓨전의 전압을, 각각 대응하는 상기 신호 전송부를 통해 송수하는, 전자 기기.
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