JPWO2013176007A1 - 撮像素子、駆動方法、および電子装置 - Google Patents

撮像素子、駆動方法、および電子装置 Download PDF

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Abstract

本技術は、低電圧化と飽和信号量の拡大を図ることができるようにする撮像素子、駆動方法、および電子装置に関する。画素アレイ部を構成する各画素には、被写体からの光を受光して光電変換するフォトダイオード、およびフォトダイオードで生じた電荷を蓄積する第１の電荷蓄積部が設けられており、第１の電荷蓄積部には、第１の電荷蓄積部を初期化するためのリセットゲート部が、第３の転送ゲート部を介して接続されている。第１の電荷蓄積部の初期化時には、第３の転送ゲート部およびリセットゲート部のゲート電極に電圧が印加されるとともに、その電圧印加の補助として、画素が設けられたウェル領域に正の電圧が印加される。これにより、適切に初期化を行なうとともにリセットレベルを低く抑え、低電圧化と飽和信号量の拡大を図ることができる。本技術は、固体撮像素子に適用することができる。

Description

本技術は、撮像素子、駆動方法、および電子装置に関し、特に、グローバルシャッタを実現できるようにした撮像素子、駆動方法、および電子装置に関する。
デジタルビデオカメラなどに搭載される撮像素子として、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ（以下、CISと略称する）が知られている。CISの中には、撮像する画像の露光時間の同時性を確保したグローバルシャッタと称する機能を有しているものがある。
また、半導体プロセスの微細化に伴い、MOSFET（Metal Oxide Semiconductor Field Effect Transistor)等の素子のゲートにかけられる電圧が低下してきている。
例えば、ＣＭＯＳイメージセンサの画素内に設けられたゲートには比較的高い電圧がかけられて、画素内の各素子の初期化や、光電変換部から画素内の電荷電圧変換部への信号転送等が行なわれている。しかし、上述した理由から、画素内のゲートにかける電圧の確保が難しくなってきている。
そこで、信号転送を行なうときにウェルに負の電圧をかけて、光電変換部のポテンシャルレベル、およびゲート部のポテンシャルレベルを上昇させる個体撮像素子が提案されている（例えば、特許文献１参照）。
すなわち、このような固体撮像素子では、図１に示すように、シリコン基板に形成されたＰウェル領域Ｗ１１内に、フォトダイオードＰＤ２１とフローティングディフュージョンＦＤ２２が設けられている。
この例では、フォトダイオードＰＤ２１は、Ｐ＋層（電荷分離領域）と、電荷を蓄積するｎ層（電荷蓄積領域）とからなり、フォトダイオードＰＤ２１に蓄積された電荷は、転送ゲート部ＧＴ２３に電圧が印加されると、フローティングディフュージョンＦＤ２２に転送され、信号電荷として読み出される。
また、必要に応じてリセットトランジスタＲＴ２４のゲートに電圧が印加されると、フローティングディフュージョンＦＤ２２に蓄積された電荷は外部に排出され、画素が初期化される。
図１に示す固体撮像素子では、フォトダイオードＰＤ２１からフローティングディフュージョンＦＤ２２への電荷の転送時に、転送ゲート部ＧＴ２３のゲートに電圧が印加されるが、その電圧が不足すると、図中、左側の折れ線ＰＯ１１に示すように電荷の転送残りが発生する。
折れ線ＰＯ１１は、固体撮像素子の各部のポテンシャル、すなわちフォトダイオードＰＤ２１、転送ゲート部ＧＴ２３、フローティングディフュージョンＦＤ２２、およびリセットトランジスタＲＴ２４の各位置におけるポテンシャルを示している。なお、図１では、図中、下方向が電位の正の方向である。
この場合、矢印Ａ１１に示す部分、つまり転送ゲート部ＧＴ２３直下の領域のポテンシャルが、フォトダイオードＰＤ２１部分のポテンシャルよりも高くなっている。そのため、フォトダイオードＰＤ２１の電荷の一部は、フローティングディフュージョンＦＤ２２に転送されずに、フォトダイオードＰＤ２１に残ってしまうことになる。
そこで、この固体撮像素子では、Ｐウェル領域Ｗ１１に負の電圧（負バイアス）を印加することで、図中、右側の折れ線ＰＯ１２に示すように、フォトダイオードＰＤ２１部分のポテンシャルが、転送ゲート部ＧＴ２３直下の領域のポテンシャルよりも高くなるようにされる。
すなわち、折れ線ＰＯ１２の矢印Ａ１２に示す部分では、Ｐウェル領域Ｗ１１に負の電圧が印加されると、フォトダイオードＰＤ２１部分と転送ゲート部ＧＴ２３直下部分のポテンシャルが上昇している。
しかし、これらの部分の負電圧に対する感度の違いから、フォトダイオードＰＤ２１部分のポテンシャルが、転送ゲート部ＧＴ２３直下部分のポテンシャルよりも高くなっており、信号電荷の読み出しの補助が行なわれる。これにより、より多くの電荷がフローティングディフュージョンＦＤ２２に転送されるようになる。
このように、固体撮像素子のウェル領域に負バイアスを印加することで、低電圧化により画素内の転送ゲート部に充分な電圧をかけることができない場合でも、信号電荷の読み出し補助を行なって、画素信号のダイナミックレンジの拡大を図ることができる。
特開２００４−１２９０１５号公報
しかしながら、画素にキャパシタなどの他の電荷蓄積素子を搭載した、いわゆるLOFIC（Lateral Over Flow Integration Capacitor）構造の画素では、電荷蓄積素子を初期化する場合に、各素子に印加する電圧が不足すると、適切に不要な電荷を排出したり、電荷を注入したりすることができなくなってしまう。そうすると、充分な飽和信号量を確保することが困難になってしまう。つまり、撮像により得られる画素信号のダイナミックレンジが低下してしまう。
本技術は、このような状況に鑑みてなされたものであり、低電圧化と飽和信号量の拡大を図ることができるようにするものである。
本技術の第１の側面である撮像素子は、行列状に配置された多数の画素から成る画素部と、前記画素部を駆動する駆動部とを備える撮像素子において、前記画素は、変換期間において物理量を電荷に変換する変換部と、前記変換期間において前記変換部により変換された前記電荷を蓄積するとともに、前記変換期間終了後に前記変換部から転送された電荷を保持する電荷保持部と、読み出し期間において前記電荷保持部に保持されている前記電荷を読み出す読み出し部とを有し、前記駆動部は、前記画素部の前記多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を前記読み出し期間としたときに、他方を前記変換期間とする。
前記駆動部は、前記第１群または前記第２群にそれぞれ属する前記画素を、群毎に同時に変換期間とすることができる。
本技術の第１の側面である撮像素子は、読み出された前記電荷に基づいて画像信号を生成する生成部をさらに備えることができる。
前記生成部は、前記第１群から読み出された前記電荷に基づいて奇数フレームの画像信号を生成し、前記第２群から読み出された前記電荷に基づいて偶数フレームの画像信号を生成することができる。
前記変換部は、前記物理量としての入射光を電荷に変換することができる。
本技術の第１の側面である駆動方法は、行列状に配置された多数の画素から成る画素部と、前記画素部を駆動する駆動部とを備える撮像素子の駆動方法において、前記画素は、変換期間において物理量を電荷に変換する変換部と、前記変換期間において前記変換部により変換された前記電荷を蓄積するとともに、前記変換期間終了後に前記変換部から転送された電荷を保持する電荷保持部と、読み出し期間において前記電荷保持部に保持されている前記電荷を読み出す読み出し部とを有し、前記駆動部による、前記画素部の前記多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を前記読み出し期間としたときに、他方を前記変換期間とするステップを含む。
本技術の第１の側面においては、画素部の多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を読み出し期間としたときに、他方を変換期間とする。
本技術の第２の側面である電子装置は、撮像機能を有する電子装置において、行列状に配置された多数の画素から成る画素部と、前記画素部を駆動する駆動部とを備える撮像素子が搭載され、前記画素は、変換期間において物理量を電荷に変換する変換部と、前記変換期間において前記変換部により変換された前記電荷を蓄積するとともに、前記変換期間終了後に前記変換部から転送された電荷を保持する電荷保持部と、読み出し期間において前記電荷保持部に保持されている前記電荷を読み出す読み出し部とを有し、前記駆動部は、前記画素部の前記多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を前記読み出し期間としたときに、他方を前記変換期間とする。
本技術の第２の側面においては、搭載された撮像素子の画素部の多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を読み出し期間としたときに、他方を変換期間とする。
本技術の第３の側面の撮像素子は、入射した光を光電変換する光電変換部と、光電変換により得られた電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と少なくとも１以上のゲートを介して接続され、前記電荷蓄積部を初期化する初期化部と、前記電荷蓄積部の初期化時に、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられたウェル領域に正の電圧を印加する電圧印加制御部とを備える。
前記電圧印加制御部には、リセットレベル読み出しのための前記電荷蓄積部の初期化時、および信号レベル読み出し時に前記ウェル領域に正の電圧を印加させることができる。
前記電荷蓄積部を容量とすることができる。
前記容量をＭＩＭ構造、ＰＩＭ構造、またはＰＩＰ構造の何れかとすることができる。
画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部を設け、前記電圧印加制御部には、前記画素アレイ部上の全画素に対して同時に前記正の電圧を印加させることができる。
前記画素アレイ部上の全画素の前記ウェル領域を電気的に一体に形成することができる。
画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部を設け、前記電圧印加制御部には、前記画素アレイ部上の水平方向に並ぶ画素からなる画素行ごとに、前記正の電圧を印加させることができる。
前記画素アレイ部上の前記画素行の画素の前記ウェル領域を電気的に一体に形成し、各前記画素行の前記ウェル領域を電気的に分離されることができる。
画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部を設け、前記電圧印加制御部には、前記画素アレイ部上のいくつかの画素からなる画素ブロックごとに、前記正の電圧を印加させることができる。
前記画素アレイ部上の前記画素ブロックの画素の前記ウェル領域を電気的に一体に形成し、各前記画素ブロックの前記ウェル領域を電気的に分離させることができる。
画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部を設け、前記画素アレイ部上の各画素の前記ウェル領域を電気的に分離させることができる。
撮像素子には、前記初期化部と前記電荷蓄積部の間に設けられ、電荷を電圧信号に変換する電荷電圧変換部をさらに設け、前記電荷蓄積部に蓄積された電荷が、前記１以上のゲートを介して前記電荷電圧変換部に転送されるようにすることができる。
本技術の第３の側面の駆動方法は、入射した光を光電変換する光電変換部と、光電変換により得られた電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と少なくとも１以上のゲートを介して接続され、前記電荷蓄積部を初期化する初期化部とを備える撮像素子の駆動方法であって、前記電荷蓄積部の初期化時に、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられたウェル領域に正の電圧を印加するステップを含む。
本技術の第３の側面においては、入射した光を光電変換する光電変換部と、光電変換により得られた電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と少なくとも１以上のゲートを介して接続され、前記電荷蓄積部を初期化する初期化部とを備える撮像素子において、前記電荷蓄積部の初期化時に、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられたウェル領域に正の電圧が印加される。
本技術の第１の側面によれば、画面全体としての非露光期間を設けることなく取り扱い電荷量の大きいグローバルシャッタを実現できる。
本技術の第２の側面によれば、画面全体としての非露光期間を設けることなく取り扱い電荷量の大きいグローバルシャッタを実現できる。
また、本技術の第２の側面によれば、フレームレートの高い動画や、動きの早い被写体の一瞬の状態を捉えた画像を撮像することができ、同一フレームレートでは高感度となる。
本技術の第３の側面によれば、低電圧化と飽和信号量の拡大を図ることができる。
従来の電荷の転送補助について説明する図である。 本技術を適用した固体撮像素子の構成例を示す図である。 画素の構成例を示す図である。 従来の固体撮像素子がグローバルシャッタを実施したときの駆動タイミングを示す図である。 モノクロ画像に対応する画素アレイ部の２群の分け方を表す図である。 カラー画像に対応する画素アレイ部の２群の分け方を表す図である。 画素部制御処理を説明するフローチャートである。 画素アレイ部の第１群と第２群の駆動タイミングを示す図である。 画素アレイ部の第１群と第２群の駆動タイミングを示す図である。 画素のレイアウトと断面を示す図である。 各画素とＰ型ウェルの構成例について説明する図である。 各画素とＰ型ウェルの他の構成例について説明する図である。 第１の電荷蓄積部のリセットについて説明する図である。 第１の電荷蓄積部のリセットと正バイアスの印加について説明する図である。 固体撮像素子の動作について説明する図である。 画素の他の構成例を示す図である。 固体撮像素子の動作について説明する図である。 固体撮像素子の動作について説明する図である。 画素の各領域のポテンシャルについて説明する図である。 画素の各領域のポテンシャルについて説明する図である。 画素の各領域のポテンシャルについて説明する図である。 撮像装置の構成例を示す図である。
以下、本技術を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
〈第１の実施の形態〉
［固体撮像素子の構成例］
まず、本技術を適用した固体撮像素子の構成例について説明する。図２は、本技術を適用した固体撮像素子の一実施の形態の構成例を示す図である。
固体撮像素子１１は、例えばCMOSイメージセンサなどからなり、被写体からの光を受光して光電変換し、画像信号を生成することで画像を撮像する。
固体撮像素子１１は、画素アレイ部２１、垂直駆動部２２、カラム処理部２３、水平駆動部２４、システム制御部２５、画素駆動線２６、垂直信号線２７、信号処理部２８、およびデータ格納部２９から構成される。
固体撮像素子１１では、図示せぬ半導体基板（チップ）上に画素アレイ部２１が形成され、さらに半導体基板上に垂直駆動部２２乃至システム制御部２５が集積されている。
画素アレイ部２１は、被写体から入射した光の量に応じた電荷を生成して蓄積する光電変換部を有する画素からなり、画素アレイ部２１を構成する画素は、図中、横方向（行方向）および縦方向（列方向）に２次元配置されている。
例えば、画素アレイ部２１では、行方向に配列された画素からなる画素行ごとに、画素駆動線２６が行方向に沿って配線され、列方向に配列された画素からなる画素列ごとに、垂直信号線２７が列方向に沿って配線されている。
垂直駆動部２２は、シフトレジスタやアドレスデコーダなどからなり、複数の画素駆動線２６を介して各画素に信号等を供給することで、画素アレイ部２１の各画素を全画素同時に、または行単位等で駆動する。
カラム処理部２３は、画素アレイ部２１の画素列ごとに垂直信号線２７を介して各画素から信号を読み出して、ノイズ除去処理、相関二重サンプリング処理、A/D（Analog to Digital）変換処理などを行なって画素信号を生成する。
水平駆動部２４は、シフトレジスタやアドレスデコーダなどからなり、カラム処理部２３の画素列に対応する単位回路を順番に選択する。この水平駆動部２４による選択走査により、カラム処理部２３において単位回路ごとに信号処理された画素信号が順番に信号処理部２８に出力される。
システム制御部２５は、各種のタイミング信号を生成するタイミングジェネレータなどからなり、タイミングジェネレータで生成されたタイミング信号に基づいて、垂直駆動部２２、カラム処理部２３、および水平駆動部２４の駆動制御を行なう。
信号処理部２８は、必要に応じてデータ格納部２９にデータを一時的に格納しながら、カラム処理部２３から供給された画素信号に対して演算処理等の信号処理を行ない、各画素信号からなる画像信号を出力する。
このような固体撮像素子１１では、例えばグローバル露光、すなわち画素アレイ部２１の全画素に対して同一のタイミングで露光開始と露光終了とが行なわれる。このようなグローバル露光を実現するグローバルシャッタ機能は、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適である。
［画素の構成例］
次に、上述した画素アレイ部２１の各画素の構成について説明する。図３は、画素アレイ部２１に設けられた１つの画素の構成例を示す回路図である。
図３では、画素アレイ部２１の画素は、フォトダイオード６１、電荷排出ゲート部６２、第１の転送ゲート部６３、第１の電荷蓄積部６４、第２の転送ゲート部６５、第２の電荷蓄積部６６、第３の転送ゲート部６７、電荷電圧変換部６８、リセットゲート部６９、増幅トランジスタ７０、および選択トランジスタ７１から構成される。
フォトダイオード６１は、ＰＮ接合のフォトダイオードであり、被写体からの光を受光して、その受光量に応じた電荷を生成し、蓄積する。
電荷排出ゲート部６２は、フォトダイオード６１と、図示せぬ電源との間に接続されており、電荷排出ゲート部６２のゲート電極に印加される駆動信号ＰＧに応じて、フォトダイオード６１に蓄積された電荷を外部に排出する。
例えば、図３では、電荷排出ゲート部６２、第１の転送ゲート部６３、第２の転送ゲート部６５、第３の転送ゲート部６７、リセットゲート部６９、および選択トランジスタ７１はＮチャンネルのＭＯＳトランジスタから構成されている。
そして、これらの電荷排出ゲート部６２乃至選択トランジスタ７１のゲート電極には、駆動信号ＰＧ，ＴＧ，ＣＧ，ＦＧ，ＲＳＴ，ＳＥＬが供給される。これらの駆動信号は、高レベル（例えば電源電圧ＶＤＤ）の状態がアクティブ状態（オンの状態）となり、低レベル（例えば負電位）の状態が非アクティブ状態（オフの状態）となるパルス信号である。
したがって、例えば電荷排出ゲート部６２では、電荷排出ゲート部６２のゲート電極に供給される駆動信号ＰＧがアクティブ状態となり、電荷排出ゲート部６２がオンされた状態となったとき、導通状態となってフォトダイオード６１に蓄積された電荷が排出される。電荷排出ゲート部６２は、電荷の蓄積を行わない期間にフォトダイオード６１が電荷で飽和し、その飽和電荷量を超えた電荷が第１の電荷蓄積部６４や、第２の電荷蓄積部６６、周辺画素などへ溢れ出してしまうことを防止するために設けられている。
第１の転送ゲート部６３は、フォトダイオード６１と第１の電荷蓄積部６４との間に設けられている。第１の転送ゲート部６３は、第１の転送ゲート部６３のゲート電極に供給される駆動信号ＴＧがアクティブ状態とされると、フォトダイオード６１に蓄積されている電荷を第１の電荷蓄積部６４に転送する。
第１の電荷蓄積部６４は、埋め込み型ＭＯＳキャパシタ（容量）として設けられており、第１の転送ゲート部６３を介してフォトダイオード６１から転送されてきた電荷を蓄積する。第１の電荷蓄積部６４のゲート電極には駆動信号ＳＧが印加され、駆動信号ＳＧがアクティブ状態、すなわち高レベルの状態とされると第１の電荷蓄積部６４の部分のポテンシャルが下がり、より多くの電荷を蓄積できるようになる。
第２の転送ゲート部６５は、第１の電荷蓄積部６４と第２の電荷蓄積部６６の間に設けられている。
第２の転送ゲート部６５のゲート電極に供給される駆動信号ＣＧがアクティブ状態（高レベル）とされると、第２の転送ゲート部６５は導通状態となるので、第１の電荷蓄積部６４と第２の電荷蓄積部６６のポテンシャルが結合される。
また、第２の転送ゲート部６５のゲート電極に供給される駆動信号ＣＧが非アクティブ状態（低レベル）とされると、第２の転送ゲート部６５は非導通状態となるので、第１の電荷蓄積部６４と第２の電荷蓄積部６６のポテンシャルが分割される。
第２の電荷蓄積部６６は、第１の電荷蓄積部６４よりも単位面積当たりの容量値が大きいキャパシタによって構成され、この第２の電荷蓄積部６６がLOFICである。第３の転送ゲート部６７は、増幅トランジスタ７０のゲート電極が接続された電荷電圧変換部６８に接続されており、第３の転送ゲート部６７のゲート電極には、転送信号として駆動信号ＦＧが印加される。
第３の転送ゲート部６７は、駆動信号ＦＧがアクティブ状態になると、つまり駆動信号ＦＧが高レベルとされると導通状態となり、第１の電荷蓄積部６４に蓄積されている電荷を電荷電圧変換部６８に転送する。電荷電圧変換部６８は、第１の電荷蓄積部６４から転送されてきた電荷を電気信号、例えば電圧信号に変換して出力する浮遊拡散領域である。
リセットゲート部６９は、電荷電圧変換部６８から第２の電荷蓄積部６６までの各領域を適宜初期化（リセット）する素子であり、ドレインがリセット電圧ＶＲの電源に接続され、ソースが電荷電圧変換部６８に接続されている。リセットゲート部６９のゲート電極には、駆動信号ＲＳＴがリセット信号として印加される。
また、駆動信号ＲＳＴがアクティブ状態とされると、リセットゲート部６９は導通状態となり、電荷電圧変換部６８等の電位がリセット電圧ＶＲのレベルにリセットされる。すなわち、電荷電圧変換部６８等の初期化が行なわれる。
増幅トランジスタ７０は、ゲート電極が電荷電圧変換部６８に接続され、ドレインが電源電圧の電源に接続されており、フォトダイオード６１での光電変換によって得られる電荷を読み出す読出し回路、すなわち、いわゆるソースフォロワ回路の入力部となる。つまり、増幅トランジスタ７０は、ソースが選択トランジスタ７１を介して垂直信号線２７に接続されることにより、垂直信号線２７の一端に接続される定電流源とソースフォロワ回路を構成する。
選択トランジスタ７１は、増幅トランジスタ７０のソースと垂直信号線２７との間に接続されており、選択トランジスタ７１のゲート電極には、選択信号として駆動信号ＳＥＬが供給される。駆動信号ＳＥＬがアクティブ状態とされると、選択トランジスタ７１は導通状態となって選択トランジスタ７１が設けられている画素が選択状態とされる。画素が選択状態とされると、増幅トランジスタ７０から出力される信号が垂直信号線２７を介してカラム処理部２３に読み出される。
また、各画素では、図２の画素駆動線２６として、複数の駆動線が例えば画素行ごとに配線される。そして、図２の垂直駆動部２２から画素駆動線２６としての複数の駆動線を通して画素内に駆動信号ＰＧ，ＴＧ，ＳＧ，ＣＧ，ＦＧ，ＲＳＴ，ＳＥＬが供給される。
さらに、図３の画素には、図示せぬ電源に接続され、画素を構成するウェルに電圧Ｖwellを印加する接続線７２が図示せぬコンタクトを介して接続されている。具体的には、例えば垂直駆動部２２が、接続線７２を介して各画素のウェルに対する電圧Ｖwellの印加を制御する。
なお、画素のウェルに対する電圧印加の制御は、垂直駆動部２２に限らず、図２に示した固体撮像素子１１の他のブロックにより行なわれてもよいし、電圧印加の制御のみを行なうブロックが固体撮像素子１１に設けられてもよい。
しかし、上記固体撮像素子１１は、全画素の電荷を同時に読み出すことはできず、１行単位で読み出すので、グローバルシャッタのためには、画素内の遮光された電荷蓄積領域に、読み出しを待つ間信号を保持しておく必要がある。グローバルシャッタ機能を有する固体撮像素子１１の中には、読み出しを待つ間だけではなく、露光中にも信号の一部を上述の電荷蓄積領域に蓄積することで取り扱い電荷量を増大させるものが知られている。（例えば、特開２０１１−１９９８１６号公報、または特開２００９−２６８０８３号公報参照）
図４を参照して具体的に説明する。図４は、従来の取り扱い電荷量を増大させたグローバルシャッタを実施したときの駆動タイミングを示している。
上記固体撮像素子１１では、まず全画素が一括してリセットされた後に露光が行われる。この露光期間においては、各画素でＰＤ（フォトダイオード）による光電変換が行なわれ、ＰＤで得られた電荷がＰＤと電荷蓄積部に蓄積される。露光時間が終了すると、全画素のＰＤに残っている電荷が電荷蓄積部に一括転送され、この後に電荷蓄積部の電荷が１行単位で順次読み出される。したがって、各画素の電荷蓄積部には、蓄積された電荷が読み出されるまで、それを保持したまま待機する待機時間があった。
上述したように、従来のCISによりグローバルシャッタを実施した場合には待機時間があり、この待機期間にはＰＤからの新たな電荷を蓄積することはできないので、待機期間が非露光期間となる。
このように、非露光期間がある場合、途切れなく連続した露光が必要とされるフレームレートの高い滑らかな動画を撮像することができなかったり、動きが早い被写体の一瞬の状態を捉えることができなかったりすることがあった。また、フレームレート同一の場合の動画の感度が低くなってしまうことがあった。
本技術はこのような状況に鑑みてなされたものであり、以下に、解決手法を説明する。
［画素アレイ部２１における画素の配置について］
画素アレイ部２１を成す多数の画素は、第１群と第２群の２群に区分けし、第１群と第２群の駆動タイミングを独立して制御するようにする。そして、例えば第１群の画素からの画像信号により奇数フレームを生成し、第２群の画素からの画像信号により偶数フレームを生成する。なお、奇数フレームと偶数フレームはサンプリングポイント（画素の位置）が異なるが、補間や画像サイズの縮小によりサンプリングポイントが同一に見える奇数フレームと偶数フレームを生成するようにしてもよい。
図５は、固体撮像素子１１がモノクロ画像を出力する場合における、画素アレイ部２１の区分け方法の２例を示している。
図５のＡは、画素アレイ部２１を成す多数の画素を、所定の行数毎（図５のＡの場合は１行毎）に交互に第１群と第２群を横縞状に区分ける方法を示している。図５のＢは、第１群の画素の上下左右の画素を第２群とすることにより、第１群と第２群を市松模様状に区分ける方法を示している。
図６は、固体撮像素子１１がカラー画像を出力する場合における、画素アレイ部２１の区分け方法の３例を示している。
図６のＡは、画素アレイ部２１を成す多数の画素を、１行毎に交互に第１群と第２群を横縞状に区分ける方法を示している。図６のＢは、画素アレイ部２１を成す多数の画素を、２行毎に交互に第１群と第２群を横縞状に区分ける方法を示している。図６のＣは、第１群の画素の上下左右の画素を第２群とすることにより、第１群と第２群を市松模様状に区分ける方法を示している。
なお、固体撮像素子１１におけるＲ，Ｇ，Ｂの配置は図６の配列例に限るものではない。また、第１群と第２群の区分け方についても図６の例に限定されるものではなく、第１群と第２群が均等に区分けられていればよい。さらに、２群に区分けるのではなく、３群以上に区分けるようにしてもよい。
［画素アレイ部２１の動作について］
次に、画素アレイ部２１の動作について説明する。図７は、画素アレイ部２１の動作を説明するフローチャートである。
この画素部制御処理は、固体撮像素子１１が後段に対する画像信号の出力を始めるときに開始される。
ステップＳ１において、画素アレイ部２１を成す全ての画素（すなわち、第１群と第２群）が一括リセットされる。
ステップＳ２において、第１群に属する画素（のフォトダイオード６１）は一括リセットの後に露光期間とされる。これにより、光電変換された電荷の蓄積が開始される。読み出された電荷は電気信号としてカラム処理部２３に出力され、奇数フレームの画像信号とされる。これと並行して、第２群に属する画素では、フォトダイオード６１に残っている電荷が後段に一括転送され、この後、順次１行毎に電荷の読み出しが行なわれる。なお、１回目のステップＳ１の処理においては、第２群はまだ露光期間とされていないので、第２群についての処理は省略してもよい。
ステップＳ３において、第１群に属する画素では、フォトダイオード６１に残っている電荷が後段に一括転送され、この後、順次１行毎に電荷の読み出しが行なわれる。読み出された電荷は電気信号としてカラム処理部２３に出力され、偶数フレームの画像信号とされる。これと並行して、第２群に属する画素（のフォトダイオード６１）は一括リセットの後に露光期間とされる。これにより、光電変換された電荷の蓄積が開始される。
ステップＳ４において、固体撮像素子１１からの画像信号の出力を終了するか否かが判断され、終了すると判断するまで、処理はステップＳ２に戻されて、ステップＳ２およびステップＳ３が繰り返される。以上で、画素部制御処理の説明を終了する。
図８および図９は、上述した画素部制御処理による、画素アレイ部２１の第１群と第２群の駆動タイミングを表している。なお、図８は、第１群と第２群とで露光期間の一部が重複している例を示し、図９は、第１群と第２群とで露光期間が重複していない例を示している。
図８および図９から明らかなように、画素アレイ部２１の第１群と第２群は一方が露光期間であるときに他方が順次読み出し期間（非露光期間）とされているので、画素アレイ部２１の全体として、非露光期間を設けることなくグローバルシャッタを実現できる。また、画素アレイ部２１の全体として、露光期間を継続させることができる。したがって、途切れなく連続した露光が必要とされるフレームレートの高い滑らかな動画を撮像したり、動きが早い被写体の一瞬の状態を捉えたりする撮影用途に固体撮像素子１１を採用することができる。また、非露光期間の存在による感度の低下も防ぐことができる。
１つの画素の信号を読み出すのに２回の読み出し動作が必要なので、図４に示された従来の動作をする場合、フレームレートが半分になる。さらに、露光期間が別に加わる分、フレームレートが落ちる。図８や図９に示された駆動を行う本実施の形態である固体撮像素子１１では、１フレームに読み出す画素の数が半分になるので、２回読み出してもフレームレートが半分にならない。さらに、一方の画素群の露光期間に他方の読み出しを行っているので、露光時間に起因するフレームレートの低下も無い。
図９の場合、使用者にとっては、露光中にも信号の一部を電荷蓄積領域に蓄積することで取り扱い電荷量を増大させる技術を用いていないグローバルシャッタ機能を有する固体撮像素子に対して、非露光期間の存在やフレームレートの低下無しに、取扱電荷量だけが増大したように見える。
図８の場合には、露光が重なる期間が存在する点に差異が有り、感度をより高くすることができる。
図８または図９のいずれの場合においても、一括リセットのタイミングを調整したり、露光時間と次の露光時間の間に複数回の一括リセットを行うことなどができる。すなわち、フレームレートを変更することなく、実質的な露光時間を調整することができる。
〈第２の実施の形態〉
［各画素の構造について］
さらに、図３に示した画素の構造について説明する。図１０は、図３に示した画素の構造を示す図であり、図１０には、画素レイアウトを示す平面パターン、その平面パターンにおけるＡ―Ａ’矢視断面、およびＢ―Ｂ’矢視断面が示されている。なお、図１０において、図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
Ｂ―Ｂ’矢視断面に示されるように、フォトダイオード６１は、半導体基板５１上のＰ型ウェル５２内にＮ型半導体領域１０１が形成されてなるＰＮ接合のダイオード構成となっている。このフォトダイオード６１は、その表層部にＰ型半導体領域１０２が形成されることで、空乏端を界面から離した埋め込み型フォトダイオードとなっている。
第１の転送ゲート部６３は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極１０３を有するとともに、基板表層部にＰ−型半導体領域１０４が形成された構成となっている。Ｐ−型半導体領域１０４は、Ｐ−型半導体領域１０４が形成されない場合と比較して、ゲート電極１０３の直下のポテンシャルを若干深くする。
これにより、Ｐ−型半導体領域１０４は、フォトダイオード６１から溢れた所定量以上の電荷を第１の電荷蓄積部６４に転送するオーバーフローパスとなる。なお、ここでいう所定量以上の電荷とは、具体的にはフォトダイオード６１の飽和電荷量を超えた分の電荷である。
第１の電荷蓄積部６４は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極１０５を有し、ゲート電極１０５の下に埋め込み型ＭＯＳキャパシタとして形成される。すなわち、第１の電荷蓄積部６４は、ゲート電極１０５、ゲート電極１０５直下のＰ型ウェル５２内に形成されたＮ型半導体領域１０６、その表層部に形成されたＰ−型半導体領域１０７からなる埋め込み型ＭＯＳキャパシタによって構成されている。
第３の転送ゲート部６７は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極１０８を有している。第３の転送ゲート部６７は、第１の電荷蓄積部６４のＮ型半導体領域１０６を一方のソース／ドレイン領域とし、電荷電圧変換部６８となるＮ＋型半導体領域１０９を他方のソース／ドレイン領域としている。
この例では、第１の電荷蓄積部６４が、第１の転送ゲート部６３および第３の転送ゲート部６７に隣接して形成される第１の電荷蓄積部６４のゲート電極１０５の下に埋め込み型ＭＯＳキャパシタとして形成された画素構造となっている。
第２の転送ゲート部６５は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極１１０を有し、第１の電荷蓄積部６４のＮ型半導体領域１０６を一方のソース／ドレイン領域としている。第２の転送ゲート部６５の他方のソース／ドレイン領域には、第２の電荷蓄積部６６の一端が接続されている。
また、第２の転送ゲート部６５は、ゲート電極１１０直下のＰ型ウェル５２内にＮ−型半導体領域１１１が形成された構造となっている。このＮ−型半導体領域１１１は、Ｎ−型半導体領域１１１が形成されない場合と比較して、ゲート電極１１０直下のポテンシャルを若干深くする。これにより、Ｎ−型半導体領域１１１は、第１の電荷蓄積部６４から溢れた所定量以上の電荷をＮ＋型半導体領域１１２を介して第２の電荷蓄積部６６に転送するオーバーフローパスとなる。
さらに、図１０の画素ではＰ型ウェル５２内、すなわち基板表層部にＰ＋型半導体領域１１３が形成されており、Ｐ＋型半導体領域１１３に接続線７２が接続されている。
このような画素では、第１の電荷蓄積部６４のゲート電極１０５、第２の転送ゲート部６５、および第３の転送ゲート部６７は、電荷電圧変換部６８、第１の電荷蓄積部６４、および第２の電荷蓄積部６６のポテンシャルを結合したり、分割したりする。
［画素アレイ部における画素配置について］
上述したように、画素アレイ部２１に設けられた各画素には、接続線７２やコンタクトを介して電圧Ｖwellが印加されるが、接続線７２と画素（Ｐ型ウェル５２）とを接続するコンタクトは、行単位で設けられてもよいし、画素ごとに設けられてもよい。
例えば、各画素が行単位で電源に接続される場合、図１１に示すように、画素アレイ部２１の基板上に設けられたＮ−型半導体領域１４１に、各画素行Ｇ１１−１乃至画素行Ｇ１１−５が設けられる。つまり、画素行Ｇ１１−１乃至画素行Ｇ１１−５のそれぞれが、Ｎ−型半導体領域１４１により区切られて電気的に分離されている。
なお、以下、画素行Ｇ１１−１乃至画素行Ｇ１１−５を特に区別する必要のない場合、単に画素行Ｇ１１とも称する。
画素行Ｇ１１では、Ｎ−型半導体領域１４１により区切られた１つのＰ型ウェル５２に図中、横方向（行方向）に並ぶ複数の画素が設けられている。すなわち、Ｐ型ウェル５の領域は、画素行ごとに電気的に分離されている。換言すれば、画素行の各画素のＰ型ウェル５２は一体的に形成され、各画素行のＰ型ウェル５２は電気的に分離されている。
図１１では、画素行Ｇ１１内の１つの正方形が１つの画素を表している。この場合、画素行Ｇ１１を構成する画素のうちの１つに、コンタクトを介して接続線７２が接続される。つまり、１つの接続線７２を介して画素行Ｇ１１のＰ型ウェル５２に電圧Ｖwellが印加される。
また、画素ごとに接続線７２によって電圧Ｖwellが印加される場合、例えば図１２の上側に示すように、Ｎ−型半導体領域１４２に各画素が電気的に分離されて設けられ、各画素のＰ型ウェル５２にコンタクトを介して接続線７２が接続される。すなわち、Ｐ型ウェル５２の領域は、画素ごとに電気的に分離されている。
したがって、この例では画素ごとにＰ型ウェル５２に対して電圧Ｖwellが印加されることになる。図１２の上側に示す画素アレイ部２１では、斜線が施された１つの正方形が１つの画素を表している。
このように、画素ごとにコンタクトを設けてＰ型ウェル５２に電圧を印加すれば、画素アレイ部２１を高速に駆動させることができる。なお、画素ごとにコンタクトを設けなくてもＰ型ウェル５２自体の電気伝導を利用して、図１１に示したようにいくつかの画素に対して１つのコンタクトを設けるようにしてもよい。
また、いくつかの画素に対して１つのコンタクトを設ける場合、例えば図１２中、中央に示すように、画素アレイ部２１の基板上に設けられたＮ−型半導体領域１４３に対して１つのＰ型ウェル５２が設けられ、そのＰ型ウェル５２に全ての画素が形成されてもよい。すなわち、Ｐ型ウェル５２の領域は、全ての画素で電気的に一体に形成されている。図１２の中央では、斜線が施された領域が画素の領域を表しており、その領域内の１つの正方形が１つの画素を表している。
さらに、例えば図１２中、下側に示すように、画素アレイ部２１の基板上に設けられたＮ−型半導体領域１４４に、いくつかの画素からなるブロック領域が電気的に分離されて複数設けられるようにしてもよい。すなわち、Ｐ型ウェル５２の領域が、任意のＭ×Ｎ画素からなるブロック単位で電気的に分離されてもよい。
そのような場合、各ブロック領域のＰ型ウェル５２にコンタクトを介して接続線７２が接続され、ブロック領域ごとにＰ型ウェル５２に対して電圧Ｖwellが印加されることになる。図１２の下側に示す画素アレイ部２１では、斜線が施された矩形領域が１つのブロック領域を表しており、各ブロック領域内の１つの正方形が１つの画素を表している。
一般的に、隣接して設けられるＰ型ウェル５２同士は、一定距離だけ分離させなければならないので、ブロック単位で画素の領域を区切り、ブロック単位ごとにコンタクトを設けると、面積効率を向上させることができる。
［本技術の概要について］
次に、本技術の概要について説明する。
いま、画素アレイ部２１を構成する画素のように、画素内にキャパシタ等の電荷蓄積素子が搭載されたLOFIC構造の画素において、電荷蓄積素子の初期化を実行する場合に、画素が設けられたウェル領域に負のバイアスをかけるとする。
そのような場合、例えば図１３に示すように、ゲート部のポテンシャルが上昇してしまうため、初期化の補助がされない。なお、図１３において、図１０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１３では、折れ線ＰＯ２１および折れ線ＰＯ２２は、Ｎ＋型半導体領域１１２からリセットゲート部６９直下の領域までの各領域におけるポテンシャルを示している。
例えば、折れ線ＰＯ２１に示されるポテンシャルの状態から、上述した特許文献１に記載の技術を適用して、Ｐ型ウェル５２に負バイアス（負の電圧）を印加すると、各領域のポテンシャルは折れ線ＰＯ２２に示す状態に変化する。
この例では、第２の転送ゲート部６５のゲート電極１１０や、第３の転送ゲート部６７のゲート電極１０８に印加される電圧が不足しているため、これらのゲート電極１１０やゲート電極１０８の直下の領域のポテンシャルが高くなっている。
そのため、第２の電荷蓄積部６６、第１の電荷蓄積部６４、および電荷電圧変換部６８のポテンシャルが結合されず、第１の電荷蓄積部６４側から第２の電荷蓄積部６６に電荷を注入できなくなってしまっている。つまり、第２の電荷蓄積部６６をリセットできなくなっている。
なお、リセットゲート部６９のドレインに印加されるリセット電圧ＶＲを下げて、第２の電荷蓄積部６６を初期化できる状態までポテンシャルを上げることで対応することも可能であるが、この場合、画素の飽和信号量を確保することが困難になってしまう。
また、図１４の上側に示すように、画素の露光前に行なわれる第２の電荷蓄積部６６や第１の電荷蓄積部６４のリセットにおいて、リセット電圧ＶＲが高いか、または駆動信号ＣＧや駆動信号ＦＧ、駆動信号ＲＳＴの電圧が低い場合、リセットゲート部６９から第２の電荷蓄積部６６までの領域が電気的に接続されない。
つまり、折れ線ＰＯ３１に示すように、リセットゲート部６９のポテンシャルが低いか、またはゲート電極１１０やゲート電極１０８の直下の領域のポテンシャルが高いと、リセットゲート部６９から第２の電荷蓄積部６６までの領域が電気的に接続されない。そうすると、第２の電荷蓄積部６６の初期化が行なわれなくなってしまう。
なお、折れ線ＰＯ３１は、第２の電荷蓄積部６６からリセットゲート部６９までの各領域におけるポテンシャルを示しており、図中、下方向が電位の正の方向である。また、折れ線ＰＯ３１の上側または下側の斜線部分の領域は、各領域に蓄積された電荷を表している。
図１４の上側に示す状態は、リセットゲート部６９から第２の電荷蓄積部６６までの領域が電気的に接続されていないため、各領域にどの程度電荷が蓄積されているのかが不明であり、第２の電荷蓄積部６６が初期化されていない状態となっている。
そこで、図１４中、中央に示すようにリセット電圧ＶＲを下げ（ポテンシャルを上げ）、各領域のポテンシャルが直線ＰＯ３２に示す状態となるように変化させる方法が考えられる。
この場合、リセットゲート部６９から第２の電荷蓄積部６６までの領域が電気的に接続されて、第２の電荷蓄積部６６が初期化され、各領域のポテンシャルは同じ高さとなる。しかし、この場合、ポテンシャルを上げた分だけリセットレベルが高くなるので、画素のダイナミックレンジが低下してしまい、望ましくない。
そこで、本技術では、第２の電荷蓄積部６６の初期化時（リセット時）に必要に応じて、Ｐ型ウェル５２に正の電圧Ｖwellを印加することで、不足するゲート電極１１０やゲート電極１０８の電圧が補われるようにする。
Ｐ型ウェル５２に正の電圧Ｖwellを印加すると、第１の電荷蓄積部６４近傍のポテンシャルは、折れ線ＰＯ３１に示した状態から低下して折れ線ＰＯ３３に示した状態となる。これにより、リセットゲート部６９から第２の電荷蓄積部６６までの領域が電気的に接続されて、第２の電荷蓄積部６６が初期化され、各領域のポテンシャルは直線ＰＯ３４に示すように同じ高さとなる。
この場合、直線ＰＯ３４に示すポテンシャルのレベル（高さ）は、直線ＰＯ３２に示したポテンシャルのレベルと比べて低くなっているので、充分なダイナミックレンジを確保することができる。すなわち、従来と比べて画素の飽和信号量の拡大を図ることができる。
このように、第３の転送ゲート部６７等の１以上のゲートを介してリセットゲート部６９に接続されている第１の電荷蓄積部６４や第２の電荷蓄積部６６を初期化しようとする場合、ゲートに印加する電圧が不足すると、各領域の電位がリセット電圧ＶＲのレベルにリセットされないことがある。そこで、本技術では、初期化時に正の電圧をＰ型ウェル５２に印加することでゲート電圧を補い、飽和信号量を充分に確保しつつ適切に初期化が行なわれるようにする。
なお、Ｐ型ウェル５２に正の電圧Ｖwellを印加するタイミングは、グローバル駆動、つまり全画素同時にリセットを行なう場合には全画素同時とし、画素行ごとに画素をリセットするローリング読み出しを行なう場合には、画素行ごとに行なうことが望ましい。また、ローリング読み出しを行なう場合には、Ｐ型ウェル５２の領域を画素行単位で区切る構成とされることが望ましい。
以上の説明をまとめると、次のようになる。
すなわち、近年、半導体プロセスの微細化に伴って、スケーリング則から使用する電源電圧も低下してきている。そのため、固体撮像素子でも同様に、使用される電源電圧が低下するが、これは画素で確保可能な飽和信号電荷数を低減させてしまうことにつながる。
一方で、一般的な4Tr型の画素ではなく、LOFIC構造に代表される、画素の中にダイナミックレンジ拡大用の保持容量を搭載している画素では、その保持容量を初期化するには、リセット電圧端子から保持容量までのゲートが電気的に接続されるポテンシャル状態とならなければならない。
しかし、リセット電圧端子から保持容量までを電気的に接続するためには、高い電圧をリセット端子から保持容量までのゲートに印加する必要があるが、プロセス微細化に伴ってこの電圧印加が難しくなってきている。
そこで、本技術では、このような低電圧化により生じる問題を解決するため、画素のウェル領域に正のバイアス（電圧）を印加し、ゲートに必要とされる電圧を補助することで、適切に初期化を行い、かつ飽和信号量を拡大できるようにする。
［固体撮像素子の動作について］
以下、図１５を参照して、本技術を適用した固体撮像素子１１の具体的な動作について説明する。図１５は、画素に供給される信号の各時刻における状態を示している。すなわち、図中、横方向は時間を示しており、縦方向は各信号のレベル（電圧）を示している。
図１５では、折れ線ＳＬ１１乃至折れ線ＳＬ１８は、それぞれ駆動信号ＳＥＬ，ＲＳＴ，ＴＧ，ＰＧ，ＣＧ，ＳＧ，ＦＧ、およびＰ型ウェル５２に正の電圧Ｖwellを印加するパルスＰwellを表している。
まず、初期の状態では、駆動信号ＰＧのみがオン、つまりアクティブ状態とされており、他の駆動信号ＳＥＬ，ＲＳＴ，ＴＧ，ＣＧ，ＳＧ，ＦＧはオフ、つまり非アクティブ状態とされている。また、パルスＰwellもオフ（非アクティブ状態）とされ、Ｐ型ウェル５２に基準となる所定の電圧が印加された状態となっている。
この状態では、駆動信号ＰＧがオンされているので、フォトダイオード６１が光を受光して生じた電荷の一部は、電荷排出ゲート部６２を介して外部に排出される。
次に時刻ｔ１において、駆動信号ＲＳＴ，ＣＧ，ＳＧ，ＦＧがオンされるとともに、パルスＰwellがオンされ（アクティブ状態とされ）、Ｐ型ウェル５２に基準となる所定の電圧よりも大きい正の電圧Ｖwellが印加される。例えばパルスＰwellのオン，オフの制御は、垂直駆動部２２により行なわれる。
これにより、図１４の下側に示したように、第２の電荷蓄積部６６、第１の電荷蓄積部６４、および電荷電圧変換部６８が電気的に接続される。その結果、各領域に蓄積された電荷の一部がリセットゲート部６９を介して外部に排出されるか、またはリセットゲート部６９を介して外部から各領域に電荷が注入されて、それらの第２の電荷蓄積部６６から電荷電圧変換部６８までの各領域が初期化（リセット）される。
その後、駆動信号ＲＳＴがオフされてから、駆動信号ＦＧがオフされると、第３の転送ゲート部６７直下のポテンシャルが上昇してポテンシャルが分割されるので、第１の電荷蓄積部６４と電荷電圧変換部６８が電気的に切り離された状態となる。
さらに、駆動信号ＳＧがオフされると、第１の電荷蓄積部６４のポテンシャルが上昇するので、第１の電荷蓄積部６４に蓄積されていた電荷は、電気的に接続されたままとなっている第２の電荷蓄積部６６に転送される。
そして、時刻ｔ２において、駆動信号ＣＧがオフされると、第２の転送ゲート部６５直下のポテンシャルが上昇して、第１の電荷蓄積部６４と第２の電荷蓄積部６６との間にオーバーフローパスが形成される。
以上の時刻ｔ１から時刻ｔ２の間の期間Ｔ１では、第２の電荷蓄積部６６の初期化（リセット）、より詳細には、第２の電荷蓄積部６６、第１の電荷蓄積部６４、および電荷電圧変換部６８の初期化が行なわれる。例えば、第２の電荷蓄積部６６の初期化は、画素行ごとに順番に行なわれる。
第２の電荷蓄積部６６が初期化されると、時刻ｔ３においてパルスＰwellがオフされて、Ｐ型ウェル５２に印加されていた電圧が電圧Ｖwellから基準となる所定の電圧に変更される。そして、時刻ｔ４において、駆動信号ＰＧがオフされると、電荷排出ゲート部６２からの外部への電荷の排出が停止されるので、フォトダイオード６１による光電変換で得られた電荷が、フォトダイオード６１に蓄積されることになる。つまり、全画素における露光が開始される。
このとき、駆動信号ＴＧはオフされているので、フォトダイオード６１と第１の電荷蓄積部６４との間にはオーバーフローパスが形成されている。そのため、フォトダイオード６１で生じた電荷の量が飽和信号量に達すると、その飽和信号量を超えて発生した電荷は、フォトダイオード６１から第１の電荷蓄積部６４に転送され、第１の電荷蓄積部６４に蓄積されることになる。
また、第１の電荷蓄積部６４と第２の電荷蓄積部６６の間にもオーバーフローパスが形成されている。したがって、第１の電荷蓄積部６４に蓄積される電荷の量が飽和信号量に達すると、その飽和信号量を超えて転送されてきた電荷は、さらに第２の電荷蓄積部６６に転送され、第２の電荷蓄積部６６に蓄積される。
時刻ｔ５において、駆動信号ＣＧがオンされると、第２の転送ゲート部６５直下のポテンシャルが下がるので、これまでに第１の電荷蓄積部６４に蓄積された電荷が、第２の電荷蓄積部６６へと転送される。そしてその後、駆動信号ＣＧがオフされる。
さらに、時刻ｔ６において、駆動信号ＴＧと駆動信号ＳＧがオンされる。すると、第１の電荷蓄積部６４のポテンシャルが下がるとともに、第１の転送ゲート部６３直下のポテンシャルが下がり、これまでフォトダイオード６１に蓄積されていた電荷が第１の電荷蓄積部６４に転送される。
この時点では、露光期間に得られた電荷が第１の電荷蓄積部６４と第２の電荷蓄積部６６に蓄積されている状態となっている。
時刻ｔ７において、駆動信号ＴＧがオフされるとともに、駆動信号ＰＧがオンされる。これにより、フォトダイオード６１から第１の電荷蓄積部６４への電荷の転送が停止され、フォトダイオード６１の電荷が外部に排出されるようになる。これまでの時刻ｔ４から時刻ｔ７までの期間Ｔ２が露光期間であり、露光期間では全画素の露光が同時に同じ期間だけ行なわれる。
そして、その後、駆動信号ＳＧがオフされ、第１の電荷蓄積部６４のポテンシャルが上昇する。さらに、駆動信号ＳＥＬがオンされて画素が選択されるとともに、駆動信号ＲＳＴがオンされて電荷電圧変換部６８の電位がリセット電圧ＶＲのレベルにリセットされる。
時刻ｔ８において、駆動信号ＲＳＴがオフされて電荷電圧変換部６８のリセットが終了すると、１回目のリセットレベルの読み出しが行なわれる。すなわち、電荷電圧変換部６８の電位が第１のリセットレベルＮ１として、増幅トランジスタ７０、選択トランジスタ７１、および垂直信号線２７を介してカラム処理部２３に読み出される。
続いて、時刻ｔ９において、駆動信号ＦＧがオンされて第３の転送ゲート部６７直下のポテンシャルが下げられ、第１の電荷蓄積部６４と電荷電圧変換部６８とが電気的に接続される。これにより、第１の電荷蓄積部６４の電荷が第３の転送ゲート部６７を介して電荷電圧変換部６８に転送される。つまり、第３の転送ゲート部６７による電荷の転送が行なわれて、転送された電荷が電荷電圧変換部６８に蓄積される。
なお、時刻ｔ８から時刻ｔ９までの期間Ｔ３が、第１のリセットレベルＮ１を読み出す、第１のリセットレベル読み出し期間とされる。
時刻ｔ１０において、駆動信号ＦＧがオフされて第３の転送ゲート部６７直下のポテンシャルが上げられ、第１の電荷蓄積部６４と電荷電圧変換部６８とが電気的に分離されると、１回目の信号レベルの読み出しが行なわれる。
すなわち、電荷電圧変換部６８の電位が第１の信号レベルＳ１として、増幅トランジスタ７０、選択トランジスタ７１、および垂直信号線２７を介してカラム処理部２３に読み出される。そして、第１のリセットレベルＮ１と第１の信号レベルＳ１の差分が第１の画素信号の値とされる。つまり、第１の電荷蓄積部６４から電荷電圧変換部６８へと転送された電荷に応じて変動した電位の差が第１の画素信号の値とされる。
時刻ｔ１１において、駆動信号ＣＧ，ＳＧ，ＦＧがオンされるとともに、パルスＰwellがオンされ（アクティブ状態とされ）、Ｐ型ウェル５２に正の電圧Ｖwellが印加される。
これにより、第２の転送ゲート部６５および第３の転送ゲート部６７直下のポテンシャルが下げられて、第１の電荷蓄積部６４、第２の電荷蓄積部６６、および電荷電圧変換部６８のポテンシャルが結合される。つまり、第１の電荷蓄積部６４、第２の電荷蓄積部６６、および電荷電圧変換部６８が電気的に接続される。このとき、Ｐ型ウェル５２への正の電圧Ｖwellの印加によって、第２の転送ゲート部６５と第３の転送ゲート部６７のゲート電極への電圧印加の補助が行なわれる。
なお、時刻ｔ１０から時刻ｔ１１までの期間Ｔ４が、第１の信号レベルＳ１を読み出す、第１の信号レベル読み出し期間とされる。
時刻ｔ１１において第１の電荷蓄積部６４、第２の電荷蓄積部６６、および電荷電圧変換部６８が電気的に接続されると、これまで第２の電荷蓄積部６６、および電荷電圧変換部６８に蓄積されていた電荷が、第１の電荷蓄積部６４、第２の電荷蓄積部６６、および電荷電圧変換部６８に蓄積されるようになる。つまりポテンシャルが結合された第１の電荷蓄積部６４、第２の電荷蓄積部６６、および電荷電圧変換部６８の全領域にわたって電荷が蓄積されることになる。
すると、電荷電圧変換部６８の電位が第２の信号レベルＳ２として、増幅トランジスタ７０、選択トランジスタ７１、および垂直信号線２７を介してカラム処理部２３に読み出される。すなわち、２回目の信号レベルの読み出しが行なわれる。
続いて、時刻ｔ１２において、駆動信号ＲＳＴがオンされて第１の電荷蓄積部６４、第２の電荷蓄積部６６、および電荷電圧変換部６８の一部の電荷がリセットゲート部６９を介して外部に排出され、これらの領域がリセットされる。なお、時刻ｔ１１から時刻ｔ１２までの期間Ｔ５が、第２の信号レベルＳ２を読み出す、第２の信号レベル読み出し期間とされる。
時刻ｔ１３において、駆動信号ＲＳＴがオフされて第１の電荷蓄積部６４、第２の電荷蓄積部６６、および電荷電圧変換部６８のリセットが終了すると、２回目のリセットレベルの読み出しが行なわれる。すなわち、電荷電圧変換部６８の電位が第２のリセットレベルＮ２として、増幅トランジスタ７０、選択トランジスタ７１、および垂直信号線２７を介してカラム処理部２３に読み出される。
時刻ｔ１４において、駆動信号ＳＥＬがオフされて画素の選択が解除されるとともに、駆動信号ＦＧがオフされて第３の転送ゲート部６７直下のポテンシャルが上げられ、第１の電荷蓄積部６４と電荷電圧変換部６８のポテンシャルが分割される。つまり、第１の電荷蓄積部６４と電荷電圧変換部６８が電気的に切り離される。
これまでの時刻ｔ１３から時刻ｔ１４までの期間Ｔ６が、第２のリセットレベルＮ２を読み出す、第２のリセットレベル読み出し期間とされる。
このようにして読み出された第２のリセットレベルＮ２と第２の信号レベルＳ２の差分が第２の画素信号の値とされる。つまり、第１の電荷蓄積部６４、第２の電荷蓄積部６６、および電荷電圧変換部６８が電気的に接続され、それらの全領域に電荷が蓄積された状態から、それらの領域がリセットされたときに変動した電位の差が第２の画素信号の値とされる。
また、信号処理部２８では、読み出された第１の画素信号と第２の画素信号に基づいて、画素の最終的な画素値、つまり画素信号の値が決定される。例えば、第１の画素信号の値が所定の閾値未満である場合、すなわち低照度で信号の飽和が生じない場合には、第１の画素信号がそのまま最終的な画素信号とされる。
これに対して、第１の画素信号の値が所定の閾値以上である場合、すなわち高照度で信号の飽和が生じる場合には、第１の画素信号と第２の画素信号から求められたゲインと、第２の画素信号との積の値が、最終的な画素信号とされる。
時刻ｔ１４において駆動信号ＳＥＬと駆動信号ＦＧがオフされると、その後、駆動信号ＳＧがオフされる。すると、第１の電荷蓄積部６４のポテンシャルが上昇するので、第１の電荷蓄積部６４に蓄積されていた電荷は、電気的に接続されたままとなっている第２の電荷蓄積部６６に転送される。
そして、さらにその後、駆動信号ＣＧがオフされると、第２の転送ゲート部６５直下のポテンシャルが上昇して、第１の電荷蓄積部６４と第２の電荷蓄積部６６との間にオーバーフローパスが形成された状態となる。
時刻ｔ１５において、パルスＰwellがオフされて、Ｐ型ウェル５２に印加されていた電圧が電圧Ｖwellから基準となる所定の電圧に変更される。なお、時刻ｔ７の後、駆動信号ＳＧがオフされてから、それ以降に行なわれる処理は、画素行ごとに行なわれる処理である。
以上のようにして固体撮像素子１１は、被写体からの光を受光して光電変換することで、画像を撮像する。このとき、特に期間Ｔ１の第２の電荷蓄積部６６の初期化時、期間Ｔ５の第２の信号レベルの読み出し時、および期間Ｔ６の第２のリセットレベルの読み出し時に、Ｐ型ウェル５２に対して正の電圧Ｖwellを印加することで、低電圧化と飽和信号量の拡大を図ることができる。
すなわち、固体撮像素子１１は、Ｐ型ウェル５２に正の電圧を印加することで、例えば第３の転送ゲート部６７等の１以上のゲートによって、電荷を排出または注入するリセットゲート部６９と電気的に分離される第１の電荷蓄積部６４や第２の電荷蓄積部６６などの半導体素子の初期化に必要なゲート電圧を緩和する。これにより、固体撮像素子１１を駆動するための電圧が低い場合でも、充分な飽和信号量を確保して半導体素子を初期化（リセット）することができる。
なお、Ｐ型ウェル５２に印加する正の電圧が高ければ高いほど、第１の電荷蓄積部６４等の半導体素子の初期化に対する補助効果が高くなる。しかし、Ｐ型ウェル５２に印加する電圧を高くし過ぎると、Ｐ型ウェル５２と、画素において最も電圧が低いノードとの間に順方向バイアスがかかり、画素に悪影響が生じてしまう可能性がある。
例えば、画素において最も電圧が低くなる可能性のあるノードは、選択トランジスタ７１のソースとなっている垂直信号線２７である。そのため、Ｐ型ウェル５２に正の電圧Ｖwellを印加するときは、電圧Ｖwellを印加するタイミングにおいて、垂直信号線２７に印加されている電圧値よりも低い正の電圧を電圧Ｖwellとすればよい。
また、Ｐ型ウェル５２に対して正の電圧Ｖwellを印加するタイミングは、全画素同時であってもよいし、画素行ごとや画素ブロックごとなど、いくつかの画素ごとに異なるようにしてもよい。
さらに、各画素が形成されるＰ型ウェル５２ごとに正の電圧が印加されてもよいし、画素行ごと、またはいくつかの画素からなるブロック単位ごとにＰ型ウェル５２に対して正の電圧が印加されるようにしてもよい。
さらに、以上においては、初期化対象となる半導体素子としての第１の電荷蓄積部６４や第２の電荷蓄積部６６はキャパシタ（容量）であると説明したが、半導体素子が容量とされる場合、その容量はどのような構造のものであってもよい。
例えば、半導体素子とされる容量は、絶縁層（絶縁体）を金属で挟み込んだＭＩＭ構造（メタル−絶縁層−メタル）のものであってもよいし、絶縁層をポリシリコンと金属で挟み込んだＰＩＭ構造（ポリシリコン−絶縁層−メタル）のものであってもよい。また、半導体素子とされる容量は、絶縁層をポリシリコンで挟み込んだＰＩＰ構造（ポリシリコン−絶縁層−ポリシリコン）のものであってもよい。
〈第３の実施の形態〉
［画素の構成例］
さらに、固体撮像素子１１は、画素アレイ部２１の画素内の電荷電圧変換部６８近傍に容量が設けられた、電荷電圧変換部６８のゲインを可変にするセンサとされてもよい。
そのような場合、画素アレイ部２１を構成する画素は、例えば図１６に示すように構成される。なお、図１６において、図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１６では、画素アレイ部２１の画素は、フォトダイオード６１、第１の転送ゲート部６３、ゲインコントロールゲート部２０１、電荷蓄積部２０２、電荷電圧変換部６８、リセットゲート部６９、増幅トランジスタ７０、および選択トランジスタ７１から構成される。また、画素には、図示せぬ電源に接続され、画素のＰ型ウェル５２に正の電圧Ｖwellを印加する接続線７２が、図示せぬコンタクトを介して接続されている。
図１６の例では、フォトダイオード６１が第１の転送ゲート部６３を介して電荷電圧変換部６８に接続されている。また、電荷電圧変換部６８には、リセットゲート部６９が接続されるとともに、増幅トランジスタ７０および選択トランジスタ７１を介して垂直信号線２７も接続されている。
さらに、電荷電圧変換部６８には、ゲインコントロールゲート部２０１を介して、電荷を蓄積する容量（キャパシタ）である電荷蓄積部２０２も接続されている。ゲインコントロールゲート部２０１を構成するゲート電極には、駆動信号ＧＣが供給され、この駆動信号ＧＣは、高レベルの状態がアクティブ状態（オンの状態）となり、低レベルの状態が非アクティブ状態（オフの状態）となるパルス信号とされる。
例えば、駆動信号ＧＣがオンされると、ゲインコントロールゲート部２０１の直下のポテンシャルが下げられて、電荷電圧変換部６８と電荷蓄積部２０２とのポテンシャルが結合される。つまり、電荷電圧変換部６８と電荷蓄積部２０２とが電気的に接続される。
これに対して、駆動信号ＧＣがオフされると、ゲインコントロールゲート部２０１の直下のポテンシャルが上げられて、電荷電圧変換部６８と電荷蓄積部２０２とのポテンシャルが分割される。つまり、電荷電圧変換部６８と電荷蓄積部２０２とが電気的に切り離される。
したがって、駆動信号ＧＣをオン，オフすることで、画素の感度を変化させることができる。具体的には、蓄積される電荷の変化量をΔＱとし、そのときの電圧の変化をΔＶとし、容量値をＣとすると、ΔＶ＝ΔＱ／Ｃの関係が成立する。
いま、電荷電圧変換部６８の容量値をＣFDとし、電荷蓄積部２０２の容量値をＣCAPとすると、駆動信号ＧＣがオンされている状態では、信号レベルの読み出しが行なわれる画素の領域における容量値Ｃは、ＣFD＋ＣCAPである。これに対して、駆動信号ＧＣがオフされると、容量値ＣはＣFDに変化するため、電荷の変化量に対する電圧の感度（電圧の変化量）が上がることになる。
このように、固体撮像素子１１では、駆動信号ＧＣをオン，オフさせることで、画素の感度が適宜変更される。例えば、駆動信号ＧＣがオンされると、電荷蓄積部２０２は電気的に電荷電圧変換部６８に接続されるので、この場合、電荷蓄積部２０２には、フォトダイオード６１から電荷電圧変換部６８に転送されてきた電荷の一部が蓄積される。
［固体撮像素子の動作について］
ところで、図１６に示した画素では、画像の撮像時には少なくとも１つ以上のゲートを介して電荷蓄積部２０２をリセット（初期化）する必要がある。具体的には、ここではリセットゲート部６９の駆動信号ＲＳＴと、ゲインコントロールゲート部２０１の駆動信号ＧＣとをオンにして、電荷蓄積部２０２と電荷電圧変換部６８を電気的に接続させ、初期状態にする必要がある。
ところが、前述のように駆動信号ＲＳＴや駆動信号ＧＣに高電圧を用いることができない場合には、リセットゲート部６９とゲインコントロールゲート部２０１のどちらか一方、または両方のゲートの開きが不十分となってしまうことがある。すなわち、それらのゲート直下のポテンシャルを充分に低く下げて初期化を行なうことができないため、飽和信号電荷数が低下してしまう。
そこで、固体撮像素子１１では、例えば図１７に示すように固体撮像素子１１が駆動され、画素内での変換効率が低下する信号の読み出し時には、電荷蓄積部２０２の初期化（リセット）が補助されるように、Ｐ型ウェル５２に正の電圧Ｖwellが印加される。
図１７は、画素に供給される信号の各時刻における状態を示している。すなわち、図中、横方向は時間を示しており、縦方向は各信号のレベル（電圧）を示している。また、折れ線ＳＬ３１乃至折れ線ＳＬ３５は、それぞれ駆動信号ＳＥＬ，ＴＧ，ＲＳＴ、パルスＰwell、および駆動信号ＧＣを表している。
図１７の例では、画像の撮像動作が開始されたとき、駆動信号ＳＥＬ，ＴＧ，ＲＳＴ，ＧＣはオフされた状態となっている。また、パルスＰwellもオフ（非アクティブ状態）とされ、Ｐ型ウェル５２に基準となる所定の電圧が印加された状態となっている。
その後、時刻ｔ３１において、駆動信号ＳＥＬがオンされて画素が選択されるとともに、駆動信号ＧＣがオンされて、電荷蓄積部２０２と電荷電圧変換部６８が電気的に接続される。また、駆動信号ＲＳＴがオンされて、電荷蓄積部２０２と電荷電圧変換部６８がリセットされるとともに、パルスＰwellがオンされる。
これにより、リセットゲート部６９を介して電荷の排出または注入が行なわれ、電荷蓄積部２０２と電荷電圧変換部６８の領域の電位が所定値にリセットされる。このとき、Ｐ型ウェル５２に正の電圧Ｖwellが印加されるので、リセットゲート部６９やゲインコントロールゲート部２０１直下の領域のポテンシャルが充分に下げられ、電荷蓄積部２０２や電荷電圧変換部６８の領域の初期化が補助される。
時刻ｔ３２において、駆動信号ＲＳＴがオフされて電荷蓄積部２０２および電荷電圧変換部６８のリセットが終了すると、リセットレベルの読み出しが行なわれる。すなわち、電荷電圧変換部６８の電位がリセットレベルとして、増幅トランジスタ７０、選択トランジスタ７１、および垂直信号線２７を介してカラム処理部２３に読み出される。
時刻ｔ３３において、駆動信号ＴＧがオンされる。すると、第１の転送ゲート部６３直下のポテンシャルが下がり、これまでフォトダイオード６１に蓄積されていた電荷が電荷電圧変換部６８および電荷蓄積部２０２に転送される。
そして、時刻ｔ３４において駆動信号ＴＧがオフされて、フォトダイオード６１から電荷電圧変換部６８への電荷の転送が停止される。
すると、その後、信号レベルの読み出しが行なわれる。すなわち、電荷電圧変換部６８の電位が信号レベルとして、増幅トランジスタ７０、選択トランジスタ７１、および垂直信号線２７を介してカラム処理部２３に読み出される。そして、カラム処理部２３では、このようにして読み出されたリセットレベルと信号レベルの差分が画素信号の値とされる。
時刻ｔ３５において、駆動信号ＳＥＬがオフされて画素の選択が解除されるとともに、駆動信号ＧＣがオフされて電荷電圧変換部６８と電荷蓄積部２０２が電気的に切り離される。さらに、パルスＰwellがオフされて、Ｐ型ウェル５２に印加されていた電圧が電圧Ｖwellから基準となる所定の電圧に変更される。
時刻ｔ３１から時刻ｔ３５までの期間が、画素行を構成する各画素から画素信号が読み出される１水平読み出し期間である。
以上のようにして、固体撮像素子１１は、画素信号を読み出す水平読み出し期間において、Ｐ型ウェル５２に正の電圧を印加して電荷蓄積部２０２の初期化の補助を行なう。これにより、ゲインコントロールゲート部２０１やリセットゲート部６９の駆動に必要なゲート電圧、つまり駆動信号ＧＣ，ＲＳＴの電圧を緩和することができ、固体撮像素子１１を駆動するための電圧が低い場合でも、充分な飽和信号量を確保することができる。
なお、図１７の例では、水平読み出し期間中だけパルスＰwellがオンされて、Ｐ型ウェル５２に正の電圧Ｖwellが印加されるように制御されているが、パルスＰwellは常にオンされるようにしてもよい。
〈第３の実施の形態の変形例〉
［固体撮像素子の動作について］
また、例えば図１８に示すように、フォトダイオード６１から電荷電圧変換部６８への電荷の転送時においてＰ型ウェル５２に負の電圧が印加されて、電荷転送の補助が行なわれるようにしてもよい。
図１８は、画素に供給される信号の各時刻における状態を示している。すなわち、図中、横方向は時間を示しており、縦方向は各信号のレベル（電圧）を示している。また、折れ線ＳＬ４１乃至折れ線ＳＬ４５は、それぞれ駆動信号ＳＥＬ，ＴＧ，ＲＳＴ、パルスＰwell、および駆動信号ＧＣを表している。
図１８の例では、画像の撮像動作の開始後から時刻ｔ４３の直前までは、図１７における時刻ｔ３３の直前までの動作と同じである。すなわち、時刻ｔ４１において駆動信号ＳＥＬ，ＲＳＴ，ＧＣがオンされるとともに、パルスＰwellがオンされる。そして、時刻ｔ４２において駆動信号ＲＳＴがオフされて、リセットレベルが読み出される。
時刻ｔ４３において、駆動信号ＴＧがオンされるとともに、パルスＰwellがオフよりも低いレベルとされ、Ｐ型ウェル５２に基準となる所定の電圧よりも低い、負の電圧が印加される。なお、パルスＰwellによるＰ型ウェル５２への負の電圧の印加は、接続線７２を介して垂直駆動部２２により行なわれる。
駆動信号ＴＧがオンされると、第１の転送ゲート部６３直下のポテンシャルが下がり、フォトダイオード６１に蓄積されていた電荷が電荷電圧変換部６８および電荷蓄積部２０２に転送される。
このとき、Ｐ型ウェル５２に負の電圧が印加されたことにより、フォトダイオード６１部分のポテンシャルが、第１の転送ゲート部６３直下のポテンシャルよりも高くなって、電荷転送の補助がされる。つまり、フォトダイオード６１から電荷電圧変換部６８へと、より多くの電荷が転送されるようになる。換言すれば、従来では転送されずに残っていた電荷も電荷電圧変換部６８へと転送されるようになる。
時刻ｔ４４において駆動信号ＴＧがオフされて、フォトダイオード６１から電荷電圧変換部６８への電荷の転送が停止されるとともに、パルスＰwellがオンされて電荷転送の補助も停止される。そして、その後、図１７の時刻ｔ３４以降と同じ動作が行われる。
すなわち、時刻ｔ４４の後、信号レベルの読み出しが行なわれ、さらに時刻ｔ４５において、駆動信号ＳＥＬ，ＧＣがオフされるとともに、パルスＰwellがオフされて、Ｐ型ウェル５２に印加されていた電圧が電圧Ｖwellから基準となる所定の電圧に変更される。
以上のようにして、固体撮像素子１１は、電荷蓄積部２０２の初期化時にＰ型ウェル５２に正の電圧を印加して初期化の補助を行なうとともに、電荷電圧変換部６８への電荷の転送時には、Ｐ型ウェル５２に負の電圧を印加して転送の補助を行なう。これにより、画素の低電圧化とさらなる飽和信号量の拡大を図ることができる。
ここで、図１９乃至図２１を参照して、図１８に示した駆動を行なう場合における画素の各領域のポテンシャルの変化について説明する。なお、図１９乃至図２１において、図１０または図１６における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図１９では、折れ線ＰＯ５１は、画素の各領域におけるポテンシャルを示しており、２つの点線ＰＴ１１は、同じ位置、具体的には電荷電圧変換部６８となるＮ＋型半導体領域１０９の位置を示している。
例えば、図中、右側にある点線ＰＴ１１よりも右側には、電荷電圧変換部６８と、その電荷電圧変換部６８に接続されたリセットゲート部６９の領域、およびその領域のポテンシャルが示されている。また、図中、左側にある点線ＰＴ１１よりも右側には、電荷電圧変換部６８と、その電荷電圧変換部６８に接続された電荷蓄積部２０２の領域、およびその領域のポテンシャルが示されている。
図１９では、Ｐ型ウェル５２におけるゲインコントロールゲート部２０１の図中、右側には、電荷蓄積部２０２を構成するＮ＋型半導体領域２４１を介して、電荷蓄積部２０２となる容量が接続されている。また、リセットゲート部６９は、Ｎ＋型半導体領域２４２を介してリセット電源ＶＲに接続されている。
このような図１９に示すポテンシャルの状態は、図１８における時刻ｔ４１よりも前の状態、つまり駆動信号ＳＥＬ，ＴＧ，ＲＳＴ，ＧＣがオフされ、パルスＰwellもオフされた状態における画素の各領域のポテンシャルを示している。
この状態では、フォトダイオード６１と、電荷電圧変換部６８となるＮ＋型半導体領域１０９とが電気的に分離されている。また、Ｎ＋型半導体領域１０９とＮ＋型半導体領域２４１、およびＮ＋型半導体領域１０９とＮ＋型半導体領域２４２も電気的に分離されている。
そして、時刻ｔ４１において駆動信号ＳＥＬ，ＲＳＴ，ＧＣがオンされるとともに、パルスＰwellがオンされると、各領域のポテンシャルは、図２０の折れ線ＰＯ６１に示すようになる。
すなわち、ゲインコントロールゲート部２０１直下のポテンシャルが、点線で示されるポテンシャル状態から下げられて、折れ線ＰＯ６１に示すポテンシャルとなる。すなわち、ゲインコントロールゲート部２０１直下のポテンシャルのレベルが、Ｐ型ウェル５２への正の電圧の印加によって、Ｎ＋型半導体領域１０９およびＮ＋型半導体領域２４１のポテンシャルのレベルと同じレベルになる。
また、図中、右側に示すように、Ｎ＋型半導体領域１０９、リセットゲート部６９直下の領域、およびＮ＋型半導体領域２４２のポテンシャルのレベルが同じとなる。
このように、電荷電圧変換部６８と電荷蓄積部２０２とが電気的に接続されると、これらの電荷電圧変換部６８と電荷蓄積部２０２が初期化される。このとき、電荷電圧変換部６８、ゲインコントロールゲート部２０１直下の領域、および電荷蓄積部２０２の各領域のポテンシャルレベルは同じとなる。したがって、電荷蓄積部２０２の電荷が排出されずに残ってしまったり、電荷蓄積部２０２に必要な電荷が注入されなかったりすることはない。
さらに、時刻ｔ４３において、駆動信号ＴＧがオンされるとともに、Ｐ型ウェル５２に負の電圧が印加されると、各領域のポテンシャルは、図２１の折れ線ＰＯ７１に示すようになる。
すなわち、フォトダイオード６１と第１の転送ゲート部６３直下の領域のポテンシャルが、点線で示されるポテンシャル状態から上昇し、折れ線ＰＯ７１に示すポテンシャルとなる。また、ゲインコントロールゲート部２０１直下のポテンシャルも、点線で示されるポテンシャル状態から上昇し、折れ線ＰＯ７１に示すポテンシャルとなる。
この例では、転送の補助が行なわれる前は、フォトダイオード６１のポテンシャルよりも、第１の転送ゲート部６３直下の領域のポテンシャルの方が高い状態となっている。それが、転送補助によって、フォトダイオード６１のポテンシャルが、第１の転送ゲート部６３直下の領域のポテンシャルよりも高い状態となる。その結果、フォトダイオード６１に蓄積された全電荷が電荷電圧変換部６８へと転送されるようになる。
なお、図２１では、Ｐ型ウェル５２への負電圧（負バイアス）の印加によって、ゲインコントロールゲート部２０１直下のポテンシャルが上昇しているが、信号レベルの読み出し時には、Ｐ型ウェル５２への正バイアスによりポテンシャルが引き下げられる。
すなわち、時刻ｔ４４においてＰ型ウェル５２に正の電圧が印加されると、ゲインコントロールゲート部２０１直下のポテンシャルは、初期化時のレベル、つまり図２０に示したゲインコントロールゲート部２０１直下のポテンシャルのレベルとなる。
このように、画素の感度（ゲイン）を変更する場合においても、画素内部の素子のリセット時に画素のウェル領域に正の電圧を印加することで、画素の低電圧化と飽和信号量の拡大を図ることができる。
なお、以上においては、画素がLOFIC構造とされる場合、および画素内で電荷電圧変換のゲインを変更する場合の２つの例について説明したが、本技術は、画素部に外部のリセット電圧で初期化すべき素子のある画素全てについて適応可能である。
［撮像装置の構成例］
さらに、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図２２は、本技術を適用した電子機器としての、撮像装置の構成例を示す図である。
図２２の撮像装置３０１は、レンズ群などからなる光学部３１１、固体撮像素子（撮像デバイス）３１２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３１３を備える。また、撮像装置３０１は、フレームメモリ３１４、表示部３１５、記録部３１６、操作部３１７、および電源部３１８も備える。ＤＳＰ回路３１３、フレームメモリ３１４、表示部３１５、記録部３１６、操作部３１７および電源部３１８は、バスライン３１９を介して相互に接続されている。
光学部３１１は、被写体からの入射光（像光）を取り込んで固体撮像素子３１２の撮像面上に結像する。固体撮像素子３１２は、光学部３１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３１２は、上述した固体撮像素子１１に対応する。
表示部３１５は、例えば、液晶パネルや有機ＥＬ(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３１２で撮像された動画像または静止画像を表示する。記録部３１６は、固体撮像素子３１２で撮像された動画像または静止画像を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
操作部３１７は、ユーザによる操作の下に、撮像装置３０１が持つ様々な機能について操作指令を発する。電源部３１８は、ＤＳＰ回路３１３、フレームメモリ３１４、表示部３１５、記録部３１６および操作部３１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、固体撮像素子全般に対して適用可能である。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子に対して適用可能である。
さらに、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
さらに、本技術は、以下の構成とすることも可能である。
［１］
行列状に配置された多数の画素から成る画素部と、
前記画素部を駆動する駆動部と
を備える撮像素子において、
前記画素は、
変換期間において物理量を電荷に変換する変換部と、
前記変換期間において前記変換部により変換された前記電荷を蓄積するとともに、前記変換期間終了後に前記変換部から転送された電荷を保持する電荷保持部と、
読み出し期間において前記電荷保持部に保持されている前記電荷を読み出す読み出し部とを有し、
前記駆動部は、
前記画素部の前記多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を前記読み出し期間としたときに、他方を前記変換期間とする
撮像素子。
［２］
前記駆動部は、前記第１群または前記第２群にそれぞれ属する前記画素を、群毎に同時に変換期間とする
［１］に記載の撮像素子。
［３］
読み出された前記電荷に基づいて画像信号を生成する生成部を
さらに備える
［１］または［２］に記載の撮像素子。
［４］
前記生成部は、前記第１群から読み出された前記電荷に基づいて奇数フレームの画像信号を生成し、前記第２群から読み出された前記電荷に基づいて偶数フレームの画像信号を生成する
［３］に記載の撮像素子。
［５］
前記変換部は、前記物理量としての入射光を電荷に変換する
［１］乃至［４］の何れかに記載の撮像素子。
［６］
行列状に配置された多数の画素から成る画素部と、
前記画素部を駆動する駆動部と
を備える撮像素子の駆動方法において、
前記画素は、
変換期間において物理量を電荷に変換する変換部と、
前記変換期間において前記変換部により変換された前記電荷を蓄積するとともに、前記変換期間終了後に前記変換部から転送された電荷を保持する電荷保持部と、
読み出し期間において前記電荷保持部に保持されている前記電荷を読み出す読み出し部とを有し、
前記駆動部による、
前記画素部の前記多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を前記読み出し期間としたときに、他方を前記変換期間とするステップを
含む駆動方法。
［７］
撮像機能を有する電子装置において、
行列状に配置された多数の画素から成る画素部と、前記画素部を駆動する駆動部とを備える撮像素子が搭載され、
前記画素は、
変換期間において物理量を電荷に変換する変換部と、
前記変換期間において前記変換部により変換された前記電荷を蓄積するとともに、前記変換期間終了後に前記変換部から転送された電荷を保持する電荷保持部と、
読み出し期間において前記電荷保持部に保持されている前記電荷を読み出す読み出し部とを有し、
前記駆動部は、
前記画素部の前記多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を前記読み出し期間としたときに、他方を前記変換期間とする
電子装置。
［８］
入射した光を光電変換する光電変換部と、
光電変換により得られた電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部と少なくとも１以上のゲートを介して接続され、前記電荷蓄積部を初期化する初期化部と、
前記電荷蓄積部の初期化時に、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられたウェル領域に正の電圧を印加する電圧印加制御部と
を備える撮像素子。
［９］
前記電圧印加制御部は、リセットレベル読み出しのための前記電荷蓄積部の初期化時、および信号レベル読み出し時に前記ウェル領域に正の電圧を印加する
［８］に記載の撮像素子。
［１０］
前記電荷蓄積部は容量である
［８］または［９］に記載の撮像素子。
［１１］
前記容量はＭＩＭ構造、ＰＩＭ構造、またはＰＩＰ構造の何れかである
［１０］に記載の撮像素子。
［１２］
画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられており、
前記電圧印加制御部は、前記画素アレイ部上の全画素に対して同時に前記正の電圧を印加する
［８］乃至［１１］に記載の撮像素子。
［１３］
前記画素アレイ部上の全画素の前記ウェル領域が電気的に一体に形成されている
［１２］に記載の撮像素子。
［１４］
画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられており、
前記電圧印加制御部は、前記画素アレイ部上の水平方向に並ぶ画素からなる画素行ごとに、前記正の電圧を印加する
［８］乃至［１１］に記載の撮像素子。
［１５］
前記画素アレイ部上の前記画素行の画素の前記ウェル領域が電気的に一体に形成され、各前記画素行の前記ウェル領域は電気的に分離されている
［１４］に記載の撮像素子。
［１６］
画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられており、
前記電圧印加制御部は、前記画素アレイ部上のいくつかの画素からなる画素ブロックごとに、前記正の電圧を印加する
［８］乃至［１１］に記載の撮像素子。
［１７］
前記画素アレイ部上の前記画素ブロックの画素の前記ウェル領域が電気的に一体に形成され、各前記画素ブロックの前記ウェル領域は電気的に分離されている
［１６］に記載の撮像素子。
［１８］
画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられており、前記画素アレイ部上の各画素の前記ウェル領域が電気的に分離されている
［８］乃至［１１］に記載の撮像素子。
［１９］
前記初期化部と前記電荷蓄積部の間に設けられ、電荷を電圧信号に変換する電荷電圧変換部をさらに備え、
前記電荷蓄積部に蓄積された電荷は、前記１以上のゲートを介して前記電荷電圧変換部に転送される
［８］乃至［１８］に記載の撮像素子。
１１ 固体撮像素子， ２１ 画素アレイ部， ６１ フォトダイオード， ６３ 第１の転送ゲート部， ６４ 第１の電荷蓄積部， ６５ 第２の転送ゲート部， ６６ 第２の電荷蓄積部， ６７ 第３の転送ゲート部， ６８ 電荷電圧変換部， ６９ リセットゲート部， ７２ 接続線， ２０１ ゲインコントロールゲート部， ２０２ 電荷蓄積部

Claims (20)

  1. 行列状に配置された多数の画素から成る画素部と、
    前記画素部を駆動する駆動部と
    を備える撮像素子において、
    前記画素は、
    変換期間において物理量を電荷に変換する変換部と、
    前記変換期間において前記変換部により変換された前記電荷を蓄積するとともに、前記変換期間終了後に前記変換部から転送された電荷を保持する電荷保持部と、
    読み出し期間において前記電荷保持部に保持されている前記電荷を読み出す読み出し部とを有し、
    前記駆動部は、
    前記画素部の前記多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を前記読み出し期間としたときに、他方を前記変換期間とする
    撮像素子。
  2. 前記駆動部は、前記第１群または前記第２群にそれぞれ属する前記画素を、群毎に同時に変換期間とする
    請求項１に記載の撮像素子。
  3. 読み出された前記電荷に基づいて画像信号を生成する生成部を
    さらに備える
    請求項２に記載の撮像素子。
  4. 前記生成部は、前記第１群から読み出された前記電荷に基づいて奇数フレームの画像信号を生成し、前記第２群から読み出された前記電荷に基づいて偶数フレームの画像信号を生成する
    請求項３に記載の撮像素子。
  5. 前記変換部は、前記物理量としての入射光を電荷に変換する
    請求項２に記載の撮像素子。
  6. 行列状に配置された多数の画素から成る画素部と、
    前記画素部を駆動する駆動部と
    を備える撮像素子の駆動方法において、
    前記画素は、
    変換期間において物理量を電荷に変換する変換部と、
    前記変換期間において前記変換部により変換された前記電荷を蓄積するとともに、前記変換期間終了後に前記変換部から転送された電荷を保持する電荷保持部と、
    読み出し期間において前記電荷保持部に保持されている前記電荷を読み出す読み出し部とを有し、
    前記駆動部による、
    前記画素部の前記多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を前記読み出し期間としたときに、他方を前記変換期間とするステップを
    含む駆動方法。
  7. 撮像機能を有する電子装置において、
    行列状に配置された多数の画素から成る画素部と、前記画素部を駆動する駆動部とを備える撮像素子が搭載され、
    前記画素は、
    変換期間において物理量を電荷に変換する変換部と、
    前記変換期間において前記変換部により変換された前記電荷を蓄積するとともに、前記変換期間終了後に前記変換部から転送された電荷を保持する電荷保持部と、
    読み出し期間において前記電荷保持部に保持されている前記電荷を読み出す読み出し部とを有し、
    前記駆動部は、
    前記画素部の前記多数の画素を第１群と第２群の２群に均等に区分し、前記画素部の前記第１群または前記第２群の一方を前記読み出し期間としたときに、他方を前記変換期間とする
    電子装置。
  8. 入射した光を光電変換する光電変換部と、
    光電変換により得られた電荷を蓄積する電荷蓄積部と、
    前記電荷蓄積部と少なくとも１以上のゲートを介して接続され、前記電荷蓄積部を初期化する初期化部と、
    前記電荷蓄積部の初期化時に、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられたウェル領域に正の電圧を印加する電圧印加制御部と
    を備える撮像素子。
  9. 前記電圧印加制御部は、リセットレベル読み出しのための前記電荷蓄積部の初期化時、および信号レベル読み出し時に前記ウェル領域に正の電圧を印加する
    請求項８に記載の撮像素子。
  10. 前記電荷蓄積部は容量である
    請求項９に記載の撮像素子。
  11. 前記容量はＭＩＭ構造、ＰＩＭ構造、またはＰＩＰ構造の何れかである
    請求項１０に記載の撮像素子。
  12. 画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられており、
    前記電圧印加制御部は、前記画素アレイ部上の全画素に対して同時に前記正の電圧を印加する
    請求項９に記載の撮像素子。
  13. 前記画素アレイ部上の全画素の前記ウェル領域が電気的に一体に形成されている
    請求項１２に記載の撮像素子。
  14. 画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられており、
    前記電圧印加制御部は、前記画素アレイ部上の水平方向に並ぶ画素からなる画素行ごとに、前記正の電圧を印加する
    請求項９に記載の撮像素子。
  15. 前記画素アレイ部上の前記画素行の画素の前記ウェル領域が電気的に一体に形成され、各前記画素行の前記ウェル領域は電気的に分離されている
    請求項１４に記載の撮像素子。
  16. 画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられており、
    前記電圧印加制御部は、前記画素アレイ部上のいくつかの画素からなる画素ブロックごとに、前記正の電圧を印加する
    請求項９に記載の撮像素子。
  17. 前記画素アレイ部上の前記画素ブロックの画素の前記ウェル領域が電気的に一体に形成され、各前記画素ブロックの前記ウェル領域は電気的に分離されている
    請求項１６に記載の撮像素子。
  18. 画像を撮像する画素アレイ部を構成する複数の画素ごとに、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられており、前記画素アレイ部上の各画素の前記ウェル領域が電気的に分離されている
    請求項９に記載の撮像素子。
  19. 前記初期化部と前記電荷蓄積部の間に設けられ、電荷を電圧信号に変換する電荷電圧変換部をさらに備え、
    前記電荷蓄積部に蓄積された電荷は、前記１以上のゲートを介して前記電荷電圧変換部に転送される
    請求項９に記載の撮像素子。
  20. 入射した光を光電変換する光電変換部と、
    光電変換により得られた電荷を蓄積する電荷蓄積部と、
    前記電荷蓄積部と少なくとも１以上のゲートを介して接続され、前記電荷蓄積部を初期化する初期化部と
    を備える撮像素子の駆動方法であって、
    前記電荷蓄積部の初期化時に、前記光電変換部、前記電荷蓄積部、および前記初期化部が設けられたウェル領域に正の電圧を印加する
    ステップを含む駆動方法。
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